JP5632663B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、例えば、無線通信機器に搭載されるアンテナスイッチを含む半導体装置に適用して有効な技術に関する。
特開２００９−１９４８９１号公報（特許文献１）には、アンテナスイッチから発生する３次高調波の原因となっている寄生容量の電圧依存を、逆の電圧依存性を有する容量回路をアンテナスイッチに取り込むことにより補償して３次高調波歪みを低減することが記載されている。
特開２００９−１９４８９１号公報
近年の携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯（ＧＳＭ（Global System for Mobile communications）帯、ＰＣＳ（Personal Communication Services）帯など）や変調方式（ＧＳＭ、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）など）が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応する必要がある。このことから、携帯電話機では、これらの送受信信号の送信と受信とを１つのアンテナで共用し、アンテナスイッチによってアンテナとの接続を切り替えることが行なわれている。
例えば、携帯電話機においては、送信信号の電力が１Ｗを超えるなど大電力になることが普通であり、アンテナスイッチには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ（High Electron Mobility Transistor））が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチのコスト低下の観点から望ましいとはいえない。アンテナスイッチのコスト低下を実現するには、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成された電界効果トランジスタを使用することが効果的である。しかし、安価なシリコン基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。
本発明の目的は、アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態における半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備えている。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する。ここで、直列に複数個接続されたそれぞれの前記第２電界効果トランジスタのソース領域とドレイン領域の間に、前記ソース領域の電位を基準として前記ドレイン領域に正電圧を印加する場合と、前記ソース領域の電位を基準として前記ドレイン領域に負電圧を印加する場合のいずれの状態においても、前記ソース領域の電位と前記ドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
また、代表的な実施の形態における半導体装置は、送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備える。そして、前記アンテナスイッチは、（ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、（ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する。ここで、複数の前記第２電界効果トランジスタの間である第１接続端子と第２接続端子の間に、前記第１接続端子の電位を基準として前記第２接続端子に正電圧を印加する場合と、前記第１接続端子の電位を基準として前記第２接続端子に負電圧を印加する場合のいずれの状態においても、前記第１接続端子の電位と前記第２接続端子の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる。
本願発明の実施の形態１における携帯電話機の送受信部の構成を示すブロック図である。 アンテナスイッチの回路構成を示す図である。 アンテナスイッチを構成するＭＩＳＦＥＴの断面を示す断面図である。 ＳＯＩ基板上に形成されたＭＩＳＦＥＴの場合と化合物半導体基板上に形成されたＨＥＭＴの場合のそれぞれにおいて、周波数１．９ＧＨｚでの入力電力と３次高調波歪みの関係を示すグラフである。 ソース領域とドレイン領域の間にＤＣ電圧（直流電圧）を印加した場合のソース・ドレイン間電圧とボディ・ソース間電圧との関係、および、ソース・ドレイン間電圧とボディ・ドレイン間電圧との関係を示すグラフである。 ソース・ドレイン間電圧と、ソース・ドレイン間容量との関係を示すグラフである。 ソース領域とドレイン領域の間に高周波電圧（ＡＣ電圧）を印加した場合のソース・ドレイン間電圧、ボディ・ソース間電圧、ボディ・ドレイン間電圧、ゲート・ボディ間電圧のそれぞれの時間変化を示すグラフである。 ソース・ドレイン間電圧とボディ・ドレイン間接合容量との関係、および、ソース・ドレイン間電圧とボディ・ソース間接合容量との関係を示すグラフである。 ソース領域とドレイン領域の間に高周波電圧（ＡＣ電圧）を印加した場合において、ソース・ドレイン間容量の電圧依存性を示すグラフである。 本願発明の基本思想を説明するための図である。 （ａ）は、本願発明におけるＭＯＳダイオード容量素子の構造を示す断面図であり、（ｂ）は、このＭＯＳダイオード容量素子の回路シンボル図である。 図１１（ａ）に示すＭＯＳダイオード容量素子の容量値が端子間に印加される電圧によって変化することを示すグラフである。 （ａ）は、本願発明における歪補償用容量回路の構造を示す図であり、（ｂ）は、（ａ）の構造で示される歪補償用容量回路の回路図を示す図である。 歪補償用回路の電圧依存性を示すグラフである。 アンテナスイッチの回路構成を示す図である。 ＲＸスルートランジスタに歪補償用容量回路を付加した比較例の構成を示す回路図である。 （ａ）は、実施の形態１における歪補償用容量回路の構成を示す図であり、（ｂ）は、（ａ）の構造で示される歪補償用容量回路の回路図を示す図である。 ＲＸスルートランジスタに、実施の形態１における歪補償用容量回路を付加した構成を示す回路図である。 実施の形態１における歪補償用容量回路のレイアウト構成を示す図である。 実施の形態１におけるＲＸスルートランジスタのレイアウト構成を示す図である。 実施の形態２における歪補償用容量回路を設けたＲＸスルートランジスタの回路構成を示す回路図である。 実施の形態２におけるＲＸスルートランジスタのレイアウト構成を示す図である。 （ａ）は、実施の形態３における歪補償用容量回路の構成を示す図であり、（ｂ）は、（ａ）の構造で示される歪補償用容量回路の回路図を示す図である。 ＲＸスルートランジスタに、実施の形態３における歪補償用容量回路を付加した構成を示す回路図である。 実施の形態３における歪補償用容量回路のレイアウト構成を示す図である。 （ａ）は、実施の形態４における歪補償用容量回路の構成を示す図であり、（ｂ）は、（ａ）の構造で示される歪補償用容量回路の回路図を示す図である。 ＲＸスルートランジスタに、実施の形態４における歪補償用容量回路を付加した構成を示す回路図である。 実施の形態４における歪補償用容量回路のレイアウト構成を示す図である。 （ａ）は、実施の形態５における歪補償用容量回路の構成を示す図であり、（ｂ）は、（ａ）の構造で示される歪補償用容量回路の回路図を示す図である。 ＲＸスルートランジスタに、実施の形態５における歪補償用容量回路を付加した構成を示す回路図である。 実施の形態５における歪補償用容量回路のレイアウト構成を示す図である。 実施の形態５におけるＲＸスルートランジスタのレイアウト構成を示す図である。 ＲＸスルートランジスタに、実施の形態６における歪補償用容量回路を付加した構成を示す回路図である。 実施の形態７における歪補償用容量回路を設けたＲＸスルートランジスタの回路構成を示す回路図である。 デュアルバンドの信号を送受信する携帯電話機の構成を示すブロック図である。 実施の形態８におけるアンテナスイッチの回路構成を示す図である。 実施の形態９におけるアンテナスイッチの回路構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、制御部ＣＵ、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣ、電力増幅器ＨＰＡ、低雑音増幅器ＬＮＡ、アンテナスイッチＡＳＷおよびアンテナＡＮＴを有している。
インターフェース部ＩＦＵは、ユーザ（通話者）からの音声信号を処理する機能を有している。すなわち、インターフェース部ＩＦＵは、ユーザと携帯電話機とのインターフェースをとる機能を有している。そして、ベースバンド部ＢＢＵは、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。さらに、制御部ＣＵは、ベースバンド部ＢＢＵと接続されており、ベースバンド部ＢＢＵにおけるベースバンド信号の信号処理を制御する機能を有している。
ＲＦ集積回路部ＲＦＩＣは、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。このとき、制御部ＣＵは、ＲＦ集積回路部ＲＦＩＣとも接続されており、ＲＦ集積回路部ＲＦＩＣにおける送信信号の変調や受信信号の復調を制御する機能も有している。
電力増幅器ＨＰＡは、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。一方、低雑音増幅器ＬＮＡは、受信信号に含まれるノイズを増幅することなく、受信信号を増幅するように構成されている。
アンテナスイッチＡＳＷは、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナＡＮＴは、電波を送受信するためのものである。アンテナスイッチＡＳＷは、例えば、送信端子ＴＸと受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）を有している。この送信端子ＴＸは電力増幅器ＨＰＡと接続されており、受信端子ＲＸは低雑音増幅器ＬＮＡと接続されている。さらに、アンテナ端子ＡＮＴ（ＯＵＴ）はアンテナＡＮＴと電気的に接続されている。アンテナスイッチＡＳＷは制御部ＣＵと接続されており、アンテナスイッチＡＳＷにおけるスイッチの切り替え動作は、制御部ＣＵによって制御されている。
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。インターフェース部ＩＦＵを介して音声信号などの信号がベースバンド部ＢＢＵに入力されると、ベースバンド部ＢＢＵは、音声信号などのアナログ信号をデジタル処理する。これにより、生成されたベースバンド信号は、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦ集積回路部ＲＦＩＣから電力増幅器（ＲＦモジュール）ＨＰＡに出力される。電力増幅器ＨＰＡに入力した無線周波数の信号は、電力増幅器ＨＰＡで増幅された後、アンテナスイッチＡＳＷを介してアンテナＡＮＴより送信される。具体的に、アンテナスイッチＡＳＷでは、電力増幅器ＨＰＡと電気的に接続されている送信端子ＴＸをアンテナＡＮＴと電気的に接続するようにスイッチの切り替えが行なわれる。これにより、電力増幅器ＨＰＡで増幅された無線周波数の信号はアンテナスイッチＡＳＷを介してアンテナＡＮＴから送信される。
次に、信号を受信する場合について説明する。アンテナＡＮＴにより受信された無線周波数の信号（受信信号）は、アンテナスイッチＡＳＷを介して低雑音増幅器ＬＮＡに入力される。具体的に、アンテナスイッチＡＳＷでは、アンテナＡＮＴと受信端子ＲＸとを電気的に接続するようにスイッチの切り替えが行なわれる。これにより、アンテナＡＮＴで受信した受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸに伝達される。アンテナスイッチＡＳＷの受信端子ＲＸは、低雑音増幅器ＬＮＡと接続されているので、受信信号は、アンテナスイッチＡＳＷの受信端子ＲＸから低雑音増幅器ＬＮＡに入力される。そして、受信信号は低雑音増幅器ＬＮＡで増幅された後、ＲＦ集積回路部ＲＦＩＣに入力する。ＲＦ集積回路部ＲＦＩＣでは、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦ集積回路部ＲＦＩＣからベースバンド部ＢＢＵに出力される。このベースバンド信号がベースバンド部ＢＢＵで処理され、インターフェース部ＩＦＵを介して携帯電話機１から音声信号が出力される。以上は、シングルバンドの信号を送受信する携帯電話機１の簡単な構成およびその動作である。
＜アンテナスイッチの回路構成＞
次に、アンテナスイッチＡＳＷの回路構成について説明する。図２は、アンテナスイッチＡＳＷの回路構成を示す図である。図２に示すように、アンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、アンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸスルートランジスタＴＨ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸスルートランジスタＴＨ（ＲＸ）を有している。さらに、アンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子ＧＮＤ１の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子ＧＮＤ２の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＴＸスルートランジスタＴＨ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴ（Metal Insulator semiconductor Field Effect Transistor）ＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸスルートランジスタＴＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ側の領域をドレイン領域とし、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＴＸスルートランジスタＴＨ（ＴＸ）では、制御端子ＶＴＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＴＸスルートランジスタＴＨ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
続いて、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間に設けられているＲＸスルートランジスタＴＨ（ＲＸ）も、例えば、ＴＸスルートランジスタＴＨ（ＴＸ）と同様に、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。このとき、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸスルートランジスタＴＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、アンテナ端子ＡＮＴ（ＯＵＴ）側の領域をドレイン領域とし、受信端子ＲＸ側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。このように構成されているＲＸスルートランジスタＴＨ（ＲＸ）では、制御端子ＶＲＸに印加する電圧を制御することより、直列に接続されたＭＩＳＦＥＴＱＮのオン／オフを制御して、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間を電気的に接続したり、電気的に遮断するようになっている。つまり、ＲＸスルートランジスタＴＨ（ＲＸ）は、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との電気的な接続／非接続を切り替えるスイッチとして機能する。
次に、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、直列に接続された５つのＭＩＳＦＥＴＱＮから構成されている。この場合、各ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいては、送信端子ＴＸ側の領域をドレイン領域とし、ＧＮＤ端子ＧＮＤ１側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＲＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＲＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
ここで、上述したＴＸスルートランジスタＴＨ（ＴＸ）は、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間で、送信信号を伝達する送信経路の接続／非接続を切り替えるスイッチとして機能することから、アンテナスイッチＡＳＷとして必要な構成要素である。これに対し、ＴＸシャントトランジスタＳＨ（ＴＸ）は送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間の接続／非接続を切り替えるものであり、送信端子ＴＸとＧＮＤ端子ＧＮＤ１間の経路は直接送信信号が伝達されないことから、ＴＸシャントトランジスタＳＨ（ＴＸ）を設ける必要があるのか疑問となる。しかし、ＴＸシャントトランジスタＳＨ（ＴＸ）は、アンテナで受信信号を受信する際に重要な機能を有しているのである。
以下では、ＴＸシャントトランジスタＳＨ（ＴＸ）の機能について説明する。アンテナから受信信号を受信する場合、アンテナスイッチＡＳＷでは、ＲＸスルートランジスタＴＨ（ＲＸ）をオンしてアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとを電気的に接続する。これにより、アンテナで受信された受信信号は、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸを介して受信回路に伝達される。このとき、送信経路側には受信信号を伝達させない必要があるので、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの間に設けられているＴＸスルートランジスタＴＨ（ＴＸ）はオフされる。これにより、アンテナからアンテナ端子ＡＮＴ（ＯＵＴ）に入力された受信信号は、送信端子ＴＸ側には伝達されない。ＴＸスルートランジスタＴＨ（ＴＸ）をオフすることにより、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸとの送信経路は電気的に遮断されるので、理想的には受信信号が送信経路に漏れこむことはないと考えられる。しかし、実際には、ＴＸスルートランジスタＴＨ（ＴＸ）を構成するＭＩＳＦＥＴＱＮにおいて、ＴＸスルートランジスタＴＨ（ＴＸ）をオフしているということは、電気的にＭＩＳＦＥＴＱＮのソース領域とドレイン領域の間にオフ容量が発生しているとみなすことができる。このため、高周波信号である受信信号は、このオフ容量を介して送信端子ＴＸ側に漏れるのである。受信信号の電力は小さいので、効率良くアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達させることが望ましい。すなわち、ＴＸスルートランジスタＴＨ（ＴＸ）のオフ容量を介した受信信号の送信端子ＴＸ側への漏れこみを抑制する必要がある。特に、ＴＸスルートランジスタＴＨ（ＴＸ）を構成する各ＭＩＳＦＥＴＱＮのゲート幅はオン抵抗を低減する観点から大きくなっている。このようにＭＩＳＦＥＴＱＮのゲート幅が大きくなっていることは、言い換えれば、オフ容量が大きくなるとも言える。いまの場合、ＴＸスルートランジスタＴＨ（ＴＸ）は５つのＭＩＳＦＥＴＱＮを直列に接続しているので、ＴＸスルートランジスタＴＨ（ＴＸ）の合成容量は、１つのＭＩＳＦＥＴＱＮのオフ容量よりも小さくなるものの、ＴＸスルートランジスタＴＨ（ＴＸ）のオフ容量は無視できないくらいに大きくなる。ＴＸスルートランジスタＴＨ（ＴＸ）のオフ容量が大きくなるということは、それだけ、高周波信号である受信信号が漏れこみやすくなることを意味している。したがって、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸスルートランジスタＴＨ（ＴＸ）を設ける構成だけでは、受信信号の漏れこみを充分に抑制することができないのである。
そこで、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間にＴＸシャントトランジスタＳＨ（ＴＸ）を設けているのである。つまり、ＴＸスルートランジスタＴＨ（ＴＸ）をオフしている状態でも受信信号が送信端子ＴＸ側に漏れこむが、送信端子ＴＸ側に漏れこんだ受信信号を送信端子ＴＸで充分に反射させることができれば、送信端子ＴＸ側に漏れこむ受信信号を抑制できるのである。すなわち、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間に設けられているＴＸシャントトランジスタＳＨ（ＴＸ）は、送信端子ＴＸにおける受信信号の反射を充分に行なう目的で設けられているのである。
送信端子ＴＸにおいて高周波信号である受信信号を充分に反射させるには、送信端子ＴＸをＧＮＤに接地することで実現できる。言い換えれば、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間をできるだけ低インピーダンス状態にすることができれば、送信端子ＴＸでの受信信号の反射を充分に行なうことができるのである。このため、受信時に送信端子ＴＸ側では、ＴＸスルートランジスタＴＨ（ＴＸ）をオフするとともに、ＴＸシャントトランジスタＳＨ（ＴＸ）をオンすることにより、送信端子ＴＸとＧＮＤ端子ＧＮＤ１とを電気的に接続しているのである。これにより、送信端子ＴＸ側に受信信号が漏れこんできても送信端子ＴＸで充分に反射させることができるので、送信端子ＴＸ側に漏れこむ受信信号を抑制することができる。
ＴＸシャントトランジスタＳＨ（ＴＸ）は、例えば、５つのＭＩＳＦＥＴＱＮから構成されている。ここで、複数のＭＩＳＦＥＴＱＮを直列に接続しているのは、送信時に送信端子ＴＸに大電力の送信信号が流れる関係上、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間には大きな電圧振幅が印加されるからである。すなわち、複数のＭＩＳＦＥＴＱＮを直列に接続することにより、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間に大きな電圧振幅が印加される場合であっても、各ＭＩＳＦＥＴＱＮに印加される電圧振幅を耐圧以下にすることができるようにしたものである。
続いて、受信端子ＲＸとＧＮＤ端子ＧＮＤ２との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）も、例えば、５つのＭＩＳＦＥＴＱＮから構成されている。この場合、ＭＩＳＦＥＴＱＮは、ソース領域とドレイン領域とゲート電極とを有している。本明細書では、ＭＩＳＦＥＴＱＮのソース領域とドレイン領域とは対称になっているが、ＲＸシャントトランジスタＳＨ（ＲＸ）を構成するＭＩＳＦＥＴＱＮにおいては、受信端子ＲＸ側の領域をドレイン領域とし、ＧＮＤ端子ＧＮＤ２側の領域をソース領域と定義することにする。さらに、ＭＩＳＦＥＴＱＮのゲート電極はゲート抵抗ＧＲを介して制御端子ＶＴＸに接続されている。ゲート抵抗ＧＲは、制御端子ＶＴＸに高周波信号が漏れ込まないようにするためのアイソレーション抵抗である。言い換えれば、ゲート抵抗ＧＲは高周波信号を減衰させる機能を有している。
ここで、送信時においてＲＸスルートランジスタＴＨ（ＲＸ）をオフしている状態でも、ＲＸスルートランジスタＴＨ（ＲＸ）にはオフ容量があることから、送信信号が受信端子ＲＸ側に漏れこむが、受信端子ＲＸ側に漏れこんだ送信信号を受信端子ＲＸで充分に反射させることができれば、受信端子ＲＸ側に漏れこむ送信信号を抑制できるのである。すなわち、受信端子ＲＸとＧＮＤ端子ＧＮＤ２との間に設けられているＲＸシャントトランジスタＳＨ（ＲＸ）は、受信端子ＲＸにおける送信信号の反射を充分に行なう目的で設けられているのである。
受信端子ＲＸにおいて高周波信号である送信信号を充分に反射させるには、受信端子ＲＸをＧＮＤに接地することで実現できる。言い換えれば、受信端子ＲＸとＧＮＤ端子ＧＮＤ２との間をできるだけ低インピーダンス状態にすることができれば、受信端子ＲＸでの送信信号の反射を充分に行なうことができるのである。このため、送信時に受信端子ＲＸ側では、ＲＸスルートランジスタＴＨ（ＲＸ）をオフするとともに、ＲＸシャントトランジスタＳＨ（ＲＸ）をオンすることにより、受信端子ＲＸとＧＮＤ端子ＧＮＤ２とを電気的に接続しているのである。これにより、受信端子ＲＸ側に送信信号が漏れこんできても受信端子ＲＸで充分に反射させることができるので、受信端子ＲＸ側に漏れこむ送信信号を抑制することができる。
アンテナスイッチＡＳＷは上記のように構成されており、以下にその動作について説明する。まず、送信時の動作について説明する。図２において、送信時には、ＴＸスルートランジスタＴＨ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）とをオンし、かつ、ＴＸシャントトランジスタＳＨ（ＴＸ）とＲＸスルートランジスタＴＨ（ＲＸ）とをオフする。これにより、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、送信端子ＴＸからアンテナ端子ＡＮＴ（ＯＵＴ）に向って送信信号が出力される。このとき、ＲＸスルートランジスタＴＨ（ＲＸ）はオフしているが、オフ容量が存在するので、高周波信号である送信信号の一部はＲＸスルートランジスタＴＨ（ＲＸ）のオフ容量を介して、受信端子ＲＸ側に漏れ出る。ところが、受信端子ＲＸとＧＮＤ端子ＧＮＤ２とはＲＸシャントトランジスタＳＨ（ＲＸ）がオンしていることから、電気的に接続され、受信端子ＲＸとＧＮＤ端子ＧＮＤ２との間のインピーダンスは低インピーダンス状態となる。このため、受信端子ＲＸ側に漏れ出た送信信号は受信端子ＲＸで充分に反射される。この結果、受信端子ＲＸに漏れ出る送信信号は抑制されるので、送信端子ＴＸから送信信号が効率良くアンテナ端子ＡＮＴ（ＯＵＴ）に伝達される。このようにして、送信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から出力される。
次に、受信時の動作について説明する。図２において、受信時には、ＲＸスルートランジスタＴＨ（ＲＸ）とＴＸシャントトランジスタＳＨ（ＴＸ）とをオンし、かつ、ＲＸシャントトランジスタＳＨ（ＲＸ）とＴＸスルートランジスタＴＨ（ＴＸ）とをオフする。これにより、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に接続され、かつ、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）が電気的に遮断される。この結果、アンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸに向って受信信号が伝達される。このとき、ＴＸスルートランジスタＴＨ（ＴＸ）はオフしているが、オフ容量が存在するので、高周波信号である受信信号の一部はＴＸスルートランジスタＴＨ（ＴＸ）のオフ容量を介して、送信端子ＴＸ側に漏れ出る。ところが、送信端子ＴＸとＧＮＤ端子ＧＮＤ１とはＴＸシャントトランジスタＳＨ（ＴＸ）がオンしていることから、電気的に接続され、送信端子ＴＸとＧＮＤ端子ＧＮＤ１との間のインピーダンスは低インピーダンス状態となる。このため、送信端子ＴＸ側に漏れ出た受信信号は送信端子ＴＸで充分に反射される。この結果、送信端子ＴＸに漏れ出る受信信号は抑制されるので、アンテナ端子ＡＮＴ（ＯＵＴ）から効率良く受信端子ＲＸ側に伝達される。このようにして、受信信号がアンテナ端子ＡＮＴ（ＯＵＴ）から受信端子ＲＸ側に伝達される。
＜アンテナスイッチを構成するＭＩＳＦＥＴの構造＞
続いて、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮの断面構造について説明する。図３は、ＭＩＳＦＥＴＱＮの断面を示す断面図である。図３において、半導体基板（支持基板）１Ｓ上には、埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にシリコン層が形成されている。この半導体基板１Ｓと埋め込み絶縁層ＢＯＸとシリコン層とによりＳＯＩ基板が形成されている。そして、このＳＯＩ基板上にＭＩＳＦＥＴＱＮが形成されている。ＳＯＩ基板のシリコン層には、チャネル領域として機能するボディ領域ＢＤが形成されている。このボディ領域ＢＤは、例えば、ｐ型不純物であるボロンなどを導入したｐ型半導体領域から形成されている。ボディ領域ＢＤ上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されている。一方、ゲート電極Ｇは、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳとの積層膜から形成されている。ゲート電極Ｇの一部を構成するコバルトシリサイド膜ＣＳは、ゲート電極Ｇの低抵抗化のために形成されている。なお、コバルトシリサイド膜ＣＳに代えて、ニッケルシリサイド膜、プラチナシリサイド膜、ニッケルプラチナシリサイド膜、あるいは、チタンシリサイド膜などのシリサイド膜を使用してもよい。
続いて、ゲート電極Ｇの両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷの下層にあるシリコン層内には低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄが形成されている。この低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄはゲート電極Ｇに整合して形成されている。そして、低濃度不純物拡散領域ＥＸ１ｓの外側には、高濃度不純物拡散領域ＮＲ１ｓが形成され、低濃度不純物拡散領域ＥＸ１ｄの外側には、高濃度不純物拡散領域ＮＲ１ｄが形成されている。高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、サイドウォールＳＷに整合して形成されている。さらに、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄの表面にはコバルトシリサイド膜ＣＳが形成されている。低濃度不純物拡散領域ＥＸ１ｓと高濃度不純物拡散領域ＮＲ１ｓとコバルトシリサイド膜ＣＳによりソース領域Ｓが形成され、低濃度不純物拡散領域ＥＸ１ｄと高濃度不純物拡散領域ＮＲ１ｄとコバルトシリサイド膜ＣＳによりドレイン領域Ｄが形成される。
低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄおよび高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄは、ともに、例えば、リンや砒素などのｎ型不純物を導入した半導体領域であり、低濃度不純物拡散領域ＥＸ１ｓ、ＥＸ１ｄに導入されている不純物の濃度は、高濃度不純物拡散領域ＮＲ１ｓ、ＮＲ１ｄに導入されている不純物の濃度よりも小さくなっている。
本実施の形態１におけるＭＩＳＦＥＴＱＮは上記のように構成されており、以下に、ＭＩＳＦＥＴＱＮ上に形成される配線構造について説明する。図３において、本実施の形態１におけるＭＩＳＦＥＴＱＮを覆うように窒化シリコン膜ＳＮが形成されており、この窒化シリコン膜ＳＮ上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成されている。そして、コンタクト層間絶縁膜ＣＩＬおよび窒化シリコン膜ＳＮにはソース領域Ｓに達するコンタクトホールＣＮＴや、ドレイン領域Ｄに達するコンタクトホールＣＮＴが形成されている。そして、コンタクトホールＣＮＴ内にチタン／窒化チタン膜およびタングステン膜が埋め込まれてプラグＰＬＧが形成されている。プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には配線Ｌ１が形成されている。例えば、配線Ｌ１は、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成される。さらに、この配線Ｌ１上に多層配線が形成されるが、図３では省略している。以上のようにして、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮが形成されている。
＜ＳＯＩ基板に形成されたＭＩＳＦＥＴの長所および短所＞
例えば、図１に示す携帯電話機１においては、送信信号の電力が１Ｗを超えるなど大電力になることが普通であり、アンテナスイッチＡＳＷには、大電力の送信信号の高品質性を確保し、かつ、他の周波数帯の通信に悪影響を与える妨害波（高次高調波）の発生を低減する性能が要求される。このため、アンテナスイッチＡＳＷを構成するスイッチング素子として電界効果トランジスタを使用する場合、この電界効果トランジスタには、高耐圧性だけでなく、高次高調波歪を低減できる性能が要求される。
このことから、アンテナスイッチを構成する電界効果トランジスタは、低損失や低高調波歪みを実現するため、寄生容量が少なく、線形性に優れたＧａＡｓ基板やサファイア基板上に形成される電界効果トランジスタ（例えば、ＨＥＭＴ）が使用されている。しかし、高周波特性に優れている化合物半導体基板は、高価であり、アンテナスイッチＡＳＷのコスト低下の観点から望ましいとはいえない。これに対し、アンテナスイッチＡＳＷをＳＯＩ基板上に形成したＭＩＳＦＥＴＱＮから構成する場合、ＳＯＩ基板は、化合物半導体基板に比べて安価であることから、アンテナスイッチＡＳＷのコスト低下を実現することができる利点がある。すなわち、アンテナスイッチＡＳＷのコスト削減の観点からは、安価なシリコン基板（ＳＯＩ（Silicon On Insulator）基板）上に形成されたＭＩＳＦＥＴＱＮ（電界効果トランジスタ）を使用することが効果的である。
しかし、安価なＳＯＩ基板は、高価な化合物半導体基板に比べて寄生容量が大きく、化合物半導体基板上に形成された電界効果トランジスタよりも高調波歪みが大きくなる問題点がある。つまり、コスト削減の観点から、アンテナスイッチＡＳＷをＳＯＩ基板に形成されたＭＩＳＦＥＴＱＮから構成することが望ましいが、ＳＯＩ基板に形成したＭＩＳＦＥＴＱＮでは、高調波歪みが大きくなる問題点が発生する。
例えば、図４は、ＳＯＩ基板上に形成されたＭＩＳＦＥＴの場合と化合物半導体基板上に形成されたＨＥＭＴの場合のそれぞれにおいて、周波数１．９ＧＨｚでの入力電力（Ｐｉｎ）と３次高調波歪み（３ＨＤ）の関係を示すグラフである。図４において、横軸が入力電力（Ｐｉｎ）の大きさを示しており、縦軸が３次高調波歪み（３ＨＤ）の大きさを示している。ここで、図４のうち実線で示されているグラフがＳＯＩ基板上に形成されたＭＩＳＦＥＴに対応し、破線で示されているグラフが化合物半導体基板上に形成されたＨＥＭＴに対応している。図４では、３次高調波歪み（３ＨＤ）をデシベルで表示しているが、このデシベル表示は、高次高調波の大きさが入力電力（Ｐｉｎ）の電力からどれだけ減衰させているかを示している。すなわち、高次高調波のデシベル表示が小さくなるほど減衰が小さくなり、高次高調波の大きさが増大していることを示していることになる。したがって、図４を見ると、ＳＯＩ基板に形成されたＭＩＳＦＥＴの方が、化合物半導体基板に形成されたＨＥＭＴよりも３次高調波歪み（３ＨＤ）の発生が大きくなっていることがわかる。つまり、ＳＯＩ基板に形成されたＭＩＳＦＥＴでは、化合物半導体基板に形成されたＨＥＭＴよりも３次高調波歪みの発生が問題となることがわかる。
３次高調波歪みの発生原因は、例えば、図３に示すＳＯＩ基板上に形成されたＭＩＳＦＥＴＱＮを例に挙げて説明すると、ＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄの間に形成される寄生容量の電圧依存性が主な原因となっている。ソース領域Ｓとドレイン領域Ｄとの間に形成される寄生容量は、ソース領域Ｓとボディ領域ＢＤとの間に形成される寄生容量と、ドレイン領域Ｄとボディ領域ＢＤとの間に形成される寄生容量に分けることができる。これらの寄生容量は、ソース領域Ｓとドレイン領域Ｄとの間に印加される電圧によって、容量絶縁膜として機能する空乏層の大きさが変化することから、容量値が変化する。すなわち、ソース領域Ｓとドレイン領域Ｄとの間に形成される寄生容量は電圧依存性を有している。そして、この電圧依存性が非線形性を含んでいることから、非線形性に起因した３次高調波歪みが発生するのである。一方、化合物半導体基板に形成されたＨＥＭＴは、半絶縁性基板に形成されており、ソース領域とドレイン領域との間に形成される寄生容量の電圧依存性も非常に小さい。このことから、化合物半導体基板に形成されたＨＥＭＴでは、３次高調波歪みも小さくなる。
高次高調波歪みには、上述した３次高調波歪みだけでなく、２次高調波歪みも存在するが、ＳＯＩ基板に形成されたＭＩＳＦＥＴでは、化合物半導体基板に形成されたＨＥＭＴよりも２次高調波歪みの発生も大きくなる。
以上のように、ＳＯＩ基板に形成されたＭＩＳＦＥＴでは、２次高調波歪みや３次高調波歪みなどの高次高調波歪みが、化合物半導体基板に形成されたＨＥＭＴに比べて大きくなるため、高次高調波歪みを低減するための対策が必要となる。そこで、本発明では、特に、高次高調波歪みのうち３次高調波歪みに着目して、３次高調波歪みの低減を図ることができる技術的思想を提供するものである。
＜ＤＣ電圧印加時における寄生容量の電圧依存性＞
上述したように、３次高調波歪みの発生原因は、ソース領域とドレイン領域との間に存在する寄生容量の電圧依存性にあるため、まず、この寄生容量の電圧依存性について検討する。まず、ソース領域とドレイン領域との間にＤＣ電圧（直流電圧）を印加した場合のソース領域とドレイン領域の間に存在する寄生容量の電圧依存性について図面を参照しながら説明する。
図３に示すＭＩＳＦＥＴＱＮをオフした状態で、ソース領域Ｓとドレイン領域Ｄの間にＤＣ電圧（直流電圧）を印加する場合を考える。図５は、ソース領域Ｓとドレイン領域Ｄの間にＤＣ電圧（直流電圧）を印加した場合のソース・ドレイン間電圧とボディ・ソース間電圧との関係、および、ソース・ドレイン間電圧とボディ・ドレイン間電圧との関係を示すグラフである。ここで、ソース・ドレイン間電圧は、図３に示すソース領域Ｓとドレイン領域Ｄとの間に印加される電圧を示しており、特に、ソース領域Ｓを基準にしたソース領域Ｓとドレイン領域Ｄとの間の電圧を示している。また、ボディ・ソース間電圧は、図３に示すソース領域Ｓとボディ領域ＢＤとの間に印加される電圧を示しており、特に、ソース領域Ｓを基準にしたボディ領域ＢＤとソース領域Ｓとの間の電圧を示している。さらに、ボディ・ドレイン間電圧は、図３に示すドレイン領域Ｄとボディ領域ＢＤとの間に印加される電圧を示しており、特に、ドレイン領域Ｄを基準としたボディ領域ＢＤとドレイン領域Ｄとの間の電圧を示している。図５において、横軸はソース・ドレイン間電圧を示しており、縦軸はボディ・ソース間電圧、あるいは、ボディ・ドレイン間電圧を示している。
図６は、ソース・ドレイン間電圧（Ｖｄｓ）と、ソース・ドレイン間容量（Ｃｄｓ）との関係を示すグラフである。図６において、横軸はソース・ドレイン間電圧（Ｖｄｓ）を示しており、縦軸はソース・ドレイン間容量（Ｃｄｓ）を示している。
まず、図５に示すように、ソース・ドレイン間電圧が０Ｖの場合、ボディ・ドレイン間電圧とボディ・ソース間電圧はともに０Ｖとなっている。このとき、ボディ・ドレイン間接合容量とボディ・ソース間接合容量とは同じ容量ＣＡであるとすると、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ドレイン間接続容量とボディ・ソース間接合容量の直列和となるから、ＣＡ／２となる。
次に、ソース・ドレイン間電圧に、例えば、＋１Ｖを印加した場合を考える。例えば、ソース領域Ｓに０Ｖを印加し、かつ、ドレイン領域Ｄに＋１Ｖを印加する場合を考える。この場合、ソース領域Ｓとドレイン領域Ｄの間にあるボディ領域ＢＤの電圧は０Ｖになる。なぜなら、ボディ領域ＢＤはフローティング状態となっているため、ボディ・ソース間接合およびボディ・ドレイン間接合に電流が流れることはなく、順方向の電圧が印加され得ないからである。
例えば、ボディ領域ＢＤの電圧Ｖが０＜Ｖ＜１となると仮定した場合、ｐ型半導体領域であるボディ領域ＢＤに正電位が印加され、かつ、ｎ型半導体領域であるソース領域Ｓに０Ｖが印加されることになる。このことから、ボディ領域ＢＤとソース領域Ｓとの間の接合には順バイアスが印加されることになる。このため、ボディ領域ＢＤとソース領域Ｓの間のボディ・ソース間接合には電流が流れる必要があるが、ボディ領域ＢＤはフローティング状態となっており、ボディ領域ＢＤとソース領域Ｓの間に電流が流れることはない。したがって、ボディ領域ＢＤの電圧Ｖは０＜Ｖ＜１となることはなく、ボディ・ソース間接合、および、ボディ・ドレイン間接合に順バイアスが印加されないようにボディ領域ＢＤの電圧Ｖは０Ｖとなるのである。
以上より、ソース領域Ｓとボディ領域ＢＤはともに０Ｖとなることから、ボディ・ソース間電圧は０Ｖのままであり、ボディ・ソース間接合容量はＣＡを維持する。一方、ボディ領域ＢＤは０Ｖであり、かつ、ドレイン領域Ｄには＋１Ｖが印加されることになるから、ボディ・ドレイン間電圧は−１Ｖとなる。つまり、ボディ領域ＢＤとドレイン領域Ｄとの間には逆バイアスが印加されていることになる。このため、ボディ・ドレイン間接合からは空乏層が延びる結果、ボディ・ドレイン間接合容量は減少する。例えば、この場合のボディ・ドレイン間接合容量をＣＡ´とすると、ＣＡ´＜ＣＡとなる。
すると、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ドレイン間接合容量（ＣＡ´）とボディ・ソース間接合容量（ＣＡ）の直列和となるから、ＣＡ・ＣＡ´／（ＣＡ＋ＣＡ´）＜Ｃ／２となる。つまり、ソース・ドレイン間電圧が＋１Ｖの場合は、ソース・ドレイン間電圧が０Ｖの場合よりも、ソース・ドレイン間容量（Ｃｄｓ）が小さくなることがわかる。
さらに、ソース・ドレイン間電圧に、例えば、＋２Ｖを印加した場合を考える。例えば、ソース領域Ｓに０Ｖを印加し、かつ、ドレイン領域Ｄに＋２Ｖを印加する場合を考える。この場合、ソース領域Ｓとドレイン領域Ｄの間にあるボディ領域ＢＤの電圧は０Ｖになる。なぜなら、ボディ領域ＢＤはフローティング状態となっており、ボディ・ソース間接合およびボディ・ドレイン間接合に電流が流れることはないからである。したがって、ソース領域Ｓとボディ領域ＢＤはともに０Ｖとなることから、ボディ・ソース間電圧は０Ｖのままであり、ボディ・ソース間接合容量はＣＡを維持する。
一方、ボディ領域ＢＤは０Ｖであり、かつ、ドレイン領域Ｄには＋２Ｖが印加されることになるから、ボディ・ドレイン間電圧は−２Ｖとなる。つまり、ボディ領域ＢＤとドレイン領域Ｄとの間にはさらに深い逆バイアスが印加されていることになる。このため、ボディ・ドレイン間接合からは、ドレイン領域Ｄに＋１Ｖを印加する場合よりも、さらに空乏層が延びる結果、ボディ・ドレイン間接合容量は、さらに減少する。例えば、この場合のボディ・ドレイン間接合容量をＣＡ´´とすると、ＣＡ´´＜ＣＡ´＜ＣＡとなる。
すると、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ドレイン間接合容量（ＣＡ´´）とボディ・ソース間接合容量（ＣＡ）の直列和となるから、ＣＡ・ＣＡ´´／（ＣＡ＋ＣＡ´´）＜ＣＡ・ＣＡ´／（ＣＡ＋ＣＡ´）＜Ｃ／２となる。つまり、ソース・ドレイン間電圧が＋２Ｖの場合は、ソース・ドレイン間電圧が＋１Ｖや０Ｖの場合よりも、ソース・ドレイン間容量（Ｃｄｓ）がさらに小さくなることがわかる。
以上のことから、ソース・ドレイン間電圧（Ｖｄｓ）に正電圧を印加する場合、印加する正電圧が大きくなるほど、ソース・ドレイン間容量（Ｃｄｓ）が減少することがわかる。
続いて、ソース・ドレイン電圧に負電圧を印加する場合を考える。例えば、ソース領域Ｓに＋１Ｖを印加し、かつ、ドレイン領域Ｄに０Ｖを印加する場合を考える。この場合、ソース領域Ｓとドレイン領域Ｄの間にあるボディ領域ＢＤの電圧は０Ｖになる。なぜなら、ボディ領域ＢＤはフローティング状態となっており、ボディ・ソース間接合およびボディ・ドレイン間接合に電流が流れることはないからである。
例えば、ボディ領域ＢＤの電圧Ｖが０＜Ｖ＜１となると仮定した場合、ｐ型半導体領域であるボディ領域ＢＤに正電位が印加され、かつ、ｎ型半導体領域であるドレイン領域Ｄに０Ｖが印加されることになる。このことから、ボディ領域ＢＤとドレイン領域Ｄとの間の接合には順バイアスが印加されることになる。このため、ボディ領域ＢＤとドレイン領域Ｄの間のボディ・ドレイン間接合には電流が流れる必要があるが、ボディ領域ＢＤはフローティング状態となっており、ボディ領域ＢＤとドレイン領域Ｄの間に電流が流れることはない。したがって、ボディ領域ＢＤの電圧Ｖは０＜Ｖ＜１となることはなく、ボディ・ソース間接合、および、ボディ・ドレイン間接合に順バイアスが印加されないようにボディ領域ＢＤの電圧Ｖは０Ｖとなるのである。
以上より、ドレイン領域Ｄとボディ領域ＢＤはともに０Ｖとなることから、ボディ・ドレイン間電圧は０Ｖのままであり、ボディ・ドレイン間接合容量はＣＡを維持する。一方、ボディ領域ＢＤは０Ｖであり、かつ、ソース領域Ｓには＋１Ｖが印加されることになるから、ボディ・ソース間電圧は−１Ｖとなる。つまり、ボディ領域ＢＤとソース領域Ｓとの間には逆バイアスが印加されていることになる。このため、ボディ・ドレイン間接合からは空乏層が延びる結果、ボディ・ソース間接合容量は減少する。このとき、上述したソース・ドレイン間電圧に正電圧（＋１Ｖ）を印加する場合と同様に考えることができることから、ボディ・ソース間接合容量はＣＡ´（ＣＡ´＜ＣＡ）となる。
すると、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ソース間接合容量（ＣＡ´）とボディ・ドレイン間接合容量（ＣＡ）の直列和となるから、ＣＡ・ＣＡ´／（ＣＡ＋ＣＡ´）＜Ｃ／２となる。つまり、ソース・ドレイン間電圧が−１Ｖの場合は、ソース・ドレイン間電圧が０Ｖの場合よりも、ソース・ドレイン間容量（Ｃｄｓ）が小さくなることがわかる。さらに、ソース・ドレイン間電圧が−１Ｖである場合のソース・ドレイン間容量（Ｃｄｓ）は、ソース・ドレイン間電圧が＋１Ｖである場合のソース・ドレイン間容量（Ｃｄｓ）と同様になることがわかる。
さらに、ソース・ドレイン間電圧に、例えば、−２Ｖを印加した場合を考える。例えば、ソース領域Ｓに＋２Ｖを印加し、かつ、ドレイン領域Ｄに０Ｖを印加する場合を考える。この場合、ソース領域Ｓとドレイン領域Ｄの間にあるボディ領域ＢＤの電圧は０Ｖになる。なぜなら、ボディ領域ＢＤはフローティング状態となっており、ボディ・ソース間接合およびボディ・ドレイン間接合に電流が流れることはないからである。したがって、ドレイン領域Ｄとボディ領域ＢＤはともに０Ｖとなることから、ボディ・ドレイン間電圧は０Ｖのままであり、ボディ・ドレイン間接合容量はＣＡを維持する。
一方、ボディ領域ＢＤは０Ｖであり、かつ、ソース領域Ｓには＋２Ｖが印加されることになるから、ボディ・ソース間電圧は−２Ｖとなる。つまり、ボディ領域ＢＤとソース領域Ｓとの間にはさらに深い逆バイアスが印加されていることになる。このため、ボディ・ソース間接合からは、ソース領域Ｓに＋１Ｖを印加する場合よりも、さらに空乏層が延びる結果、ボディ・ソース間接合容量は、さらに減少する。このとき、上述したソース・ドレイン間電圧に正電圧（＋２Ｖ）を印加する場合と同様に考えることができることから、ボディ・ソース間接合容量はＣＡ´´（ＣＡ´´＜ＣＡ´＜ＣＡ）となる。
すると、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ソース間接合容量（ＣＡ´´）とボディ・ドレイン間接合容量（ＣＡ）の直列和となるから、ＣＡ・ＣＡ´´／（ＣＡ＋ＣＡ´´）＜ＣＡ・ＣＡ´／（ＣＡ＋ＣＡ´）＜Ｃ／２となる。つまり、ソース・ドレイン間電圧が−２Ｖの場合は、ソース・ドレイン間電圧が−１Ｖや０Ｖの場合よりも、ソース・ドレイン間容量（Ｃｄｓ）がさらに小さくなることがわかる。さらに、ソース・ドレイン間電圧が−２Ｖである場合のソース・ドレイン間容量（Ｃｄｓ）は、ソース・ドレイン間電圧が＋２Ｖである場合のソース・ドレイン間容量（Ｃｄｓ）と同様になることがわかる。
以上のことから、ソース・ドレイン間電圧（Ｖｄｓ）に負電圧を印加する場合、印加する負電圧（絶対値）が大きくなるほど、ソース・ドレイン間容量（Ｃｄｓ）が減少することがわかる。したがって、ソース領域Ｓとドレイン領域Ｄとの間にＤＣ電圧（直流電圧）を印加した場合のソース領域Ｓとドレイン領域Ｄの間に存在する寄生容量（ソース・ドレイン間容量）の電圧依存性は図６に示すようになる。すなわち、ソース・ドレイン間電圧（Ｖｄｓ）が０Ｖのときが最もソース・ドレイン間容量（Ｃｄｓ）が大きく、ソース・ドレイン間電圧が正負を問わず絶対値が大きくなるにつれて、ソース・ドレイン間容量（Ｃｄｓ）が小さくなる電圧依存性を有することになる。言い換えれば、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性は、ソース・ドレイン間容量（Ｃｄｓ）が０Ｖの位置を基準にして左右対称となっており、かつ、上に凸になっているということができる。
＜高周波電圧印加時における寄生容量の電圧依存性＞
上述した検討結果から、ＳＯＩ基板に形成されたＭＩＳＦＥＴのソース領域とドレイン領域との間にＤＣ電圧（直流電圧）を印加した場合、ソース領域とドレイン領域の間に存在する寄生容量の電圧依存性は、ソース・ドレイン間容量（Ｃｄｓ）が０Ｖの位置を基準にして左右対称となっており、かつ、上に凸になっていることが明らかになった。
しかし、図２に示すアンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮについての電圧依存性は、ＤＣ電圧（直流電圧）を印加した場合の電圧依存性をそのまま適用することはできないことを本発明者は新たに見出した。つまり、アンテナスイッチＡＳＷには、ＤＣ（直流電圧）ではなく、高周波電圧（高周波信号）が印加されるのであり、オフしているＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄの間に高周波電圧が印加されることを考慮する必要がある。本発明者の検討によると、オフしているＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄの間に、ＤＣ電圧が印加される場合と高周波電圧が印加される場合とでは、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性に大きな相違点があることがわかったのである。したがって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮのソース・ドレイン間容量（Ｃｄｓ）の電圧依存性を得るために、ＤＣ電圧（直流電圧）を印加した時のソース・ドレイン間容量（Ｃｄｓ）の電圧依存性を解析することは適切ではなく、高周波電圧を印加した時のソース・ドレイン間容量（Ｃｄｓ）の電圧依存性を解析する必要がある。
そこで、本発明者は新規に高周波電圧を印加した際におけるソース・ドレイン間容量（Ｃｄｓ）の電圧依存性を解析したところ、以下に示すような結果が得られたので、この結果について図面を参照しながら説明する。
図３に示すＭＩＳＦＥＴＱＮをオフした状態で、ソース領域Ｓとドレイン領域Ｄの間に高周波電圧（ＡＣ電圧）を印加する場合を考える。図７は、ソース領域Ｓとドレイン領域Ｄの間に高周波電圧（ＡＣ電圧）を印加した場合のソース・ドレイン間電圧、ボディ・ソース間電圧、ボディ・ドレイン間電圧、ゲート・ボディ間電圧のそれぞれの時間変化を示すグラフである。ここで、ソース・ドレイン間電圧は、図３に示すソース領域Ｓとドレイン領域Ｄとの間に印加される電圧を示しており、特に、ソース領域Ｓを基準にしたソース領域Ｓとドレイン領域Ｄとの間の電圧を示している。また、ボディ・ソース間電圧は、図３に示すソース領域Ｓとボディ領域ＢＤとの間に印加される電圧を示しており、特に、ソース領域Ｓを基準にしたボディ領域ＢＤとソース領域Ｓとの間の電圧を示している。さらに、ボディ・ドレイン間電圧は、図３に示すドレイン領域Ｄとボディ領域ＢＤとの間に印加される電圧を示しており、特に、ドレイン領域Ｄを基準としたボディ領域ＢＤとドレイン領域Ｄとの間の電圧を示している。また、ゲート・ボディ間電圧は、図３に示すゲート電極Ｇとボディ領域ＢＤとの間に印加される電圧を示しており、特に、ボディ領域ＢＤを基準としたボディ領域ＢＤとゲート電極Ｇとの間の電圧を示している。図７において、横軸は時間を示しており、縦軸はソース・ドレイン間電圧、ボディ・ソース間電圧、ボディ・ドレイン間電圧、ゲート・ボディ間電圧のいずれかを示している。
まず、図７に示すように、オフしているＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄとの間に高周波電圧が印加されると、ソース・ドレイン間電圧は０Ｖを中心として振幅が２Ｖ程度の高周波電圧となる。具体的に、ソース・ドレイン間電圧は、０Ｖを中心として−２Ｖと＋２Ｖとの間を振動する電圧となる。そして、ボディ・ソース間電圧は、約−１Ｖを中心として振幅が１Ｖ程度の高周波電圧となる。具体的に、ボディ・ソース間電圧は、ソース・ドレイン間電圧の正方向（＋方向）への振幅が最大になったときにほぼ０Ｖとなり、それ以外のときは負電圧内を振動している。同様に、ボディ・ドレイン間電圧は、約−１Ｖを中心として振幅が１Ｖ程度の高周波電圧となる。具体的に、ボディ・ドレイン間電圧は、ソース・ドレイン間電圧の負方向（−方向）への振幅が最大になったときにほぼ０Ｖとなり、それ以外のときは負電圧内を振動している。つまり、ボディ・ドレイン間電圧およびボディ・ソース間電圧は正電圧にならないように変化していることがわかる。これは、以下に示す理由による。
最初に、ボディ・ドレイン間電圧について説明すると、ボディ・ドレイン間電圧が正電圧になるということは、ドレイン領域Ｄを基準にしてボディ領域ＢＤが正電圧になることを意味している。これは、ボディ領域ＢＤがｐ型半導体領域から形成され、ドレイン領域Ｄがｎ型半導体領域から形成されていることを考慮すると、ボディ・ドレイン間電圧が正電圧になるということは、ボディ領域ＢＤとドレイン領域Ｄとの間のｐｎ接合に順バイアスが印加されることを意味している。したがって、ボディ・ドレイン間電圧が正電圧になると、ボディ領域ＢＤとドレイン領域Ｄの間に順方向電流が流れることになる。しかし、実際には、ボディ領域ＢＤはフローティング状態となっているので、上述した順方向電流は流れない。すなわち、ボディ領域ＢＤがフローティング状態となって順方向電流が流れないことから、ボディ・ドレイン間電圧が正電圧になることはないのである。このような理由からボディ・ドレイン間電圧は０Ｖ〜負電圧となるのである。
このことは、ボディ・ソース間電圧についても同様である。すなわち、ボディ・ソース間電圧が正電圧になるということは、ソース領域Ｓを基準にしてボディ領域ＢＤが正電圧になることを意味している。これは、ボディ領域ＢＤがｐ型半導体領域から形成され、ソース領域Ｓがｎ型半導体領域から形成されていることを考慮すると、ボディ・ソース間電圧が正電圧になるということは、ボディ領域ＢＤとソース領域Ｓとの間のｐｎ接合に順バイアスが印加されることを意味している。したがって、ボディ・ソース間電圧が正電圧になると、ボディ領域ＢＤとソース領域Ｓの間に順方向電流が流れることになる。しかし、実際には、ボディ領域ＢＤはフローティング状態となっているので、上述した順方向電流は流れない。すなわち、ボディ領域ＢＤがフローティング状態となって順方向電流が流れないことから、ボディ・ソース間電圧が正電圧になることはないのである。このような理由からボディ・ソース間電圧は０Ｖ〜負電圧となるのである。
一方、図７に示すように、ゲート・ボディ間電圧は時間変化にかかわらず、一定の電位差を維持している。これは以下に示す理由による。すなわち、図３に示すように、ボディ領域ＢＤ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。したがって、図３に示すＭＩＳＦＥＴＱＮでは、ボディ領域ＢＤを下部電極、ゲート絶縁膜ＧＯＸを容量絶縁膜、ゲート電極Ｇを上部電極とするゲート容量が形成されている。そして、ゲート絶縁膜ＧＯＸは非常に薄い膜から形成されているので、上述したゲート容量の容量値は非常に大きくなる。ここで、オフしているＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄの間に印加された高周波電圧によって、ボディ領域ＢＤには高周波電圧が印加される。そして、ボディ領域ＢＤとゲート電極Ｇの間は容量値の大きなゲート容量が形成されている。したがって、ＡＣ的な高周波電圧は容量値の大きなゲート容量によってボディ領域ＢＤからゲート電極Ｇへ通過するのである。つまり、容量値の大きなゲート容量を介してボディ領域ＢＤとゲート電極Ｇが接続されているということは、ボディ領域ＢＤとゲート電極ＧがＡＣ的にショートされていると考えることができるのである。したがって、ボディ領域ＢＤに印加されるＡＣ的な電圧変化に追随するようにゲート電極Ｇの電圧は時間変化する。この結果、ボディ領域ＢＤに印加されている電圧とゲート電極Ｇに印加される電圧において、ＡＣ的な電圧変動は、ボディ領域ＢＤとゲート電極Ｇ間の電位差に影響を与えることなく、一定のＤＣ電圧（直流電圧）を維持したままとなるのである。以上のことから、ゲート・ボディ間電圧は時間変化にかかわらず、一定の電位差を維持しているのである。
次に、ソース領域Ｓとドレイン領域Ｄの間に高周波電圧（ＡＣ電圧）を印加した場合のソース・ドレイン間電圧、ボディ・ソース間電圧、ボディ・ドレイン間電圧のそれぞれの時間変化に基づいて、ボディ・ドレイン間接合容量およびボディ・ソース間接合容量の電圧依存性について説明する。
図８は、ソース・ドレイン間電圧（Ｖｄｓ）とボディ・ドレイン間接合容量との関係、および、ソース・ドレイン間電圧（Ｖｄｓ）とボディ・ソース間接合容量との関係を示すグラフである。図８において、横軸はソース・ドレイン間電圧（Ｖｄｓ）を示しており、縦軸はボディ・ドレイン間接合容量とボディ・ソース間接合容量を示している。
まず、ソース・ドレイン間電圧（Ｖｄｓ）が０Ｖの場合を考える。図７に示すように、ソース・ドレイン間電圧が０Ｖのとき、ボディ・ドレイン間電圧とボディ・ソース間電圧は、ともに、約−１Ｖとなっている。したがって、ボディ領域ＢＤとドレイン領域Ｄの間のｐｎ接合に逆バイアスが印加されているとともに、ボディ領域ＢＤとソース領域Ｓの間のｐｎ接合にも逆バイアスが印加されている。このときのボディ・ドレイン間接合容量とボディ・ソース間接合容量を、図８に示すように、ＣＢとする。
続いて、ソース・ドレイン間電圧がＡＣ的に変化して正電圧方向に最も大きな電圧となる場合を考える。つまり、図７に示すように、ソース・ドレイン間電圧が＋２Ｖとなる場合を考える。この場合、図７からわかるように、ボディ・ソース間電圧はほぼ０Ｖとなる。このことから、ボディ領域ＢＤとソース領域Ｓの間のｐｎ接合には逆バイアスは印加されないため、空乏層の幅は後退し、ボディ・ソース間接合容量の値は大きくなる。したがって、ボディ・ソース間接合容量は、図８に示すように、例えば、ＣＢ´（ＣＢ´＞ＣＢ）となる。一方、図７からわかるように、ボディ・ドレイン間電圧はほぼ−２Ｖとなる。このことから、ボディ領域ＢＤとドレイン領域Ｄの間のｐｎ接合には深い逆バイアスが印加されるため、空乏層は、ソース・ドレイン間電圧が０Ｖの場合よりもさらに延びる。この結果、ボディ・ドレイン間接合容量の値はさらに小さくなる。したがって、ボディ・ドレイン間接合容量は、図８に示すように、例えば、ＣＢ´´（ＣＢ´´＜ＣＢ）となる。
また、ソース・ドレイン間電圧がＡＣ的に変化して負電圧方向に最も大きな電圧（絶対値）となる場合も同様に考えることができる。具体的には、図７に示すように、ソース・ドレイン間電圧が−２Ｖとなる場合を考える。この場合、図７からわかるように、ボディ・ドレイン間電圧はほぼ０Ｖとなる。このことから、ボディ領域ＢＤとドレイン領域Ｄの間のｐｎ接合には逆バイアスは印加されないため、空乏層の幅は後退し、ボディ・ドレイン間接合容量の値は大きくなる。そして、ボディ・ドレイン間電圧が０Ｖである場合のボディ・ドレイン間接合容量は、ボディ・ソース間電圧が０Ｖである場合のボディ・ソース間接合容量と同様になる。したがって、ボディ・ドレイン間接合容量は、図８に示すように、例えば、ＣＢ´（ＣＢ´＞ＣＢ）となる。一方、図７からわかるように、ボディ・ソース間電圧はほぼ−２Ｖとなる。このことから、ボディ領域ＢＤとソース領域Ｓの間のｐｎ接合には深い逆バイアスが印加されるため、空乏層は、ソース・ドレイン間電圧が０Ｖの場合よりもさらに延びる。この結果、ボディ・ソース間接合容量の値はさらに小さくなる。そして、ボディ・ソース間電圧が−２Ｖである場合のボディ・ソース間接合容量は、ボディ・ドレイン間電圧が−２Ｖである場合のボディ・ドレイン間接合容量と同様になる。したがって、ボディ・ソース間接合容量は、図８に示すように、例えば、ＣＢ´´（ＣＢ´´＜ＣＢ）となる。
以上のことから、ソース領域Ｓとドレイン領域Ｄの間に高周波電圧（ＡＣ電圧）を印加した場合において、ボディ・ドレイン間接合容量およびボディ・ソース間接合容量は、図８に示すような電圧依存性を示すことになる。
ここで、ソース・ドレイン間容量（Ｃｄｓ）は、ボディ・ドレイン間接合容量とボディ・ソース間接合容量との直列和で表すことができる。このため、図８に示すボディ・ドレイン間接合容量の電圧依存性とボディ・ソース間接合容量の電圧依存性に基づいて、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性は、図９に示すようになる。図９は、ソース領域Ｓとドレイン領域Ｄの間に高周波電圧（ＡＣ電圧）を印加した場合において、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性を示すグラフである。図９において、横軸はソース・ドレイン間電圧（Ｖｄｓ）を示しており、縦軸はソース・ドレイン間容量（Ｃｄｓ）を示している。図９に示すように、ソース・ドレイン間電圧（Ｖｄｓ）が０Ｖのときが最もソース・ドレイン間容量（Ｃｄｓ）が小さく、ソース・ドレイン間電圧が正負を問わず絶対値が大きくなるにつれて、ソース・ドレイン間容量（Ｃｄｓ）が大きくなる電圧依存性を有することになる。言い換えれば、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性は、ソース・ドレイン間容量（Ｃｄｓ）が０Ｖの位置を基準にして左右対称となっており、かつ、下に凸になっているということができる。
したがって、ＳＯＩ基板に形成されたＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄとの間にＤＣ電圧（直流電圧）を印加した場合と、ＳＯＩ基板に形成されたＭＩＳＦＥＴのソース領域Ｓとドレイン領域Ｄとの間に高周波電圧（ＡＣ電圧）を印加した場合では、図６および図９に示すように、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性はまったく異なっていることがわかる。
つまり、ＤＣ電圧（直流電圧）を印加した場合、ソース領域Ｓとドレイン領域Ｄの間に存在する寄生容量の電圧依存性は、図６に示すように、ソース・ドレイン間容量（Ｃｄｓ）が０Ｖの位置を基準にして左右対称となっており、かつ、上に凸になっている。これに対し、高周波電圧（ＡＣ電圧）を印加した場合、ソース領域Ｓとドレイン領域Ｄの間に存在する寄生容量の電圧依存性は、図９に示すように、ソース・ドレイン間容量（Ｃｄｓ）が０Ｖの位置を基準にして左右対称となっており、かつ、下に凸になっているのである。
このことから、高周波電圧（ＡＣ電圧）が印加されるアンテナスイッチＡＳＷにおいては、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮのソース・ドレイン間容量（Ｃｄｓ）の電圧依存性として、図６に示す電圧依存性ではなく、図９に示す電圧依存性を適用することが適切であると考えられる。
＜本願発明の基本思想＞
上述したように、ＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄとの間に高周波電圧（ＡＣ電圧）を印加した場合、ＭＩＳＦＥＴＱＮにおけるソース・ドレイン間容量（Ｃｄｓ）の電圧依存性は、図９に示すように、下に凸の曲線で表される。この図９に示す下に凸の曲線は非線形成分を含んでいるので、この非線形成分を含んだソース・ドレイン間容量（Ｃｄｓ）の電圧依存性に起因して、３次高調波歪みが発生すると考えられる。
そこで、本願発明では、上述した知見に基づいて、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮからの３次高調波歪みの発生を低減できる工夫を施している。
本願発明の基本思想は、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性により発生する３次高調波歪みと、この３次高調波歪みと逆位相で、かつ、ほぼ同じ振幅を有する別の３次高調波歪みを発生させる機構をアンテナスイッチＡＳＷに設けることにより、もともとの３次高調波歪みを別の３次高調波歪みで打ち消して、３次高調波歪みの絶対値を低減するというものである。具体的には、アンテナスイッチＡＳＷでの所定の回路動作モードにおいてオフとなるＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄの間に歪補償用容量回路を付加する。そして、この歪補償用容量回路にソース・ドレイン間容量（Ｃｄｓ）の電圧依存性とは反対の電圧依存性（電圧の極性によらず電圧印加により容量が減少する電圧依存性）を持たせる。この場合、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性と反対の電圧依存性は、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性に起因して発生する３次高調波歪みとは逆位相の別の３次高調波歪みを発生させる。このため、この別の３次高調波歪みの振幅を調整することにより、ソース・ドレイン間容量（Ｃｄｓ）の電圧依存性に起因して発生する３次高調波歪みを打ち消すことができるのである。別の３次高調波歪みの振幅の最適化は、例えば、歪補償用容量回路の容量値とその電圧依存性を調整することにより行なうことができる。
以下に、本願発明における基本思想の概略について図面を参照しながら説明する。図１０は、本願発明の基本思想を説明するための図である。図１０に示すように、本願発明の基本思想は、例えば、上述したソース・ドレイン間容量（Ｃｄｓ）の電圧依存性のように下に凸の電圧依存性ＥＤ１があった場合、歪補償用容量回路のように上に凸の電圧依存性ＥＤ２を電圧依存性ＥＤ１と組み合わせるのである。その結果、電圧依存性ＥＤ３のようにフラットな電圧依存性を得ることができるのである。つまり、電圧依存性ＥＤ１と電圧依存性ＥＤ２はそれぞれ非線形成分を含んでいるが、下に凸の電圧依存性ＥＤ１と上に凸の電圧依存性ＥＤ２を組み合わせることにより、非線形成分を低減したフラットな電圧依存性ＥＤ３を得ることができるのである。このことは、言い換えれば、下に凸の電圧依存性ＥＤ１に起因して発生する３次高調波歪みの位相と、上に凸の電圧依存性ＥＤ２に起因して発生する別の３次高調波歪みの位相が逆位相になっていることを意味する。そして、本願発明の基本思想は、この逆位相の関係にある３次高調波歪みと別の３次高調波歪みを組み合わせることで、もともとの３次高調波歪みが打ち消すことができるというものである。
＜歪補償用容量回路の構成＞
上述した本願発明の基本思想を具現化するためには、まず、歪補償用容量回路を設計する必要がある。つまり、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮのソース領域Ｓとドレイン領域Ｄとの間に高周波電圧（ＡＣ電圧）を印加した場合、ＭＩＳＦＥＴＱＮにおけるソース・ドレイン間容量（Ｃｄｓ）の電圧依存性は、図９に示すように、下に凸の曲線で表される。したがって、図１０に示す本願発明の基本思想からわかるように、アンテナスイッチＡＳＷに付加する歪補償用容量回路には、高周波電圧（ＡＣ電圧）を印加した場合、上に凸の曲線で表される電圧依存性が要求される。そこで、以下の説明では、上に凸の曲線で表される電圧依存性を有する歪補償用容量回路の構成について説明する。
まず、歪補償用容量回路を構成する容量素子について説明する。歪補償用容量回路自体に容量の電圧依存性が要求されることから、歪補償用容量回路を構成する容量素子にも容量の電圧依存性が要求されると考えられる。このため、本願発明では、歪補償用容量回路を構成する容量素子に電圧依存性のあるＭＯＳダイオード容量素子を使用する。
以下に、歪補償用容量回路を構成するＭＯＳダイオード容量素子の構成について説明する。図１１（ａ）は、本願発明におけるＭＯＳダイオード容量素子ＭＤＣ１の構造を示す断面図であり、図１１（ｂ）は、このＭＯＳダイオード容量素子の回路シンボル図である。図１１（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ１は、半導体基板（支持基板）１Ｓと、半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（活性層）からなるＳＯＩ基板上に形成されている。具体的に、ＭＯＳダイオード容量素子ＭＤＣ１は、ＳＯＩ基板のシリコン層に平面的に離間して形成された一対の半導体領域ＮＲ１Ａを有しており、さらに、この一対の半導体領域ＮＲ１Ａの間に形成された半導体領域ＮＲ１Ｂを有している。このとき、半導体領域ＮＲ１Ａおよび半導体領域ＮＲ１Ｂは同じ導電型不純物が導入された半導体領域（不純物拡散領域）であり、例えば、ともにｎ型半導体領域から形成することができる。したがって、半導体領域ＮＲ１Ａと半導体領域ＮＲ１Ｂとは電気的に接続されており、これらの半導体領域ＮＲ１Ａと半導体領域ＮＲ１ＢによってＭＯＳダイオード容量素子ＭＤＣ１の下部電極が形成される。なお、半導体領域ＮＲ１Ｂの不純物濃度は、半導体領域ＮＲ１Ａの不純物濃度よりも低くなっている。
次に、半導体領域ＮＲ１Ｂ上には、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ１が形成されている。そして、この容量絶縁膜ＣＩＬ１上に電極ＥＬ１が形成されている。この電極ＥＬ１は、ＭＯＳダイオード容量素子ＭＤＣ１の上部電極となるものであり、例えば、ポリシリコン膜にリンなどのｎ型不純物を導入することにより形成されている。さらに、電極ＥＬ１の両側の側壁にはサイドウォールＳＷが形成されている。
以上のように構成されているＭＯＳダイオード容量素子ＭＤＣ１は、通常のＭＩＳＦＥＴと近い構成をしているが以下の点で相違する。すなわち、通常のＭＩＳＦＥＴでは、ソース領域およびドレイン領域と、チャネル領域となるボディ領域の導電型が異なっているが、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１では、通常のＭＩＳＦＥＴのソース領域およびドレイン領域に相当する半導体領域ＮＲ１Ａと、ボディ領域に相当する半導体領域ＮＲ１Ｂが同じ導電型の半導体領域から形成されている点が相違する。このように構成されているＭＯＳダイオード容量素子ＭＤＣ１では、下部電極となる半導体領域ＮＲ１Ａと端子Ａとを配線で電気的に接続し、かつ、上部電極となる電極ＥＬ１と端子Ｂとを配線で電気的に接続している。
ここで、図１１（ａ）および図１１（ｂ）に示す容量素子をＭＯＳダイオード容量素子と呼ぶのは、容量素子をＭＯＳ構造で形成し、かつ、端子Ａと端子Ｂの２つのノード（ダイオード）を有しているからである。つまり、ＭＯＳダイオード容量素子と呼ぶからといって、ダイオード（ｐｎ接合ダイオード）が形成されているわけではない点を付け加えておく。
続いて、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１によれば端子Ａと端子Ｂとの間に印加される電圧によって容量値が変化することについて説明する。すなわち、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１の容量値が電圧依存性を有していることについて説明する。
図１２は、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａが端子Ａと端子Ｂの間に印加される電圧によって変化することを示すグラフである。図１２において、横軸は端子Ａと端子Ｂとの間に印加される電圧Ｖｂａを示しており、特に、端子Ａを基準にした端子Ａと端子Ｂとの間の電圧Ｖｂａを示している。一方、縦軸はＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａを示している。
以下では、図１２のグラフにおいて実線で示すｎ型のＭＯＳダイオード容量素子ＭＤＣ１の電圧依存性について説明する。ｎ型のＭＯＳダイオード容量素子ＭＤＣ１とは、図１１（ａ）に示す半導体領域ＮＲ１Ａおよび半導体領域ＮＲ１Ｂがともにｎ型半導体領域から形成されている構造のＭＯＳダイオード容量素子をいうものとする。
まず、図１２に示すように、電圧Ｖｂａとして負電圧を印加した場合を考える。電圧Ｖｂａとして負電圧を印加するということは、端子Ａに対して端子Ｂに低い電圧を印加することに相当する。例えば、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１において、半導体領域ＮＲ１Ｂ（半導体領域ＮＲ１Ａ）に正電圧を印加し、電極ＥＬ１に負電圧を印加することに対応する。この場合、容量絶縁膜ＣＩＬ１直下の半導体領域ＮＲ１Ｂで空乏層が広がる。この空乏層は絶縁領域として機能することから、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜は、容量絶縁膜ＣＩＬ１と空乏層の厚さとを合わせたものとなる。このことは、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜が容量絶縁膜ＣＩＬ１だけから構成される場合よりも厚くなることを意味し、この結果、ＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａが減少することを意味している。
一方、電圧Ｖｂａとして正電圧を印加した場合を考える。電圧Ｖｂａとして正電圧を印加するということは、端子Ａに対して端子Ｂに高い電圧を印加することに相当する。例えば、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１において、半導体領域ＮＲ１Ｂ（半導体領域ＮＲ１Ａ）に負電圧を印加し、電極ＥＬ１に正電圧を印加することに対応する。この場合、容量絶縁膜ＣＩＬ１直下の半導体領域ＮＲ１Ｂでは空乏層が消滅し、半導体領域ＮＲ１Ｂと容量絶縁膜ＣＩＬ１との界面近傍に電子が集積して蓄積層が形成される。このため、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜は、容量絶縁膜ＣＩＬ１だけから構成されることになる。このことは、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜が容量絶縁膜ＣＩＬ１と空乏層から構成される場合よりも薄くなることを意味し、この結果、ＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａが増加することを意味している。
上述した考察から、図１２の実線で示すように、ｎ型のＭＯＳダイオード容量素子ＭＤＣ１では、電圧Ｖｂａが負電圧の場合に容量値Ｃｂａが相対的に小さく、電圧Ｖｂａが負電圧から正電圧に変化するにつれて、半導体領域ＮＲ１Ｂに形成されている空乏層の厚さが小さくなることから容量値Ｃｂａが増加する。そして、ｎ型のＭＯＳダイオード容量素子ＭＤＣ１では、さらに、電圧Ｖｂａに大きな正電圧が印加されると、空乏層が消滅して電子による蓄積層が形成され、その後、容量値Ｃｂａは、ほぼ一定となることがわかる。
このような電圧依存性を有するｎ型のＭＯＳダイオード容量素子ＭＤＣ１においては、半導体領域ＮＲ１Ｂの不純物濃度や不純物分布を調整することにより、空乏層の調整ができることから、半導体領域ＮＲ１Ｂの不純物濃度や不純物分布を調整することで所定の電圧依存性を得ることができる。例えば、半導体領域ＮＲ１Ｂの不純物濃度を、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３とすることができる。また、電極ＥＬ１の幅を調整することにより、電圧による容量変化の絶対値を所定値にすることができる。
次に、図１２のグラフにおいて破線で示すｐ型のＭＯＳダイオード容量素子ＭＤＣ１の電圧依存性について説明する。ｐ型のＭＯＳダイオード容量素子ＭＤＣ１とは、図１１（ａ）に示す半導体領域ＮＲ１Ａおよび半導体領域ＮＲ１Ｂがともにｐ型半導体領域から形成されている構造のＭＯＳダイオード容量素子をいうものとする。
まず、図１２に示すように、電圧Ｖｂａとして正電圧を印加した場合を考える。電圧Ｖｂａとして正電圧を印加するということは、端子Ａに対して端子Ｂに高い電圧を印加することに相当する。例えば、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１において、半導体領域ＮＲ１Ｂ（半導体領域ＮＲ１Ａ）に負電圧を印加し、電極ＥＬ１に正電圧を印加することに対応する。この場合、容量絶縁膜ＣＩＬ１直下の半導体領域ＮＲ１Ｂで空乏層が広がる。この空乏層は絶縁領域として機能することから、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜は、容量絶縁膜ＣＩＬ１と空乏層の厚さとを合わせたものとなる。このことは、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜が容量絶縁膜ＣＩＬ１だけから構成される場合よりも厚くなることを意味し、この結果、ＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａが減少することを意味している。
一方、電圧Ｖｂａとして負電圧を印加した場合を考える。電圧Ｖｂａとして負電圧を印加するということは、端子Ａに対して端子Ｂに低い電圧を印加することに相当する。例えば、図１１（ａ）に示すＭＯＳダイオード容量素子ＭＤＣ１において、半導体領域ＮＲ１Ｂ（半導体領域ＮＲ１Ａ）に正電圧を印加し、電極ＥＬ１に負電圧を印加することに対応する。この場合、容量絶縁膜ＣＩＬ１直下の半導体領域ＮＲ１Ｂでは空乏層が消滅し、半導体領域ＮＲ１Ｂと容量絶縁膜ＣＩＬ１との界面近傍に正孔が集積して蓄積層が形成される。このため、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜は、容量絶縁膜ＣＩＬ１だけから構成されることになる。このことは、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜が容量絶縁膜ＣＩＬ１と空乏層から構成される場合よりも薄くなることを意味し、この結果、ＭＯＳダイオード容量素子ＭＤＣ１の容量値Ｃｂａが増加することを意味している。
上述した考察から、図１２の破線で示すように、ｐ型のＭＯＳダイオード容量素子ＭＤＣ１では、電圧Ｖｂａが正電圧の場合に容量値Ｃｂａが相対的に小さく、電圧Ｖｂａが正電圧から負電圧に変化するにつれて、半導体領域ＮＲ１Ｂに形成されている空乏層の厚さが小さくなることから容量値Ｃｂａが増加する。そして、ｐ型のＭＯＳダイオード容量素子ＭＤＣ１では、さらに、電圧Ｖｂａに大きな負電圧が印加されると、空乏層が消滅して正孔による蓄積層が形成され、その後、容量値Ｃｂａは、ほぼ一定となることがわかる。
このような電圧依存性を有するｐ型のＭＯＳダイオード容量素子ＭＤＣ１においては、半導体領域ＮＲ１Ｂの不純物濃度や不純物分布を調整することにより、空乏層の調整ができることから、半導体領域ＮＲ１Ｂの不純物濃度や不純物分布を調整することで所定の電圧依存性を得ることができる。例えば、半導体領域ＮＲ１Ｂの不純物濃度を、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３とすることができる。また、電極ＥＬ１の幅を調整することにより、電圧による容量変化の絶対値を所定値にすることができる。
以上のことから、図１２に示すように、ｎ型のＭＯＳダイオード容量素子ＭＤＣ１の電圧依存性と、ｐ型のＭＯＳダイオード容量素子ＭＤＣ１の電圧依存性は、０Ｖを中心にして互いに反転させた電圧依存性になることがわかる。
ここで、単体のＭＯＳダイオード容量素子ＭＤＣ１における容量値の電圧依存性は、図１２に示すようになる。一方、歪補償用容量回路には、高周波電圧（ＡＣ電圧）を印加した場合、上に凸の曲線で表される電圧依存性が要求される。このことから、単体のＭＯＳダイオード容量素子ＭＤＣ１だけでは、上に凸の曲線で表される電圧依存性の歪補償用容量回路を実現することはできない。そこで、本願発明では、ＭＯＳダイオード容量素子ＭＤＣ１を２つ組み合わせることにより、上に凸の曲線で表される電圧依存性を有する歪補償用容量回路を実現している。以下では、この歪補償用容量回路の構成について説明する。
図１３（ａ）は、本願発明における歪補償用容量回路ＣＡＰＣ１の構造を示す図である。図１３（ａ）に示すように、本願発明における歪補償用容量回路ＣＡＰＣ１は、半導体基板１Ｓと、半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上に形成されている。そして、本願発明における歪補償用容量回路ＣＡＰＣ１は、ＳＯＩ基板に形成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２を有している。このＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層に形成された素子分離領域ＳＴＩによって分離されている。
具体的に、本願発明における歪補償用容量回路ＣＡＰＣ１を構成するＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のそれぞれの構成について説明する。図１３（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ１は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ１Ａと、一対の半導体領域ＮＲ１Ａの間に形成された半導体領域ＮＲ１Ｂを有している。この半導体領域ＮＲ１Ａと半導体領域ＮＲ１Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ１は、半導体領域ＮＲ１Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ１を有し、この容量絶縁膜ＣＩＬ１上に電極ＥＬ１を有している。電極ＥＬ１は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ１の両側の側壁にはサイドウォールＳＷが形成されている。
次に、図１３（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ２Ａと、一対の半導体領域ＮＲ２Ａの間に形成された半導体領域ＮＲ２Ｂを有している。この半導体領域ＮＲ２Ａと半導体領域ＮＲ２Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ２は、半導体領域ＮＲ２Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ２を有し、この容量絶縁膜ＣＩＬ２上に電極ＥＬ２を有している。電極ＥＬ２は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ２の両側の側壁にはサイドウォールＳＷが形成されている。
このように構成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２において、ＭＯＳダイオード容量素子ＭＤＣ１の半導体領域ＮＲ１Ａに端子Ａが電気的に接続され、ＭＯＳダイオード容量素子ＭＤＣ２の半導体領域ＮＲ２Ａに端子Ｂが電気的に接続されている。そして、ＭＯＳダイオード容量素子ＭＤＣ１の電極ＥＬ１と、ＭＯＳダイオード容量素子ＭＤＣ２の電極ＥＬ２が電気的に接続されており、互いに接続されている電極ＥＬ１と電極ＥＬ２の間のノードＣは、抵抗素子Ｒ１を介して、例えば、ＤＣ電源、あるいは、ＧＮＤ電位（接地電位）に接続されている。ノードＣをＤＣ電源、あるいは、ＧＮＤ電位に接続する理由は、ノードＣをフローティング状態とした場合、ノードＣに電荷が蓄積してノードＣの電位が所望の電位からずれる可能性があり、これを防止するためである。
本願発明における歪補償用容量回路ＣＡＰＣ１は上記のように構成されており、その回路図は、図１３（ｂ）のようになる。図１３（ｂ）は、図１３（ａ）の構造で示される歪補償用容量回路ＣＡＰＣ１の回路図を示す図である。図１３（ｂ）に示すように、本願発明における歪補償用回路ＣＡＰＣ１は、端子Ａと端子Ｂの間にＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆直列に接続されている。そして、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の中間に位置するノードＣが、抵抗素子Ｒ１を介してＤＣ電源あるいはＧＮＤ電位に接続されていることがわかる。
続いて、本願発明における歪補償用容量回路ＣＡＰＣ１によれば、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有していることについて説明する。図１４は、歪補償用回路ＣＡＰＣ１の電圧依存性を示すグラフである。まず、端子Ａと端子Ｂの間に印加される電圧Ｖｂａが０Ｖの場合を考える。例えば、図１３において、端子Ａ、端子ＢおよびノードＣに０Ｖが印加されていることになる。このとき、図１３に示すＭＯＳダイオード容量素子ＭＤＣ１の上部電極となる電極ＥＬ１と、ＭＯＳダイオード容量素子ＭＤＣ１の下部電極となる半導体領域ＮＲ１Ｂの両方に０Ｖが印加される。同様に、図１３に示すＭＯＳダイオード容量素子ＭＤＣ２の上部電極となる電極ＥＬ２と、ＭＯＳダイオード容量素子ＭＤＣ２の下部電極となる半導体領域ＮＲ２Ｂの両方に０Ｖが印加される。
ここで、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜となる容量絶縁膜ＣＩＬ１と、ＭＯＳダイオード容量素子ＭＤＣ２の容量絶縁膜となる容量絶縁膜ＣＩＬ２は同じ膜厚であることから、ＭＯＳダイオード容量素子ＭＤＣ１の容量値と、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は同じになり、例えば、ＣＣとなるものとする。このとき、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＭＯＳダイオード容量素子ＭＤＣ１の容量値（ＣＣ）とＭＯＳダイオード容量素子ＭＤＣ２の容量値（ＣＣ）との直列和になることから、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＣＣ／２となる。
続いて、電圧Ｖｂａが正電圧（例えば、Ｖｂａ＝２Ｖ）になる場合を考える。例えば、図１３において、端子ＡおよびノードＣに０Ｖが印加され、端子Ｂに＋２Ｖが印加されていることになる。このとき、図１３に示すＭＯＳダイオード容量素子ＭＤＣ１の上部電極となる電極ＥＬ１と、ＭＯＳダイオード容量素子ＭＤＣ１の下部電極となる半導体領域ＮＲ１Ｂの両方に０Ｖが印加されるので、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は、ＣＣのままである。一方、図１３に示すＭＯＳダイオード容量素子ＭＤＣ２の上部電極となる電極ＥＬ２には０Ｖが印加され、ＭＯＳダイオード容量素子ＭＤＣ２の下部電極となる半導体領域ＮＲ２Ｂには＋２Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ２では、電極ＥＬ２の電圧に対して半導体領域ＮＲ２Ｂの電圧が正電圧になることから、容量絶縁膜ＣＩＬ２直下の半導体領域ＮＲ２Ｂ内に空乏層が広がる。この結果、ＭＯＳダイオード容量素子ＭＤＣ２の容量絶縁膜の厚さは、容量絶縁膜ＣＩＬ２の厚さと空乏層の厚さを合わせた厚さになることから、ＭＯＳダイオード容量素子ＭＤＣ２の容量値が低下し、例えば、ＣＣ´（ＣＣ´＜ＣＣ）になるものとする。この場合、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＭＯＳダイオード容量素子ＭＤＣ１の容量値（ＣＣ）とＭＯＳダイオード容量素子ＭＤＣ２の容量値（ＣＣ´）との直列和になることから、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＣＣ・ＣＣ´／（ＣＣ＋ＣＣ´）となる。つまり、電圧Ｖｂａが正電圧になる場合の歪補償用容量回路ＣＡＰＣ１の容量値は、電圧Ｖｂａが０Ｖになる場合の歪補償用容量回路ＣＡＰＣ１の容量値より低下することがわかる。
次に、電圧Ｖｂａが負電圧（例えば、Ｖｂａ＝−２Ｖ）になる場合を考える。例えば、図１３において、端子ＢおよびノードＣに０Ｖが印加され、端子Ａに＋２Ｖが印加されていることになる。このとき、図１３に示すＭＯＳダイオード容量素子ＭＤＣ２の上部電極となる電極ＥＬ２と、ＭＯＳダイオード容量素子ＭＤＣ２の下部電極となる半導体領域ＮＲ２Ｂの両方に０Ｖが印加されるので、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は、ＣＣのままである。一方、図１３に示すＭＯＳダイオード容量素子ＭＤＣ１の上部電極となる電極ＥＬ１には０Ｖが印加され、ＭＯＳダイオード容量素子ＭＤＣ１の下部電極となる半導体領域ＮＲ１Ｂには＋２Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１では、電極ＥＬ１の電圧に対して半導体領域ＮＲ１Ｂの電圧が正電圧になることから、容量絶縁膜ＣＩＬ１直下の半導体領域ＮＲ１Ｂ内に空乏層が広がる。この結果、ＭＯＳダイオード容量素子ＭＤＣ１の容量絶縁膜の厚さは、容量絶縁膜ＣＩＬ１の厚さと空乏層の厚さを合わせた厚さになることから、ＭＯＳダイオード容量素子ＭＤＣ１の容量値が低下する。ここで、ＭＯＳダイオード容量素子ＭＤＣ１の構造とＭＯＳダイオード容量素子ＭＤＣ２の構造は同じであるので、電圧Ｖｂａが正電圧（２Ｖ）の場合にＭＯＳダイオード容量素子ＭＤＣ２に形成される空乏層の厚さと、今回のように電圧Ｖｂａが負電圧（−２Ｖ）の場合にＭＯＳダイオード容量素子ＭＤＣ１に形成される空乏層の厚さは同じであるので、電圧Ｖｂａが負電圧（−２Ｖ）の場合でのＭＯＳダイオード容量素子ＭＤＣ１の容量値は、電圧Ｖｂａが正電圧（＋２Ｖ）の場合でのＭＯＳダイオード容量素子ＭＤＣ２の容量値と同じＣＣ´（ＣＣ´＜ＣＣ）となる。この場合、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＭＯＳダイオード容量素子ＭＤＣ１の容量値（ＣＣ´）とＭＯＳダイオード容量素子ＭＤＣ２の容量値（ＣＣ）との直列和になることから、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、ＣＣ・ＣＣ´／（ＣＣ＋ＣＣ´）となる。つまり、電圧Ｖｂａが負電圧になる場合の歪補償用容量回路ＣＡＰＣ１の容量値は、電圧Ｖｂａが０Ｖになる場合の歪補償用容量回路ＣＡＰＣ１の容量値より低下するとともに、電圧Ｖｂａが正電圧（絶対値が同じ）になる場合の歪補償用容量回路ＣＡＰＣ１の容量値と同じになることがわかる。以上のことから、図１４に示すように、本願発明における歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａは、電圧Ｖｂａ＝０Ｖのとき最も大きくなり、電圧Ｖｂａが正電圧あるいは負電圧のいずれになる場合も電圧Ｖｂａの絶対値が大きいほど、歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａが低下することがわかる。すなわち、本願発明における歪補償用容量回路ＣＡＰＣ１の容量値Ｃｂａの電圧依存性は、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有することがわかる。
このように図１４に示す歪補償用容量回路ＣＡＰＣ１の電圧依存性は、高周波電圧（ＡＣ電圧）を印加した場合に、ソース領域Ｓとドレイン領域Ｄの間に存在する寄生容量の電圧依存性（図９参照）と逆の依存性となっていることがわかる。このため、歪補償用容量回路ＣＡＰＣ１を構成するＭＯＳダイオード容量素子ＭＤＣ１、ＭＤＣ２の下部電極となる半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度と、電極ＥＬ１および電極ＥＬ２の幅を調整して歪補償用容量回路ＣＡＰＣ１の容量値の電圧依存性を最適化することにより、歪補償用容量回路ＣＡＰＣ１に対して、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性に起因した３次高調波歪みを打ち消す効果を持たせることができることがわかる。
なお、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性が下に凸で、かつ、対称性を有していることから、この電圧依存性と逆の電圧依存性を持つ歪補償用容量回路ＣＡＰＣ１では、上に凸の電圧依存性を有するとともに、対称性を有することも重要である。したがって、歪補償用容量回路ＣＡＰＣ１を構成する２つのＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２は同じ構造を有していることが望ましい。このため、２つのＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２は、例えば、同じｎ型のＭＯＳダイオード容量素子から構成したり、同じｐ型のＭＯＳダイオード容量素子から構成することが望ましい。
＜歪補償用容量回路のアンテナスイッチへの適用＞
次に、上述した歪補償用容量回路ＣＡＰＣ１をアンテナスイッチＡＳＷへ適用する場合、３次高調波歪みを効果的に低減する観点から、アンテナスイッチＡＳＷのどの構成要素に歪補償用容量回路ＣＡＰＣ１を設けることが望ましいかについて説明する。
図１５は、アンテナスイッチＡＳＷの回路構成を示す図である。図１５に示すように、アンテナスイッチＡＳＷは、送信端子ＴＸと、受信端子ＲＸと、アンテナ端子ＡＮＴ（ＯＵＴ）とを有している。そして、アンテナスイッチＡＳＷは、送信端子ＴＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＴＸスルートランジスタＴＨ（ＴＸ）を有し、受信端子ＲＸとアンテナ端子ＡＮＴ（ＯＵＴ）との間にＲＸスルートランジスタＴＨ（ＲＸ）を有している。さらに、アンテナスイッチＡＳＷは、送信端子ＴＸとＧＮＤ端子ＧＮＤ１の間にＴＸシャントトランジスタＳＨ（ＴＸ）を有し、受信端子ＲＸとＧＮＤ端子ＧＮＤ２の間にＲＸシャントトランジスタＳＨ（ＲＸ）を有している。
本願発明では、このように構成されているアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に上述した歪補償用容量回路を適用する。この理由は次のようなものである。すなわち、アンテナスイッチＡＳＷでは、送信信号を送信する場合と受信信号を受信する場合があるが、送信信号は大電力の信号であるのに対し、受信信号は微弱な信号である。したがって、大電力な信号である送信信号を送信する際に発生する３次高調波歪みも大きくなる。このことから、アンテナスイッチＡＳＷから送信信号を送信する際に発生する３次高調波歪みを低減することが必要であると考えられる。
アンテナスイッチＡＳＷから送信信号を送信する場合、図１５に示すＴＸスルートランジスタＴＨ（ＴＸ）とＲＸシャントトランジスタＳＨ（ＲＸ）をオンし、かつ、ＲＸスルートランジスタＴＨ（ＲＸ）とＴＸシャントトランジスタＳＨ（ＴＸ）をオフする。３次高調波歪みはオフしているトランジスタから主に発生する。そこで、本願発明では、アンテナスイッチＡＳＷから送信信号を送信する際にオフしているＲＸスルートランジスタＴＨ（ＲＸ）に歪補償用容量回路を付加しているのである。
なお、アンテナスイッチＡＳＷから送信信号を送信する際にオフしているトランジスタは、ＲＸスルートランジスタＴＨ（ＲＸ）だけでなく、ＴＸシャントトランジスタＳＨ（ＴＸ）も存在するが、ＴＸシャントトランジスタＳＨ（ＴＸ）ではなく、ＲＸスルートランジスタＴＨ（ＲＸ）に歪補償用容量回路を付加する理由は次のとおりである。
つまり、ＲＸスルートランジスタＴＨ（ＲＸ）は受信信号が直接伝達される経路に設けられていることから、オン抵抗を小さくする必要性が高い。したがって、ＲＸスルートランジスタＴＨ（ＲＸ）のゲート幅は大きくなっており、それに伴って、ＲＸスルートランジスタＴＨ（ＲＸ）のサイズも大きくなっている。一方、ＴＸシャントトランジスタＳＨ（ＴＸ）は、信号が直接伝達される経路に設けられているわけではないので、ＲＸスルートランジスタＴＨ（ＲＸ）よりもオン抵抗を低減する必要性は低くなる。それよりも、ＴＸシャントトランジスタＳＨ（ＴＸ）ではオフ容量を介した送信信号の漏れをできるだけ小さくする必要があり、これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）のゲート幅は、ＲＸスルートランジスタＴＨ（ＲＸ）のゲート幅よりも小さくなっている。このことは、ＴＸシャントトランジスタＳＨ（ＴＸ）のサイズは、ＲＸスルートランジスタＴＨ（ＲＸ）のサイズに比べて小さくなっていることを意味している。したがって、サイズの大きなＲＸスルートランジスタＴＨ（ＲＸ）に歪補償用容量回路を付加した場合、歪補償用容量回路のサイズに比べて、ＲＸスルートランジスタＴＨ（ＲＸ）のサイズが大きいので、歪補償用容量回路を設けたことによるＲＸスルートランジスタＴＨ（ＲＸ）への影響を小さくできる。逆に言えば、サイズの小さいＴＸシャントトランジスタＳＨ（ＴＸ）に歪補償用容量回路を付加する場合、歪補償用容量回路のサイズとＴＸシャントトランジスタＳＨ（ＴＸ）のサイズの差は、歪補償用容量回路のサイズとＲＸスルートランジスタＴＨ（ＲＸ）のサイズの差よりも小さくなるため、歪補償用容量回路を設けたことによるＴＸシャントトランジスタＳＨ（ＴＸ）への影響が大きくなる。このような理由から、歪補償用容量回路は、ＲＸスルートランジスタＴＨ（ＲＸ）に付加しているのである。
＜特願２００９−１５８９９５号の構成および問題点＞
上述したように、アンテナスイッチＡＳＷに歪補償用容量回路を付加する場合、アンテナスイッチＡＳＷを構成するＲＸスルートランジスタＴＨ（ＲＸ）に歪補償用容量回路を付加している。実際に、ＲＸスルートランジスタＴＨ（ＲＸ）に歪補償用容量回路を付加した構成例である特願２００９−１５８９９５号の構成例（比較例）を説明し、その後、比較例における問題点を説明する。
図１６は、ＲＸスルートランジスタに歪補償用容量回路ＣＡＰＣ１を付加した比較例の構成を示す回路図である。図１６に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタを構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれには、歪補償用容量回路ＣＡＰＣ１が接続されている。具体的に、ＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１とソース領域Ｓ１の間に歪補償用容量回路ＣＡＰＣ１が接続され、ＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２とソース領域Ｓ２の間に歪補償用容量回路ＣＡＰＣ１が接続されている。さらに、ＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３とソース領域Ｓ３の間にも歪補償用容量回路ＣＡＰＣ１が接続され、ＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４とソース領域Ｓ４の間にも歪補償用容量回路ＣＡＰＣ１が接続されている。また、ＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５とソース領域Ｓ５の間にも歪補償用容量回路ＣＡＰＣ１が接続されている。
ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれと並列に接続されている歪補償用容量回路ＣＡＰＣ１のそれぞれは、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続した構成をしており、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間の中間ノードは、それぞれゲート電極Ｇ１〜Ｇ５と容量素子ＣＴを介して接続されている。さらに、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間の中間ノードは、抵抗素子Ｒ２を介して束ねられてＧＮＤ（グランド）に接続されている。
ここで、容量素子ＣＴは、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間の中間ノードをＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５およびＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのボディ領域とＡＣ的に短絡させる機能を有している。つまり、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのボディ領域の電圧（電位）は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのソース領域Ｓ１〜Ｓ５とドレイン領域Ｄ１〜Ｄ５の間のほぼ中間値になっており、このボディ領域は、容量値の大きなゲート容量を介してゲート電極Ｇ１〜Ｇ５と接続されていることから、ボディ領域はＡＣ的にゲート電極Ｇ１〜Ｇ５と短絡されている。そして、ゲート電極Ｇ１〜Ｇ５は、容量素子ＣＴを介して歪補償用容量回路ＣＡＰＣ１の中間ノードと接続されていることから、結局、ボディ領域のそれぞれとゲート電極Ｇ１〜Ｇ５のそれぞれと中間ノードのそれぞれとはＡＣ的に短絡されていることになる。そして、ボディ領域のそれぞれは、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのソース領域Ｓ１〜Ｓ５とドレイン領域Ｄ１〜Ｄ５の間のほぼ中間値になっていることから、ボディ領域のそれぞれと短絡されている中間ノードのそれぞれは、歪補償用容量回路ＣＡＰＣ１のそれぞれが接続されているソース領域Ｓ１〜Ｓ５とドレイン領域Ｄ１〜Ｄ５の中間値となる。この結果、歪補償用容量回路ＣＡＰＣ１は中間ノードを中心として対称となる。これにより、歪補償用容量回路ＣＡＰＣ１の電圧依存性の対称性が確保され、歪補償用容量回路ＣＡＰＣ１の歪補償機能を有効に作用させることができる。したがって、図１６に示す容量素子ＣＴは、歪補償用容量回路ＣＡＰＣ１の電圧依存性の対称性を確保する機能を有しているということができる。
このように比較例では、歪補償用容量回路ＣＡＰＣ１の電圧依存性の対称性を確保するために容量素子ＣＴを使用しているが、この容量素子ＣＴを使用する結果、以下に示すような問題点が発生する。すなわち、容量素子ＣＴには、副作用としての高次高調波歪みの発生を防ぐため、電圧依存性の小さなＭＩＭ（Metal Insulator Metal）容量素子を使用することが望ましい。ところが、ゲート電極Ｇ１〜Ｇ５のそれぞれと歪補償用容量回路の中間ノードのそれぞれとをＡＣ的に短絡させるために大きな容量値が必要となる。具体的に、容量素子ＣＴには１ｐＦ程度の容量値が必要となるが、一般的に、ＭＩＭ容量素子は、容量密度が小さいため、容量値を大きくするためには面積を大きくする必要があり、ＭＩＭ容量素子の占有面積が大きくなってしまう問題点がある。また、ＭＩＭ容量素子を新たに形成する必要があり、余分な製造工程が追加されてしまう問題点もある。さらには、追加する容量素子ＣＴと、ＳＯＩ基板を構成する支持基板との間に寄生容量が生じ、この寄生容量が原因で２次高調波歪みが発生する問題点も生じてしまう。
＜本実施の形態１における歪補償用容量回路＞
そこで、本実施の形態１では、上述した容量素子ＣＴを使用しなくても、歪補償用容量回路の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができる工夫を施している。以下に、この工夫を施した本実施の形態１における歪補償用容量回路の構成について図面を参照しながら説明する。
図１７（ａ）は、本実施の形態１における歪補償用容量回路ＣＡＰＣ２の構成を示す図である。図１７（ａ）に示すように、本実施の形態１における歪補償用容量回路ＣＡＰＣ２は、半導体基板１Ｓと、半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上に形成されている。そして、本実施の形態１における歪補償用容量回路ＣＡＰＣ２は、ＳＯＩ基板に形成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２を有している。このＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層に形成された素子分離領域ＳＴＩによって分離されている。
具体的に、本実施の形態１における歪補償用容量回路ＣＡＰＣ２を構成するＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のそれぞれの構成について説明する。図１７（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ１は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ１Ａと、一対の半導体領域ＮＲ１Ａの間に形成された半導体領域ＮＲ１Ｂを有している。この半導体領域ＮＲ１Ａと半導体領域ＮＲ１Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ１は、半導体領域ＮＲ１Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ１を有し、この容量絶縁膜ＣＩＬ１上に電極ＥＬ１を有している。電極ＥＬ１は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ１の両側の側壁にはサイドウォールＳＷが形成されている。
次に、図１７（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ２Ａと、一対の半導体領域ＮＲ２Ａの間に形成された半導体領域ＮＲ２Ｂを有している。この半導体領域ＮＲ２Ａと半導体領域ＮＲ２Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ２は、半導体領域ＮＲ２Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ２を有し、この容量絶縁膜ＣＩＬ２上に電極ＥＬ２を有している。電極ＥＬ２は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ２の両側の側壁にはサイドウォールＳＷが形成されている。
このように構成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２において、ＭＯＳダイオード容量素子ＭＤＣ１の半導体領域ＮＲ１Ａに端子Ａが配線ＷＡで電気的に接続され、ＭＯＳダイオード容量素子ＭＤＣ２の半導体領域ＮＲ２Ａに端子Ｂが配線ＷＢで電気的に接続されている。そして、ＭＯＳダイオード容量素子ＭＤＣ１の電極ＥＬ１と、ＭＯＳダイオード容量素子ＭＤＣ２の電極ＥＬ２が配線ＥＬＷで電気的に接続されている。ここまでの構成で、本実施の形態１における歪補償用容量回路ＣＡＰＣ２は、図１３に示す歪補償用容量回路ＣＡＰＣ１と同様の構成をしていることから、本実施の形態１における歪補償用容量回路ＣＡＰＣ２も上に凸の曲線で表される電圧依存性を有することがわかる（図１４参照）。
ここで、本実施の形態１の特徴は、電極ＥＬ１と電極ＥＬ２との間のノードＣと、端子Ａとの間に高抵抗素子ＤＲが形成され、かつ、ノードＣと端子Ｂの間にも高抵抗素子ＤＲが形成されている点にある。このノードＣと端子Ａの間に形成されている高抵抗素子ＤＲと、ノードＣと端子Ｂの間に形成されている高抵抗素子ＤＲは、同じ抵抗値を有している。したがって、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態１における歪補償用容量回路ＣＡＰＣ２においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態１によれば、比較例で使用していた容量素子ＣＴを使用しなくても、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができるのである。
さらに、本実施の形態１における歪補償用容量回路ＣＡＰＣ２によれば、ノードＣと端子Ａとを高抵抗素子ＤＲで接続し、かつ、ノードＣと端子Ｂとを高抵抗素子ＤＲで接続することにより、ノードＣがフローティング状態になることを回避できる。例えば、ノードＣがフローティング状態になっていると、フローティング状態となっているノードＣに電荷が蓄積し、ノードＣの電圧（電位）が端子Ａと端子Ｂとの間の中間値からずれる可能性がある。しかし、本実施の形態１によれば、ノードＣは高抵抗素子ＤＲを介して端子Ａや端子Ｂに接続されているので、ノードＣがフローティング状態になることを回避することができる。この結果、ノードＣがフローティング状態となることに起因してノードＣを中心とした歪補償用容量回路の電圧依存性の対称性が損なわれることを防止できる。したがって、本実施の形態１によれば、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を充分に確保することができ、これによって、歪補償用容量回路の歪補償機能を有効に作用させることができる顕著な効果を得ることができるのである。
本実施の形態１における歪補償用容量回路ＣＡＰＣ２は上記のように構成されており、その回路図は、図１７（ｂ）のようになる。図１７（ｂ）は、図１７（ａ）の構造で示される歪補償用容量回路ＣＡＰＣ２の回路図を示す図である。図１７（ｂ）に示すように、本実施の形態１における歪補償用容量回路ＣＡＰＣ２は、端子Ａと端子Ｂの間にＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆直列に接続されている。そして、ＭＯＳダイオード容量素子ＭＤＣ１と並列に１つの高抵抗素子ＤＲが接続され、かつ、ＭＯＳダイオード容量素子ＭＤＣ２と並列にもう１つの高抵抗素子ＤＲが接続されている。このとき、１つの高抵抗素子ＤＲと、もう１つの高抵抗素子ＤＲは同じ抵抗値を有している。したがって、端子Ａと端子Ｂの間にあるノードＣには、抵抗値の等しい２つの高抵抗素子ＤＲで分圧された電圧が印加されるため、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになることがわかる。これにより、本実施の形態１における歪補償用容量回路ＣＡＰＣ２では、ノードＣを中心とした対称性が確保されることにより、歪補償用容量回路ＣＡＰＣ２の容量値の電圧依存性は、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有することがわかる。
このように、本実施の形態１における歪補償用容量回路ＣＡＰＣ２の電圧依存性は、高周波電圧（ＡＣ電圧）を印加した場合に、ソース領域とドレイン領域の間に存在する寄生容量の電圧依存性（図９参照）と逆の依存性となっていることがわかる。このため、歪補償用容量回路ＣＡＰＣ２を構成するＭＯＳダイオード容量素子ＭＤＣ１、ＭＤＣ２の下部電極となる半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度と、電極ＥＬ１および電極ＥＬ２の幅を調整して歪補償用容量回路ＣＡＰＣ２の容量値の電圧依存性を最適化することにより、歪補償用容量回路ＣＡＰＣ２に対して、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性に起因した３次高調波歪みを打ち消す効果を持たせることができることがわかる。
＜本実施の形態１における歪補償用容量回路のアンテナスイッチへの適用＞
そこで、次に、本実施の形態１における歪補償用容量回路ＣＡＰＣ２をアンテナスイッチＡＳＷへ適用する例について説明する。本実施の形態１でも、３次高調波歪みを効果的に低減する観点から、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に本実施の形態１における歪補償用容量回路ＣＡＰＣ２を適用する。
図１８は、ＲＸスルートランジスタＴＨ（ＲＸ）に、本実施の形態１における歪補償用容量回路ＣＡＰＣ２を付加した構成を示す回路図である。図１８に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれには、歪補償用容量回路ＣＡＰＣ２が接続されている。具体的に、ＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１とソース領域Ｓ１の間に歪補償用容量回路ＣＡＰＣ２が接続され、ＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２とソース領域Ｓ２の間に歪補償用容量回路ＣＡＰＣ２が接続されている。さらに、ＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３とソース領域Ｓ３の間にも歪補償用容量回路ＣＡＰＣ２が接続され、ＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４とソース領域Ｓ４の間にも歪補償用容量回路ＣＡＰＣ２が接続されている。また、ＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５とソース領域Ｓ５の間にも歪補償用容量回路ＣＡＰＣ２が接続されている。
ここで、本実施の形態１における歪補償用容量回路ＣＡＰＣ２は、上に凸の曲線で表される電圧依存性を有する。つまり、本実施の形態１では、直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱＮ１〜ＱＮ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれと並列に接続されている歪補償用容量回路ＣＡＰＣ２のそれぞれは、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続した構成をしており、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間のノードＣは、端子Ａと端子Ｂの間に設けられた抵抗値の等しい２つの高抵抗素子ＤＲで分圧されている。つまり、端子ＡとノードＣとの間に１つの高抵抗素子ＤＲが設けられており、端子ＢとノードＣとの間にもう１つの高抵抗素子ＤＲが設けられている。したがって、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態１における歪補償用容量回路ＣＡＰＣ２においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態１によれば、比較例で使用していた容量素子ＣＴを使用しなくても、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができるのである。
特に、ＭＩＳＦＥＴＱＮ１と並列に設けられている歪補償用容量回路ＣＡＰＣ２に着目すると、歪補償用容量回路ＣＡＰＣ２の端子ＡがＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１と接続され、歪補償用容量回路ＣＡＰＣ２の端子ＢがＭＩＳＦＥＴＱＮ１のソース領域Ｓ１と接続されている。ここで、歪補償用容量回路ＣＡＰＣ２のノードＣの電圧（電位）は、抵抗値の等しい２つの高抵抗素子ＤＲによって、端子Ａと端子Ｂに印加されている電圧の中間値となる。そして、端子ＡはＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１と接続され、端子ＢはＭＩＳＦＥＴＱＮ１のソース領域Ｓ１と接続されていることから、歪補償用容量回路ＣＡＰＣ２のノードＣの電圧は、ドレイン領域Ｄ１とソース領域Ｓ１に印加される電圧のほぼ中間値となるボディ領域の電圧とほぼ等しくなる。
なお、本実施の形態１では、歪補償用容量回路ＣＡＰＣ２の端子Ａと端子Ｂが２つの高抵抗素子ＤＲによって電気的に接続されている。そして、端子ＡはＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１と接続され、かつ、端子ＢはＭＩＳＦＥＴＱＮ１のソース領域Ｓ１と接続されていることから、結果的に、ドレイン領域Ｄ１とソース領域Ｓ１は、２つの高抵抗素子ＤＲによって電気的に接続されていることになる。このため、ＭＩＳＦＥＴＱＮ１をオフしても、ドレイン領域Ｄ１とソース領域Ｓ１が２つの高抵抗素子ＤＲを介して電気的に接続されていることから高周波信号がドレイン領域Ｄ１とソース領域Ｓ１との間を流れてしまうのではないかと考えられる。しかし、高抵抗素子ＤＲの抵抗値は非常に高くなっており、高抵抗素子ＤＲによって高周波信号を充分に減衰させることができるのである。つまり、高抵抗素子ＤＲの抵抗値を高周波信号の伝達を遮断するのに充分な高抵抗値とすることにより、ドレイン領域Ｄ１とソース領域Ｓ１の間を高周波信号が流れることはないのである。すなわち、本実施の形態１において、歪補償用容量回路ＣＡＰＣ２に設けられている高抵抗素子ＤＲは、歪補償用容量回路ＣＡＰＣ２のノードＣを端子Ａと端子Ｂの中間電位にすることにより、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保させる重要な機能を有しているとともに、抵抗値を高くすることにより、高周波信号の伝達を遮断する機能も合わせ持っているのである。
＜実施の形態１における歪補償用容量回路のレイアウト構成＞
次に、本実施の形態１における歪補償用容量回路ＣＡＰＣ２のレイアウト構成について説明する。図１９は、本実施の形態１における歪補償用容量回路ＣＡＰＣ２のレイアウト構成を示す図である。図１９において、紙面のＸ方向（横方向）に電極ＥＬ１と電極ＥＬ２が並んで延在している。具体的には、１本の電極ＥＬ１と１本の電極ＥＬ２が対になっており、この対がＹ方向（縦方向）に複数個並ぶようにして、それぞれの対がＸ方向（横方向）に延在している。そして、電極ＥＬ１および電極ＥＬ２を囲むように配線ＥＬＷが配置されている。つまり、配線ＥＬＷは、電極ＥＬ１と電極ＥＬ２を電気的に接続するように引き回されている。さらに、電極ＥＬ１および電極ＥＬ２を囲む配線ＥＬＷの外側から配線ＥＬＷの内部に延在するように、端子Ａと接続する配線ＷＡと、端子Ｂと接続する配線ＷＢが互いに櫛歯状に配置されている。そして、配線ＷＡと配線ＥＬＷとは１つの高抵抗素子ＤＲを介して接続され、かつ、配線ＷＢと配線ＥＬＷとはもう１つの高抵抗素子ＤＲを介して接続されている。なお、図１９のＸ１−Ｘ１線での断面図が図１７（ａ）に相当する。
＜本実施の形態１におけるＲＸスルートランジスタのレイアウト構成＞
続いて、本実施の形態１における歪補償用容量回路ＣＡＰＣ２を設けたＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成について説明する。図２０は、本実施の形態１におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成を示す図である。
図２０に示すように、Ｘ方向（横方向）に並ぶように配置されたドレイン配線ＤＬ１〜ＤＬ５およびソース配線ＳＬ１〜ＳＬ５がＹ方向（縦方向）にそれぞれ延在している。このとき、ドレイン配線ＤＬ２とソース配線ＳＬ１は共通化され、ドレイン配線ＤＬ３とソース配線ＳＬ２は共通化されている。同様に、ドレイン配線ＤＬ４とソース配線ＳＬ３は共通化され、ドレイン配線ＤＬ５とソース配線ＳＬ４は共通化されている。そして、ドレイン配線ＤＬ１〜ＤＬ５およびソース配線ＳＬ１〜ＳＬ５のそれぞれからは、Ｘ方向（横方向）に延在する分岐配線が延びている。
例えば、ドレイン配線ＤＬ１とソース配線ＳＬ１に着目すると、ドレイン配線ＤＬ１からＸ方向に延びる分岐配線と、ソース配線ＳＬ１からＸ方向に延びる分岐配線とが櫛歯状に交互に配置されている。そして、ドレイン配線ＤＬ１からＸ方向に延びる分岐配線と、ソース配線ＳＬ１からＸ方向に延びる分岐配線の間に挟まれるようにゲート電極Ｇ１がＸ方向に延びている。このＸ方向に延びるゲート電極Ｇ１は端部でＹ方向に延在する幹配線に接続され、このＹ方向に延在する幹配線はゲート抵抗ＧＲと接続されている。一方、ドレイン配線ＤＬ１とソース配線ＳＬ１の間には歪補償用容量回路ＣＡＰＣ２が接続されている。
同様に、ドレイン配線ＤＬ２とソース配線ＳＬ２に着目すると、ドレイン配線ＤＬ２からＸ方向に延びる分岐配線と、ソース配線ＳＬ２からＸ方向に延びる分岐配線とが櫛歯状に交互に配置されている。そして、ドレイン配線ＤＬ２からＸ方向に延びる分岐配線と、ソース配線ＳＬ２からＸ方向に延びる分岐配線の間に挟まれるようにゲート電極Ｇ２がＸ方向に延びている。このＸ方向に延びるゲート電極Ｇ２は端部でＹ方向に延在する幹配線に接続され、このＹ方向に延在する幹配線はゲート抵抗ＧＲと接続されている。一方、ドレイン配線ＤＬ２とソース配線ＳＬ２の間には歪補償用容量回路ＣＡＰＣ２が接続されている。
また、ドレイン配線ＤＬ３とソース配線ＳＬ３に着目すると、ドレイン配線ＤＬ３からＸ方向に延びる分岐配線と、ソース配線ＳＬ３からＸ方向に延びる分岐配線とが櫛歯状に交互に配置されている。そして、ドレイン配線ＤＬ３からＸ方向に延びる分岐配線と、ソース配線ＳＬ３からＸ方向に延びる分岐配線の間に挟まれるようにゲート電極Ｇ３がＸ方向に延びている。このＸ方向に延びるゲート電極Ｇ３は端部でＹ方向に延在する幹配線に接続され、このＹ方向に延在する幹配線はゲート抵抗ＧＲと接続されている。一方、ドレイン配線ＤＬ３とソース配線ＳＬ３の間には歪補償用容量回路ＣＡＰＣ２が接続されている。
さらに、ドレイン配線ＤＬ４とソース配線ＳＬ４に着目すると、ドレイン配線ＤＬ４からＸ方向に延びる分岐配線と、ソース配線ＳＬ４からＸ方向に延びる分岐配線とが櫛歯状に交互に配置されている。そして、ドレイン配線ＤＬ４からＸ方向に延びる分岐配線と、ソース配線ＳＬ４からＸ方向に延びる分岐配線の間に挟まれるようにゲート電極Ｇ４がＸ方向に延びている。このＸ方向に延びるゲート電極Ｇ４は端部でＹ方向に延在する幹配線に接続され、このＹ方向に延在する幹配線はゲート抵抗ＧＲと接続されている。一方、ドレイン配線ＤＬ４とソース配線ＳＬ４の間には歪補償用容量回路ＣＡＰＣ２が接続されている。
同様に、ドレイン配線ＤＬ５とソース配線ＳＬ５に着目すると、ドレイン配線ＤＬ５からＸ方向に延びる分岐配線と、ソース配線ＳＬ５からＸ方向に延びる分岐配線とが櫛歯状に交互に配置されている。そして、ドレイン配線ＤＬ５からＸ方向に延びる分岐配線と、ソース配線ＳＬ５からＸ方向に延びる分岐配線の間に挟まれるようにゲート電極Ｇ５がＸ方向に延びている。このＸ方向に延びるゲート電極Ｇ５は端部でＹ方向に延在する幹配線に接続され、このＹ方向に延在する幹配線はゲート抵抗ＧＲと接続されている。一方、ドレイン配線ＤＬ５とソース配線ＳＬ５の間には歪補償用容量回路ＣＡＰＣ２が接続されている。このようにして、本実施の形態１における歪補償用容量回路ＣＡＰＣ２を設けたＲＸスルートランジスタＴＨ（ＲＸ）がレイアウト構成されている。
＜本実施の形態１による効果＞
本実施の形態１における歪補償用容量回路ＣＡＰＣ２をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態１における歪補償用容量回路ＣＡＰＣ２のように、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２を逆直列に接続した場合、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の電圧依存性により、歪補償用容量回路ＣＡＰＣ２の容量値は、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態１における歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態１では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ２の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的には、図１７に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／１０になっている。
また、上述した歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みと、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを効果的に打ち消すには、歪補償用容量回路ＣＡＰＣ２における容量値の電圧依存性の対称性を確保する必要がある。このため、図１６に示す比較例では、例えば、ＭＩＳＦＥＴＱＮ１のゲート電極Ｇ１と歪補償用容量回路ＣＡＰＣ１の中間ノードの間に容量素子ＣＴを設けて、ゲート電極Ｇ１と中間ノードをＡＣ的に短絡させることにより、歪補償用容量回路ＣＡＰＣ１における電圧依存性の対称性を確保していた。しかし、容量素子ＣＴを設ける場合、その副作用として、容量素子ＣＴによる占有面積の増大、製造工程の追加、および、容量素子ＣＴとＳＯＩ基板間の寄生容量の増加による２次高調波歪みの増大といった問題が生ずる。
これに対し、本実施の形態１では、図１８に示すように、ノードＣと端子Ａとの間に高抵抗素子ＤＲを形成し、かつ、ノードＣと端子Ｂの間に高抵抗素子ＤＲを形成している。そして、ノードＣと端子Ａの間に形成されている高抵抗素子ＤＲと、ノードＣと端子Ｂの間に形成されている高抵抗素子ＤＲは、同じ抵抗値を有しているので、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態１における歪補償用容量回路ＣＡＰＣ２においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態１によれば、比較例で使用していた容量素子ＣＴを使用しなくても、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができるのである。したがって、本実施の形態１によれば、図１６に示す比較例で使用していた容量素子ＣＴを使用する必要がなく、容量素子ＣＴを使用することによって発生する副作用を回避することができる。
さらに、比較例では、歪補償用容量回路ＣＡＰＣ１の中間ノードがフローティング状態になることを防止するために、図１６に示すように、中間ノードは抵抗素子Ｒ２を介してＧＮＤ（グランド）に接続されている。この場合、容量素子ＣＴとは別に抵抗素子Ｒ２を新たに設ける必要が生じるとともに、中間ノードをＧＮＤ（グランド）に接続する新たな配線を設ける必要があり、アンテナスイッチＡＳＷの占有面積の増大を招くことになる。これに対し、図１８に示す本実施の形態１における歪補償用容量回路ＣＡＰＣ２において、ノードＣは高抵抗素子ＤＲを介して端子Ａや端子Ｂに接続されているので、ノードＣがフローティング状態になることを回避することができる。この結果、ノードＣがフローティング状態となることに起因してノードＣを中心した歪補償用容量回路の電圧依存性の対称性が損なわれることを防止できるのである。つまり、本実施の形態１では、ノードＣを端子Ａと端子Ｂとの中間電位にして、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保するために、２つの高抵抗素子ＤＲが設けられているが、この高抵抗素子ＤＲでノードＣは端子Ａと端子Ｂに電気的に接続される結果、高抵抗素子ＤＲを設けることによって、ノードＣがフローティング状態になるということも同時に回避することができるのである。
本実施の形態１におけるアンテナスイッチＡＳＷによれば、歪補償用容量回路ＣＡＰＣ２を設けないアンテナスイッチＡＳＷと比較して、２次高調波歪み、損失、アイソレーションといった３次高調波歪み以外の特性にはほとんど影響を与えることなく、３次高調波歪みを約１０ｄＢ低減することができる。
また、本実施の形態１によれば、図１６に示す比較例で必要であった容量素子ＣＴが不要となるので、比較例におけるアンテナスイッチＡＳＷに比べて、２次高調波歪みを約３ｄＢ低減することができ、さらに、アンテナスイッチＡＳＷの占有面積および製造工程数を低減できる効果も得られる。
以上のことから、本実施の形態１におけるアンテナスイッチＡＳＷを形成した半導体チップでは、製造コストやチップ寸法をほとんど増加させることなく、３次高調波歪みを約１０ｄＢも低減できる顕著な効果を得ることができる。
（実施の形態２）
＜本実施の形態２における歪補償用容量回路のアンテナスイッチへの適用＞
前記実施の形態１では、ＲＸスルートランジスタＴＨ（ＲＸ）を構成する複数のＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのソース領域とドレイン領域の間に歪補償用容量回路ＣＡＰＣ２を設ける例について説明したが、本実施の形態２では、ＲＸスルートランジスタＴＨ（ＲＸ）が設けられているアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に複数の歪補償用容量回路ＣＡＰＣ２を直列接続する構成について説明する。
図２１は、本実施の形態２における歪補償用容量回路ＣＡＰＣ２を設けたＲＸスルートランジスタＴＨ（ＲＸ）の回路構成を示す回路図である。図２１に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、本実施の形態２では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に複数の歪補償用容量回路ＣＡＰＣ２が直列接続されている。具体的に、本実施の形態２では、図２１に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に４つの歪補償用容量回路ＣＡＰＣ２が直列に接続されている。つまり、本実施の形態２では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５が直列に接続されているとともに、この５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５と並列に４つの直列接続された歪補償用容量回路ＣＡＰＣ２が設けられている。
ここで、本実施の形態２における歪補償用容量回路ＣＡＰＣ２は、上に凸の曲線で表される電圧依存性を有する。本実施の形態２では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に、アンテナ端子ＡＮＴ（ＯＵＴ）の電位を基準として受信端子ＲＸに正電圧を印加する場合と、アンテナ端子ＡＮＴ（ＯＵＴ）の電位を基準として受信端子ＲＸに負電圧を印加する場合のいずれの状態においても、アンテナ端子ＡＮＴ（ＯＵＴ）の電位と受信端子ＲＸの電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
＜本実施の形態２におけるＲＸスルートランジスタのレイアウト構成＞
次に、図２２は、本実施の形態２におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成を示す図である。本実施の形態２におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成は、図２０に示す前記実施の形態１におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成とほぼ同様である。異なる点は、本実施の形態２において、ドレイン配線ＤＬ１とソース配線ＳＬ５の間に４つの歪補償用容量回路ＣＡＰＣ２が直列に設けられている点である。
＜本実施の形態２による効果＞
本実施の形態２におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態２における歪補償用容量回路ＣＡＰＣ２をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態２における歪補償用容量回路ＣＡＰＣ２の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態２における歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態２では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ２の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的には、図１７に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／１０になっている。
また、本実施の形態２では、図２１に示すように、ノードＣと端子Ａとの間に高抵抗素子ＤＲを形成し、かつ、ノードＣと端子Ｂの間に高抵抗素子ＤＲを形成している。そして、ノードＣと端子Ａの間に形成されている高抵抗素子ＤＲと、ノードＣと端子Ｂの間に形成されている高抵抗素子ＤＲは、同じ抵抗値を有しているので、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態２における歪補償用容量回路ＣＡＰＣ２においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態１によれば、歪補償用容量回路ＣＡＰＣ２の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができる。
さらに、図２１に示す本実施の形態２における歪補償用容量回路ＣＡＰＣ２において、ノードＣは高抵抗素子ＤＲを介してアンテナ端子ＡＮＴ（ＯＵＴ）や受信端子ＲＸに接続されているので、ノードＣがフローティング状態になることを回避することができる。この結果、ノードＣがフローティング状態となることに起因してノードＣを中心した歪補償用容量回路の電圧依存性の対称性が損なわれることを防止できる。
本実施の形態２に特有の効果としては、例えば、以下に示すような効果が考えられる。すなわち、本実施の形態２では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に複数の歪補償用容量回路ＣＡＰＣ２を接続するように構成している。このため、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に設けられるＭＩＳＦＥＴＱＮ１〜ＱＮ５の直列接続段数とは独立に、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に挿入する歪補償用容量回路ＣＡＰＣ２の直列接続段数を設定することができる。この結果、歪補償用容量回路ＣＡＰＣ２を付加したアンテナスイッチＡＳＷの設計自由度が増加し、歪補償用容量回路ＣＡＰＣ２による歪補償の精度を向上させることができる。
本実施の形態２の最後に、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に歪補償用容量回路ＣＡＰＣ２を設ける利点について説明する。例えば、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）がオフしている場合、ＲＸシャントトランジスタＳＨ（ＲＸ）はオンされるので、受信端子ＲＸは接地電位になる。このため、本実施の形態２では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に歪補償用容量回路ＣＡＰＣ２を設けているが、実質的に、受信端子ＲＸは接地電位となることから、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間に歪補償用容量回路ＣＡＰＣ２を設けても同様の効果が得られると考えられる。
続いて、ＲＸスルートランジスタＴＨ（ＲＸ）がオンしている場合を考える。この場合、ＲＸスルートランジスタＴＨ（ＲＸ）はオンしていることから、ＲＸスルートランジスタＴＨ（ＲＸ）は、オフ容量の電圧依存性に起因した３次高調波歪みの主要な発生源ではなくなる。つまり、ＲＸスルートランジスタＴＨ（ＲＸ）がオンしている場合、ＲＸスルートランジスタＴＨ（ＲＸ）からの３次高調波歪みの発生が小さくなるため、歪補償用容量回路ＣＡＰＣ２から発生する逆位相の３次高調波歪みを小さくすることが望ましい。
ここで、ＲＸシャントトランジスタＳＨ（ＲＸ）はオフしているので、もはや受信端子ＲＸは接地電位とはならない。すなわち、ＲＸスルートランジスタＴＨ（ＲＸ）がオンしている場合、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸは導通するため、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間の電圧差は小さくなる。したがって、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に歪補償用容量回路ＣＡＰＣ２が接続されている場合、この歪補償用容量回路ＣＡＰＣ２に印加される電圧は小さくなる。この結果、歪補償用容量回路ＣＡＰＣ２から発生する逆位相の３次高調波歪みも小さくなる。このことから、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に歪補償用容量回路ＣＡＰＣ２が接続されていると、ＲＸスルートランジスタＴＨ（ＲＸ）がオフして３次高調波歪みの主要な発生源となっている場合、歪補償用容量回路ＣＡＰＣ２は、これを補償するように大きな逆位相の３次高調波歪みを発生させる。一方、ＲＸスルートランジスタＴＨ（ＲＸ）がオンして３次高調波歪みの主要な発生源とならない場合、歪補償用容量回路ＣＡＰＣ２からも逆位相の３次高調波歪みの発生が少なくなる。この結果、歪補償用容量回路ＣＡＰＣ２の過補償が抑制される利点があるのである。
これに対し、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子の間に歪補償用容量回路ＣＡＰＣ２が接続されている場合を考える。受信信号を受信する場合、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子とは導通されていないため、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間の電圧は、ＲＸスルートランジスタＴＨ（ＲＸ）がオンしている場合のアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間の電圧よりも高くなる。このため、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間に歪補償用容量回路ＣＡＰＣ２を接続すると、ＲＸスルートランジスタＴＨ（ＲＸ）がオンして３次高調波歪みの主要な発生源とならない場合でも、歪補償用容量回路ＣＡＰＣ２からも逆位相の３次高調波歪みの発生が多くなる。この結果、歪補償用容量回路ＣＡＰＣ２の過補償により、３次高調波歪みの発生が大きくなってしまうのである。
以上のことから、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に歪補償用容量回路ＣＡＰＣ２を設ける構成のほうが、アンテナ端子ＡＮＴ（ＯＵＴ）とＧＮＤ端子との間に歪補償用容量回路ＣＡＰＣ２を設ける構成よりも、どのような状況下においても３次高調波歪みを低減できる観点から望ましいといえることがわかる。
（実施の形態３）
前記実施の形態１における歪補償用容量回路ＣＡＰＣ２では、ＭＯＳダイオード容量素子ＭＤＣ１の電極ＥＬ１と、ＭＯＳダイオード容量素子ＭＤＣ２の電極ＥＬ２とを電気的に接続するようにして、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続していた。これに対し、本実施の形態３では、ＭＯＳダイオード容量素子ＭＤＣ１の半導体領域ＮＲ１Ｂと、ＭＯＳダイオード容量素子ＭＤＣ２の半導体領域ＮＲ２Ｂとを電気的に接続するようにして、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続する歪補償用容量回路について説明する。
＜本実施の形態３における歪補償用容量回路＞
図２３（ａ）は、本実施の形態３における歪補償用容量回路ＣＡＰＣ３の構成を示す図である。図２３（ａ）に示すように、本実施の形態３における歪補償用容量回路ＣＡＰＣ３は、半導体基板１Ｓと、半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上に形成されている。そして、本実施の形態３における歪補償用容量回路ＣＡＰＣ３は、ＳＯＩ基板に形成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２を有している。
具体的に、本実施の形態３における歪補償用容量回路ＣＡＰＣ３を構成するＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のそれぞれの構成について説明する。図２３（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ１は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ１Ａと、一対の半導体領域ＮＲ１Ａの間に形成された半導体領域ＮＲ１Ｂを有している。この半導体領域ＮＲ１Ａと半導体領域ＮＲ１Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ１は、半導体領域ＮＲ１Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ１を有し、この容量絶縁膜ＣＩＬ１上に電極ＥＬ１を有している。電極ＥＬ１は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ１の両側の側壁にはサイドウォールＳＷが形成されている。
次に、図２３（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ２Ａと、一対の半導体領域ＮＲ２Ａの間に形成された半導体領域ＮＲ２Ｂを有している。この半導体領域ＮＲ２Ａと半導体領域ＮＲ２Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ２は、半導体領域ＮＲ２Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ２を有し、この容量絶縁膜ＣＩＬ２上に電極ＥＬ２を有している。電極ＥＬ２は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ２の両側の側壁にはサイドウォールＳＷが形成されている。
このように構成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２において、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間に挟まれた半導体領域ＮＲ１Ａは半導体領域ＮＲ２Ａにもなっている。すなわち、本実施の形態３では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間に挟まれている半導体領域（ＮＲ１Ａ、ＮＲ２Ａ）が共通化されている。したがって、一対の半導体領域ＮＲ１Ａ、半導体領域ＮＲ１Ｂ、一対の半導体領域ＮＲ２Ａ、および、半導体領域ＮＲ２Ｂは一体化されて互いに電気的に接続されていることになる。
そして、ＭＯＳダイオード容量素子ＭＤＣ１の電極ＥＬ１は配線ＷＡで端子Ａと電気的に接続され、ＭＯＳダイオード容量素子ＭＤＣ２の電極ＥＬ２は配線ＷＢで端子Ｂと電気的に接続されている。また、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２に挟まれた半導体領域ＮＲ１Ａ（半導体領域ＮＲ２Ａ）は、配線ＮＲＷでノードＣと接続されている。
ここで、本実施の形態３の特徴は、ノードＣと端子Ａとの間に高抵抗素子ＤＲが形成され、かつ、ノードＣと端子Ｂの間にも高抵抗素子ＤＲが形成されている点にある。このノードＣと端子Ａの間に形成されている高抵抗素子ＤＲと、ノードＣと端子Ｂの間に形成されている高抵抗素子ＤＲは、同じ抵抗値を有している。したがって、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態３における歪補償用容量回路ＣＡＰＣ３においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。
本実施の形態３における歪補償用容量回路ＣＡＰＣ３は上記のように構成されており、その回路図は、図２３（ｂ）のようになる。図２３（ｂ）は、図２３（ａ）の構造で示される歪補償用容量回路ＣＡＰＣ３の回路図を示す図である。図２３（ｂ）に示すように、本実施の形態３における歪補償用回路ＣＡＰＣ３は、端子Ａと端子Ｂの間にＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆直列に接続されている。そして、ＭＯＳダイオード容量素子ＭＤＣ１と並列に１つの高抵抗素子ＤＲが接続され、かつ、ＭＯＳダイオード容量素子ＭＤＣ２と並列にもう１つの高抵抗素子ＤＲが接続されている。このとき、１つの高抵抗素子ＤＲと、もう１つの高抵抗素子ＤＲは同じ抵抗値を有している。したがって、端子Ａと端子Ｂの間にあるノードＣには、抵抗値の等しい２つの高抵抗素子ＤＲで分圧された電圧が印加されるため、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。
続いて、上述した構成を有する歪補償用容量回路ＣＡＰＣ３における容量値の電圧依存性について、図２３（ａ）を参照しながら説明する。まず、図２３（ａ）において、端子Ａと端子Ｂの間に０Ｖの電圧が印加される場合を考える。例えば、端子Ａに０Ｖが印加され、端子Ｂに０Ｖが印加されるとする。この場合、ノードＣには端子Ａと端子Ｂの中間値の電圧が印加されることから、ノードＣの電圧も０Ｖとなる。このため、ノードＣと電気的に接続されている半導体領域ＮＲ１Ｂおよび半導体領域ＮＲ２Ｂにも０Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂにも０Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は大きくなる。同様に、ＭＯＳダイオード容量素子ＭＤＣ２においても、上部電極である電極ＥＬ２に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂにも０Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は大きくなり、ＭＯＳダイオード容量素子ＭＤＣ１の容量値と同じになる。このとき、歪補償用容量回路ＣＡＰＣ３の容量値は、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との直列和になる。
次に、図２３（ａ）において、端子Ａと端子Ｂの間に正電圧（例えば、＋２Ｖ）の電圧が印加される場合を考える。例えば、端子Ａに０Ｖが印加され、端子Ｂに＋２Ｖが印加されるとする。この場合、ノードＣには端子Ａと端子Ｂの中間値の電圧が印加されることから、ノードＣの電圧は＋１Ｖとなる。このため、ノードＣと電気的に接続されている半導体領域ＮＲ１Ｂおよび半導体領域ＮＲ２Ｂにも＋１Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂにも＋１Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層が広がり、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は小さくなる。一方、ＭＯＳダイオード容量素子ＭＤＣ２においては、上部電極である電極ＥＬ２に＋２Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂには＋１Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値から変化しない。したがって、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との直列和である歪補償用容量回路ＣＡＰＣ３の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合よりも小さくなる。
さらに、図２３（ａ）において、端子Ａと端子Ｂの間に負電圧（例えば、−２Ｖ）の電圧が印加される場合を考える。例えば、端子Ａに＋２Ｖが印加され、端子Ｂに０Ｖが印加されるとする。この場合、ノードＣには端子Ａと端子Ｂの中間値の電圧が印加されることから、ノードＣの電圧は＋１Ｖとなる。このため、ノードＣと電気的に接続されている半導体領域ＮＲ１Ｂおよび半導体領域ＮＲ２Ｂにも＋１Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に＋２Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂにも＋１Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値と同じになる。一方、ＭＯＳダイオード容量素子ＭＤＣ２においては、上部電極である電極ＥＬ２に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂには＋１Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層が広がり、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値よりも小さくなり、端子Ａと端子Ｂの間に正電圧（＋２Ｖ）が印加される場合のＭＯＳダイオード容量素子ＭＤＣ１の容量値と同じになる。したがって、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との直列和である歪補償用容量回路ＣＡＰＣ３の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合よりも小さくなり、かつ、端子Ａと端子Ｂの間に正電圧（＋２Ｖ）を印加した場合と同じになる。
以上のことから、本実施の形態３における歪補償用容量回路ＣＡＰＣ３において、ノードＣを中心とした対称性が確保されることにより、歪補償用容量回路ＣＡＰＣ３の容量値の電圧依存性は、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有することがわかる。
このように、本実施の形態３における歪補償用容量回路ＣＡＰＣ３の電圧依存性は、高周波電圧（ＡＣ電圧）を印加した場合に、ソース領域とドレイン領域の間に存在する寄生容量の電圧依存性（図９参照）と逆の依存性となっていることがわかる。このため、歪補償用容量回路ＣＡＰＣ３を構成するＭＯＳダイオード容量素子ＭＤＣ１、ＭＤＣ２の下部電極となる半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度と、電極ＥＬ１および電極ＥＬ２の幅を調整して歪補償用容量回路ＣＡＰＣ３の容量値の電圧依存性を最適化することにより、歪補償用容量回路ＣＡＰＣ３に対して、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性に起因した３次高調波歪みを打ち消す効果を持たせることができることがわかる。
＜本実施の形態３における歪補償用容量回路のアンテナスイッチへの適用＞
次に、本実施の形態３における歪補償用容量回路ＣＡＰＣ３をアンテナスイッチＡＳＷへ適用する例について説明する。本実施の形態３でも、３次高調波歪みを効果的に低減する観点から、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に本実施の形態３における歪補償用容量回路ＣＡＰＣ３を適用する。
図２４は、ＲＸスルートランジスタＴＨ（ＲＸ）に、本実施の形態３における歪補償用容量回路ＣＡＰＣ３を付加した構成を示す回路図である。図２４に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれには、歪補償用容量回路ＣＡＰＣ３が接続されている。具体的に、ＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１とソース領域Ｓ１の間に歪補償用容量回路ＣＡＰＣ３が接続され、ＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２とソース領域Ｓ２の間に歪補償用容量回路ＣＡＰＣ３が接続されている。さらに、ＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３とソース領域Ｓ３の間にも歪補償用容量回路ＣＡＰＣ３が接続され、ＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４とソース領域Ｓ４の間にも歪補償用容量回路ＣＡＰＣ３が接続されている。また、ＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５とソース領域Ｓ５の間にも歪補償用容量回路ＣＡＰＣ３が接続されている。
ここで、本実施の形態３における歪補償用容量回路ＣＡＰＣ３は、上に凸の曲線で表される電圧依存性を有する。つまり、本実施の形態３では、直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱＮ１〜ＱＮ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれと並列に接続されている歪補償用容量回路ＣＡＰＣ３のそれぞれは、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続した構成をしており、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間のノードＣは、端子Ａと端子Ｂの間に設けられた抵抗値の等しい２つの高抵抗素子ＤＲで分圧されている。つまり、端子ＡとノードＣとの間に１つの高抵抗素子ＤＲが設けられており、端子ＢとノードＣとの間にもう１つの高抵抗素子ＤＲが設けられている。したがって、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態３における歪補償用容量回路ＣＡＰＣ３においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態３によれば、歪補償用容量回路ＣＡＰＣ３の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができるのである。
＜実施の形態３における歪補償用容量回路のレイアウト構成＞
続いて、本実施の形態３における歪補償用容量回路ＣＡＰＣ３のレイアウト構成について説明する。図２５は、本実施の形態３における歪補償用容量回路ＣＡＰＣ３のレイアウト構成を示す図である。図２５において、紙面のＸ方向（横方向）に電極ＥＬ１と電極ＥＬ２が並んで延在している。具体的には、１本の電極ＥＬ１と１本の電極ＥＬ２が対になっており、この対がＹ方向（縦方向）に複数個並ぶようにして、それぞれの対がＸ方向（横方向）に延在している。そして、複数の電極ＥＬ１は、配線ＷＡによって束ねられて端子Ａと接続されている。同様に、複数の電極ＥＬ２は、配線ＷＢによって束ねられて端子Ｂと接続されている。さらに、電極ＥＬ１と電極ＥＬ２とに挟まれるように配線ＮＲＷがＸ方向に延在するように配置されており、端部で束ねられている。そして、配線ＮＲＷと配線ＷＡとは、１つの高抵抗素子ＤＲを介して接続されており、配線ＮＲＷと配線ＷＢとは、もう１つの高抵抗素子ＤＲを介して接続されている。なお、図２５のＸ１−Ｘ１線での断面図が図２３（ａ）に相当する。
また、本実施の形態３におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成は、図２０に示す前記実施の形態１におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成とほぼ同様である。異なる点は、歪補償用容量回路ＣＡＰＣ２に代えて歪補償用容量回路ＣＡＰＣ３を使用している点である。
＜本実施の形態３による効果＞
本実施の形態３におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態３における歪補償用容量回路ＣＡＰＣ３をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態３における歪補償用容量回路ＣＡＰＣ３の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態３における歪補償用容量回路ＣＡＰＣ３から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態３では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ３の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ３から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的には、図２３（ａ）に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／１０になっている。
また、本実施の形態３では、図２３に示すように、ノードＣと端子Ａとの間に高抵抗素子ＤＲを形成し、かつ、ノードＣと端子Ｂの間に高抵抗素子ＤＲを形成している。そして、ノードＣと端子Ａの間に形成されている高抵抗素子ＤＲと、ノードＣと端子Ｂの間に形成されている高抵抗素子ＤＲは、同じ抵抗値を有しているので、ノードＣには、端子Ａと端子Ｂの間に印加される電圧の中間値の電圧が印加されることになる。このことから、本実施の形態３における歪補償用容量回路ＣＡＰＣ３においては、ノードＣを中心にしてＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２にそれぞれ印加される電圧を等しくすることができる。つまり、本実施の形態３によれば、歪補償用容量回路ＣＡＰＣ３の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができる。
さらに、図２３に示す本実施の形態３における歪補償用容量回路ＣＡＰＣ３において、ノードＣは高抵抗素子ＤＲを介して端子Ａや端子Ｂに接続されているので、ノードＣがフローティング状態になることを回避することができる。この結果、ノードＣがフローティング状態となることに起因してノードＣを中心とした歪補償用容量回路の電圧依存性の対称性が損なわれることを防止できる。
本実施の形態３に特有の効果としては、例えば、以下に示すような効果が考えられる。すなわち、本実施の形態３における歪補償用容量回路ＣＡＰＣ３では、図２３に示すように、ＭＯＳダイオード容量素子ＭＤＣ１の半導体領域ＮＲ１Ｂと、ＭＯＳダイオード容量素子ＭＤＣ２の半導体領域ＮＲ２Ｂとを電気的に接続している。このことから、図１７に示す前記実施の形態１における歪補償用容量回路ＣＡＰＣ２のように、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを素子分離領域ＳＴＩで分離する必要がない。このように本実施の形態３における歪補償用容量回路ＣＡＰＣ３では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを分離する素子分離領域を形成する必要がないので、歪補償用容量回路ＣＡＰＣ３の占有面積を小さくすることができるのである。
（実施の形態４）
前記実施の形態１では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続する歪補償用容量回路ＣＡＰＣ２について説明したが、本実施の形態４では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆並列に接続する歪補償用容量回路について説明する。
＜本実施の形態４における歪補償用容量回路＞
図２６（ａ）は、本実施の形態４における歪補償用容量回路ＣＡＰＣ４の構成を示す図である。図２６（ａ）に示すように、本実施の形態４における歪補償用容量回路ＣＡＰＣ４は、半導体基板１Ｓと、半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上に形成されている。そして、本実施の形態４における歪補償用容量回路ＣＡＰＣ４は、ＳＯＩ基板に形成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２を有している。このＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層に形成された素子分離領域ＳＴＩによって分離されている。
具体的に、本実施の形態４における歪補償用容量回路ＣＡＰＣ４を構成するＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のそれぞれの構成について説明する。図２６（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ１は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ１Ａと、一対の半導体領域ＮＲ１Ａの間に形成された半導体領域ＮＲ１Ｂを有している。この半導体領域ＮＲ１Ａと半導体領域ＮＲ１Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ１は、半導体領域ＮＲ１Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ１を有し、この容量絶縁膜ＣＩＬ１上に電極ＥＬ１を有している。電極ＥＬ１は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ１の両側の側壁にはサイドウォールＳＷが形成されている。
次に、図２６（ａ）に示すように、ＭＯＳダイオード容量素子ＭＤＣ２は、ＳＯＩ基板のシリコン層内に離間して形成された一対の半導体領域ＮＲ２Ａと、一対の半導体領域ＮＲ２Ａの間に形成された半導体領域ＮＲ２Ｂを有している。この半導体領域ＮＲ２Ａと半導体領域ＮＲ２Ｂは同じ導電型不純物が導入された半導体領域であり、例えば、リンなどのｎ型不純物が導入されたｎ型半導体領域から形成されている。
そして、ＭＯＳダイオード容量素子ＭＤＣ２は、半導体領域ＮＲ２Ｂ上に、例えば、酸化シリコン膜からなる容量絶縁膜ＣＩＬ２を有し、この容量絶縁膜ＣＩＬ２上に電極ＥＬ２を有している。電極ＥＬ２は、例えば、リンなどのｎ型不純物を導入したポリシリコン膜から形成されている。この電極ＥＬ２の両側の側壁にはサイドウォールＳＷが形成されている。
このように構成されたＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２において、ＭＯＳダイオード容量素子ＭＤＣ１の電極ＥＬ１は配線ＷＢで端子Ｂと電気的に接続され、ＭＯＳダイオード容量素子ＭＤＣ２の電極ＥＬ２は配線ＷＡで端子Ａと電気的に接続されている。
なお、本実施の形態４における歪補償用容量回路ＣＡＰＣ４では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の逆並列接続であるため、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆直列に接続した前記実施の形態１における歪補償用容量回路ＣＡＰＣ２のように、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２の間に中間ノードは存在しない。したがって、前記実施の形態１のように中間ノードを中心として電圧依存性の対称性を確保する必要はなく、そのため、本実施の形態４における歪補償用容量回路ＣＡＰＣ４では、高抵抗素子ＤＲを使用していない。
本実施の形態４における歪補償用容量回路ＣＡＰＣ４は上記のように構成されており、その回路図は、図２６（ｂ）のようになる。図２６（ｂ）は、図２６（ａ）の構造で示される歪補償用容量回路ＣＡＰＣ４の回路図を示す図である。図２６（ｂ）に示すように、本実施の形態４における歪補償用回路ＣＡＰＣ４は、端子Ａと端子Ｂの間にＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆並列に接続されている。
以下に、上述した構成を有する歪補償用容量回路ＣＡＰＣ４における容量値の電圧依存性について、図２６（ａ）を参照しながら説明する。まず、図２６（ａ）において、端子Ａと端子Ｂの間に０Ｖの電圧が印加される場合を考える。例えば、端子Ａに０Ｖが印加され、端子Ｂに０Ｖが印加されるとする。この場合、端子Ａと電気的に接続されている半導体領域ＮＲ１Ｂ、および、端子Ｂと電気的に接続されている半導体領域ＮＲ２Ｂにも０Ｖが印加される。そして、端子Ａと接続されている電極ＥＬ２にも０Ｖが印加され、端子Ｂと接続されている電極ＥＬ１にも０Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂにも０Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は大きくなる。同様に、ＭＯＳダイオード容量素子ＭＤＣ２においても、上部電極である電極ＥＬ２に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂにも０Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は大きくなり、ＭＯＳダイオード容量素子ＭＤＣ１の容量値と同じになる。このとき、歪補償用容量回路ＣＡＰＣ４の容量値は、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との並列和になる。
次に、図２６（ａ）において、端子Ａと端子Ｂの間に正電圧（例えば、＋２Ｖ）の電圧が印加される場合を考える。例えば、端子Ａに０Ｖが印加され、端子Ｂに＋２Ｖが印加されるとする。この場合、端子Ａと電気的に接続されている半導体領域ＮＲ１Ｂ、および、端子Ａと電気的に接続されている電極ＥＬ２にも０Ｖが印加される。そして、端子Ｂと接続されている半導体領域ＮＲ２Ｂには＋２Ｖが印加され、端子Ｂと接続されている電極ＥＬ１にも＋２Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に＋２Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂに０Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層は広がらず、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値から変化しない。一方、ＭＯＳダイオード容量素子ＭＤＣ２においては、上部電極である電極ＥＬ２に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂに＋２Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層が広がり、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は小さくなる。このとき、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との並列和である歪補償用容量回路ＣＡＰＣ４の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合よりも小さくなる。
さらに、図２６（ａ）において、端子Ａと端子Ｂの間に負電圧（例えば、−２Ｖ）の電圧が印加される場合を考える。例えば、端子Ａに＋２Ｖが印加され、端子Ｂに０Ｖが印加されるとする。この場合、端子Ａと電気的に接続されている半導体領域ＮＲ１Ｂ、および、端子Ａと電気的に接続されている電極ＥＬ２にも＋２Ｖが印加される。そして、端子Ｂと接続されている半導体領域ＮＲ２Ｂには０Ｖが印加され、端子Ｂと接続されている電極ＥＬ１にも０Ｖが印加される。したがって、ＭＯＳダイオード容量素子ＭＤＣ１においては、上部電極である電極ＥＬ１に０Ｖが印加されるとともに、下部電極である半導体領域ＮＲ１Ｂに＋２Ｖが印加されることから、半導体領域ＮＲ１Ｂ内に空乏層が広がり、ＭＯＳダイオード容量素子ＭＤＣ１の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値よりも小さくなり、端子Ａと端子Ｂの間に正電圧（＋２Ｖ）が印加される場合のＭＯＳダイオード容量素子ＭＤＣ２の容量値と同じになる。一方、ＭＯＳダイオード容量素子ＭＤＣ２においては、上部電極である電極ＥＬ２に＋２Ｖが印加されるとともに、下部電極である半導体領域ＮＲ２Ｂに０Ｖが印加されることから、半導体領域ＮＲ２Ｂ内に空乏層が広がらず、ＭＯＳダイオード容量素子ＭＤＣ２の容量値は端子Ａと端子Ｂの間に０Ｖが印加される場合の容量値と同じになる。したがって、ＭＯＳダイオード容量素子ＭＤＣ１の容量値とＭＯＳダイオード容量素子ＭＤＣ２の容量値との並列和である歪補償用容量回路ＣＡＰＣ４の容量値は、端子Ａと端子Ｂの間に０Ｖが印加される場合よりも小さくなり、かつ、端子Ａと端子Ｂの間に正電圧（＋２Ｖ）を印加した場合と同じになる。
以上のことから、本実施の形態４における歪補償用容量回路ＣＡＰＣ４において、歪補償用容量回路ＣＡＰＣ４の容量値の電圧依存性は、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有することがわかる。
このように、本実施の形態４における歪補償用容量回路ＣＡＰＣ４の電圧依存性は、高周波電圧（ＡＣ電圧）を印加した場合に、ソース領域とドレイン領域の間に存在する寄生容量の電圧依存性（図９参照）と逆の依存性となっていることがわかる。このため、歪補償用容量回路ＣＡＰＣ４を構成するＭＯＳダイオード容量素子ＭＤＣ１、ＭＤＣ２の下部電極となる半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度と、電極ＥＬ１および電極ＥＬ２の幅を調整して歪補償用容量回路ＣＡＰＣ４の容量値の電圧依存性を最適化することにより、歪補償用容量回路ＣＡＰＣ４に対して、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性に起因した３次高調波歪みを打ち消す効果を持たせることができることがわかる。
＜本実施の形態４における歪補償用容量回路のアンテナスイッチへの適用＞
次に、本実施の形態４における歪補償用容量回路ＣＡＰＣ４をアンテナスイッチＡＳＷへ適用する例について説明する。本実施の形態４でも、３次高調波歪みを効果的に低減する観点から、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に本実施の形態４における歪補償用容量回路ＣＡＰＣ４を適用する。
図２７は、ＲＸスルートランジスタＴＨ（ＲＸ）に、本実施の形態４における歪補償用容量回路ＣＡＰＣ４を付加した構成を示す回路図である。図２７に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれには、歪補償用容量回路ＣＡＰＣ４が接続されている。具体的に、ＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１とソース領域Ｓ１の間に歪補償用容量回路ＣＡＰＣ４が接続され、ＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２とソース領域Ｓ２の間に歪補償用容量回路ＣＡＰＣ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３とソース領域Ｓ３の間にも歪補償用容量回路ＣＡＰＣ４が接続され、ＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４とソース領域Ｓ４の間にも歪補償用容量回路ＣＡＰＣ４が接続されている。また、ＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５とソース領域Ｓ５の間にも歪補償用容量回路ＣＡＰＣ４が接続されている。
ここで、本実施の形態４における歪補償用容量回路ＣＡＰＣ４は、上に凸の曲線で表される電圧依存性を有する。つまり、本実施の形態４では、直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱＮ１〜ＱＮ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。
ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれと並列に接続されている歪補償用容量回路ＣＡＰＣ４のそれぞれは、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆並列に接続した構成をしている。このことから、本実施の形態４によれば、歪補償用容量回路ＣＡＰＣ４の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができる。
＜実施の形態４における歪補償用容量回路のレイアウト構成＞
続いて、本実施の形態４における歪補償用容量回路ＣＡＰＣ４のレイアウト構成について説明する。図２８は、本実施の形態４における歪補償用容量回路ＣＡＰＣ４のレイアウト構成を示す図である。図２８において、紙面のＸ方向（横方向）に電極ＥＬ１と電極ＥＬ２が並んで延在している。具体的には、１本の電極ＥＬ１と１本の電極ＥＬ２が対になっており、この対がＹ方向（縦方向）に複数個並ぶようにして、それぞれの対がＸ方向（横方向）に延在している。そして、複数の電極ＥＬ１は、配線ＷＢによって束ねられて端子Ｂと接続されている。同様に、複数の電極ＥＬ２は、配線ＷＡによって束ねられて端子Ａと接続されている。配線ＷＡからは分岐配線がＸ方向に延びており、同様に、配線ＷＢからも分岐配線がＸ方向に延びている。そして、配線ＷＡから分岐した分岐配線と、配線ＷＢから分岐した分岐配線は櫛歯状に配置され、配線ＷＡから分岐した分岐配線と配線ＷＢから分岐した分岐配線との間に、電極ＥＬ１および電極ＥＬ２が配置されている。なお、図２８のＸ１−Ｘ１線での断面図が図２６（ａ）に相当する。
また、本実施の形態４におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成は、図２０に示す前記実施の形態１におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成とほぼ同様である。異なる点は、歪補償用容量回路ＣＡＰＣ２に代えて歪補償用容量回路ＣＡＰＣ４を使用している点である。
＜本実施の形態４による効果＞
本実施の形態４におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態４における歪補償用容量回路ＣＡＰＣ４をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態４における歪補償用容量回路ＣＡＰＣ４の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態４における歪補償用容量回路ＣＡＰＣ４から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態４では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ４の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ４から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的には、図２６（ａ）に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／２０になっている。
本実施の形態４に特有の効果としては、例えば、以下に示すような効果が考えられる。すなわち、本実施の形態４における歪補償用容量回路ＣＡＰＣ４では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆並列に接続されている。このため、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆直列に接続されている前記実施の形態１における歪補償用容量回路ＣＡＰＣ２と比較して、ＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のそれぞれに印加される高周波電圧が大きくなる。この結果、本実施の形態４における歪補償用容量回路ＣＡＰＣ４によれば、前記実施の形態１における歪補償用容量回路ＣＡＰＣ２に比べて、電圧依存性を大きくすることができるので、容量値自体を小さくしても所望の電圧変化を得ることができる。このことから、本実施の形態４では、ＭＯＳダイオード容量素子ＭＤＣ１およびＭＯＳダイオード容量素子ＭＤＣ２のサイズを縮小することができ、これによって、歪補償用容量回路ＣＡＰＣ４のサイズを縮小化することができる。
（実施の形態５）
前記実施の形態４では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆並列に接続する歪補償用容量回路ＣＡＰＣ４について説明したが、本実施の形態５では、ＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２とを逆並列に接続するとともに、さらに、高抵抗素子も並列に接続する歪補償用容量回路について説明する。
＜本実施の形態５における歪補償用容量回路＞
図２９（ａ）は、本実施の形態５における歪補償用容量回路ＣＡＰＣ５の構成を示す図である。図２９（ａ）に示す本実施の形態５における歪補償用容量回路ＣＡＰＣ５は、図２６（ａ）に示す前記実施の形態４における歪補償用容量回路ＣＡＰＣ４とほぼ同様の構成をしている。異なる点は、本実施の形態５における歪補償用容量回路ＣＡＰＣ５において、端子Ａと端子Ｂの間に、さらに、１つの高抵抗素子ＤＲが接続されている点である。
本実施の形態５における歪補償用容量回路ＣＡＰＣ５は上記のように構成されており、その回路図は、図２９（ｂ）のようになる。図２９（ｂ）は、図２９（ａ）の構造で示される歪補償用容量回路ＣＡＰＣ５の回路図を示す図である。図２９（ｂ）に示すように、本実施の形態５における歪補償用回路ＣＡＰＣ５は、端子Ａと端子Ｂの間にＭＯＳダイオード容量素子ＭＤＣ１とＭＯＳダイオード容量素子ＭＤＣ２が逆並列に接続されているとともに、端子Ａと端子Ｂの間に高抵抗素子ＤＲが接続されている。
本実施の形態５における歪補償用容量回路ＣＡＰＣ５は、前記実施の形態４における歪補償用容量回路ＣＡＰＣ４とほぼ同様の構成をしていることから、本実施の形態５における歪補償用容量回路ＣＡＰＣ５の容量値の電圧依存性も、対称性を有し、かつ、上に凸の曲線で表される電圧依存性を有していることがわかる。
このように、本実施の形態５における歪補償用容量回路ＣＡＰＣ５の電圧依存性も、高周波電圧（ＡＣ電圧）を印加した場合に、ソース領域とドレイン領域の間に存在する寄生容量の電圧依存性（図９参照）と逆の依存性となっていることがわかる。このため、歪補償用容量回路ＣＡＰＣ５を構成するＭＯＳダイオード容量素子ＭＤＣ１、ＭＤＣ２の下部電極となる半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度と、電極ＥＬ１および電極ＥＬ２の幅を調整して歪補償用容量回路ＣＡＰＣ５の容量値の電圧依存性を最適化することにより、歪補償用容量回路ＣＡＰＣ５に対して、ＭＩＳＦＥＴＱＮの寄生容量の電圧依存性に起因した３次高調波歪みを打ち消す効果を持たせることができることがわかる。
＜本実施の形態５における歪補償用容量回路のアンテナスイッチへの適用＞
次に、本実施の形態５における歪補償用容量回路ＣＡＰＣ５をアンテナスイッチＡＳＷへ適用する例について説明する。本実施の形態５でも、３次高調波歪みを効果的に低減する観点から、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に本実施の形態５における歪補償用容量回路ＣＡＰＣ５を適用する。
図３０は、ＲＸスルートランジスタＴＨ（ＲＸ）に、本実施の形態５における歪補償用容量回路ＣＡＰＣ５を付加した構成を示す回路図である。図３０に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、本実施の形態５では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に複数の歪補償用容量回路ＣＡＰＣ５が直列接続されている。具体的に、本実施の形態５では、図３０に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に７つの歪補償用容量回路ＣＡＰＣ５が直列に接続されている。つまり、本実施の形態５では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５が直列に接続されているとともに、この５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５と並列に７つの直列接続された歪補償用容量回路ＣＡＰＣ５が設けられている。
ここで、本実施の形態５における歪補償用容量回路ＣＡＰＣ５は、上に凸の曲線で表される電圧依存性を有する。本実施の形態５では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に、アンテナ端子ＡＮＴ（ＯＵＴ）の電位を基準として受信端子ＲＸに正電圧を印加する場合と、アンテナ端子ＡＮＴ（ＯＵＴ）の電位を基準として受信端子ＲＸに負電圧を印加する場合のいずれの状態においても、アンテナ端子ＡＮＴ（ＯＵＴ）の電位と受信端子ＲＸの電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている。このことから、本実施の形態５によれば、歪補償用容量回路ＣＡＰＣ５の電圧依存性の対称性を確保して、歪補償用容量回路の歪補償機能を有効に作用させることができる。
さらに、図３０に示す本実施の形態５の歪補償用容量回路ＣＡＰＣ５においては、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間に複数の歪補償用容量回路ＣＡＰＣ５が直列接続されている。このとき、本実施の形態５では、それぞれの歪補償用容量回路ＣＡＰＣ５に高抵抗素子ＤＲが接続されている。このため、各歪補償用容量回路ＣＡＰＣ５間にある中間ノードがフローティング状態になることを回避することができる。つまり、本実施の形態５では、各歪補償用容量回路ＣＡＰＣ５間になる中間ノードへの電荷の蓄積を防止することができ、電荷の蓄積に起因して、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に挿入されている複数の歪補償用容量回路ＣＡＰＣ５全体における電圧依存性の対称性が損なわれることを防止できる。
＜実施の形態５における歪補償用容量回路のレイアウト構成＞
続いて、本実施の形態５における歪補償用容量回路ＣＡＰＣ５のレイアウト構成について説明する。図３１は、本実施の形態５における歪補償用容量回路ＣＡＰＣ５のレイアウト構成を示す図である。図３１において、紙面のＸ方向（横方向）に電極ＥＬ１と電極ＥＬ２が並んで延在している。具体的には、１本の電極ＥＬ１と１本の電極ＥＬ２が対になっており、この対がＹ方向（縦方向）に複数個並ぶようにして、それぞれの対がＸ方向（横方向）に延在している。そして、複数の電極ＥＬ１は、配線ＷＢによって束ねられて端子Ｂと接続されている。同様に、複数の電極ＥＬ２は、配線ＷＡによって束ねられて端子Ａと接続されている。配線ＷＡからは分岐配線がＸ方向に延びており、同様に、配線ＷＢからも分岐配線がＸ方向に延びている。そして、配線ＷＡから分岐した分岐配線と、配線ＷＢから分岐した分岐配線は櫛歯状に配置され、配線ＷＡから分岐した分岐配線と配線ＷＢから分岐した分岐配線との間に、電極ＥＬ１および電極ＥＬ２が配置されている。なお、図３１のＸ１−Ｘ１線での断面図が図２９（ａ）に相当する。
また、図３２は、本実施の形態５におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成を示す図である。図３２に示すように、本実施の形態５におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成は、図２０に示す前記実施の形態１におけるＲＸスルートランジスタＴＨ（ＲＸ）のレイアウト構成とほぼ同様である。異なる点は、本実施の形態５において、ドレイン配線ＤＬ１とソース配線ＳＬ５の間に７つの歪補償用容量回路ＣＡＰＣ５が直列に設けられている点である。
＜本実施の形態５による効果＞
本実施の形態５におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態５における歪補償用容量回路ＣＡＰＣ５をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態５における歪補償用容量回路ＣＡＰＣ５の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態５における歪補償用容量回路ＣＡＰＣ５から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態５では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ５の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ５から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的には、図２９（ａ）に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／２０になっている。
本実施の形態５に特有の効果としては、例えば、以下に示すような効果が考えられる。すなわち、本実施の形態５では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に複数の歪補償用容量回路ＣＡＰＣ５を接続するように構成している。このため、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に設けられるＭＩＳＦＥＴＱＮ１〜ＱＮ５の直列接続段数とは独立に、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に挿入する歪補償用容量回路ＣＡＰＣ５の直列接続段数を設定することができる。この結果、歪補償用容量回路ＣＡＰＣ５を付加したアンテナスイッチＡＳＷの設計自由度が増加し、歪補償用容量回路ＣＡＰＣ５による歪補償の精度を向上させることができる。
（実施の形態６）
前記実施の形態４では、ＲＸスルートランジスタＴＨ（ＲＸ）を構成する複数のＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのソース領域とドレイン領域の間に歪補償用容量回路ＣＡＰＣ４を設ける例について説明したが、本実施の形態６では、複数のＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのソース領域とドレイン領域の間に、２つの歪補償用容量回路ＣＡＰＣ５を直列に接続する例について説明する。
＜本実施の形態６における歪補償用容量回路のアンテナスイッチへの適用＞
本実施の形態６における歪補償用容量回路ＣＡＰＣ５をアンテナスイッチＡＳＷへ適用する例について説明する。本実施の形態６でも、３次高調波歪みを効果的に低減する観点から、図１５に示すアンテナスイッチＡＳＷにおいて、ＲＸスルートランジスタＴＨ（ＲＸ）（図１５の斜線領域で示されている）に本実施の形態６における歪補償用容量回路ＣＡＰＣ５を適用する。
図３３は、ＲＸスルートランジスタＴＨ（ＲＸ）に、本実施の形態６における歪補償用容量回路ＣＡＰＣ５を付加した構成を示す回路図である。図３３に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５のそれぞれには、２つの歪補償用容量回路ＣＡＰＣ５が直列に接続されている。具体的に、ＭＩＳＦＥ５ＴＱＮ１のドレイン領域Ｄ１とソース領域Ｓ１の間に２つの歪補償用容量回路ＣＡＰＣ５が直列に接続され、ＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２とソース領域Ｓ２の間に２つの歪補償用容量回路ＣＡＰＣ５が直列に接続されている。さらに、ＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３とソース領域Ｓ３の間にも２つの歪補償用容量回路ＣＡＰＣ５が直列に接続され、ＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４とソース領域Ｓ４の間にも２つの歪補償用容量回路ＣＡＰＣ５が直列に接続されている。また、ＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５とソース領域Ｓ５の間にも２つの歪補償用容量回路ＣＡＰＣ５が直列に接続されている。
＜本実施の形態６による効果＞
本実施の形態６におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態６における歪補償用容量回路ＣＡＰＣ５をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態６における歪補償用容量回路ＣＡＰＣ５の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態６における歪補償用容量回路ＣＡＰＣ５から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態６では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ５の容量値とその電圧依存性は、歪補償用容量回路ＣＡＰＣ５から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的に、図２９（ａ）に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／１０になっている。
（実施の形態７）
前記実施の形態２では、ＲＸスルートランジスタＴＨ（ＲＸ）が設けられているアンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に複数の歪補償用容量回路ＣＡＰＣ２を直列接続する構成について説明した。本実施の形態７では、ＲＸスルートランジスタＴＨ（ＲＸ）を構成する一部のＭＩＳＦＥＴの間に複数の歪補償用容量回路ＣＡＰＣ２を直列接続する構成について説明する。
＜本実施の形態７における歪補償用容量回路のアンテナスイッチへの適用＞
図３４は、本実施の形態７における歪補償用容量回路ＣＡＰＣ２を設けたＲＸスルートランジスタＴＨ（ＲＸ）の回路構成を示す回路図である。図３４に示すように、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸとの間にＲＸスルートランジスタＴＨ（ＲＸ）を構成する５つのＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ５が直列に接続されている。具体的には、アンテナ端子ＡＮＴ（ＯＵＴ）とＭＩＳＦＥＴＱＮ１のドレイン領域Ｄ１が接続され、ＭＩＳＦＥＴＱＮ１のソース領域Ｓ１とＭＩＳＦＥＴＱＮ２のドレイン領域Ｄ２が接続されている。そして、ＭＩＳＦＥＴＱＮ２のソース領域Ｓ２とＭＩＳＦＥＴＱＮ３のドレイン領域Ｄ３が接続され、ＭＩＳＦＥＴＱＮ３のソース領域Ｓ３とＭＩＳＦＥＴＱＮ４のドレイン領域Ｄ４が接続されている。さらに、ＭＩＳＦＥＴＱＮ４のソース領域Ｓ４がＭＩＳＦＥＴＱＮ５のドレイン領域Ｄ５と接続され、ＭＩＳＦＥＴＱＮ５のソース領域Ｓ５が受信端子ＲＸと接続されている。
続いて、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のそれぞれのゲート電極Ｇ１〜Ｇ５は、ゲート抵抗ＧＲを介して互いに接続されている。そして、本実施の形態７では、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３の間に複数の歪補償用容量回路ＣＡＰＣ２が直列接続されている。具体的に、本実施の形態７では、図３４に示すように、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３の間に３つの歪補償用容量回路ＣＡＰＣ２が直列に接続されている。つまり、本実施の形態７では、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸの間に５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５が直列に接続されているとともに、この５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５のうち、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３に、３つの直列接続された歪補償用容量回路ＣＡＰＣ２が並列に設けられている。
なお、本実施の形態７では、５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５のうち、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ３に、直列接続された複数の歪補償用容量回路ＣＡＰＣ２を並列に設ける例について説明しているが、これに限らない。例えば、５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５のうち、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ２に、直列接続された複数の歪補償用容量回路ＣＡＰＣ２を並列に設けるように構成してもよい。また、５つのＭＩＳＦＥＴＱＮ１〜ＱＮ５のうち、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４に、直列接続された複数の歪補償用容量回路ＣＡＰＣ２を並列に設けるように構成してもよい。また、本実施の形態７では、歪補償用容量回路ＣＡＰＣ２を使用しているが、歪補償用容量回路ＣＡＰＣ２に代えて、歪補償用容量回路ＣＡＰＣ３〜歪補償用容量回路ＣＡＰＣ５を使用してもよい。
＜本実施の形態７による効果＞
本実施の形態７におけるアンテナスイッチＡＳＷは上記のように構成されており、本実施の形態７における歪補償用容量回路ＣＡＰＣ２をアンテナスイッチＡＳＷに適用することにより、以下に示すような効果が得られる。すなわち、本実施の形態７における歪補償用容量回路ＣＡＰＣ２の容量値は、前記実施の形態１と同様に、上に凸の曲線で表される電圧依存性を有することになる。このことから、本実施の形態７における歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みによって、アンテナスイッチＡＳＷを構成するＭＩＳＦＥＴＱＮ１〜ＱＮ５におけるオフ容量の電圧依存性（上に凸の曲線で表される電圧依存性）に起因して発生する逆位相の３次高調波歪みを打ち消すことができる。この結果、アンテナスイッチＡＳＷから発生する３次高調波歪みの絶対値を低減することができる。
本実施の形態７では、上述した効果を実現するために、歪補償用容量回路ＣＡＰＣ２の容量値とその電圧依存性は、直列接続された３つの歪補償用容量回路ＣＡＰＣ２から発生する３次高調波歪みが、ＭＩＳＦＥＴＱＮ１〜ＱＮ５から発生する３次高調波歪みを補償するように設定されている。具体的に、図１７（ａ）に示す半導体領域ＮＲ１Ｂの不純物濃度は、約５×１０１７／ｃｍ３になっており、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／８になっている。
本実施の形態７に特有の効果としては、例えば、以下に示すような効果が考えられる。すなわち、本実施の形態７では、歪補償用容量回路ＣＡＰＣ２と並列となるＭＩＳＦＥＴの直列段数を変えることにより、歪補償用容量回路ＣＡＰＣ２の両端に印加される高周波電圧の大きさを変えることができる。この結果、歪補償用容量回路ＣＡＰＣ２を付加したアンテナスイッチＡＳＷの設計自由度が増加し、歪補償用容量回路ＣＡＰＣ２による歪補償の精度を向上させることができる。
（実施の形態８）
前記実施の形態１では、１つの送信経路と１つの受信経路を有するＳＰＤＴ（Single Pole Double Throw）型のアンテナスイッチＡＳＷに本願発明の技術的思想を適用する例について説明したが、本実施の形態８では、２つの送信経路と３つの受信経路を有するＳＰ５Ｔ（Single Pole 5 Throw）型のアンテナスイッチに本願発明を適用する例について説明する。なお、本実施の形態８では、ＳＤ５Ｔ型のアンテナスイッチを例に挙げて説明するが、本願発明の技術的思想は、これに限らず、ＳＰｎＴ型のアンテナスイッチに幅広く適用することができる。
近年、携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯や変調方式が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応するものが存在する。
図３５は、例えば、デュアルバンドの信号を送受信する携帯電話機１の構成を示すブロック図である。図３５に示す携帯電話機１の構成は、図１に示す携帯電話機１の基本構成とほぼ同様である。異なる点は、複数の異なる周波数帯の信号を送受信するために、それぞれの周波数帯の信号に対応し電力増幅器と低雑音増幅器が設けられている点である。例えば、複数の異なる周波数帯の信号として第１周波数帯の信号と第２周波数帯の信号がある。第１周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ低周波帯域の８２４ＭＨｚ〜９１５ＭＨｚを使用している信号である。一方、第２周波数帯の信号としては、ＧＳＭ（Global System for Mobile Communication）方式を利用した信号が挙げられ、周波数帯としては、ＧＳＭ高周波帯域の１７１０ＭＨｚ〜１９１０ＭＨｚを使用している信号である。
図３５に示す携帯電話機１において、インターフェース部ＩＦＵ、ベースバンド部ＢＢＵ、ＲＦ集積回路部ＲＦＩＣおよび制御部ＣＵは、第１周波数帯の信号と第２周波数帯の信号とを信号処理できるように構成されている。そして、第１周波数帯の送信信号に対応して電力増幅器ＨＰＡ１が設けられており、第２周波数帯の送信信号に対応して電力増幅器ＨＰＡ２が設けられている。さらに、複数の異なる周波数帯の受信信号に対応して、それぞれ低雑音増幅器ＬＮＡ１〜ＬＮＡ３が設けられている。すなわち、図３５に示すデュアルバンド方式の携帯電話機１では、異なる複数の周波数帯の信号に対応して２つの送信経路と３つの受信経路が存在する。
したがって、アンテナスイッチＡＳＷ２では切り替え端子が５つ存在することになる。つまり、第１周波数帯の送信信号に対応して送信端子ＴＸ１が設けられており、第２周波数帯の送信信号に対応して送信端子ＴＸ２が設けられている。そして、複数の異なる周波数帯の受信信号に対応して受信端子ＲＸ１〜ＲＸ３が設けられている。このようにアンテナスイッチＡＳＷ２には５つの切り替え端子が存在するが、これらの端子の切り替えは制御部ＣＵによって制御される。
例えば、図１に示すＳＰＤＴ型のアンテナスイッチＡＳＷは、１つの送信経路と１つの受信経路と有しているが、このＳＰＤＴ型のアンテナスイッチＡＳＷにおいて送信信号を送信する場合、送信経路に設けられているＴＸスルートランジスタＴＨ（ＴＸ）をオンするとともに、受信経路に設けられているＲＸスルートランジスタＴＨ（ＲＸ）をオフする。すなわち、送信信号を送信する場合、送信経路を導通させるとともに、受信経路を非導通とする。このとき、３次高調波歪みはオフしているトランジスタが主要な発生源となるので、非導通となっている受信経路のＲＸスルートランジスタＴＨ（ＲＸ）から主に３次高調波歪みが発生する。
一方、図３５に示すＳＰ５Ｔ型のアンテナスイッチＡＳＷ２は、２つの送信経路と３つの受信経路を有している。このため、１つの送信経路から送信信号を送信する場合、もう１つの送信経路と３つの受信経路が非導通となる。つまり、ＳＰ５Ｔ型のアンテナスイッチＡＳＷ２では、１つの送信経路から送信信号を送信する際、他の４つの経路（もう１つの送信経路と３つの受信経路）に設けられているトランジスタはオフしていることになる。このことは、ＳＰＤＴ型のアンテナスイッチＡＳＷでは非導通の経路が１つであるのに対し、ＳＰ５Ｔ型のアンテナスイッチＡＳＷ２では、非導通の経路が４つ存在することを意味する。したがって、ＳＰＤＴ型のアンテナスイッチＡＳＷでは、３次高調波歪みの主要な発生源が１つの非導通経路に設けられているオフ状態のトランジスタであるのに対し、ＳＰ５Ｔ型のアンテナスイッチＡＳＷ２では、３次高調波歪みの主要な発生源が４つの非導通経路に設けられているオフ状態のトランジスタとなる。このため、ＳＰ５Ｔ型のアンテナスイッチＡＳＷ２では、ＳＰＤＴ型のアンテナスイッチＡＳＷよりもより多くの３次高調波歪みが発生すると考えられる。以上のことから、ＳＰ５Ｔ型のアンテナスイッチＡＳＷ２では、３次高調波歪みを低減する必要性が高く、本願発明の技術的思想をＳＰ５Ｔ型のアンテナスイッチＡＳＷ２に適用することが有用であると考えられる。
以下に、本願発明における歪補償用容量回路をＳＰ５Ｔ型のアンテナスイッチＡＳＷ２に適用する例について説明する。図３６は、本実施の形態８におけるアンテナスイッチＡＳＷ２の回路構成を示す図である。図３６に示すように、本実施の形態８におけるアンテナスイッチＡＳＷ２は、アンテナ端子ＡＮＴ（ＯＵＴ）と、２つの送信端子ＴＸ１、ＴＸ２と、３つの受信端子ＲＸ１〜ＲＸ３を有している。
まず、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸ１の間にＴＸスルートランジスタＴＨ（ＴＸ１）が設けられ、送信端子ＴＸ１とＧＮＤ端子ＧＮＤ１との間にＴＸシャントトランジスタＳＨ（ＴＸ１）が設けられている。また、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸ２の間にＴＸスルートランジスタＴＨ（ＴＸ２）が設けられ、送信端子ＴＸ２とＧＮＤ端子ＧＮＤ２との間にＴＸシャントトランジスタＳＨ（ＴＸ２）が設けられている。
一方、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ１の間にＲＸスルートランジスタＴＨ（ＲＸ１）が設けられ、受信端子ＲＸ１とＧＮＤ端子ＧＮＤ３との間にＲＸシャントトランジスタＳＨ（ＲＸ１）が設けられている。同様に、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ２の間にＲＸスルートランジスタＴＨ（ＲＸ２）が設けられ、受信端子ＲＸ２とＧＮＤ端子ＧＮＤ４との間にＲＸシャントトランジスタＳＨ（ＲＸ２）が設けられている。また、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ３の間にＲＸスルートランジスタＴＨ（ＲＸ３）が設けられ、受信端子ＲＸ３とＧＮＤ端子ＧＮＤ５との間にＲＸシャントトランジスタＳＨ（ＲＸ３）が設けられている。
そして、図３６の斜線領域で示すＴＸスルートランジスタＴＨ（ＴＸ１）、ＴＨ（ＴＸ２）、および、ＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）に、例えば、前記実施の形態１〜７で説明した歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５が設けられている。したがって、送信端子ＴＸ１から第１送信信号を送信する場合と、送信端子ＴＸ２から第２送信信号を送信する場合のいずれにおいても、オフしているスルートランジスタから発生する３次高調波歪みを低減することができる。
本実施の形態８では、ＴＸスルートランジスタＴＨ（ＴＸ１）をオン状態として、送信端子ＴＸ１から第１送信信号を送信する際、オフ状態となっているＴＸスルートランジスタＴＨ（ＴＸ２）およびＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）のそれぞれの寄生容量の電圧依存性に起因した３次高調波歪みが、それら自身に付加されている歪補償用容量回路（前記実施の形態１〜７における歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５）によって補償（相殺）されるように設計されている。同様に、ＴＸスルートランジスタＴＨ（ＴＸ２）をオン状態として、送信端子ＴＸ２から第２送信信号を送信する際、オフ状態となっているＴＸスルートランジスタＴＨ（ＴＸ１）およびＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）のそれぞれの寄生容量の電圧依存性に起因した３次高調波歪みが、それら自身に付加されている歪補償用容量回路（前記実施の形態１〜７における歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５）によって補償（相殺）されるように設計されている。
これら歪補償用容量回路では、例えば、図１７に示す半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度が約５×１０１７／ｃｍ３になっており、かつ、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／１０になっている。このように本実施の形態８におけるＳＰ５Ｔ型のアンテナスイッチＡＳＷ２においても、前記実施の形態１〜７で説明したＳＰＤＴ型のアンテナスイッチＡＳＷと同様に、３次高調波歪みを低減できる効果が得られる。
（実施の形態９）
前記実施の形態８では、ＴＸスルートランジスタＴＨ（ＴＸ１）、ＴＨ（ＴＸ２）、および、ＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）に歪補償用容量回路を付加する例について説明したが、本実施の形態９では、ＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）にだけ歪補償用容量回路を付加する例について説明する。
図３７は、本実施の形態９におけるアンテナスイッチＡＳＷ２の回路構成を示す図である。図３７に示すように、本実施の形態９におけるアンテナスイッチＡＳＷ２は、アンテナ端子ＡＮＴ（ＯＵＴ）と、２つの送信端子ＴＸ１、ＴＸ２と、３つの受信端子ＲＸ１〜ＲＸ３を有している。
まず、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸ１の間にＴＸスルートランジスタＴＨ（ＴＸ１）が設けられ、送信端子ＴＸ１とＧＮＤ端子ＧＮＤ１との間にＴＸシャントトランジスタＳＨ（ＴＸ１）が設けられている。また、アンテナ端子ＡＮＴ（ＯＵＴ）と送信端子ＴＸ２の間にＴＸスルートランジスタＴＨ（ＴＸ２）が設けられ、送信端子ＴＸ２とＧＮＤ端子ＧＮＤ２との間にＴＸシャントトランジスタＳＨ（ＴＸ２）が設けられている。
一方、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ１の間にＲＸスルートランジスタＴＨ（ＲＸ１）が設けられ、受信端子ＲＸ１とＧＮＤ端子ＧＮＤ３との間にＲＸシャントトランジスタＳＨ（ＲＸ１）が設けられている。同様に、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ２の間にＲＸスルートランジスタＴＨ（ＲＸ２）が設けられ、受信端子ＲＸ２とＧＮＤ端子ＧＮＤ４との間にＲＸシャントトランジスタＳＨ（ＲＸ２）が設けられている。また、アンテナ端子ＡＮＴ（ＯＵＴ）と受信端子ＲＸ３の間にＲＸスルートランジスタＴＨ（ＲＸ３）が設けられ、受信端子ＲＸ３とＧＮＤ端子ＧＮＤ５との間にＲＸシャントトランジスタＳＨ（ＲＸ３）が設けられている。
そして、図３７の斜線領域で示すＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）にだけ、例えば、前記実施の形態１〜７で説明した歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５が設けられている。
本実施の形態９では、ＴＸスルートランジスタＴＨ（ＴＸ１）をオン状態として、送信端子ＴＸ１から第１送信信号を送信する際、オフ状態となっているＴＸスルートランジスタＴＨ（ＴＸ２）およびＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）のそれぞれの寄生容量の電圧依存性に起因した３次高調波歪みの総計が、ＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）に付加されている歪補償用容量回路（前記実施の形態１〜７における歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５）によって補償（相殺）されるように設計されている。同様に、ＴＸスルートランジスタＴＨ（ＴＸ２）をオン状態として、送信端子ＴＸ２から第２送信信号を送信する際、オフ状態となっているＴＸスルートランジスタＴＨ（ＴＸ１）およびＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）のそれぞれの寄生容量の電圧依存性に起因した３次高調波歪みの総計が、ＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）に付加されている歪補償用容量回路（前記実施の形態１〜７における歪補償用容量回路ＣＡＰＣ２〜ＣＡＰＣ５）によって補償（相殺）されるように設計されている。
これら歪補償用容量回路では、例えば、図１７に示す半導体領域ＮＲ１Ｂ、ＮＲ２Ｂの不純物濃度が約５×１０１７／ｃｍ３になっており、かつ、電極ＥＬ１および電極ＥＬ２の幅は、ＭＩＳＦＥＴＱＮ１〜ＱＮ５のゲート幅の約１／５になっている。このように本実施の形態９におけるＳＰ５Ｔ型のアンテナスイッチＡＳＷ２においても、前記実施の形態１〜７で説明したＳＰＤＴ型のアンテナスイッチＡＳＷと同様に、３次高調波歪みを低減できる効果が得られる。
さらに、本実施の形態９では、歪補償用容量回路をＲＸスルートランジスタＴＨ（ＲＸ１）〜ＴＨ（ＲＸ３）にだけまとめることができるので、アンテナスイッチＡＳＷ２の占有面積を小さくすることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１ 携帯電話機
１Ｓ 半導体基板
Ａ 端子
ＡＮＴ アンテナ
ＡＮＴ（ＯＵＴ）アンテナ端子
ＡＳＷ アンテナスイッチ
ＡＳＷ２ アンテナスイッチ
Ｂ 端子
ＢＢＵ ベースバンド部
ＢＤ ボディ領域
ＢＯＸ 埋め込み絶縁層
Ｃ ノード
ＣＡＰＣ１ 歪補償用容量回路
ＣＡＰＣ２ 歪補償用容量回路
ＣＡＰＣ３ 歪補償用容量回路
ＣＡＰＣ４ 歪補償用容量回路
ＣＡＰＣ５ 歪補償用容量回路
ＣＩＬ コンタクト層間絶縁膜
ＣＩＬ１ 容量絶縁膜
ＣＩＬ２ 容量絶縁膜
ＣＮＴ コンタクトホール
ＣＳ コバルトシリサイド膜
ＣＴ 容量素子
ＣＵ 制御部
Ｄ ドレイン領域
ＤＬ１ ドレイン配線
ＤＬ２ ドレイン配線
ＤＬ３ ドレイン配線
ＤＬ４ ドレイン配線
ＤＬ５ ドレイン配線
ＤＲ 高抵抗素子
Ｄ１ ドレイン領域
Ｄ２ ドレイン領域
Ｄ３ ドレイン領域
Ｄ４ ドレイン領域
Ｄ５ ドレイン領域
ＥＬＷ 配線
ＥＬ１ 電極
ＥＬ２ 電極
ＥＸ１ｄ 低濃度不純物拡散領域
ＥＸ１ｓ 低濃度不純物拡散領域
Ｇ ゲート電極
ＧＮＤ１ ＧＮＤ端子
ＧＮＤ２ ＧＮＤ端子
ＧＮＤ３ ＧＮＤ端子
ＧＮＤ４ ＧＮＤ端子
ＧＮＤ５ ＧＮＤ端子
ＧＯＸ ゲート絶縁膜
ＧＲ ゲート抵抗
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｇ５ ゲート電極
ＨＰＡ 電力増幅器
ＨＰＡ１ 電力増幅器
ＨＰＡ２ 電力増幅器
ＩＦＵ インターフェース部
ＬＮＡ 低雑音増幅器
ＬＮＡ１ 低雑音増幅器
ＬＮＡ２ 低雑音増幅器
ＬＮＡ３ 低雑音増幅器
Ｌ１ 配線
ＭＤＣ１ ＭＯＳダイオード容量素子
ＭＤＣ２ ＭＯＳダイオード容量素子
ＮＲ１Ａ 半導体領域
ＮＲ１Ｂ 半導体領域
ＮＲ１ｄ 高濃度不純物拡散領域
ＮＲ１ｓ 高濃度不純物拡散領域
ＮＲ２Ａ 半導体領域
ＮＲ２Ｂ 半導体領域
ＮＲＷ 配線
ＰＦ ポリシリコン膜
ＰＬＧ プラグ
ＱＮ ＭＩＳＦＥＴ
ＱＮ１ ＭＩＳＦＥＴ
ＱＮ２ ＭＩＳＦＥＴ
ＱＮ３ ＭＩＳＦＥＴ
ＱＮ４ ＭＩＳＦＥＴ
ＱＮ５ ＭＩＳＦＥＴ
ＲＦＩＣ ＲＦ集積回路部
ＲＸ 受信端子
ＲＸ１ 受信端子
ＲＸ２ 受信端子
ＲＸ３ 受信端子
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｓ ソース領域
ＳＨ（ＴＸ） ＴＸシャントトランジスタ
ＳＨ（ＴＸ１） ＴＸシャントトランジスタ
ＳＨ（ＴＸ２） ＴＸシャントトランジスタ
ＳＨ（ＲＸ） ＲＸシャントトランジスタ
ＳＨ（ＲＸ１） ＲＸシャントトランジスタ
ＳＨ（ＲＸ２） ＲＸシャントトランジスタ
ＳＨ（ＲＸ３） ＲＸシャントトランジスタ
ＳＬ１ ソース配線
ＳＬ２ ソース配線
ＳＬ３ ソース配線
ＳＬ４ ソース配線
ＳＬ５ ソース配線
ＳＮ 窒化シリコン膜
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
Ｓ１ ソース領域
Ｓ２ ソース領域
Ｓ３ ソース領域
Ｓ４ ソース領域
Ｓ５ ソース領域
ＴＨ（ＲＸ） ＲＸスルートランジスタ
ＴＨ（ＲＸ１） ＲＸスルートランジスタ
ＴＨ（ＲＸ２） ＲＸスルートランジスタ
ＴＨ（ＲＸ３） ＲＸスルートランジスタ
ＴＨ（ＴＸ） ＴＸスルートランジスタ
ＴＨ（ＴＸ１） ＴＸスルートランジスタ
ＴＨ（ＴＸ２） ＴＸスルートランジスタ
ＴＸ 送信端子
ＴＸ１ 送信端子
ＴＸ２ 送信端子
ＶＲＸ 制御端子
ＶＴＸ 制御端子
ＷＡ 配線
ＷＢ 配線

Claims (20)

  1. 送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
    前記アンテナスイッチは、
    （ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
    （ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する半導体装置であって、
    直列に複数個接続されたそれぞれの前記第２電界効果トランジスタのソース領域とドレイン領域の間に、前記ソース領域の電位を基準として前記ドレイン領域に正電圧を印加する場合と、前記ソース領域の電位を基準として前記ドレイン領域に負電圧を印加する場合のいずれの状態においても、前記ソース領域の電位と前記ドレイン領域の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１電極と前記第２ＭＯＳダイオード容量素子の前記第２電極を電気的に接続した構成を有する半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第１電極の間に設けられた第１抵抗素子と、前記第２端子と前記第２電極の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１電極と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２電極と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
  5. 請求項４記載の半導体装置であって、
    前記第１半導体領域と前記第２半導体領域は、前記半導体層内で一体化して形成されている半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第１半導体領域の間に設けられた第１抵抗素子と、前記第２端子と前記第２半導体領域の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
  7. 請求項１記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２電極とを電気的に接続し、さらに、前記第１ＭＯＳダイオード容量素子の前記第１電極と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第２端子との間に設けられた抵抗素子を有する半導体装置。
  9. 送信端子とアンテナ端子と受信端子とを有するアンテナスイッチを備え、
    前記アンテナスイッチは、
    （ａ）前記送信端子と前記アンテナ端子との間に直列に複数個接続された第１電界効果トランジスタと、
    （ｂ）前記受信端子と前記アンテナ端子との間に直列に複数個接続された第２電界効果トランジスタとを有する半導体装置であって、
    複数の前記第２電界効果トランジスタの間である第１接続端子と第２接続端子の間に、前記第１接続端子の電位を基準として前記第２接続端子に正電圧を印加する場合と、前記第１接続端子の電位を基準として前記第２接続端子に負電圧を印加する場合のいずれの状態においても、前記第１接続端子の電位と前記第２接続端子の電位が同電位の状態よりも容量が減少する電圧依存性を持つ容量回路が接続されている半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１電極と前記第２ＭＯＳダイオード容量素子の前記第２電極を電気的に接続した構成を有する半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第１電極の間に設けられた第１抵抗素子と、前記第２端子と前記第２電極の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
  12. 請求項９記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１電極と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２電極と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
  13. 請求項１２記載の半導体装置であって、
    前記第１半導体領域と前記第２半導体領域は、前記半導体層内で一体化して形成されている半導体装置。
  14. 請求項１３記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第１半導体領域の間に設けられた第１抵抗素子と、前記第２端子と前記第２半導体領域の間に設けられた第２抵抗素子とを有し、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値が同じである半導体装置。
  15. 請求項９記載の半導体装置であって、
    前記容量回路は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成された第１ＭＯＳダイオード容量素子と第２ＭＯＳダイオード容量素子を備え、
    前記第１ＭＯＳダイオード容量素子は、
    （ｃ１）前記半導体層内に形成された第１導電型の第１半導体領域と、
    （ｃ２）前記第１半導体領域上に形成された第１容量絶縁膜と、
    （ｃ３）前記第１容量絶縁膜上に形成された第１電極とを有し、
    前記第２ＭＯＳダイオード容量素子は、
    （ｄ１）前記半導体層内に形成された前記第１導電型の第２半導体領域と、
    （ｄ２）前記第２半導体領域上に形成された第２容量絶縁膜と、
    （ｄ３）前記第２容量絶縁膜上に形成された第２電極とを有し、
    前記容量回路は、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と電気的に接続された第１端子と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域と電気的に接続された第２端子とを含み、かつ、前記第１ＭＯＳダイオード容量素子の前記第１半導体領域と、前記第２ＭＯＳダイオード容量素子の前記第２電極とを電気的に接続し、さらに、前記第１ＭＯＳダイオード容量素子の前記第１電極と、前記第２ＭＯＳダイオード容量素子の前記第２半導体領域とを電気的に接続した構成を有する半導体装置。
  16. 請求項１５記載の半導体装置であって、
    前記容量回路は、さらに、前記第１端子と前記第２端子との間に設けられた抵抗素子を有する半導体装置。
  17. 請求項１記載の半導体装置であって、
    前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成されている半導体装置。
  18. 請求項９記載の半導体装置であって、
    前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板に形成されている半導体装置。
  19. 請求項１記載の半導体装置であって、
    直列に複数個接続されたそれぞれの前記第１電界効果トランジスタのソース領域とドレイン領域の間にも、前記容量回路が接続されている半導体装置。
  20. 請求項９記載の半導体装置であって、
    複数の前記第１電界効果トランジスタの間である第３接続端子と第４接続端子の間にも、前記第３接続端子の電位を基準として前記第４接続端子に正電圧を印加する場合と、前記第３接続端子の電位を基準として前記第４接続端子に負電圧を印加する場合のいずれの状態においても、前記第３接続端子の電位と前記第４接続端子の電位が同電位の状態よりも容量が減少する電圧依存性を持つ前記容量回路が接続されている半導体装置。
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