JP5375307B2 - 半導体装置 - Google Patents
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Description
図1は、携帯電話機の送受信部の構成を示すブロック図である。図1に示すように、携帯電話機1は、アプリケーションプロセッサ2、メモリ3、ベースバンド部4、RFIC5、電力増幅器6、SAW(Surface Acoustic Wave)フィルタ7、アンテナスイッチ8およびアンテナ9を有している。
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器6によって信号は増幅された後、アンテナスイッチ8を介してアンテナ9から出力される。この電力増幅器6とアンテナスイッチ8とは例えば、1つのRFモジュールHPAとして製品化されている。以下では、このRFモジュールHPAの回路ブロック構成について説明する。図2は、本実施の形態におけるRFモジュールHPAの回路ブロック構成を示す図である。
本実施の形態におけるRFモジュールHPAは上記のように構成されており、以下に、その動作について説明する。図2に示すように、本実施の形態では、GSM低周波帯域(GSM)の信号およびGSM高周波帯域(DCS/PCS)の信号を増幅することができるように構成されているが、動作は同様なので、GSM低周波帯域(GSM)の信号を増幅する動作について説明する。なお、通信方式は、GSM方式について説明しているが、その他の通信方式であってもよい。
続いて、RFモジュールHPAの実装構成について説明する。図3は本実施の形態におけるRFモジュールHPAの実装構成の一例を示す図である。図3において、本実施の形態におけるRFモジュールHPAは、配線基板WB上に、半導体チップCHP1(増幅回路用半導体チップ、制御回路用半導体チップ)、半導体チップCHP2(アンテナスイッチ用半導体チップ)および受動部品SMDを有している。そして、半導体チップCHP1と半導体チップCHP2とは、ワイヤによって電気的に接続されている。さらに、半導体チップCHP1と受動部品SMDや、半導体チップCHP2と受動部品SMDも、配線基板WBに形成されている配線(図示せず)で電気的に接続されている。
以上のように、本実施の形態におけるRFモジュールHPAは、図3や図4に示す実装構成をしていることになる。特に、半導体チップCHP2には、例えば、HEMTからなるアンテナスイッチASWが形成されており、このアンテナスイッチASWを構成するHEMTのデバイス構造について説明する。
本実施の形態は、RFモジュールHPAに搭載されるアンテナスイッチASWに着目している。以下では、このアンテナスイッチASWの回路構成について説明する。図7は、アンテナスイッチASWを構成する回路の一例を示す図である。図7に示すように、アンテナスイッチASWは、送信端子TX1、送信端子TX2、アンテナ端子TE(ANT)および受信端子RXを有している。送信端子TX1はGSM低周波帯域(GSM)の増幅回路PA_Lの出力(詳細にはローパスフィルタLPF_Lの出力)と接続されており、送信端子TX2はGSM高周波帯域(DCS/PCS)の増幅回路PA_Hの出力(詳細にはローパスフィルタLPF_Hの出力)と接続されている。そして、アンテナ端子TE(ANT)はアンテナに接続されており、受信端子RXは受信回路の入力に接続されている。
本実施の形態におけるアンテナスイッチASWは上記のように構成されており、以下にその一般的な動作について説明する。アンテナスイッチASWの動作を説明する前に、本実施の形態に用いるトランジスタとしては、高電子移動度トランジスタ(HEMT)を想定した説明になっている。HEMTの基本動作を、図7に示したトランジスタQ1を例に、図5に示した断面構造を用いて説明する。ゲート電極G(G1)は、AlGaAs層13とショットキー接合を形成して接している。ゲート電極G(G1)がソース電極SE(もしくはドレイン電極DE)に対し、しきい値電圧Vth(一般的には−1.0V程度)より低い電位であればソース電極SEとドレイン電極DE間が高インピーダンスになりオフ状態となる。逆に、ゲート電極G(G1)に印加される電圧をソース電極SE(もしくは、ドレイン電極DE)に対して、しきい値電圧Vth(一般的には−1.0V程度)より高くする。すると、ゲート電極G(G1)とAlGaAs層13とのショットキー障壁がつぶれて、ゲート電極G(G1)に印加された電圧がソース電極SEおよびドレイン電極DEにかかり、同時に、ソース電極SEとドレイン電極DE間が低インピーダンスとなりオン状態になる。ゲート電極G(G1)とソース電極SE(ドレイン電極DE)間の電位差によるトランジスタQ1のオン/オフ制御は、MOSFETでも同じように切り替えることができる。そこで、具体的に、送信信号をアンテナから送信する場合について説明する。
以上のように、アンテナスイッチASWから発生する高次高調波歪が問題となるが、本発明者は、アンテナスイッチASWから発生する高次高調波歪について検討を行なった結果、以下に示すような新規な課題を見出した。この課題について説明する。
オフしているトランジスタから発生する高次高調波歪について説明する。図10は、トランジスタのソース電極を基準としたゲート電極の電位Vgsとドレイン電流Idsとの関係、および、ソース電極を基準としたゲート電極の電位Vgsとゲート・ソース間容量Cgsとの関係を示すグラフである。図10において、横軸は電位Vgsを示しており、縦軸がドレイン電流Ids、および、ゲート・ソース間容量Cgsを示している。このとき、図10では、横軸は原点(0V)から左側に延在している。そして、電位Vgsは負の値をとっており、左側に進むにつれて絶対値が大きくなっている。
次に、オンしているトランジスタから発生する高次高調波歪について説明する。オンしているトランジスタから発生する高次高調波歪は、非線形性を持ったオン抵抗と正の相関をもっており、オン抵抗が大きくなると、高次高調波歪も増加する。したがって、オンしているトランジスタから発生する高次高調波歪を抑制するためには、オン抵抗を低減する必要があることがわかる。
そこで、本実施の形態におけるアンテナスイッチASWでは以下のように対策している。具体的に、GSM低周波帯域(GSM)の送信信号を送信する際にオンし、GSM高周波帯域(DCS/PCS)の送信信号を送信する際および受信信号を受信する際にオフするトランジスタQ1において、オフしているトランジスタQ1のソース電極を基準としたゲート電極に印加される電位Vgs1を従来に比べて大きくするように構成するものである。つまり、本実施の形態における特徴は、図7に示すトランジスタQ1のオフ時の電位Vgs1を、トランジスタQ2のオフ時の電位Vgs2やトランジスタQ3のオフ時の電位Vgs3よりも大きくする点にある。言い換えれば、オフ時の電位Vgs1〜電位Vgs3は、負の値をしていることから、トランジスタQ1のオフ時の電位Vgs1を、トランジスタQ2のオフ時の電位Vgs2やトランジスタQ3のオフ時の電位Vgs3よりも大きくするということは、トランジスタQ1のオフ時の電位Vgs1の絶対値を、トランジスタQ2のオフ時の電位Vgs2の絶対値やトランジスタQ3のオフ時の電位Vgs3の絶対値よりも小さくするということができる。これにより、受信モードからGSM低周波帯域(GSM)の送信モードへ移行する際、トランジスタQ1は、オフ状態からオン状態に遷移するが、トランジスタQ1のオフ時の電位Vgs1の絶対値を小さくすることで、オフからオンに遷移したトランジスタQ1のオン抵抗Ronを低減することができる。この結果、オンしたトランジスタQ1から発生する高次高調波歪の増加を抑制することができる。
以下に、本実施の形態におけるアンテナスイッチの特徴的な動作について説明する。まず、受信信号をアンテナから受信する場合について説明する。トランジスタQ3のゲート電極G3に正電圧(〜4V)を印加すると、ゲート電極G3に印加される電圧がソース電極(もしくは、ドレイン電極)に対して、閾値電圧Vth(一般的には−1.0V程度)より高くなるのでトランジスタQ3はオンする。すなわち、トランジスタQ3において、ソース電極を基準としたゲート電極G3の電位Vgs3がしきい値電圧以上となるので、トランジスタQ3はオンする。それと同時に、ソース電極(あるいは、ドレイン電極)にはショットキー障壁分だけ下がった電圧(〜0.5V程度低下)が印加される。ここで、トランジスタQ3がオンした時、ソース電極(ドレイン電極)には上述したように、ゲート電極G3に印加した電圧からショットキー障壁分下がった電位が印加されるが、以下の記載では、ショットキー障壁分の電圧降下を無視して、トランジスタQ3のソース電極(ドレイン電極)には、ゲート電極G3と同電位が印加されるとする。したがって、トランジスタQ3のソース電極と電気的に接続されているアンテナ端子TE(ANT)の電位Vantは、正電位(〜4V)となる。
2 アプリケーションプロセッサ
3 メモリ
4 ベースバンド部
5 RFIC
6 電力増幅器
7 SAWフィルタ
8 アンテナスイッチ
9 アンテナ
10 半絶縁性基板
11 エピタキシャル層
12 バッファ層
13 AlGaAs層
14 n型GaAs層
20 半導体基板
21 埋め込み絶縁層
22 シリコン層
A 領域
ANT アンテナ
ASW アンテナスイッチ
B 領域
Cgs ゲート・ソース間容量
CHP1〜CHP4 半導体チップ
CNT 制御回路
D1 ドレイン領域
DE ドレイン電極
EX エクステンション領域
G ゲート電極
G1〜G3 ゲート電極
GOX ゲート絶縁膜
HPA RFモジュール
Ids ドレイン電流
IL 層間絶縁膜
L1 配線
LPF_H ローパスフィルタ
LPF_L ローパスフィルタ
MN_H 出力整合回路
MN_L 出力整合回路
PA_H 増幅回路
PA_L 増幅回路
PCS_2HD 2次高調波歪
PCS_3HD 3次高調波歪
PLG プラグ
Q1〜Q3 トランジスタ
Rd1〜Rd3 抵抗
Rgg1〜Rgg3 ゲート抵抗
R1 オン抵抗
R2 オン抵抗
Ron オン抵抗
RX 受信端子
RX1c ゲート端子
S1 ソース領域
SE ソース電極
SMD 受動部品
STI 素子分離領域
SW サイドウォール
TE(ANT)アンテナ端子
TE(OUT) 出力端子
TE(RX_H) 受信端子
TE(RX_L) 受信端子
TE(TX_H) 入力端子
TE(TX_L) 入力端子
TX1 送信端子
TX1c ゲート端子
TX2 送信端子
TX2c ゲート端子
Vant 電位
Vgs 電位
Vgs1〜Vgs3 電位
Vth しきい値電圧
Vtx1c ゲート電圧
WB 配線基板
Claims (16)
- (a)アンテナと電気的に接続されるアンテナ端子と、
(b)送信信号が伝達される送信端子と、
(c)受信信号が伝達される受信端子と、
(d)前記送信端子と前記アンテナ端子との間に接続され、スイッチとして機能する送信用FETと、
(e)前記受信端子と前記アンテナ端子との間に接続され、スイッチとして機能する受信用FETと、
(f)前記送信用FETおよび前記受信用FETのオン/オフを制御する制御信号を入力する制御端子とを備え、
前記送信用FETは、
(d1)半導体基板内に離間して形成された一対の第1ソース領域および第1ドレイン領域と、
(d2)前記第1ソース領域と前記第1ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第1ゲート電極とを有し、
前記受信用FETは、
(e1)前記半導体基板内に離間して形成された一対の第2ソース領域および第2ドレイン領域と、
(e2)前記第2ソース領域と前記第2ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第2ゲート電極とを有し、
前記送信信号を前記アンテナから送信する際には、前記制御端子から入力される前記制御信号により、前記送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも高い第1電位を印加して前記送信用FETをオンさせるとともに、前記受信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも低い第2電位を印加して前記受信用FETをオフさせる一方、
前記受信信号を前記アンテナから受信する際には、前記制御端子から入力される前記制御信号により、前記送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも低い第3電位を印加して前記送信用FETをオフさせるとともに、前記受信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも高い第4電位を印加して前記受信用FETをオンさせるように構成されている半導体装置であって、
前記第3電位の絶対値は、前記第2電位の絶対値よりも小さいことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1電位と前記第4電位とは、同電位であることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記送信用FETは、前記半導体基板と前記第1ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであり、
前記受信用FETは、前記半導体基板と前記第2ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記送信用FETは、前記半導体基板と前記第1ゲート電極との間に第1ゲート絶縁膜が形成されたMISFETであり、
前記受信用FETは、前記半導体基板と前記第2ゲート電極との間に第2ゲート絶縁膜が形成されたMISFETであることを特徴とする半導体装置。 - (a)配線基板と、
(b)アンテナスイッチが形成されたアンテナスイッチ用半導体チップと、
(c)送信信号の電力を増幅する増幅回路が形成された増幅回路用半導体チップと、
(d)前記増幅回路および前記アンテナスイッチを制御する制御回路が形成された制御回路用半導体チップとを備え、
前記アンテナスイッチ用半導体チップは、
(b1)アンテナと電気的に接続される接続されるアンテナ端子と、
(b2)前記送信信号が伝達される送信端子と、
(b3)受信信号が伝達される受信端子と、
(b4)前記送信端子と前記アンテナ端子との間に接続され、スイッチとして機能する送信用FETと、
(b5)前記受信端子と前記アンテナ端子との間に接続され、スイッチとして機能する受信用FETと、
(b6)前記送信用FETのオン/オフと、前記受信用FETのオン/オフとを制御する制御信号が伝達される制御端子とを含み、
前記送信用FETは、
(b41)半導体基板内に離間して形成された一対の第1ソース領域および第1ドレイン領域と、
(b42)前記第1ソース領域と前記第1ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第1ゲート電極とを有し、
前記受信用FETは、
(b51)前記半導体基板内に離間して形成された一対の第2ソース領域および第2ドレイン領域と、
(b52)前記第2ソース領域と前記第2ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第2ゲート電極とを有し、
前記送信信号を前記アンテナから送信する際、前記制御回路は、前記送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも高い第1電位を印加して前記送信用FETをオンさせるとともに、前記受信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも低い第2電位を印加して前記受信用FETをオフさせる一方、
前記受信信号を前記アンテナから受信する際、前記制御回路は、前記送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも低い第3電位を印加して前記送信用FETをオフさせるとともに、前記受信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも高い第4電位を印加して前記受信用FETをオンさせるように構成されている半導体装置であって、
前記第3電位の絶対値は、前記第2電位の絶対値よりも小さいことを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記増幅回路用半導体チップと、前記制御回路用半導体チップとは、別々の半導体チップから構成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記増幅回路用半導体チップと、前記制御回路用半導体チップとは、同一の半導体チップから構成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記送信用FETは、前記半導体基板と前記第1ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであり、
前記受信用FETは、前記半導体基板と前記第2ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであることを特徴とする半導体装置。 - (a)配線基板と、
(b)アンテナスイッチが形成されたアンテナスイッチ用半導体チップと、
(c)第1周波数帯の第1送信信号の電力を増幅する第1増幅回路と、前記第1周波数帯とは異なる第2周波数帯の第2送信信号の電力を増幅する第2増幅回路が形成された増幅回路用半導体チップと、
(d)前記増幅回路および前記アンテナスイッチを制御する制御回路が形成された制御回路用半導体チップとを備え、
前記アンテナスイッチ用半導体チップは、
(b1)アンテナと電気的に接続される接続されるアンテナ端子と、
(b2)前記第1送信信号が伝達される第1送信端子と、
(b3)前記第2送信信号が伝達される第2送信端子と、
(b4)受信信号が伝達される受信端子と、
(b5)前記第1送信端子と前記アンテナ端子との間に接続され、スイッチとして機能する第1送信用FETと、
(b6)前記第2送信端子と前記アンテナ端子との間に接続され、スイッチとして機能する第2送信用FETと、
(b7)前記受信端子と前記アンテナ端子との間に接続され、スイッチとして機能する受信用FETと、
(b8)前記第1送信用FETのオン/オフと、前記第2送信用FETのオン/オフと、前記受信用FETのオン/オフとを制御する制御信号が伝達される制御端子とを含み、
前記第1送信用FETは、
(b51)半導体基板内に離間して形成された一対の第1ソース領域および第1ドレイン領域と、
(b52)前記第1ソース領域と前記第1ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第1ゲート電極とを有し、
前記第2送信用FETは、
(b61)前記半導体基板内に離間して形成された一対の第2ソース領域および第2ドレイン領域と、
(b62)前記第2ソース領域と前記第2ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第2ゲート電極とを有し、
前記受信用FETは、
(b71)前記半導体基板内に離間して形成された一対の第3ソース領域および第3ドレイン領域と、
(b72)前記第3ソース領域と前記第3ドレイン領域の間の前記半導体基板上に形成され、前記制御端子と接続された第3ゲート電極とを有し、
前記第1送信信号を前記アンテナから送信する際、前記制御回路は、前記第1送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも高い第1電位を印加して前記第1送信用FETをオンさせ、かつ、前記第2送信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも低い第2電位を印加して前記第2送信用FETをオフさせるとともに、前記受信用FETの前記第3ソース領域を基準とした前記第3ゲート電極の電位として、しきい値電圧よりも低い前記第2電位を印加して前記受信用FETをオフさせ、
前記第2送信信号を前記アンテナから送信する際、前記制御回路は、前記第1送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも低い第3電位を印加して前記第1送信用FETをオフさせ、かつ、前記第2送信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも高い前記第1電位を印加して前記第2送信用FETをオンさせるとともに、前記受信用FETの前記第3ソース領域を基準とした前記第3ゲート電極の電位として、しきい値電圧よりも低い前記第2電位を印加して前記受信用FETをオフさせ、
前記受信信号を前記アンテナから受信する際、前記制御回路は、前記第1送信用FETの前記第1ソース領域を基準とした前記第1ゲート電極の電位として、しきい値電圧よりも低い前記第3電位を印加して前記第1送信用FETをオフさせ、かつ、前記第2送信用FETの前記第2ソース領域を基準とした前記第2ゲート電極の電位として、しきい値電圧よりも低い前記第2電位を印加して前記第2送信用FETをオフさせるとともに、前記受信用FETの前記第3ソース領域を基準とした前記第3ゲート電極の電位として、しきい値電圧よりも高い前記第1電位を印加して前記受信用FETをオンさせるように構成されている半導体装置であって、
前記第3電位の絶対値は、前記第2電位の絶対値よりも小さいことを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記第1周波数帯の前記第1送信信号の電力は、前記第2周波数帯の前記第2送信信号の電力よりも大きいことを特徴とする半導体装置。 - 請求項10記載の半導体装置であって、
前記第1周波数帯の周波数は、前記第2周波数帯の周波数よりも小さいことを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記制御回路は、前記第1送信信号を前記アンテナから送信する第1送信モードと、前記第2送信信号を前記アンテナから送信する第2送信モードと、前記受信信号を前記アンテナから受信する受信モードとを、時分割多元接続方式で動作させることを特徴とする半導体装置。 - 請求項12記載の半導体装置であって、
前記制御回路により実施される時分割多元接続方式は、前記受信モードを動作させた直後に前記第1送信モードを動作させる場合を含むことを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記増幅回路用半導体チップと、前記制御回路用半導体チップとは、別々の半導体チップから構成されていることを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記増幅回路用半導体チップと、前記制御回路用半導体チップとは、同一の半導体チップから構成されていることを特徴とする半導体装置。 - 請求項9記載の半導体装置であって、
前記第1送信用FETは、前記半導体基板と前記第1ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであり、
前記第2送信用FETは、前記半導体基板と前記第2ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであり、
前記受信用FETは、前記半導体基板と前記第3ゲート電極との間にショットキー障壁が存在する高電子移動度トランジスタであることを特徴とする半導体装置。
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