JP2016131214A - 半導体装置 - Google Patents

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Abstract

【課題】高周波信号の挿入損失が低く、かつ、オフ耐圧の高い半導体装置を提供する。【解決手段】本実施形態による半導体装置は、高周波信号をスイッチングする半導体装置であり、半導体層を備える。第１拡散層は、半導体層に設けられている。第２拡散層は、半導体層に設けられている。ゲート絶縁膜は、第１拡散層と第２拡散層との間の前記半導体層上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。ゲート絶縁膜は、ゲート電極の中心部と半導体層との間に設けられた第１ゲート絶縁膜と、ゲート電極の端部と半導体層との間に設けられ第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜とを含む。【選択図】図２

Description

本発明による実施形態は、半導体装置に関する。
携帯機器等の電子機器は、送信回路または受信回路をアンテナに接続する高周波回路を備えている。高周波回路は、送信回路または受信回路を選択的にアンテナに接続するために高周波スイッチング回路を有する。高周波スイッチング回路のスイッチング素子には、ＧａＡｓを用いたＨＥＭＴ（High Electron Mobility Transistor）が頻繁に用いられる。しかし、近年、スイッチング回路の高機能化および低価格化のためにＳｉを用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の適用が考えられている。
ところで、高周波スイッチング回路のスイッチング素子は、高周波信号を劣化させること無くアンテナへ通過させることが好ましい。即ち、高周波信号の挿入損失が小さい方が好ましい。高周波信号の挿入損失を小さくするためには、スイッチング素子のオン抵抗を低減することが重要である。スイッチング素子のオン抵抗を低減するためには、チャネル長（ゲート長）を短くするだけでなく、ゲート絶縁膜を薄くする必要がある。
しかし、ゲート絶縁膜を薄くすると、スイッチング素子がオフ状態であるときに、ゲート−ドレイン間の電圧差によって、ゲート電極の直下にあるドレインエクステンション層に電界が集中し、ＧＩＤＬ（Gate-Induced Drain Leakage）が発生し易くなる。従って、スイッチング素子のオフ耐圧が低下するので、スイッチング素子がオフ状態であるときのゲート−ドレイン間の電圧差を低下させなければならない。これは、高周波スイッチング回路の入力電力（許容入力電力）を低下させなければならないことを意味する。
このように、高周波スイッチング回路のスイッチング素子にＭＩＳＦＥＴを適用し、高周波信号の挿入損失を低減させるためにゲート絶縁膜の膜厚を薄くすると、ＧＩＤＬによりオフ耐圧が低下する。これにより、高周波スイッチング回路の許容入力電力を維持できなくなるという問題が生じる。
特許第５５１２４９８号明細書
高周波信号の挿入損失が低く、かつ、オフ耐圧の高い半導体装置を提供する。
本実施形態による半導体装置は、高周波信号をスイッチングする半導体装置であり、半導体層を備える。第１拡散層は、半導体層に設けられている。第２拡散層は、半導体層に設けられている。ゲート絶縁膜は、第１拡散層と第２拡散層との間の前記半導体層上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。ゲート絶縁膜は、ゲート電極の中心部と半導体層との間に設けられた第１ゲート絶縁膜と、ゲート電極の端部と半導体層との間に設けられ第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜とを含む。
本実施形態によるアンテナスイッチング装置１およびその周辺の構成例を示すブロック図。 本実施形態によるスイッチング素子Ｔ１の構成の一例を示す断面図。 本実施形態によるスイッチング素子Ｔ１の製造方法の一例を示す断面図。 図３に続く、スイッチング素子Ｔ１の製造方法の一例を示す断面図。 スイッチング素子Ｔ１のゲート端部の観察結果を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１は、本実施形態によるアンテナスイッチング装置１およびその周辺の構成例を示すブロック図である。アンテナスイッチング装置１は、スイッチング部ＳＷと、制御部ＣＮＴと、インタフェース部ＩＮＴとを備えている。尚、アンテナスイッチング装置１は、１つの半導体チップとしてＳＯＩ（Silicon On Insulator）基板上に設けられた半導体集積回路装置でよい。
インタフェース部ＩＮＴは、制御信号Ｓｃｎｔを生成するために用いられるシリアルデータを入力端子から入力し、そのシリアルデータをパラレルデータ（スイッチング信号）に変換する。このために、インタフェース部ＩＮＴは、シリアル・パラレル変換回路を有し、高集積化された高速動作可能なデジタルＬＳＩ（Large Scale Integration）で構成されている。従って、インタフェース部ＩＮＴに用いられるＭＩＳＦＥＴは、高集積化のために非常に小さいサイズ（チャネル長、チャネル幅）を有する。また、高集積化のためにＭＩＳＦＥＴのボディは基準電圧源に接続されていない。
制御部ＣＮＴは、インタフェース部ＩＮＴからパラレルデータ（スイッチング信号）を受け取り、このパラレルデータの電圧を所定電圧へ変換して制御信号Ｓｃｎｔを生成し出力する。制御信号Ｓｃｎｔは、スイッチング部ＳＷのスイッチング素子をオン／オフ制御するために用いられる信号である。このため、制御部ＣＮＴは、パラレルデータの電圧を、スイッチング素子をオンさせるために充分に高い電圧へ昇圧し、制御信号Ｓｃｎｔを生成する。従って、制御部ＣＮＴに用いられるＭＩＳＦＥＴは、パラレルデータを制御信号Ｓｃｎｔへ昇圧できるように、充分に高い耐圧を有する必要がある。高耐圧を得るためにＭＩＳＦＥＴはボディ電極を有し、ボディ電極は基準電圧源（例えば、ソース電位、グランド）に接続されている。
スイッチング部ＳＷは、本実施形態においては、ＳＰｎＴ（Single Pole n Through（ｎ＝１、２、３・・・））型のアンテナスイッチング回路である。尚、図１では、スイッチング部ＳＷは、３つのスイッチング素子のみ示しているが、以下のようにｎ個のスイッチング素子を有し、ｎ種類の高周波信号をスイッチングしてもよい。
スイッチング部ＳＷは、入出力ポートＰと、入出力ポートＰに接続されたスイッチング素子Ｔ１〜Ｔｎとを備える。即ち、スイッチング素子Ｔ１〜Ｔｎは、それぞれ１つのアンテナポートＰとｎ個のＲＦ信号ポートの間に接続されている。スイッチング素子Ｔ１〜Ｔｎは、ＭＩＳＦＥＴで構成されている。高耐圧を得るためにＭＩＳＦＥＴのボディ電極は基準電圧源（例えば、ソース電位、グランド）に接続されている。尚、シャントスイッチが各スイッチング素子Ｔ１〜Ｔｎの一端と基準電圧源との間に設けられているが、ここでは、シャントスイッチの図示を省略している。
スイッチング素子Ｔ１〜Ｔｎは、高周波信号Ｓｒｆ１〜Ｓｒｆｎおよび制御信号Ｓｃｎｔを入力する。スイッチング素子Ｔ１〜Ｔｎは、制御信号Ｓｃｎｔに基づいてオン／オフ制御され、高周波信号Ｓｒｆ１〜ＳｒｆｎをアンテナＡＮＴへ接続しあるいは遮断する。例えば、スイッチング素子Ｔ１がオン状態になり、スイッチング素子Ｔ２〜Ｔｎがオフ状態である場合、スイッチング素子Ｔ１は高周波信号Ｓｒｆ１をアンテナＡＮＴへ接続し、スイッチング素子Ｔ２〜Ｔｎは高周波信号Ｓｒｆ２〜Ｓｒｆｎを遮断する。スイッチング素子Ｔ２がオン状態になり、スイッチング素子Ｔ１、Ｔ３〜Ｔｎがオフ状態である場合、スイッチング素子Ｔ２は高周波信号Ｓｒｆ２をアンテナＡＮＴへ接続し、スイッチング素子Ｔ１、Ｔ３〜Ｔｎは高周波信号Ｓｒｆ１およびＳｒｆ３〜Ｓｒｆｎを遮断する。以下同様である。このように、スイッチング部ＳＷは、制御信号Ｓｃｎｔに基づいて高周波信号Ｓｒｆ１〜ＳｒｆｎをアンテナＡＮＴへ選択的に接続することができる。スイッチング素子Ｔ１〜Ｔｎは、それぞれ送信または受信のいずれに用いてもよい。送信に用いられる場合、スイッチング素子Ｔ１〜Ｔｎは、送信パワーアンプＰＡから高周波信号Ｓｒｆ１〜Ｓｒｆｎを受けて、その高周波信号Ｓｒｆ１〜ＳｒｆｎをアンテナＡＮＴへ送る。受信に用いられる場合、スイッチング素子Ｔ１〜Ｔｎは、アンテナＡＮＴから高周波信号Ｓｒｆ１〜Ｓｒｆｎを受けて、その高周波信号Ｓｒｆ１〜Ｓｒｆｎを受信アンプＬＮＡへ送る。スイッチング素子Ｔ１〜Ｔｎに用いられるＭＩＳＦＥＴの構成については後述する。
送信パワーアンプＰＡは、高周波信号の電力を所望の電力へ増幅してアンテナスイッチング装置１へ出力する。受信アンプＬＮＡ（Low Noise Amplifier）は、アンテナＡＮＴで受信した高周波信号の電力を増幅する。
高周波信号Ｓｒｆ１〜Ｓｒｆｎは、それぞれ異なる通信方式（例えば、ＣＤＭＡ（Code Division Multiple Access）、ＧＳＭ（Global System for Mobile）（登録商標）等）に用いられる高周波信号でよい。
次に、スイッチング部ＳＷに用いられるスイッチング素子Ｔ１〜Ｔｎの構成を説明する。
図２は、本実施形態によるスイッチング素子Ｔ１を構成するトランジスタの一例を示す断面図である。尚、スイッチング素子Ｔ２〜Ｔｎの構成は、スイッチング素子Ｔ１と同じ構成でよいので、スイッチング素子Ｔ２〜Ｔｎについての説明は省略する。
スイッチング素子Ｔ１は、半導体層３０と、ドレイン層Ｄと、ソース層Ｓと、エクステンション層ＥＸＴｄ、ＥＸＴｓと、ゲート絶縁膜４１、４２ｄ、４２ｓと、ゲート電極Ｇと、側壁絶縁膜４３と、スペーサ５０とを備えている。
スイッチング素子Ｔ１は、例えば、ＳＯＩ基板またはＳＯＳ（Silicon On Sapphire）基板上に設けられたＮ型ＭＩＳＦＥＴである。尚、本実施形態では、スイッチング素子Ｔ１は、一例としてＳＯＩ基板上に設けられているものとする。ＳＯＩ基板は、支持基板１０と、ＢＯＸ（Buried Oxide）層２０と、ＳＯＩ層３０とを備えている。スイッチング素子Ｔ１は、半導体層としてのＳＯＩ層３０に形成されている。
ＳＯＩ層３０は、例えば、単結晶シリコン等であり、Ｐ型不純物を含む半導体層である。
第１拡散層としてのエクステンション層ＥＸＴｄは、ＳＯＩ層３０内に設けられたＮ型不純物拡散層である。エクステンション層ＥＸＴｄは、ゲート電極Ｇのドレイン側のＳＯＩ層３０に設けられており、ドレイン層Ｄに隣接している。エクステンション層ＥＸＴｄは、ＳＯＩ層３０の表面領域に設けられており、ＳＯＩ層３０の底部までは設けられていない。しかし、エクステンション層ＥＸＴｄは、オン抵抗を低下させるために、或る程度深く形成されていても構わない。
第２拡散層としてのエクステンション層ＥＸＴｓは、ＳＯＩ層３０内に設けられたＮ型不純物拡散層である。エクステンション層ＥＸＴｓは、ゲート電極Ｇのソース側のＳＯＩ層３０に設けられており、ソース層Ｓに隣接している。エクステンション層ＥＸＴｓは、ＳＯＩ層３０の表面領域に設けられており、ＳＯＩ層３０の底部までは設けられていない。しかし、エクステンション層ＥＸＴｓは、オン抵抗を低下させるために、或る程度深く形成されていても構わない。
尚、エクステンション層ＥＸＴｄ、ＥＸＴｓを深くすると短チャネル効果が発生することが懸念される。しかし、高周波信号のスイッチングに用いられるスイッチング素子Ｔ１は、通常、線型領域で動作するため、飽和領域で動作するデジタル回路に用いられるトランジスタと比較して、短チャネル効果が問題とならない。
第３拡散層としてのドレイン層Ｄは、エクステンション層ＥＸＴｄに隣接しており、エクステンション層ＥＸＴｄ、ＥＸＴｓと同様にＮ型不純物拡散層である。ドレイン層Ｄは、ＳＯＩ層３０の表面から底面まで設けられている。
第４拡散層としてのソース層Ｓは、エクステンション層ＥＸＴｓに隣接しており、エクステンション層ＥＸＴｓ、ＥＸＴｄおよびドレイン層Ｄと同様にＮ型不純物拡散層である。ソース層Ｓは、ＳＯＩ層３０の表面から底面まで設けられている。
ドレイン層Ｄおよびソース層ＳがＳＯＩ層３０の表面から底面まで設けられていることによって、ドレイン層Ｄ、ソース層Ｓから延びる空乏層を制限し、オフ容量を低減させることができる。スイッチング素子Ｔ１のオフ容量を低減することによって、スイッチング素子Ｔ１は、オフ状態のときに高周波信号に対するインピーダンスを上昇させ、より確実に高周波信号の通過を抑制することができる。
エクステンション層ＥＸＴｄとエクステンション層ＥＸＴｓとの間のＳＯＩ層３０（ボディ部分）の表面にはスイッチング素子のチャネル領域ＣＨが形成される。また、スイッチング素子Ｔ１のボディ部分は、高耐圧を得るために基準電圧源（例えば、ソース電位、グランド）に接続されている。
第１ゲート絶縁膜４１および第２ゲート絶縁膜４２ｄ、４２ｓは、エクステンション層ＥＸＴｄとエクステンション層ＥＸＴｓとの間のＳＯＩ層３０上に設けられている。第１ゲート絶縁膜４１および第２ゲート絶縁膜４２ｄ、４２ｓは、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い絶縁膜でよい。
ゲート電極Ｇは、第１ゲート絶縁膜４１および第２ゲート絶縁膜４２ｄ、４２ｓ上に設けられている。ゲート電極Ｇは、例えば、ドープトポリシリコン等である。
ここで、第１ゲート絶縁膜４１は、ゲート電極Ｇの中心部とＳＯＩ層３０との間に設けられている。第２ゲート絶縁膜４２ｄ、４２ｓは、ゲート電極Ｇの端部とＳＯＩ層３０との間に設けられている。第２ゲート絶縁膜４２ｄ、４２ｓの膜厚は、第１ゲート絶縁膜４１の膜厚よりも厚い。第２ゲート絶縁膜４２ｄ、４２ｓは、バーズビーク状の形状を有し、第２ゲート絶縁膜４２ｄ、４２ｓの厚みは、ゲート電極Ｇの両側から第１ゲート絶縁膜４１へ向かって薄くなっている。例えば、スイッチング素子Ｔ１のゲート長が約１００ｎｍ〜３００ｎｍであり、ＳＯＩ層３０の膜厚が約２００ｎｍである場合、第１ゲート絶縁膜４１の膜厚（ＥＯＴ（Equivalent Oxide Thickness））は、約６ｎｍ以下であり、第２ゲート絶縁膜４２ｄ、４２ｓの膜厚（ＥＯＴ）は、約６ｎｍ〜１２ｎｍである。
さらに、ドレイン側のエクステンション層ＥＸＴｄの端部Ｅｅｘｔｄは、ゲート電極Ｇの下方にあり、かつ、第２ゲート絶縁膜４２ｄの下方にある。即ち、半導体層３０の上方から見たときに、エクステンション層ＥＸＴｄは、ゲート電極Ｇと重複しているものの、ゲート電極Ｇの中心部まで延伸しておらず、ゲート電極Ｇの端部に重複している。従って、エクステンション層ＥＸＴｄの端部Ｅｅｘｔｄは、第１ゲート絶縁膜４１と第２ゲート絶縁膜４２ｄとの境界よりもドレイン側にあり、かつ、ゲート電極端よりもソース側にある。従って、エクステンション層ＥＸＴｄの端部Ｅｅｘｔｄは、第２ゲート絶縁膜４２ｄに接して設けられる。端部Ｅｅｘｔｄは、第１ゲート絶縁膜４１と第２ゲート絶縁膜４２ｄとの境界直下にあってもよい。即ち、端部Ｅｅｘｔｄは、第１ゲート絶縁膜４１と第２ゲート絶縁膜４２ｄとの境界に接するように設けられていてもよい。スイッチング素子Ｔ１のゲート長方向において、エクステンション層ＥＸＴｄのゲート電極Ｇの端部直下に対応する位置からエクステンション層ＥＸＴｄの端部Ｅｅｘｔｄまでの長さ（図５のＬｏｖ）は、第２ゲート絶縁膜４２ｄの長さ（図５のＬｂｐ）以下である。
このように、本実施形態において、第２ゲート絶縁膜４２ｄの膜厚は、第１ゲート絶縁膜４１の膜厚よりも厚く、かつ、エクステンション層ＥＸＴｄの端部Ｅｅｘｔｄは第２ゲート絶縁膜４２ｄの下にある。
もし、第２ゲート絶縁膜４２ｄが第１ゲート絶縁膜４１とほぼ等しい膜厚を有し、あるいは、エクステンション層ＥＸＴｄがゲート電極Ｇの中心部（第１ゲート絶縁膜４１）の下方まで延びている場合、スイッチング素子Ｔ１がオフ状態であるときに、ゲート−ドレイン間の電圧差による比較的大きな電界がエクステンション層ＥＸＴｄに集中する。これにより、ゲート電極Ｇの下方のエクステンション層ＥＸＴｄの領域において、垂直方向（縦方向）の表面ポテンシャルが増大し、トンネル電流を発生させる。これは、上述の通り、ＧＩＤＬを引き起こす原因となり、スイッチング素子Ｔ１のオフ耐圧を低下させる。
これに対し、本実施形態によれば、第１ゲート絶縁膜４１よりも厚い第２ゲート絶縁膜４２ｄが、エクステンション層ＥＸＴｄとゲート電極Ｇの端部との間に介在している。これにより、スイッチング素子Ｔ１がオフ状態であるときに、ゲート−ドレイン間の電圧差による電界がエクステンション層ＥＸＴｄに集中することを緩和し、ＧＩＤＬを引き起こし難くする。従って、ゲート−ドレイン間のスイッチング素子Ｔ１のオフ耐圧を上昇させることができる。その結果、スイッチング素子Ｔ１がオフ状態であるときのドレイン電圧を増大させることができるので、許容入力電力を上昇させることができる。
一方、ゲート電極Ｇの端部において第２ゲート絶縁膜４２ｄ、４２ｓが厚いと、スイッチング素子Ｔ１のオン抵抗が或る程度上昇すると考えられる。しかし、第２ゲート絶縁膜４２ｄ、４２ｓは、ゲート電極Ｇの端部の一部に設けられているに過ぎず、オン抵抗の上昇は限定的である。また、本実施形態では、第２ゲート絶縁膜４２ｄ、４２ｓの膜厚を厚くすることによってＧＩＤＬを抑制しつつ、一方で、第１ゲート絶縁膜４１の膜厚を充分に薄くすることができる。従って、第１ゲート絶縁膜４１の膜厚の薄さを考慮すれば、スイッチング素子Ｔ１のオン抵抗を逆に低減させることもできる。勿論、第２ゲート絶縁膜４２ｄ、４２ｓの膜厚が厚すぎると、オン抵抗を上昇させるので、第２ゲート絶縁膜４２ｄ、４２ｓの膜厚には好適な範囲がある。第２ゲート絶縁膜４２ｄ、４２ｓの膜厚の好適な範囲については後述する。
本実施形態によれば、スイッチング素子Ｔ１は、ＳＯＩ基板またはＳＯＳ基板上に形成されている。ソース層Ｓおよびドレイン層Ｄは、ＳＯＩ層３０の表面からＢＯＸ層２０に到達するように形成されている。これにより、上述の通り、オフ容量を低減させることができる。スイッチング素子Ｔ１のオフ容量を低減することによって、スイッチング素子Ｔ１は、オフ状態のときに高周波信号に対するインピーダンスを上昇させ、より確実に高周波信号の通過を抑制することができる。
アンテナ用のスイッチング素子は、高周波信号の挿入損失が小さいこと（オン抵抗が低いこと）、オフ耐圧が高いこと（高い許容入力電力を有すること）、並びに、オフ容量が小さいこと（オフ状態での高周波信号のインピーダンスが高いこと）が要求される。本実施形態は、上述の通り、これらの要求を満たすことができ、これらの要求のトレードオフを解消することができる。
尚、デジタルＬＳＩに用いられるトランジスタは、飽和領域で用いられる。飽和領域でのドレイン電圧は、線型領域でのドレイン電圧より高いため、短チャネル効果を充分に考慮する必要がある。短チャネル効果を抑制するためには、トランジスタのゲート長を短くするに従って、ドレイン側のエクステンション層は浅く形成する必要がある。一方、バーズビークは、通常、エクステンション層の形成前にゲート側壁絶縁膜とともに酸化工程で形成される（図３（Ｃ）参照）。この酸化工程では、ゲート側壁絶縁膜とともにエクステンション形成領域のＳＯＩ層上に酸化膜が形成される。従って、バーズビークを形成しようとすると、エクステンション形成領域の酸化膜も厚く形成される。この場合、エクステンション層を浅く形成することが困難となり、短チャネル効果の抑制が困難となる。従って、エクステンション層を浅く（薄く）する必要があるデジタルＬＳＩ用トランジスタには、バーズビークを設けることは好ましくない。
これに対し、本実施形態によるスイッチング素子Ｔ１は、高周波のスイッチングに用いられ、線型領域で動作するため、短チャネル効果が比較的問題とならない。従って、スイッチング素子Ｔ１は、ゲート絶縁膜の端部にバーズビークを有していても構わない。これにより、エクステンション層ＥＸＴｄ、ＥＸＴｓは、比較的深く形成されても問題はない。むしろ、オン抵抗を低減させるために、エクステンション層ＥＸＴｄ、ＥＸＴｓは或る程度深い方が好ましいと言える。
また、エクステンション層ＥＸＴｄ、ＥＸＴｓは、それぞれ第２ゲート絶縁膜４２ｄ、４２ｓの下にあるＳＯＩ層３０の表面全体に設けられてもよい。即ち、エクステンション層ＥＸＴｄの端部Ｅｅｘｔｄは、第１ゲート絶縁膜４１と第２ゲート絶縁膜４２ｄとの間の境界の直下まで延びていてもよい。エクステンション層ＥＸＴｓの端部Ｅｅｘｔｓは、第１ゲート絶縁膜４１と第２ゲート絶縁膜４２ｓとの間の境界の直下まで延びていてもよい。これにより、スイッチング素子Ｔ１のオフ耐圧を上昇させつつ、オン抵抗をさらに低下させることができる。
尚、比較的高い電圧が印加される拡散層をドレインとすれば、スイッチング素子Ｔ１は高周波信号をスイッチングするので、ソースとドレインとはソース−ドレイン間に印加される電圧の符号によって高周波で入れ替わる。従って、スイッチング素子Ｔ１は、図２の中心線ＣＴＲに関してソース側とドレイン側とで対称（左右対称）であることが好ましい。即ち、ソース層Ｓとドレイン層Ｄとは対称であり、エクステンション層ＥＸＴｄとＥＸＴｓとは対称であり、第２ゲート絶縁膜４２ｓと４２ｄとは対称であることが好ましい。
次に、本実施形態によるスイッチング素子Ｔ１の製造方法を説明する。
図３（Ａ）〜図４（Ｂ）は、本実施形態によるスイッチング素子Ｔ１の製造方法の一例を示す断面図である。
まず、ＳＯＩ基板のＳＯＩ層３０上に第１ゲート絶縁膜４１を形成する。第１ゲート絶縁膜４１は、例えば、シリコン酸化膜であり、ＳＯＩ層３０の表面を熱酸化することによって形成される。第１ゲート絶縁膜４１の膜厚は、例えば、約６ｎｍである。
次に、第１ゲート絶縁膜４１上にゲート電極Ｇの材料を堆積する。ゲート電極Ｇの材料は、例えば、ドープトポリシリコンである。次に、リソグラフィ技術およびエッチング技術を用いて、ゲート電極Ｇの材料をゲート電極Ｇのパターンに加工する。これにより、図３（Ａ）に示すように、ゲート電極Ｇが形成される。ゲート電極Ｇのゲート長は、例えば、約１００ｎｍ〜約３００ｎｍである。第１ゲート絶縁膜４１は、ゲート電極Ｇとともにゲート電極Ｇと同一パターンにエッチングされる。
次に、ゲート電極Ｇの表面、ゲート電極Ｇの側面およびＳＯＩ層３０の表面に側壁酸化膜４３を形成する。このとき、ゲート電極Ｇの端部（第１ゲート絶縁膜４１の端部）から酸素が侵入し、第１ゲート絶縁膜４１の端部が厚くなる。これにより、図３（Ｂ）に示すように、第１ゲート絶縁膜４１の端部がバーズビーク状に形成される。ここで、第１ゲート絶縁膜４１の端部において、第１ゲート絶縁膜４１の中心部より厚く形成されたゲート絶縁膜を第２ゲート絶縁膜４２ｄ、４２ｓとする。第２ゲート絶縁膜４２ｄ、４２ｓの膜厚は、例えば、約６ｎｍ〜約１２ｎｍである。
次に、ゲート電極Ｇをマスクとして用いてＮ型不純物（燐または砒素）をイオン注入する。このとき、不純物イオンはＳＯＩ層３０上の側壁絶縁膜４３を通過してＳＯＩ層３０の表面へ注入される。この不純物を活性化することにより、図３（Ｃ）に示すように、エクステンション層ＥＸＴｄ、ＥＸＴｓが自己整合的に形成される。
次に、スペーサ５０の材料が側壁絶縁膜４３上に堆積される。次に、スペーサ５０の材料をエッチバックすることによって、図４（Ａ）に示すように、スペーサ５０がゲート電極Ｇの側面上に側壁絶縁膜４３を介して形成される。
次に、ゲート電極Ｇおよびスペーサ５０をマスクとして用いて、Ｎ型不純物をイオン注入する。この不純物を活性化することにより、図４（Ｂ）に示すように、ドレイン層Ｄおよびソース層Ｓが形成される。
その後、層間絶縁膜ＩＤＬ、コンタクト、配線層等を形成することによって、本実施形態によるスイッチング素子Ｔ１が完成する。
次に、第２ゲート絶縁膜４２ｄの厚みについて考察する。
図５（Ａ）〜図５（Ｃ）は、それぞれスイッチング素子Ｔ１のゲート端部の観察結果を示す断面図である。図５（Ａ）〜図５（Ｃ）において、第２ゲート絶縁膜４２ｄの厚みがそれぞれ異なる。例えば、図５（Ａ）に示す第２ゲート絶縁膜４２ｄの厚みは約６ｎｍであり、図５（Ｂ）に示す第２ゲート絶縁膜４２ｄの厚みは約９ｎｍであり、図５（Ｃ）に示す第２ゲート絶縁膜４２ｄの厚みは約１２ｎｍである。
ここで、第１ゲート絶縁膜４１の膜厚は、約６ｎｍ以下とした。エクステンション層ＥＸＴｄの拡散距離（側壁絶縁膜４３の側面Ｆ４３からエクステンション層ＥＸＴｄの端部Ｅｅｘｔｄまでの距離）を約２０ｎｍとした。ゲート電極Ｇの端部Ｅｇからエクステンション層ＥＸＴｄの端部Ｅｅｘｔｄまでの距離（ゲート電極Ｇの底面と対向するエクステンション層ＥＸＴｄのチャネル長方向の距離）を重複距離Ｌｏｖとする。この場合、重複距離Ｌｏｖは、図５（Ａ）において、約１４ｎｍ（２０ｎｍ−６ｎｍ）となり、図５（Ｂ）において、約１１ｎｍ（２０ｎｍ−９ｎｍ）となり、図５（Ｃ）において、約８ｎｍ（２０ｎｍ−１２ｎｍ）となる。
バーズビークの長さ（第２ゲート絶縁膜４２ｄのチャネル長方向の長さ）をＬｂｐとすると、図５（Ａ）に示すように、第１ゲート絶縁膜４１の膜厚が約６ｎｍである場合、バーズビークの長さＬｂｐは、約０ｎｍであった。図５（Ｂ）に示すように、第１ゲート絶縁膜４１の膜厚が約９ｎｍである場合、バーズビークの長さＬＢＰは、約１０ｎｍであった。図５（Ｃ）に示すように、第１ゲート絶縁膜４１の膜厚が約１２ｎｍである場合、バーズビークの長さＬＢＰは、約１３ｎｍであった。
図５（Ａ）のように第２ゲート絶縁膜４２ｄの膜厚が第１ゲート絶縁膜４１の膜厚とほぼ等しい場合、バーズビークは、第１ゲート絶縁膜４１の端部にほとんど形成されない。この場合、スイッチング素子Ｔ１のオン抵抗は低くなるものの、ＧＩＤＬが発生するため、オン耐圧が低下し、許容入力電力が低下するおそれがある。
図５（Ｂ）のように、第２ゲート絶縁膜４２ｄの膜厚が第１ゲート絶縁膜４１の膜厚より厚く、バーズビークの長さＬｂｐが重複距離Ｌｏｖとほぼ等しい（約１０ｎｍ〜約１１ｎｍ）場合、ＧＩＤＬの発生を抑制し、オン耐圧を高く維持することができる。よって、許容入力電力も高く維持することができる。尚、重複距離Ｌｏｖは、ＧＩＤＬの抑制のためにバーズビークの長さＬｂｐ以下であることが好ましい。しかし、図５（Ｂ）のように、重複距離Ｌｏｖは、バーズビークの長さＬｂｐより多少大きくてもよい。この場合であっても、ＧＩＤＬは抑制され得るからである。また、第２ゲート絶縁膜４２ｄの下方全体にエクステンション層ＥＸＴｄが存在し、第２ゲート絶縁膜４２ｄの下にはチャネル領域ＣＨはほとんど無い。よって、オン抵抗の上昇を効果的に抑制することができる。即ち、ＬｂｐとＬｏｖとをほぼ等しくすることによって、許容入力電力の維持とオン抵抗上昇の抑制との両方を実現することができる。
図５（Ｃ）のように、第２ゲート絶縁膜４２ｄの膜厚が第１ゲート絶縁膜４１の膜厚よりかなり厚く、バーズビークの長さＬｂｐが重複距離Ｌｏｖより長い場合、ＧＩＤＬの発生を抑制し、オン耐圧を高く維持することができる。よって、許容入力電力も高く維持することができる。一方、バーズビークの長さＬｂｐが長すぎると、第２ゲート絶縁膜４２ｄの下方にあるチャネル領域ＣＨの長さが長くなり過ぎる。これはオン抵抗の上昇を招致する。
以上から、スイッチング素子Ｔ１の構成にも依存するが、第２ゲート絶縁膜４２ｄのチャネル長方向の長さ（即ち、バーズビークの長さＬｂｐ、側壁絶縁膜４３の厚み）には、適切な範囲がある。上記具体例では、バーズビークの長さＬｂｐは、約６ｎｍ〜約１２ｎｍの範囲内であることが好ましい。通常、アンテナスイッチング装置１に用いられるスイッチング素子１は、約１００ｎｍ〜３００ｎｍのゲート長、約６ｎｍ以下の第１ゲート絶縁膜４１の膜厚（ＥＯＴ）を有する。よって、現状のスイッチング素子１は、約６ｎｍ〜１２ｎｍの第２ゲート絶縁膜４２ｄ、４２ｓの膜厚（ＥＯＴ）を有することが好ましいと言える。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・アンテナスイッチング装置、ＳＷ・・・スイッチング部、ＣＮＴ・・・制御部、ＩＮＴ・・・インタフェース部、ＡＮＴ・・・アンテナ、ＰＡ・・・パワーアンプ、ＬＮＡ・・・受信アンプ、Ｔ１〜Ｔ３・・・スイッチング素子、Ｄドレイン層、Ｓ・・・ソース層、Ｇ・・・ゲート電極、ＥＸＴｄ、ＥＸＴｓ・・・エクステンション層、３０・・・半導体層、４１・・・第１ゲート絶縁膜、４２ｄ、４２ｓ・・・第２ゲート絶縁膜、４３・・・側壁絶縁膜、５０・・・スペーサ

Claims (11)

  1. 高周波信号をスイッチングする半導体装置であって、
    半導体層と、
    前記半導体層に設けられた第１拡散層と、
    前記半導体層に設けられた第２拡散層と、
    前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備え、
    前記ゲート絶縁膜は、前記ゲート電極の中心部と前記半導体層との間に設けられた第１ゲート絶縁膜と、前記ゲート電極の端部と前記半導体層との間に設けられ前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜とを含む、
    半導体装置。
  2. 前記半導体層は、ＳＯＩ基板またはＳＯＳ基板の半導体層であり、
    前記第１拡散層に隣接し、前記第１拡散層と同じ導電型であり、前記半導体層の表面から底面まで設けられた第３拡散層と、
    前記第２拡散層に隣接し、前記第２拡散層と同じ導電型であり、前記半導体層の表面から底面まで設けられた第４拡散層とをさらに備えた請求項１に記載の半導体装置。
  3. 前記第１および第２拡散層はＮ型不純物拡散層である、請求項１または請求項２に記載の半導体装置。
  4. 前記第１拡散層と前記第２拡散層との間の前記半導体層は、基準電圧源に接続されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１拡散層は、前記第２ゲート絶縁膜の下方にある、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第１拡散層の端部は、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との境界に接して設けられるか、あるいは、前記第２ゲート絶縁膜に接して設けられる、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. ゲート長方向において、前記第１拡散層の前記ゲート電極端部直下に対応する位置から前記第１拡散層の前記端部までの長さは、前記第２ゲート絶縁膜の長さ以下である、請求項１から請求項５のいずれか一項に記載の半導体装置。
  8. 入力されたデータをスイッチング信号に変換し、出力するインタフェース部と、
    前記スイッチング信号の電圧を変換して制御信号を出力する制御部と、
    前記制御信号に基づいて前記高周波信号を入出力するスイッチング部とを備えた半導体集積回路装置であって、
    前記スイッチング部は、複数の入出力ポートと、前記複数の入出力ポートのそれぞれに対応して設けられ前記制御信号に基づいて前記高周波信号をスイッチングする複数のスイッチング素子とを備え、
    前記スイッチング素子は、
    半導体層と、
    前記半導体層に設けられた第１拡散層と、
    前記半導体層に設けられた第２拡散層と、
    前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備え、
    前記ゲート絶縁膜は、前記ゲート電極の中心部と前記半導体層との間に設けられた第１ゲート絶縁膜と、前記ゲート電極の端部と前記半導体層との間に設けられ前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜とを含み、
    前記第１拡散層の端部は、前記ゲート電極および前記第２ゲート絶縁膜の下方にある、半導体装置。
  9. 前記第１拡散層は、前記第２ゲート絶縁膜の下方にある、請求項８に記載の半導体装置。
  10. 前記第１拡散層の端部は、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の境界に接して設けられるか、あるいは、前記第２ゲート絶縁膜に接して設けられる、請求項８または請求項９に記載の半導体装置。
  11. ゲート長方向において、前記第１拡散層の前記ゲート電極端部直下に対応する位置から前記第１拡散層の前記端部までの長さは、前記第２ゲート絶縁膜の長さ以下である、請求項８または請求項９に記載の半導体装置。
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