JP2009503853A - 基板上に形成される半導体構造およびその製造方法 - Google Patents

基板上に形成される半導体構造およびその製造方法 Download PDF

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Abstract

初期基板からベース基板に半導体構造を移すプロセスであって、二酸化シリコン層を有する初期基板を、クリーブのために水素注入によって十分に弱められたドープされたシリコン構造に結合する。クリーブした後に、ドープされたシリコン層は残り、ドープされたシリコン層及び初期基板間にドープされた二酸化シリコン層が埋め込まれる。ドープされたシリコン層上に配されたエピタキシャル層上及び／又は内部に半導体構造が形成され、中間半導体構造が形成される。プロセス・ハンドルは、一時的に支持のために半導体構造に結合される。初期基板は薄くされ、機械的薄膜化プロセスによって取り除かれる。引き続いて、埋め込み二酸化シリコン層をエッチ停止層として化学エッチングがなされる。二酸化シリコン層はドープされたシリコン層から化学的に取り除かれる。ベース基板がドープされたシリコン層の上に形成される。プロセス・ハンドルは取り除かれ、ベース基板上に半導体構造が残る。

Description

本発明は、一般に半導体デバイスに関し、特に、金属などの様々な基板上に形成される半導体構造の様々な実施態様及び当該デバイスを製造する方法に関する。
通常、従来の半導体製造は、基板上に半導体構造を形成するために多くのプロセスを用いる。通常、基板はウェーハの一部である。ウェーハは、半電導性材料（例えばシリコン）の小さい薄い円形のスライスであり、その上に半導体構造が形成される。例えばエッチング、堆積およびプレーティングなどの標準の素子製造プロセスが、ウェーハ上に半導体構造を形成するために用いられる。半導体構造の形成の後、ウェーハは試験され、次に、ダイと通常呼ばれている基板層を含む個別の半導体構造にダイシングされる。基板層（基板）は、その上に他の層が堆積、形成されるダイのボディ又はベース層と、しばしば称される。基板の上に形成される半導体構造は、ディスクリート素子または集積回路であってもよい。例えば、当該半導体構造は、１つのディスクリート・パワートランジスタで構成されてもよく、あるいは、多数のトランジスタおよび他の電子素子（例えば抵抗器、キャパシタ、など）が電気的に結合された集積回路から形成されていてもよい。
基板は、支持するものが、例えばパワートランジスタのようなディスクリート素子であっても、または集積回路であっても半導体構造にとって重要な役割を演ずる。基板は、機械的な曲げによる損傷に対して構造的に半導体構造を支持するためにしばしば用いられる。また、基板は、垂直方向又は横方向の電流の流れをサポートする半導体構造の一部として用いられてもよい。ある種の素子においては、基板はその半導体構造を他の半導体構造から絶縁し、あるいは伝導性表面に電子的に結合されることから絶縁するように構成された絶縁体として用いられる。
基板は、その特性およびサイズによって、それが支持する半導体構造の性能に悪影響を与えることがある。基板は、消費電力、電力散逸および半導体構造の動作帯域に影響を及ぼすことがある不必要な寄生インピーダンスおよび熱伝導経路を導入することがある。例えば、通常の相補型MOS（CMOS）集積回路の場合、基板がラッチアップ現象に寄与することがある。伝導基板の代わりに、例えばシリコンオンインシュレータ（ＳＯＩ）などの絶縁基板にＣＭＯＳ素子を設けることによって電流リークを低減し、ラッチアップ現象を防ぐことができるが、絶縁基板はまたＣＭＯＳ回路からの熱伝導を制限することがある。無線周波数（ＲＦ）デバイスにとって、高速データを伝送するために用いられる伝送路に関して基板はしばしば重要な設計構成要素である。基板材料の厚さ及びタイプはかかる高速信号の伝送効率にとって重要である。基板は、しばしば半導体構造の熱消散に重要な役割を演ずる。例えば、金属基板はデバイスから外部環境への熱の引き出しを助けるのに用いられる。従って、基板層の構造設計、厚さ、材料は、基板が支持する半導体構造の構造的整合性及び性能の重要な要素である。
ある種のデバイスにおいて、基板は電流伝導経路の一部として用いられる。例えば、基板はディスクリート素子応用および集積回路に用いられる重要な半導体構造であるソリッドステートスイッチにとって重要な役割を演ずる。例えば、ソリッドステートスイッチはパワーＭＯＳ電界効果トランジスタ（パワーＭＯＳＦＥＴ）、絶縁ゲート・バイポーラトランジスタ（ＩＧＢＴ）および様々な形のサイリスタを含む。パワースイッチの動作特性を規定するいくつかの特性は、そのオン抵抗（すなわちドレイン−ソースのオン抵抗、ＲDSon）、降伏電圧およびスイッチング速度である。特定の応用の要求に応じて、これらの特性基準の各々に置かれる重きが異なる。例えば、約300−400Ｖより大きいパワー応用の場合には、ＩＧＢＴはパワーＭＯＳＦＥＴに比べて、本質的に、より小さいオン抵抗を呈するが、より低速なターンオフ特性によって、そのスイッチング速度はより低い。従って、400Ｖ以上で低スイッチング周波数を有し、低オン抵抗を必要とする応用においては、ＩＧＢＴが好ましいスイッチであり、比較的より高周波数の応用においてはパワーＭＯＳＦＥＴがしばしば選択されるデバイスである。
通常のＭＯＳＦＥＴデバイスのスイッチング速度、オン抵抗、降伏電圧、電力消散は、一般的に、レイアウト、大きさおよび材料によって影響される。産業設計のプラクティスは、ＭＯＳＦＥＴのオン抵抗をできるだけ低く維持し、静的電力損失を下げ電流密度を増加する方法を探ってきた。例えば、垂直パワーＭＯＳＦＥＴデバイスにおいては、オン抵抗はいくつかの抵抗、例えばチャネル抵抗、エピタキシャル層抵抗および基板抵抗などで構成される。かかる垂直パワーＭＯＳＦＥＴデバイス（他のＭＯＳＦＥＴデバイスもまた）のオン抵抗は、ドレイン−ソース伝導経路を形成するのに用いられる材料の種類および大きさによって直接影響される。従って、垂直パワーＭＯＳＦＥＴにとって基板はクリティカルな性能要素である。
基板層に加えて、ＭＯＳＦＥＴおよびＣＭＯＳ回路のような半導体構造を形成する半導体層は、本質的に半導体構造の動作性能に対する影響を伝える。基板層および半導体層は、基板および半導体層に固有である寄生効果を半導体構造に生じさせる。例えば、寄生容量およびインダクタンスは、半導体層および基板（例えば絶縁物、半導体、ド−ピング濃度、など）に用いられる材料および半導体構造を形成し、支持するのに用いられる大きさ（例えば高さ、幅、長さ、など）によって直接影響を受ける。このような寄生効果は、通常、半導体構造の電気性能および動作の劣化を生じさせる。
通常、半導体構造の大きさを小さくすると、例えば抵抗、電力消散および寄生インピーダンスなどのパラメータを低減する傾向がある。半導体層に関しては、例えば、半導体層を薄くするほど半導体構造の動作周波数はより良好でとなる。また、より大きい比熱容量および大きい熱容量の基板材料は半導体構造の熱消散機能を増大させる傾向があるが、より薄い基板は、伝導経路の一部を基板に依存するデバイスの動作周波数を向上させる傾向がある。しかしながら、半導体構造が小さくなり、半導体層および基板が薄くなるに従い、半導体メーカにとってプロセスは困難になる。従来の半導体構造製作プロセスにおいては、半導体構造、他の半導体層および金属層が基板に形成された後、基板は化学機械研摩（CMP）などのプロセスを用いて、しばしば薄くされる。化学的エッチングプロセスは基板をさらに薄くエッチングするために開発されたが、化学的エッチングプロセスは制御が難しく、しばしばプロセスの間に不注意にエッチングされ半導体構造にダメージを与えることがある。加えて、従来の基板薄膜化プロセスは、半導体構造は支持体を必要とするので、本質的に制限がある。したがって、通常基板を薄くする従来のプロセスは、一般的に、エッチング誤差および機械的な曲げによって不完全な半導体構造を生成する。
従って、最適化された半導体層および基板を有する半導体構造を形成し、構造上のストレスによるプロセス欠陥を最小化して動作性能を改良する構造および方法が必要である。
本発明の実施例は、半導体構造の形成、および初期基板上に配され、シリコン層の上及び／又は中に形成される半導体構造を、例えば金属、シリコン、ガラスなどのベース基板に移すプロセスに関する。１実施例において、本発明は、ディスクリート素子および集積回路を初期基板層からベース基板に移す方法及び構造を開示する。ここに記載されているプロセスおよび構造は、半導体層及び基板の改善された電気的及び構造性能を半導体層及び基板、及び半導体層及び基板に支持される集積半導体構造に提供する。
他の実施例において、本発明は半導体構造を初期基板からベース基板に移す方法を提供する。本方法は、エッチ停止層を有する初期基板を設けるステップ、当該エッチ停止層上にドープされたシリコン層を設けるステップ、当該ドープされたシリコン（ドープト・シリコン）層上に半導体構造を形成するステップを含む。当該半導体構造、当該ドープされたシリコン層、エッチ停止層および初期基板は、半導体プロセスを構成する。本方法は、除去可能な支持構造物で半導体プロセスを支持するステップ、化学的エッチングプロセスで初期基板をエッチ停止層まで除去するステップ、化学的エッチングプロセスでエッチ停止層を除去するステップ、ドープされたシリコン層上に基板材料を堆積させてベース基板を形成するステップ、を更に含む。
他の実施例において、本発明は半導体構造を金属基板の上に形成する方法を提供する。本方法は、露出した二酸化シリコン・エッチ停止層を有する初期基板を設けること、当該二酸化シリコン・エッチ停止層に水素インプラント（注入）によりドープされたシリコン材料を結合すること、クリーブすることが可能な、水素によって十分に弱められた当該ドープされたシリコン（ドープト・シリコン）材料の領域を判別し、当該二酸化シリコン層に結合した当該ドープト・シリコン層を残すように当該領域に沿って当該ドープト・シリコン材料をクリーブすること、を含む。本方法は、当該ドープト・シリコン層上に半導体構造を形成するステップ、支持デバイスで初期基板、半導体構造、二酸化シリコン層を支持するステップ、当該初期基板を除去するステップ、二酸化シリコン層を除去するステップ、当該ドープト・シリコン層に十分な量の金属を提供して金属基板を形成するステップ、をさらに含む。
他の実施例において、本発明は基板構造を提供する。当該基板構造は、初期基板上に配されたエッチ停止層を含む。エッチ停止層は、初期基板を取り除くための化学的機械研摩プロセスのプロセス障壁を提供するように構成されている。基板構造は、さらに、エッチ停止層上に配された半導体層を含む。
本発明の実施形態による例示的なｎ型トレンチＭＯＳＦＥＴの一実施例の断面を示している。 図２は、本発明の実施形態による、水素イオンがインプラントされた領域を有するシリコン材料の一実施例の断面図である。図３は、本発明の実施形態による、初期基板およびドープされたシリコン材料の一実施例の断面図である。図４は、本発明の実施形態による、図３のドープされたシリコン材料に結合される初期基板の一実施例の断面図である。図５は、本発明の実施形態による、図３のドープされたシリコン材料から分離される初期基板の一実施例の断面図であり、初期基板上のドープされたシリコン層は残され、半導体プロセス構造が形成される。図６は、本発明の実施形態による、ドープされたシリコン層上に配されたエピタキシャル層を有する図５の半導体プロセス構造の一実施例の断面図である。 図７は、本発明の実施形態による、半導体構造層を形成するエピタキシャル層上に形成される半導体構造を有する図６の半導体プロセス構造の一実施例の断面図である。図８は、本発明の実施形態による、半導体構造層に取り付けられて半導体プロセス構造を支持するプロセス・ハンドルの断面図である。図９は、本発明の実施形態による、初期基板が基板薄膜化により薄くなった後の半導体プロセス構造の一実施例の断面図である。図１０は、本発明の実施形態による、初期基板が基板エッチングプロセスによって取り除かれた後の半導体プロセス構造の一実施例の断面図である。 図１１は、本発明の実施形態による、エッチ停止層がエッチングプロセスによって取り除かれた後の半導体プロセス構造の一実施例の断面図である。図１２は、本発明の実施形態による、金属基板がドープされたシリコン層上に形成された後の半導体プロセス構造の一実施例の断面図である。図１３は、本発明の実施形態による、プロセス・ハンドルが半導体プロセス構造から取り除かれた後の半導体プロセス構造の一実施例の断面図である。図１４は、本発明の実施形態による、ダイシングされる前の半導体プロセス構造の一実施例の断面図である。図１５は、本発明の実施形態による、個々のデバイスにダイシングされた後の半導体プロセス構造の一実施例の断面図である。
発明の詳細な説明
本発明は、例えばパワーＭＯＳＦＥＴの初期基板上に形成されるシリコン層の上及び／又は中に形成される半導体構造を、例えば金属、ガラス、シリコンなどのベース基板に移すプロセス及び半導体構造に関する。また、本発明は、初期基板上に形成されるシリコン層の上及び／又は中に形成される半導体構造を、シリコン・オン・インシュレータ（ＳＯＩ）デバイス用の絶縁体に移すことに関する。当該プロセスは、初期基板上に二酸化シリコン（ＳｉＯ2）の層を形成することを含む。当該プロセスは、更に、ドープされたシリコン（ドープト・シリコン）層をＳｉＯ2層上に設けることを含む。ドープされた半導体材料は、水素イオン（Ｈ+）がインプラントされ、クリーブ可能な領域が形成される。ドープされたシリコン材料は、ＳｉＯ2層に結合される。当該クリーブ可能な領域の水素濃度は、ドープされたシリコン材料をクリーブするのに十分である。１実施例において、ドープされたシリコン材料は、クリーブ可能な領域をクリーブするのに十分な温度でアニールされる。クリーブした後に、ドープされたシリコン材料の層は、基板およびドープされたシリコン層間のＳｉＯ2層を埋設しているＳｉＯ2層上に存続する。エピタキシャル層が、ドープされたシリコン層の上に形成される。半導体構造は、従来の半導体構造層（すなわち、電子素子、例えばディスクリート・トランジスタ、集積回路など）を形成する半導体構造形成プロセスを用いてエピタキシャル層上に、及び／又は中に、形成される。基板、ドープされたシリコン層、ＳｉＯ2層、エピタキシャル層および半導体構造層は、中間の半導体構造体を形成する。本方法は、さらに、半導体構造に支持構造物を取り付けて、当該中間半導体プロセス構造体をさらなる処理のために支持することを含む。一旦中間半導体プロセス構造が支持されると、初期基板は機械的研削加工、これに続いて、埋込みＳｉＯ2層をエッチ停止層として用いた化学的エッチングプロセスを用いて取り除かれる。次に、化学的エッチング工程を用いて、ＳｉＯ2層が取り除かれる。ドープされたシリコン層、エピタキシャル層および半導体構造は、第２中間半導体プロセス構造を形成する。次に、金属などの十分な厚さのベース基板層がドープト・シリコン層の上に形成され、ベース基板が形成される。ベース基板、ドープト・シリコン層、エピタキシャル層および半導体構造は、最終的な半導体プロセス構造を形成する。他のプロセスステップにおいて、当該最終の半導体プロセス構造はダイシングされ、１つ以上の半導体構造（すなわち、ダイ）に実装されてもよい。１実施例において、銅などの金属がドープト・シリコン層の上に形成される基板として用いられる。
上記した例示的なプロセス・フローよりよく理解するために、図１に示される垂直パワーＭＯＳＦＥＴを例に本発明について更に詳細に説明する。図１は、例示的なｎ型トレンチＭＯＳＦＥＴ１００の一実施例の断面図である。しかしながら、本発明の原理的な技術はいかなるプロセス技術を用いた集積回路及びディスクリート素子にも適用することができるものと理解されるべきである。ここで記載されている他の全ての図と同様に、図に表される様々な構成要素および部品の相対的な大きさおよび規模は必ずしも実際の大きさを反映するものではなく、図示目的のみのためである。ＭＯＳＦＥＴ100は、トレンチ102内部に形成されるゲート電極Ｇを含む。トレンチ102は、p-ウエル・ボディ領域104の頂部から伸びｎ型ドリフト又はエピタキシャル領域106内で終端する。１実施例において、トレンチ102は薄い誘電層108が張られ、実質的に、ドープされたポリシリコンなどの導電材料110で覆われている。ｎ型ソース領域112は、トレンチ102に隣接し、p-ウエル・ボディ領域104の内側に形成される。ＭＯＳＦＥＴ100は、p-ウエル・ボディ領域104の内部に形成されるp+ボディ領域117を含む。ＭＯＳＦＥＴ100は、金属ソース層116を含む。ＭＯＳＦＥＴ100のドレイン端子Ｄは、ドープされたシリコン層114上に配された金属基板118に結合されている。エピタキシャル層106およびボディ領域104は、ドープされたシリコン層114上に配された半導体構造層107を形成する。図１の構造は、トランジスタのアレイを形成するために繰り返される。様々な改善がなされた多数の異なるパワーデバイスが、詳細に本願と同一の出願人に譲渡された米国特許出願第11/026,276号（「パワー半導体デバイス及び製造方法」と題された）に記載されている。当該リファレンスの全体を本願明細書に引用したものとする。
従来の垂直トレンチＭＯＳＦＥＴは良好なオン抵抗を呈するが、通常、比較的高い入力容量を有する。ＭＯＳＦＥＴ100を含む垂直トレンチＭＯＳＦＥＴの入力容量は、２つの成分、すなわち、ゲート−ソース・キャパシタンスCgsおよびゲート−ドレイン・キャパシタンスCgdを有する。当該ゲート−ソース・キャパシタンスCgsは、トレンチ102の頂部近くの、ゲート導電材料110およびソース領域112間のオーバーラップから生じる。通常の電力スイッチング応用においては、トランジスタのソース電極およびボディは互いに短絡するので、ゲート及び当該ボディの反転チャネルの間に形成されるキャパシタンスはまたCgsにも貢献する。ゲート−ドレイン・キャパシタンスCgdは、各トレンチ102の底のゲート導電材料110と、ドープされたシリコン層114を介して金属基板118に接続されるエピタキシャル層106との間のオーバーラップから生じる。ゲート−ドレイン・キャパシタンスCgd又はミラー(Miller)・キャパシタンスは、トランジスタのVDS遷移時間を制限する。従って、CgsおよびCgdが高い場合、かなりのスイッチング損失を生じる。電力管理応用はより高スイッチング周波数に進んでいるので、これらのスイッチング損失が一層重要になっている。
ゲート−ソース・キャパシタンスCgsを低減する１つの方法は、トランジスタのチャネル長を低減することである。チャネル長を低減することはCgsのゲート−チャネル成分を直接低減する。また、チャネル長の低減は直接オン抵抗RDSonに正比例し、より少ないゲート・トレンチで同一のデバイス電流容量を得ることを可能にする。これにより、ゲート−ソース及びゲート−ドレインのオーバーラップの量が低減されることによってCgsおよびCgdが低減される。しかしながら、チャネル長の低減は、逆バイアスされたボディ−ドレイン接合の結果として、形成される空乏層がボディ領域内に深く押し込まれ、ソース領域に近づくとき、デバイスはパンチスルーに対して脆弱になる。エピタキシャル層106のドーピング濃度を低減することは、空乏層がトランジスタのRDSonを増大させるという望ましくない効果を支援することになる。
１実施例において、半導体構造層107の厚さを低減することによってデバイスのオン抵抗を低減することができる。例えば、半導体構造層107の厚さを低減することによって、チャネル長が低減される。１実施例において、金属基板118上に比較的低ドープのシリコン層114を設けることによっても低いCgdが提供される。金属基板118は、トランジスタ構造の構造上の支持を提供する。ここで記載されているプロセスについては、半導体構造層107およびドープされたシリコン層114は、従来のトランジスタ構成よりかなり薄くされてもよい。例えば、ドリフト領域は、デバイス領域104を含み、全体的な厚さが約マイクロメータ（μm）の半導体構造層107のうち約7.5μmであってもよい。加えて、厚い初期基板がないので、エピタキシャル層106は所定のドーピングプロファイルによってドープされるとともに薄く形成され、RDSonを低減しつつ、許容可能なパンチスルー現象の不感性を維持するように形成されている
図２は、水素イオン（H+）がインプラントされた領域204を有するドープされたシリコン材料202の本発明の一実施例の断面図を示している。図３は、初期基板（例えば、支持ハンドル）308及びドープされたシリコン材料202の本発明の一実施例の断面図を示す。図２を参照すると、ドープされたシリコン材料202は、半導体構造を形成するためのボロン、砒素などのいかなる種類のドーパントによってドープされてもよい。この例では、n+型材料を形成するドーパントが用いられている。ドープされたシリコン114の層を生成するために、ドープされたシリコン材料202は水素イオンによってドープされ、水素リッチ領域204が形成される。シリコン基板に水素イオンをドープするための例示的なプロセスはブルエル（Bruel）による米国特許第5,374,564号に開示されており、その全体を引用例としてここに援用する。
１実施例において、十分な深度およびエネルギー・ポテンシャルで水素イオンの濃度がドープされたシリコン202の表面に供給され、例えば約１−２μmの間の厚さを有するクリーブ可能な領域208が形成される。例えば、ドープされたシリコン材料202は、170KeVのエネルギーレベルで5E16/cm2のドースレベルの水素イオンによってドープされ、約1.7mmの厚さを有するクリーブ可能な領域208が形成される。水素の脆さのため、クリーブ可能な領域208の格子は、水素ドープしないシリコン格子より弱い。
初期基板308は、二酸化シリコン（ＳｉＯ2）層306を含む。ＳｉＯ2層306は、エッチ停止層として用いられ、実際上、効果的に用いられるいかなる厚さでもあってもよい。例えば、ＳｉＯ2層306は、約2500および4000オングストロームの間にあってもよい。ＳｉＯ2層306は、実際上、いかなる形成プロセスを用いて初期基板308上に形成、堆積されてもよい。ＳｉＯ2層306は、例えば、熱酸化プロセスを用いて生成されてもよい。１の構成において、ＳｉＯ2層306は初期基板308の上に形成され、および／または、ＳｉＯ2層306は領域204の表面上のドープされたシリコン材料202の上に形成されてもよい。ＳｉＯ2層306については、さらに下記に記載されている。
図４は、図３のドープされたシリコン材料202に結合される初期基板308の一実施例の断面図である。図５は、クリーブプロセスを用いて図３のドープされたシリコン材料202から分離した（すなわち、クリーブした）初期基板308の一実施例の断面図である。当該クリーブするプロセスは、初期基板308上にドープされたシリコンの層114Bを残し、ドープされたシリコン材料202上に水素ドープした層部分114Aを残す。ＳｉＯ2層306は、複数のボンディング技術を用いてドープされたシリコン材料202に接合されてもよい。例えば、ＳｉＯ2層306及びドープされたシリコン材料を親水表面を有するように湿式化学的および脱イオン化（DI）水処理を行った後、ＳｉＯ2層306及びドープされたシリコン材料が、例えば、従来のボンディング技術を用いて室温で接合されてもよい。当該接合工程の後、ドープされたシリコン材料202は、いかなる数のクリーブプロセスを用いて初期基板308からクリーブされてもよい。１実施例において、当該クリーブするプロセスは、ドープされたシリコン材料202および初期基板308を摂氏200ないし300度の間の温度で約5時間ないし10時間アニールすることを含む。当該クリーブするプロセスは、ドープされたシリコン材料202および初期基板308を摂氏約450度の温度で約15分アニールすることを含む。当該アニールするプロセスは、クリーブ可能な領域208の格子構造を破壊するために用いられる。
図６は、本発明による、ドープされたシリコン層114B上に配されたエピタキシャル層106を有する図５の半導体プロセス構造の一実施例の断面図である。図７は、本発明による、半導体構造702を含む半導体構造層107を有する図６の半導体構造の一実施例の断面図である。任意であるが、クリーブされたドープト・シリコン層114Bは、CVDチャンバにおいて前もって処理され、エピタキシャル層106を形成するためのドープト・シリコン層114Bを用意するようにしてもよい。CVD処理は、より均一な表面を生成するために用いられる。エピタキシャル層106は、多くの技術を用いてドープされたシリコン層114Bの上に形成することができる。例えば、エピタキシャル層106はドープされたシリコン層114B上に成長されてもよい。図６を参照すると、１実施例において、サポート（支持）ハンドル308、ＳｉＯ2層306、ドープされたシリコン層114B及びエピタキシャル層106が中間半導体プロセス構造606を構成している。半導体構造層107の形成は、いかなる従来の半導体構造形成技術にもよってなされてもよい。例えば、半導体構造702は、層形成、パターニング及びド−ピング等の従来の半導体構造製作ステップを用いてエピタキシャル層106上、および／または内部に形成されてもよい。半導体構造702は、また、ドープされて形成され、および／またはドープされたシリコン層114Bに集積されて形成されてもよい。1つの任意の動作構成において、例えばＭＯＳＦＥＴにおいて、金属層116は半導体構造702の上に形成される。金属層116は、実際上、ここに記載されているものも含めいかなるプロセスも用いて適用されてもよい。他の実施例において、デバイス層107の形成の後、初期基板308、ＳｉＯ2層306、ドープされたシリコン層114Bおよび半導体構造層107が他の中間半導体プロセス構造706を形成する。
図８を参照すると、半導体構造層107に取り付けられ、プロセス処理において半導体プロセス構造706を支持するプロセス・ハンドル802の断面図が示されている。１実施例において、プロセス・ハンドル802は一時的に中間半導体プロセス構造706を支持するために半導体構造層107に取り付けられる。例えば、１つの工程ステップにおいて、プロセス・ハンドル802は、UV剥離可能な両面テープ804を用いて半導体構造702に取り付けられる。テープ804は、プロセシングにおいて確実に中間半導体プロセス構造706を保持するために強度において十分な粘着性の接合を提供する。他の実施例において、初期基板308、ＳｉＯ2層306、ドープされたシリコン層114B、半導体構造層107、テープ804、及びプロセス・ハンドル802は、他の中間半導体プロセス構造806を構成する。
図９は、初期基板308を基板薄膜化により薄くした後の半導体プロセス構造の一実施例の断面図である。任意に、１実施例において、初期基板308は、機械研摩/研削などの機械的薄膜化プロセスを用いて薄くされ、薄い308A基板が形成される。初期基板308は、例えば、約8ミル（mil）まで化学薬品によって速く取り除く。他の実施例において、基板308A、ＳｉＯ2層306、ドープされたシリコン層114B、及び半導体構造層107が他の中間半導体プロセス構造906を形成する。
図１０は、初期基板308Aが基板エッチングプロセスによって取り除かれた後の半導体プロセス構造の一実施例の断面図である。１つのプロセスにおいて、埋込みＳｉＯ2層306をエッチ停止層として用いて初期基板308Aが化学的エッチングにより取り除かれる。ＳｉＯ2層306は化学的エッチング処理を停止するように構成されているので、半導体構造層107は初期基板308Aをエッチングするのに用いられる化学薬品には接触しないままである。化学エッチングは、初期基板308Aを取り除くいかなるプロセスによってなされてもよい。例えば、初期基板308Aを取り除くが、埋込みＳｉＯ2層306をエッチングしない化学薬品（例えば酸、水酸化物、など）によって、エッチングプロセスがなされてもよい。１つのプロセスにおいて、初期基板308Aを取り除く化学的エッチングプロセスは、下記の化学式（式１）で表すことができる。
Figure 2009503853
ここで、ＳｉＯ2（ＯＨ）2-は可溶性複合物である。他の実施例において、薄くされた初期基板308Aを取り除いた後に、ＳｉＯ2層306、ドープされたシリコン層114Bおよび半導体構造層107は、他の中間半導体プロセス構造1006を構成する。
図１１は、ＳｉＯ2層306がエッチングプロセスによって取り除かれた後の、半導体プロセス構造1006の一実施例の断面図である。埋込みＳｉＯ2層306は、希釈されたHF溶液を用いて化学的エッチングがなされてもよい。この構成において、ドープされたシリコン層114Bは、エッチ停止部として用いられる。例えば、ＳｉＯ2層306は、室温で、49重量％のHF溶液によってエッチングがなされてもよい。この例の溶液は、約2.5μm/分でＳｉＯ2層306をエッチングする。層306を取り除くためのエッチングプロセスは、下記の化学式（式２）で表すことができる。
Figure 2009503853
他の実施例において、ドープされたシリコン層114BからＳｉＯ2層306をエッチング除去した後、ドープされたシリコン層114B、半導体構造層107、テープ804、プロセス・ハンドル802は、他の中間半導体プロセス構造1106を構成する。
図１２は、金属基板118がドープされたシリコン層114上に形成された後の半導体プロセス構造1106の一実施例の断面図である。明瞭さのため、金属基板118を形成することについて記載したが、形成されるベース基板は、例えば金属、ガラス、半導体など実際上効果のあるいかなる種類のものもあってもよいと理解されるべきである。１実施例において、金属基板118は実際上いかなるプロセスを用いて形成されてもよい。例えば電気メッキ、及び／又はプラズマ蒸着（PVD）、化学蒸着（CVD）などの堆積プロセスを用いることができる。例えば、金属基板118はドープされたシリコン層114に電気メッキがなされてもよい。金属基板118は、実際上効果のある銅、アルミニウムまたは合金（例えば半田など）等のいかなる金属または導体を含んでもよい。１実施例において、金属基板118を形成した後、金属基板118、ドープされたシリコン層114B、テープ804およびプロセス・ハンドル802は、他の中間半導体プロセス構造1206を構成する。
図１３は、プロセス・ハンドル802が半導体プロセス構造1206から取り除かれた後の半導体プロセス構造1206の一実施例の断面図である。プロセス・ハンドル802は、いかなる数の技術を用いて取り除かれてもよい。例えば、プロセス・ハンドル802は、テープ804が所定の時間、十分な量のＵＶ光に曝されたときに、テープ804が開放するような紫外線プロセスを用いて取り除かれてもよい。１実施例において、プロセス・ハンドル802を取り除いた後、金属基板118、ドープされたシリコン層114Bおよび半導体構造層107は、他の中間半導体プロセス構造1306を構成する。
図１４は、本発明による、ダイシングされる前の半導体プロセス構造1406の一実施例の断面図であり、図１５は、本発明による、例えばＭＯＳＦＥＴ100などの個々のデバイス（ダイ）にダイシングされた後の半導体プロセス構造1406の一実施例の断面図である。
上記は、本発明の様々な実施例の詳細な説明を提供するが、他の多くの代替、変更及び均等物が可能である。例えば、ここではＭＯＳＦＥＴ、特にトレンチ・ゲートＭＯＳＦＥＴを例に記載したが、バイポーラ又はCMOS集積回路などの半導体構造を製造する他のプロセス技術について適用することができる。当業者は、同一の技術を、プロセス・キャリアとしての、あるいは半導体構造ボディの一部としての基板に関連する事実上全ての半導体構造を含む他のデバイスに適用することができる。例えば、ここで記載されているプロセスは、CMOS集積回路を初期基板から絶縁物に移すために用いられてもよい。ＲＦデバイスに関しては、記載されているプロセスおよび構造は、ＲＦデバイスおよび／または回路を、例えばアルミナ-セラミック基板などのＲＦ回路を適用するのに適した誘電体及び厚さを有する基板に移すために用いられてもよい。さらに、様々な大きさ、エネルギーレベル、ド−ピンング濃度、異なる半電導または絶縁層を記載するためにここで用いられている全ての数値例および材料の種類は単に説明の目的のみであると理解されるべきである。従って、この理由および他の理由により、上記の説明は添付の請求の範囲によって定められる本発明の範囲を制限するものとして理解されてはならない。

Claims (31)

  1. 半導体構造を初期基板からベース基板に移す方法であって、
    エッチ停止層を有する初期基板を設けるステップと、
    前記エッチ停止層上にドープされたシリコン層を設けるステップと、
    前記ドープされたシリコン層上に半導体構造を形成するステップと、を有し、
    前記半導体構造、ドープされたシリコン層、エッチ停止層及び初期基板は半導体プロセスを構成し、
    除去可能な支持構造物により前記半導体プロセスを支持するステップと、
    前記初期基板を前記エッチ停止層まで取り除く基板除去プロセスを用いて前記初期基板を取り除くステップと、
    化学的エッチングプロセスにより前記エッチ停止層を取り除くステップと、
    前記ドープされたシリコン層上に基板材料を堆積してベース基板を形成するステップと、を有することを特徴とする方法。
  2. 前記ドープされたシリコン層上に半導体構造を形成するステップは、前記ドープされたシリコン層上にエピタキシャル層を形成するステップを含むことを特徴とする請求項１に記載の方法。
  3. 前記初期基板を設けるステップは、前記初期基板上に、約１μｍおよび２μｍの間の厚さを有する前記エッチ停止層を形成するステップを含むことを特徴とする請求項１に記載の方法。
  4. 前記エッチ停止層は、二酸化シリコンからなることを特徴とする請求項３に記載の方法。
  5. 前記ドープされたシリコン層を設けるステップは、ドープされたシリコン材料の領域に水素原子を供給するステップを含み、前記領域はクリーブ可能な領域を形成するために十分な水素原子濃度を有することを特徴とする請求項１に記載の方法。
  6. 前記水素原子を供給するステップは、水素イオン注入を含むことを特徴とする請求項１に記載の方法。
  7. 前記水素イオン注入は、約170kevの注入ポテンシャルで水素イオン注入を行うことを特徴とする請求項６に記載の方法。
  8. 前記ドープされたシリコン層を設けるステップは、ドープされたシリコン材料を前記エッチ停止層に接合することを含むことを特徴とする請求項１に記載の方法。
  9. 前記ドープされたシリコン層を設けるステップは、前記ドープされたシリコン材料層をクリーブして前記エッチ停止層上に配されたドープされたシリコン材料層を残すステップを含むことを特徴とする請求項８に記載の方法。
  10. 前記クリーブするステップは、ドープされたシリコン材料の領域に水素を注入し、前記ドープされたシリコン材料をアニールして当該水素が注入された領域に沿ってドープされたシリコン材料を破断することを特徴とする請求項９に記載の方法。
  11. 前記除去可能な支持構造物により前記ボディを支持するステップは、前記除去可能な支持構造物を前記半導体構造に一時的に結合することを含むことを特徴とする請求項１に記載の方法。
  12. 前記初期基板を取り除くステップは、前記初期基板の一部を所定の厚さに研削することを含むことを特徴とする請求項１に記載の方法。
  13. 前記初期基板を前記エッチ停止層から化学的にエッチングすることを更に含むことを特徴とする請求項１２に記載の方法。
  14. 前記エッチ停止層を取り除くステップは、HF溶液によって前記エッチ停止層の化学的エッチングを行うことを含むことを特徴とする請求項１に記載の方法。
  15. 半導体構造を金属基板の上に形成する方法であって、
    露出した二酸化シリコン・エッチ停止層を有する初期基板を設けるステップと、
    水素注入したドープト・シリコン材料を前記二酸化シリコン・エッチ停止層に接合するステップと、
    前記水素により十分に脆弱化された前記ドープト・シリコン材料の領域を確定し、前記領域に沿って前記ドープト・シリコン材料をクリーブすることを可能にするステップと、
    前記領域に沿って前記ドープト・シリコン材料をクリーブし、前記二酸化シリコン層に接合されたドープト・シリコン層を残すステップと、
    前記ドープト・シリコン層上に半導体構造を形成するステップと、
    前記半導体構造、二酸化シリコン層及び初期基板を支持デバイスで支持するステップと、
    前記初期基板を取り除くステップと、
    前記二酸化シリコン層を取り除くステップと、
    前記ドープト・シリコン層に十分な量の金属を供給して金属基板を形成するステップと、を有することを特徴とする方法。
  16. 前記ドープト・シリコン層上に半導体構造を形成するステップは、前記ドープト・シリコン層上にエピタキシャル層を形成するステップを含むことを特徴とする請求項１５に記載の方法。
  17. 前記ドープト・シリコン材料をクリーブするステップは、前記ドープト・シリコン構造の前記領域をアニールし、前記ドープト・シリコン層を前記ドープト・シリコン材料から十分に分離するステップを含むことを特徴とする請求項１５に記載の方法。
  18. 前記ドープト・シリコン構造の前記領域をアニールするステップは、前記ドープト・シリコン構造の前記領域を約5〜10時間、摂氏約200〜300度の間の温度で加熱するステップを含むことを特徴とする請求項１７に記載の方法。
  19. 前記ドープト・シリコン構造の前記領域を加熱するステップは、前記ドープト・シリコン構造の前記領域を約15分間、摂氏450度で加熱するステップを含むことを特徴とする請求項１８に記載の方法。
  20. 前記半導体構造、二酸化シリコン層及び初期基板を支持するステップは、前記支持デバイスを前記半導体構造に一時的に結合することを含むことを特徴とする請求項１５に記載の方法。
  21. 前記初期基板を取り除くステップは、前記初期基板を研削するステップを含むことを特徴とする請求項１５に記載の方法。
  22. 前記初期基板を取り除くステップは、前記初期基板を前記エッチ停止層から化学的にエッチングすることを更に含むことを特徴とする請求項１５に記載の方法。
  23. 前記初期基板を取り除くステップは、SiO2(OH)2-の溶解物質を形成することを含むことを特徴とする請求項１５に記載の方法。
  24. 前記十分な量の金属を供給するステップは、前記ドープト・シリコン層に前記金属層を電気メッキすることを含むことを特徴とする請求項１５に記載の方法。
  25. 前記金属層は銅からなることを特徴とする請求項２４に記載の方法。
  26. 初期基板上に配されるエッチ停止層と、
    前記エッチ停止層上に配される半導体層と、を有し、
    前記エッチ停止層は、前記初期基板を取り除く化学的エッチングプロセスに対するプロセスバリヤを提供することを特徴とする基板構造。
  27. 前記エッチ停止層は二酸化シリコンからなることを特徴とする請求項２６に記載の基板構造。
  28. 前記エッチ停止層は約１μm乃至２μmの間の厚さを有することを特徴とする請求項２７に記載の基板構造。
  29. 前記エッチ停止層は、前記エッチ停止層が前記初期基板及び前記半導体層の間に位置するように結合されていることを特徴とする請求項２７に記載の基板構造。
  30. 前記半導体層上に配される半導体構造層を更に有することを特徴とする請求項２６に記載の基板構造。
  31. 前記半導体構造に結合され、プロセスの間、前記構造を支持するプロセス・ハンドルを更に有することを特徴とする請求項３０に記載の基板構造。
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