DE10324751B4 - Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur - Google Patents

Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur Download PDF

Info

Publication number
DE10324751B4
DE10324751B4 DE10324751A DE10324751A DE10324751B4 DE 10324751 B4 DE10324751 B4 DE 10324751B4 DE 10324751 A DE10324751 A DE 10324751A DE 10324751 A DE10324751 A DE 10324751A DE 10324751 B4 DE10324751 B4 DE 10324751B4
Authority
DE
Germany
Prior art keywords
semiconductor
layers
layer
metal
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10324751A
Other languages
English (en)
Other versions
DE10324751A1 (de
Inventor
Franz Dr. Hirler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10324751A priority Critical patent/DE10324751B4/de
Priority to US10/855,794 priority patent/US7253471B2/en
Publication of DE10324751A1 publication Critical patent/DE10324751A1/de
Application granted granted Critical
Publication of DE10324751B4 publication Critical patent/DE10324751B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Abstract

Verfahren zur Herstellung einer Halbleiterstruktur mit einem Halbleitersubstrat (3, 4), auf und in dessen Oberseite Halbleiterschichten, Metallschichten und Isolatorschichten (5) hergestellt sind, mit den folgenden Schritten:
(a) Herstellen der Halbleiterschichten, Metallschichten und Isolatorschichten (5) auf und in der Oberseite des Halbleitersubstrats (3, 4),
(b) Aufbringen einer zusammenhängenden Stabilisierungsschicht (6) aus Metall auf die Halbleiterschichten, Metallschichten und Isolatorschichten (5),
(c) Strukturieren der Stabilisierungsschicht (6) durch Wegätzen von Metallbereichen (71 bis 75),
(d) Füllen der durch die weggeätzten Metallbereiche (71 bis 75) entstandenen Bereiche mit einem Passivierungsmaterial und
(e) Verringern der Schichtdicke des Halbleitersubstrats derart, dass die Schichtdicke der Stabilisierungsschicht (6) ein Drittel oder mehr von der Schichtdicke des Halbleitersubstrats (3, 4) beträgt.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiter-Struktur mit einem Halbleitersubstrat sowie eine mit diesem Verfahren hergestellte Halbleiter-Struktur. Eine solche Halbleiter-Struktur kann insbesondere eine DMOS- oder IGBT(Insulated Gate Bipolar Transistor)-Struktur sein.
  • DMOS-Transistoren sowie IGBTs sind bekannte elektronische Bauelemente, die in einer Vielzahl von Elektronikkomponenten Anwendung finden. Eine wichtige charakteristische Größe derartiger Bauelemente ist deren spezifischer Einschaltwiderstand Ron·A (Ron = Einschaltwiderstand; A = Querschnittsfläche des Widerstands). Dieser sollte so niedrig wie möglich gehalten werden, da ein geringer spezifischer Einschaltwiderstand geringe statische Verlustleistungen sowie hohe Stromdichten nach sich zieht. Der spezifische Einschaltwiderstand wird wesentlich durch die Dicke der Halbleitersubstrate (Trägersubstrate) der DMOS-/IGBT-Bauelemente beeinflusst. So beträgt bei neuen Generationen vertikaler DMOS-Transistoren der durch das Halbleitersubstrat bewirkte Anteil am gesamten spezifischen Einschaltwiderstand in etwa 1/4. Man versucht deshalb, die Dicke des Halbleitersubstrats möglichst dünn zu halten, was beispielsweise durch Dünnschleifprozesse an der Unterseite des Halbleitersubstrats erfolgt, nachdem auf und in die Oberseite des Halbleitersubstrats eine Struktur aus weiteren Halbleiterschichten bzw. Metallschichten aufgebracht worden ist.
  • Die Dicke des Halbleitersubstrats für DMOS-Bauelemente kann in den bisherigen Herstellungsverfahren auf die Grö ßenordnung von 100 μm gesenkt werden. Bei IGBTs und Dioden können sogar noch etwas geringere Halbleitersubstratdicken erzielt werden. Problematisch ist jedoch, dass es relativ häufig zu Ausbeuteverlusten aufgrund von gebrochenen Substraten oder Rissen kommen kann, die durch Verspannungen bzw. Verbiegungen des Halbleitersubstrats aufgrund der Dünnschleifprozesse entstehen.
  • In Einzelnen ist eine mit einer Passivierungsschicht versehene Halbleiteranordnung beispielsweise aus der US 5 602 046 A bekannt.
  • Weiterhin beschreibt die DE 100 43 955 A1 eine Halbleiter-Struktur mit einem Halbleitersubstrat, auf und in dessen Oberseite eine Struktur aus Halbleiterschichten, Metallschichten, beziehungsweise Isolatorschichten aufgebracht ist. Auf der aufgebrachten Metall/Haibleiter-/Isolatorschichtstruktur ist eine möglichst zusammenhängende Stabilisierungsschicht aus Metall und Passivierungsmaterial aufgebracht. Die Dicke dieser Stabilisierungsschicht beträgt etwa ein Drittel oder mehr der Dicke des Halbleitersubstrats. Außerdem sind mehrere Halbleiterelemente in der Halbleiter-Struktur vorgesehen.
  • Aus DE 101 22 324 A1 und DE 197 50 167 A1 sind wie auch aus der bereits genannten DE 100 43 955 A1 Transistoren und integrierte Schaltungen mit Substratdicken von bis wenigen μm und auch kleineren Dicken bekannt. In Relation zu diesen genannten Substratdicken kann dabei die Dicke üblicher Metallisierungen, die in Verbidung mit üblichen Passivierungsschichten als Stabilisierungsschichten wirken, im Bereich von einem Drittel der Dicke des Halbleiersubstrates liegen.
  • Schließlich ist noch aus der US 2002/0 030 224 A1 eine DMOS-Struktur mit einer zusammenhängenden Stabilisierungsschicht bekannt.
  • Die der Erfindung zugrunde liegende Aufgabe ist es deshalb, ein Verfahren zum Herstellen einer Halbleiter-Struktur anzugeben, mit der die Ausbeuteverluste möglichst vermieden werden, ohne auf die Vorteile eines dünnen Halbleitersubstrats verzichten zu müssen; außerdem soll eine Halbleiterstruktur mit den Merkmalen der nach diesem Herstellungsverfahren hergestellten Halbleiter-Struktur geschaffen werden.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen einer Halbleiter-Struktur gemäß einem der Patentansprüche 1 bis 4 gelöst. Ferner stellt die Erfindung eine mit diesem Verfahren hergestellte Halbleiter-Struktur nach Anspruch 6 oder 7 bereit. Eine vorteilhafte Ausgestaltung bzw. Weiterbildung des Erfindungsgedankens finden sich im Patentanspruch 5.
  • Bei der Halbleiter-Struktur handelt es sich vorzugsweise um eine DMOS-/IGBT-Struktur. Die Erfindung ist aber in gleicher Weise wie auf die Vorstellung von DMOS-Transistoren und IGBT's ganz allgemein auf die Herstellung von MOS-Bauelementen, Bipolar-Bauelementen, integrierten Schaltungen (IC's), Dioden, Thyristoren usw. anwendbar.
  • Die Halbleiter-Struktur weist ein Halbleitersubstrat auf, auf und in dessen Oberseite eine Struktur aus Halbleiterschichten bzw. Metallschichten bzw. Isolatorschichten aufgebracht (bzw. eingeprägt) ist. Auf der aufgebrachten Metall-/Halbleiter-/Isolatorschichtstruktur ist eine möglichst zusammenhängende Stabilisierungsschicht aus Metall aufgebracht. Unter „zusammenhängend" soll verstanden werden, dass einerseits keine unerwünschten Kurzschlüsse auftreten und andererseits Unterbrechungen kleiner als die Scheibendicke bzw. kleiner als 50 μm sind.
  • Durch das Aufbringen einer derartigen Stabilisierungsschicht kann die mechanische Stabilität der Halbleiter-Struktur wesentlich verbessert werden.
  • Wird die Halbleiter- und insbesondere DMOS-/IGBT-Struktur daher weiteren Bearbeitungsprozessen, insbesondere Prozessen zur Verringerung der Dicke des Halbleitersubstrats unterworfen, so können Ausbeuteverluste aufgrund gebrochener Halbleitersubstrate oder aufgrund von Rissen weitgehend vermieden werden. Ferner ist es gegenüber den herkömmlichen Herstellungsverfahren möglich, die Dicke des Halbleitersubstrats weiter zu reduzieren, womit der spezifische Einschaltwiderstand weiter verringert werden kann.
  • Die Stabilisierungsschicht muss nicht homogen über die gesamte Metall-/Halbleiter-/Isolatorschichtstruktur aufgebracht sein, sondern es sind beliebig strukturierte Stabilisierungsschichten möglich. Wesentlich ist lediglich, dass die Stabilisierungsschicht möglichst weitgehend zusammenhängt, um „Sollbruchstellen" zu vermeiden. Bereits oben wurde erläutert, was unter „möglichst weitgehend zusammenhängt" zu verstehen ist.
  • Die Stabilisierungsschicht aus Metall kann beispielsweise durch einen galvanischen Prozess sehr kostengünstig aufgebracht werden. Prinzipiell sind beliebige Metalle verwendbar. Vorzugsweise sollte Kupfer bzw. Aluminium verwendet werden, die sehr gute elektrische bzw. thermische Leitfähigkeiten aufweisen sowie eine Erhöhung der Wärmekapazität bewirken.
  • In einer bevorzugten Ausführungsform besteht das Halbleitersubstrat (Trägersubstrat) aus einer homogen dotierten Halbleiterschicht, deren Dotierstoff konzentration der Dotierstoffkonzentration der Driftstrecke der DMOS-/IGBT-Struktur entspricht. Dies gilt insbesondere für Nieder volt-DMOS-Bauelemente. Unter „Niedervolt" sind Spannungen bis etwa 200 V zu verstehen. Die Dicke des Halbleitersubstrats wird hierbei so gewählt, dass sie gleich oder nur unwesentlich größer als die maximale Ausdehnung einer in der Driftstrecke der Halbleiter- und insbesondere DMOS-/IGBT-Struktur ausbildbaren Raumladungszone ist. Damit kann der übliche Aufbau eines Halbleiter- bzw. DMOS-/IGBT-Trägersubstrats, der im Wesentlichen aus einem hochdotierten n+-Substrat und einer darauf aufgebrachten n-Epi-Schicht besteht, durch eine einzige, homogen dotierte Halbleiterschicht ersetzt werden, was die Herstellungskosten reduziert.
  • Gute Ausbeuteraten bei gleichzeitig niedrigem spezifischen Einschaltwiderstand zeigen sich dann, wenn die Dicke der Stabilisierungsschicht ein Drittel der Dicke des Halbleitersubstrats beträgt.
  • Die Halbleiter-Struktur kann ein bzw. mehrere Halbleiter-Elemente umfassen. Die oben beschriebenen Vorteile der Erfindung kommen verstärkt dann zur Geltung, wenn mehrere Halbleiter-Elemente auf einem gemeinsamen Halbleitersubstrat (Wafer) in Einem hergestellt werden, wobei die einzelnen Elemente nach Abschluss des Herstellungsverfahrens durch Zersägen des Wafers gewonnen werden.
  • Wie bereits oben angedeutet, stellt die Erfindung ein Verfahren zur Herstellung einer Halbleiter-Struktur bereit. Dieses Verfahren umfasst die folgenden Schritte: Aufbringen einer Struktur aus Halbleiterschichten/Metallschichten/Isolatorschichten auf und in eine Oberseite eines Halbleitersubstrats, Aufbringen einer möglichst zusammenhängenden Stabilisierungsschicht aus Metall auf der aufgebrachten Metall-/Halbleiter-/Isolatorschichtstruktur, und Verringern der Schichtdicke des Halbleitersubstrats auf Basis von Schleif-/Ätzprozessen.
  • Beim so genannten SMART-CUT-Verfahren wird Wasserstoff in definierter Tiefe implantiert, die Struktur erhitzt und dabei eine Schicht bis zur implantierten Tiefe abgesprengt. Auch dieses Verfahren ist anwendbar.
  • Die Schichtdicke des Halbleitersubstrats wird so gedünnt, dass die Schichtdicke der Stabilisierungsschicht ein Drittel der Schichtdicke des Halbleitersubstrats beträgt, jedoch sind auch beliebige andere Schichtdicken-Verhältnisse denkbar. Wie bereits erwähnt, kommen die erfindungsgemäßen Vorteile verstärkt dann zum Tragen, wenn mehrere Halbleiter-Elemente gleichzeitig auf und in einem gemeinsamen Halbleitersubstrat ausgebildet werden.
  • Wie in der vorangehenden Beschreibung deutlich geworden ist, ist es ein wesentlicher Aspekt der Erfindung, die Gesamtdicke einer Halbleiter-Struktur nicht wesentlich zu verändern, sondern eine ohnehin benötigte Metallisierungsschicht wesentlich dicker als bisher aufzubringen und gleichzeitig das Halbleitersubstrat entsprechend zu dünnen.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1 ein erstes Ausführungsbeispiel einer DMOS-Struktur als Beispiel der erfindungsgemäßen Halbleiterstruktur und
  • 2 ein zweites Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Struktur.
  • Im Folgenden soll das Herstellungsverfahren einer ersten Ausführungsform anhand einer DMOS-Struktur als Beispiel einer Halbleiter-Struktur näher beschrieben werden.
  • In mehreren ersten Prozessschritten wird eine DMOS-Struktur 1 hergestellt, die eine Drain-Metallisierung 2, ein n+-Substrat 3, eine n-Epi-Schicht 4 sowie eine auf der n-Epi-Schicht 4 aufgetragene bzw. in die n-Epi-Schicht 4 eingeprägte Metall-/Halbleiter-/Isolatorschichtstruktur 5 aufweist. In einem Idealfall enthält die Struktur 5 kein Metall sondern nur Halbleiter- und Isolatorschichten.
  • Auf die Metall-/Halbleiter-/Isolatorschichtstruktur 5 wird in einem zweiten Prozessschritt eine homogene Schicht 6 aus Metall aufgebracht. In einem dritten Prozessschritt wird in die Metallschicht 6 eine Struktur hineingeätzt, wobei die so strukturierte Metallschicht 6 vorzugsweise zusammenhängend ist. Durch die Strukturierung weggeätzte Metallbereiche 71 bis 75 werden mit einem Passivierungsmaterial (z. B. einem Isolator) gefüllt. Die Kombination aus strukturierter Metallschicht 6 und Passivierungsmaterial (gefüllte Metallbereiche 71 bis 75 ) bilden eine Stabilisierungsschicht.
  • Im Folgenden soll das Herstellungsverfahren einer zweiten Ausführungsform einer DMOS-Struktur als Beispiel einer Halbleiter-Struktur näher beschrieben werden. Dabei sind einander entsprechende Bauteile mit denselben Bezugszeichen gekennzeichnet.
  • In mehreren ersten Prozessschritten wird eine DMOS-Struktur 1 hergestellt, die zunächst ein n+-Substrat 3, eine n-Epi-Schicht 4 sowie eine auf der n-Epi-Schicht 4 aufgetragene bzw. in die n-Epi-Schicht 4 eingeprägte Metall-/Halbleiterschichtstruktur 5 aufweist.
  • Auf die Metall-/Halbleiterschichtstruktur 5 wird in einem zweiten Prozessschritt eine homogene Metallschicht 8 aufgebracht. In einem dritten Prozessschritt wird in die Metallschicht 8 eine Struktur hineingeätzt, sodass mehrere Metallschichtbereiche 81 bis 86 entstehen, wobei die so strukturierte Metallschicht 8 vorzugsweise zusammenhängend ist. Durch die Strukturierung weggeätzte Metallbereiche 91 bis 95 werden mit einem Passivierungsmaterial (z. B. einem Isolator) gefüllt. Auf die so entstandenen Oberflächen der Metallschicht 8 und die Oberflächen der Passivierungsmaterialbereiche wird eine zusätzliche Passivierungsschicht 10 aufgetragen, so dass ein zusammenhängendes Gebiet aus Passivierungsmaterial entsteht, das mehrere der Metallschichtbereiche 81 bis 86 miteinander verbindet.
  • Im ersten Ausführungsbeispiel wird die Stabilisierungsschicht im Wesentlichen durch die Metallschicht 6 selbst gebildet, wohingegen im zweiten Ausführungsbeispiel die Stabilisierungsschicht im Wesentlichen durch die Passivierungsschicht 10 gebildet wird.
  • Nach Aufbringen der Stabilisierungsschicht kann die Dicke des n+-Substrats 3 in beiden Ausführungsformen jeweils gedünnt werden, um eine Verringerung des spezifischen Einschaltwiderstands zu erzielen. Die Dicke der Stabilisierungsschichten wird jeweils so gewählt, dass diese ein Drittel der Dicke der Summe der Schichtdicken der n-Epi-Schicht 4 sowie des n+-Substrats 3 nach Dünnung beträgt. Auf der Rückseite wird optional eine Kontaktimplatation durchgeführt.
  • Nach der Dünnung durch beispielsweise Schleifen wird sodann in der zweiten Ausführungsform eine Drain-Metallisierung 2 aufgetragen.
  • Die absoluten Schichtdicken der Stabilisierungsschicht hängen stark von den Ausführungsformen der jeweiligen Bauteile ab. Typische Schichtdicken können für die Stabilisierungsschichten 6, 10 beispielsweise im Bereich von 30 bis 300 μm liegen. Bevorzugte Dickebereiche von den dazu korrespondierenden Halbleiterschichten 3, 4 liegen zwischen 0 bzw. nahezu 0 und 150 μm für die Schichten 3 und zwischen 1 μm und 150 μm für die Schichten 4. Die Erfindung ist jedoch nicht auf diese Dickebereiche beschränkt.
  • Nach Herstellen der oben beschriebenen Strukturen können die einzelnen DMOS-Elemente (durch Bezugszeichen A und B gekennzeichnet) durch Zersägen entlang einer Achse 11 gewonnen werden.
  • Das Erfindung ist nicht auf DMOS-/IGBT-Bauteile beschränkt. Das Aufbringen einer Stabilisierungsschicht kann auf sämtliche halbleiterbasierende Elektronikbauteile angewandt werden.

Claims (7)

  1. Verfahren zur Herstellung einer Halbleiterstruktur mit einem Halbleitersubstrat (3, 4), auf und in dessen Oberseite Halbleiterschichten, Metallschichten und Isolatorschichten (5) hergestellt sind, mit den folgenden Schritten: (a) Herstellen der Halbleiterschichten, Metallschichten und Isolatorschichten (5) auf und in der Oberseite des Halbleitersubstrats (3, 4), (b) Aufbringen einer zusammenhängenden Stabilisierungsschicht (6) aus Metall auf die Halbleiterschichten, Metallschichten und Isolatorschichten (5), (c) Strukturieren der Stabilisierungsschicht (6) durch Wegätzen von Metallbereichen (71 bis 75 ), (d) Füllen der durch die weggeätzten Metallbereiche (71 bis 75 ) entstandenen Bereiche mit einem Passivierungsmaterial und (e) Verringern der Schichtdicke des Halbleitersubstrats derart, dass die Schichtdicke der Stabilisierungsschicht (6) ein Drittel oder mehr von der Schichtdicke des Halbleitersubstrats (3, 4) beträgt.
  2. Verfahren zur Herstellung einer Halbleiterstruktur mit einem Halbleitersubstrat (3, 4), auf und in dessen Oberseite Halbleiterschichten und Isolatorschichten (5) hergestellt sind, mit den folgenden Schritten: (a) Herstellen der Halbleiterschichten und Isolatorschichten (5) auf und in der Oberseite des Halbleitersubstrats (3, 4), (b) Aufbringen einer zusammenhängenden Stabilisierungsschicht (6) aus Metall auf die Halbleiterschichten und Isolatorschichten (5), (c) Strukturieren der Stabilisierungsschicht (6) durch Wegätzen von Metallbereichen (71 bis 75 ), (d) Füllen der durch die weggeätzten Metallbereiche (71 bis 75 ) entstandenen Bereiche mit einem Passivierungsmaterial und (e) Verringern der Schichtdicke des Halbleitersubstrats derart, dass die Schichtdicke der Stabilisierungsschicht (6) ein Drittel oder mehr von der Schichtdicke des Halbleitersubstrats (3, 4) beträgt.
  3. Verfahren zur Herstellung einer Halbleiterstruktur mit einem Halbleitersubstrat (3, 4), auf und in dessen Oberseite Halbleiterschichten, Metallschichten und Isolatorschichten (5) hergestellt sind, mit den folgenden Schritten: (a) Herstellen der Halbleiterschichten, Metallschichten und Isolatorschichten (5) auf und in der Oberseite des Halbleitersubstrats (3, 4), (b) Aufbringen einer zusammenhängenden Stabilisierungsschicht (8) aus Metall auf die Halbleiterschichten, Metallschichten und Isolatorschichten (5), (c) Strukturieren der Stabilisierungsschicht (8) durch Wegätzen von Metallbereichen (91 bis 95 ), (d) Füllen der durch die weggeätzten Metallbereiche (91 bis 95 ) entstandenen Bereiche mit einem Passivierungsmaterial, (d1) Auftragen einer zusätzlichen Passivierungsschicht (10) direkt auf die Oberfläche der Stabilisierungsschicht (8) und das in die weggeätzten Metallbereiche gefüllte Passivierungsmaterial, und (e) Verringern der Schichtdicke des Halbleitersubstrats derart, dass die Schichtdicke der Stabilisierungsschicht (8), gebildet aus der mit dem Passivierungsmaterial versehenen zusammenhängenden Stabilisierungsschicht (6, 8) und der zusätzlichen Passivierungsschicht (10), ein Drittel oder mehr von der Schichtdicke des Halbleitersubstrats (3, 4) beträgt.
  4. Verfahren zur Herstellung einer Halbleiterstruktur mit einem Halbleitersubstrat (3, 4), auf und in dessen Oberseite Halbleiterschichten und Isolatorschichten (5) hergestellt sind, mit den folgenden Schritten: (a) Herstellen der Halbleiterschichten und Isolatorschichten (5) auf und in der Oberseite des Halbleitersubstrats (3, 4), (b) Aufbringen einer zusammenhängenden Stabilisierungsschicht (8) aus Metall auf die Halbleiterschichten und Isolatorschichten (5), (c) Strukturieren der Stabilisierungsschicht (8) durch Wegätzen von Metallbereichen (91 bis 95 ), (d) Füllen der durch die weggeätzten Metallbereiche (91 bis 95 ) entstandenen Bereiche mit einem Passivierungsmaterial, (d1) Auftragen einer zusätzlichen Passivierungsschicht (10) direkt auf die Oberfläche der Stabilisierungsschicht (8) und das in die weggeätzten Metallbereiche gefüllte Passivierungsmaterial, und (e) Verringern der Schichtdicke des Halbleitersubstrats derart, dass die Schichtdicke der Stabilisierungsschicht (8), gebildet aus der mit dem Passivierungsmaterial versehenen zusammenhängenden Stabilisierungsschicht (8) und der zusätzlichen Passivierungsschicht (10), ein Drittel oder mehr von der Schichtdicke des Halbleitersubstrats (3, 4) beträgt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Halbleiterstruktur mehrere Halbleiterelemente (A, B) umfasst, die in einem gemeinsamen Halbleitersubstrat (3, 4) ausgebildet werden.
  6. Halbleiterstruktur mit den Merkmalen der nach einem der Ansprüche 1 bis 5 hergestellten Halbleiterstruktur, wobei für eine Niedervolt-DMOS-Struktur das Halbleitersubstrat eine homogen dotierte Halbleiterschicht ist, deren Dotierstoffkonzentration der Dotierstoffkonzentration einer Driftstrecke (4) der Halbleiterstruktur entspricht.
  7. Halbleiterstruktur mit den Merkmalen der nach einem der Ansprüche 1 bis 5 hergestellten Halbleiterstruktur, wobei die Dicke des Halbleitersubstrats (3, 4) gleich oder nur unwesentlich größer als die maximale Ausdehnung einer in einer Driftstrecke (4) ausbildbaren Raumladungszone ist.
DE10324751A 2003-05-30 2003-05-30 Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur Expired - Fee Related DE10324751B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10324751A DE10324751B4 (de) 2003-05-30 2003-05-30 Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
US10/855,794 US7253471B2 (en) 2003-05-30 2004-05-27 Semiconductor structure having thick stabilization layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10324751A DE10324751B4 (de) 2003-05-30 2003-05-30 Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur

Publications (2)

Publication Number Publication Date
DE10324751A1 DE10324751A1 (de) 2005-01-05
DE10324751B4 true DE10324751B4 (de) 2009-01-22

Family

ID=33494780

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10324751A Expired - Fee Related DE10324751B4 (de) 2003-05-30 2003-05-30 Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur

Country Status (2)

Country Link
US (1) US7253471B2 (de)
DE (1) DE10324751B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273384A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Structure for avalanche improvement of ultra high density trench MOSFET
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
DE102005054872B4 (de) * 2005-11-15 2012-04-19 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
US7635635B2 (en) * 2006-04-06 2009-12-22 Fairchild Semiconductor Corporation Method for bonding a semiconductor substrate to a metal substrate
DE102006018765A1 (de) 2006-04-20 2007-10-25 Infineon Technologies Ag Leistungshalbleiterbauelement, Leistungshalbleiterbauteil sowie Verfahren zu deren Herstellung
DE102007008777B4 (de) * 2007-02-20 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
CN101953236A (zh) * 2008-02-13 2011-01-19 东京毅力科创株式会社 微波等离子体处理装置的顶板、等离子体处理装置以及等离子体处理方法
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8561659B2 (en) * 2009-08-24 2013-10-22 The Goodyear Tire & Rubber Company Tire and electronic device assembly
CN104253154A (zh) * 2013-06-28 2014-12-31 无锡华润上华半导体有限公司 一种具有内置二极管的igbt及其制造方法
WO2015187583A1 (en) 2014-06-03 2015-12-10 Endoclear Llc Cleaning devices, systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602046A (en) * 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
DE19750167A1 (de) * 1997-11-12 1999-05-27 Fraunhofer Ges Forschung Verfahren zur Herstellung integrierter Schaltkreise
US20020030224A1 (en) * 1997-10-02 2002-03-14 Fwu-Iuan Hshieh Mosfet power device manufactured with reduced number of masks by fabrication simplified processes
DE10043955A1 (de) * 2000-09-06 2002-04-04 Infineon Technologies Ag Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren
DE10122324A1 (de) * 2001-05-08 2002-11-14 Philips Corp Intellectual Pty Flexible integrierte monolithische Schaltung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JP4053647B2 (ja) * 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US6649973B2 (en) * 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602046A (en) * 1996-04-12 1997-02-11 National Semiconductor Corporation Integrated zener diode protection structures and fabrication methods for DMOS power devices
US20020030224A1 (en) * 1997-10-02 2002-03-14 Fwu-Iuan Hshieh Mosfet power device manufactured with reduced number of masks by fabrication simplified processes
DE19750167A1 (de) * 1997-11-12 1999-05-27 Fraunhofer Ges Forschung Verfahren zur Herstellung integrierter Schaltkreise
DE10043955A1 (de) * 2000-09-06 2002-04-04 Infineon Technologies Ag Halbleiterchip mit einer Schutzabdeckung und zugehöriges Herstellungsverfahren
DE10122324A1 (de) * 2001-05-08 2002-11-14 Philips Corp Intellectual Pty Flexible integrierte monolithische Schaltung

Also Published As

Publication number Publication date
US7253471B2 (en) 2007-08-07
DE10324751A1 (de) 2005-01-05
US20050017291A1 (en) 2005-01-27

Similar Documents

Publication Publication Date Title
DE4242558C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19533956C2 (de) Leistungshalbleitervorrichtung
DE102010042381B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10324751B4 (de) Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
DE19704996A1 (de) Verfahren zur Herstellung von IGBT-Bauteilen
DE102006028342A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE19757269B4 (de) Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats
DE102014101074A1 (de) Durchkontaktierungen und Verfahren zu ihrer Ausbildung
DE2133184A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
EP0071916B1 (de) Leistungs-MOS-Feldeffekttransistor und Verfahren zu seiner Herstellung
DE6606125U (de) Halbleiterelement fuer ein stosspanungsfestes halbleiterventil
DE10351028B4 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE102011053362A1 (de) Leistungs-halbleiterchip-verkapselung
DE102015110437B4 (de) Halbleitervorrichtung mit einer Metallstruktur, die mit einer leitfähigen Struktur elektrisch verbunden ist und Verfahren zur Herstellung
DE102004041904B4 (de) Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors
DE102017123846B4 (de) Leistungshalbleiter-Die und Halbleiterwafer umfassend einen Oxid-Peeling Stopper und Verfahren zum Verarbeiten eines Halbleiterwafers
DE102006002438A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102017130683A1 (de) Kontaktloch
EP0164645A2 (de) Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelementes
WO1999036964A1 (de) Fet mit source-substratanschluss
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung
DE102004045944B4 (de) MOS-Feldeffekttransistor
EP1273045B1 (de) Diode und verfahren zu deren herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee