DE4242558C2 - Halbleitervorrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leitervorrichtung, welche eine Vertikalkanal-MOS-Gate- Struktur aufweist, und bezieht sich insbesondere auf eine Leistungs-Halbleitervorrichtung mit U-förmigen und V-förmi­ gen Vertiefungen. Gegenstand der Erfindung ist ferner ein Verfahren zur Herstellung einer derartigen Halbleitervor­ richtung.
Eine DMOSFET-Struktur, bei der ein Kanal seitlich ent­ lang einer Substratoberfläche gebildet ist, stellt die der­ zeit vorherrschende MOSFET-Struktur bei Leistungs-Halblei­ tervorrichtungen dar. Es wurde jedoch bereits darauf hinge­ wiesen, daß diese Struktur bei der Verringerung der Größen der Einheitszellen und bei hoher Integration im Hinblick auf die erforderliche Herabsetzung des Spannungsabfalls im eingeschalteten Zustand Probleme bereitet.
Zur Lösung dieser Nachteile wurde ein MOSFET mit U-för­ migen Vertiefungen oder einer Grabenstruktur vorgeschlagen. Fig. 17 zeigt einen derartigen Leistungs-MOSFET mit einer U- Vertiefungs-Gatestruktur. Aus der Druckschrift "IEEE Tran­ sactions on Electron Devices", Band 36, Nr. 9, 1989, Seiten 1824 bis 1829, ist eine weitere Leistungs-Halbleitervor­ richtung dieser Abt bekannt, die aufgrund der U-Vertiefung und der ein isoliertes Gate aufweisenden Transistoren (IGBT) auch als UMOS-IGBT bezeichnet wird.
Der Leistungs-MOSFET gemäß Fig. 17 weist ein Drainelek­ trodenmetall 7, einen Drainbereich 1, einen N-Diffusionsbe­ reich 2 und einen schichtförmigen Körper bzw. Bereich 3 auf, die in dieser Reihenfolge übereinander angeordnet sind. In der Oberfläche des Bereichs 3 sind Sourcebereiche 5 durch Verunreinigungsdiffusion ausgebildet. U-förmige Vertiefungen 40 sind ausgehend von den Sourcebereichen 5 über den Bereich 3 bis in den N-Diffusionsbereich 2 hinein ausgebildet. Innerhalb der Vertiefungen 40 sind über Ga­ teoxidfilme 13 vergrabene Gateelektroden 4 vorgesehen. Die Sourcebereiche 5 und der Bereich 3 sind mit einem Sour­ ceelektrodenmetall 6 bedeckt, welches gegenüber den vergra­ benen Gateelektroden 4 durch Oxidfilme 14 isoliert ist. Ei­ ne derartige U-Vertiefungs-Gatestruktur weist Vorteile auf bei der Verringerung der Spannung im eingeschalteten Zu­ stand, da die Kanäle auf sämtlichen Seitenwänden der Ver­ tiefungen 40 derart ausgebildet sind, daß die Länge jeder Vertiefung 40 wirksam ausgenutzt wird. Wenn eine Verringe­ rung der Größe dieser Strukturen für eine höhere Integrati­ onsdichte angestrebt wird, bringen die dann entsprechend abnehmenden Abstände der benachbart zueinander angeordneten Vertiefungen 40 die Schwierigkeit mit sich, daß der Bereich 3 zwischen den benachbart zueinander liegenden Sourceberei­ chen 5 freigelegt werden muß. Dies ist auf Beschränkungen in den verwendeten Herstellungsverfahren zurückzuführen, wie beispielsweise auf Probleme bei der Maskenbildung und der erzielbaren Ausrichtgenauigkeit des Photolithographie­ verfahrens, das bei der Anordnung der Vertiefungen 40 zen­ tral zu den Sourcebereichen 5 angewandt wird. Dadurch wer­ den die angestrebte Verkleinerung der Gesamtgeometrie und die möglichst hohe Integrationsdichte der Zellen entspre­ chend beschränkt. Weiterhin liegen bei der Verringerung des EIN-Widerstandes Beschränkungen vor.
Es wurden Strukturen zur Vermeidung derartiger Probleme vorgeschlagen. Fig. 18 zeigt einen weiteren Leistungs-MOS- FET. Die rechteckigen Sourcebereiche 5 sind gleichmäßig senkrecht zu den U-förmigen Vertiefungen 40 beabstandet. Die Sourcebereiche 5 und der Bereich 3 sind durch das Sour­ ceelektrodenmetall 6 auf der freigelegten Oberfläche des Bereichs 3 bei diesem Abstand kurzgeschlossen. Eine derar­ tige Struktur ermöglicht es, daß Kanalbereiche auf eine selbstjustierende Weise unabhängig von der Strukturierung bzw. dem Muster der U-förmigen Vertiefungen 40 gebildet werden können. Die geometrische Beziehung zwischen den Sourcebereichen 5 und den U-förmigen Vertiefungen 40 muß daher nicht mit einer übermäßig hohen Genauigkeit vorgege­ ben sein, und es ist nicht notwendig, für das jeweilige Mu­ ster eine hohe Genauigkeit vorzusehen.
Jedoch weist die Struktur gemäß Fig. 18 eine kürzere Ge­ samtkanalbreite auf als die Struktur gemäß Fig. 17. Eine der Maßnahmen hiergegen besteht darin, die Breite der Sourcebe­ reiche 5 anzuheben, um die Fläche der freiliegenden Ober­ fläche des Bereichs 3 zu verringern. Dadurch wird eine Ent­ fernung vom Zentrum zum kurzgeschlossenen Rand des Source­ bereiches vergrößert, und der Widerstand zwischen den bei­ den Enden der Ausdehnung des Bereichs 3 unter dem entspre­ chenden Sourcebereich wird ebenfalls vergrößert. Somit wird die Wirksamkeit des Kurzschlusses an der Stelle des Be­ reichs 3 unterhalb des Zentrums des Sourcebereiches abge­ schwächt, so daß es schwierig ist, fehlerhafte Betriebswei­ sen des MOSFET aufgrund von parasitären NPN-Transistoren zu unterdrücken. Bei den beiden in den Fig. 17 und 18 darge­ stellten Strukturen besteht der weitere Nachteil, daß die Verringerung des EIN-Widerstands schwierig ist.
Fig. 19 zeigt eine schematische Schnittansicht der Struktur in der Umgebung der U-förmigen Vertiefung 40 und ein Profil der Verunreinigungskonzentration in XX′-Richtung (in der Richtung der Dicke). Die Struktur gemäß Fig. 19 ist auf die beiden in den Fig. 17 und 18 dargestellten MOSFETs anwendbar. Elektronen fließen von den Sourcebereichen 5 über den Kanalbereich in den Bereich 3 und vom N-Diffusi­ onsbereich 2 in den Drainbereich 1, wenn der MOSFET einge­ schaltet ist (es sei angemerkt, daß der Strom in der entge­ gengesetzten Richtung wie die Elektronen fließt). Der EIN- Widerstand wird somit durch einen Sourcewiderstand RS in den Sourcebereichen 5, einen Kanalwiderstand RC in den Ka­ nälen, die im Bereich 3 in der Nachbarschaft zu den Vertie­ fungen 40 gebildet sind, einen Widerstand RN im N-Diffusi­ onsbereich 2 und durch einen Drainwiderstand RD im Drainbe­ reich 1 bestimmt.
Der Sourcewiderstand RS wird durch die Verteilung der Verunreinigungskonzentration der Sourcebereiche 5 bestimmt. Da die Sourcebereiche 5 bei dieser Struktur durch eine Ver­ unreinigungsdiffusion von der Oberfläche des Bereichs 3 her gebildet werden, werden Bereiche 5a mit relativ hoher Ver­ unreinigungskonzentration lediglich etwa an der Oberfläche des Bereichs 3 gebildet. Wie es in dem Profil gemäß Fig. 9 dargestellt ist, fällt die Verunreinigungskonzentration der Sourcebereiche 5 in Richtung zum Drainbereich 1 hin ab. Der Sourcewiderstand RS steigt zum Drainbereich 1 hin an. Dem­ zufolge ist es schwierig, den EIN-Widerstand als Ganzes zu verringern.
Die vertikale Kanal-MOS-Gatestruktur ist im wesentli­ chen für die Verringerung des EIN-Widerstandes geeignet Jedoch ist es, wie vorstehend angedeutet wurde, bei den bislang bekannten Halbleitervorrichtungen mit einer verti­ kalen MOS-Gatestruktur relativ schwierig, die Gesamtgröße zu verringern.
Demgemäß liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleitervorrichtung mit verringerter Größe und entsprechend hoher Integrationsdichte zu schaffen, die sich durch einen niedrigen EIN-Widerstand auszeichnet. Wei­ terhin soll ein Verfahren angegeben werden, das eine einfa­ che Herstellung einer solchen Halbleitervorrichtung gestat­ tet.
Diese Aufgabe wird hinsichtlich der Vorrichtung durch die im Anspruch 1 angegebenen Maßnahmen und hinsichtlich des Verfahrens durch die im Anspruch 11 angegebenen Verfah­ rensschritte gelöst.
Nach der Lehre der vorliegenden Erfindung ist demgemäß eine dritte Halbleiterschicht durch eine Verunreinigungs­ diffusion von einer Isolierschicht her gebildet, die inner­ halb einer Vertiefung vorgesehen ist und eine Diffusions­ quellenverunreinigung aufweist. Die Verunreinigungskonzen­ tration ist gleichförmig in der Richtung des Stromflusses verteilt und nimmt seitlich mit zunehmendem Abstand von der Vertiefung ab. Der aufgrund des Stromflusses in der Umge­ bung der Vertiefung in der dritten Halbleiterschicht auf­ tretende Spannungsabfall kann daher minimiert werden, so daß eine Halbleitervorrichtung mit sehr kleinem EIN-Wider­ stand geschaffen wird.
Darüber hinaus kann der Abstand zwischen benachbarten Vertiefungen auf einfache Weise verringert werden, da die Länge der dritten Halbleiterschicht in seitlicher Richtung entlang der Oberfläche verkleinert werden kann, ohne die Verunreinigungskonzentration der dritten Halbleiterschicht in der Umgebung der Vertiefung herabzusetzen, so daß eine sehr hohe Integrationsdichte bzw. eine eine geringe Größe aufweisende Halbleitervorrichtung geschaffen werden kann.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeich­ nung näher erläutert. Es zeigen:
Fig. 1 eine perspektivische Schnittansicht eines Ausführungsbeispiels der erfindungsgemäßen Halbleiter­ vorrichtung;
Fig. 2 eine schematische Schnittansicht dieser Halbleitervorrichtung;
Fig. 3 bis 14 anhand schematischer Schnittan­ sichten die einzelnen Schritte bei der Herstellung der Halbleitervorrichtung;
Fig. 15 anhand einer schematischen Schnittan­ sicht einen Verfahrens schritt zur Bildung einer Einker­ bung;
Fig. 16 in einer perspektivischen Schnittansicht ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung;
Fig. 17 und 18 perspektivische Schnittansichten herkömmlicher Halbleitervorrichtungen; und
Fig. 19 eine schematische Schnittdarstellung dieser herkömmlichen Halbleitervorrichtung.
Fig. 1 zeigt einen N-Kanal-Leistungs-MOSFET gemäß einem ersten Ausführungsbeispiel der Erfindung. Der in Fig. 1 dar­ gestellte MOSFET weist einen aus einem N⁺-Typ-Halbleiter hergestellten Drainbereich 1, einen aus einem N-Typ-Halb­ leiter hergestellten N-Diffusionsbereich bzw. eine Drift­ schicht 2, und einen aus einem P-Typ-Halbleiter hergestell­ ten Körper bzw. Bereich 3 auf, die in dieser Reihenfolge aufeinander angeordnet sind. In der Oberfläche des Bereichs 3 sind selektiv Sourcebereiche 5 ausgebildet. Ausgehend von den Sourcebereichen 5 sind über den Bereich 3 Vertiefungen 40 bis in den N-Diffusionsbereich 2 hinein ausgebildet. Die Vertiefungen 40 sind in ihrem unteren Abschnitt zwischen dem Boden und einer Position oberhalb des Bodens der Sour­ cebereiche 5 mit auf Gate-Oxidfilmen 13 angeordneten ver­ grabenen Gateelektroden 4 aufgefüllt. Die Vertiefungen 40 sind in ihrem oberen Abschnitt mit vergrabenen Oxidfilmen 15, die N-Typ-Verunreinigungen aufweisen, aufgefüllt. Ein Sourceelektrodenmetall 6, das gegenüber den vergrabenen Ga­ teelektroden 4 durch die vergrabenen Oxidfilme 15 isoliert ist, bedeckt die Sourcebereiche 5 sowie den Bereich 3 und schließt diese miteinander kurz.
Die Sourcebereiche 5 sind durch eine Verunreinigungs­ diffusion aus den vergrabenen Oxidfilmen 15 gebildet und weisen Verunreinigungsbereiche 5a mit relativ hoher Konzen­ tration auf, die benachbart zu den Vertiefungen 40 ausge­ bildet sind.
Fig. 2 zeigt in einer schematischen Schnittansicht den MOSFET dieses Ausführungsbeispiels in der Umgebung der Ver­ tiefung 40 sowie ein Profil der Verunreinigungskonzentrati­ on in vertikaler XX′-Richtung. Die Verunreinigungskonzen­ tration der Sourcebereiche 5 ist gleichförmig in vertikaler Richtung entlang der Seite der Vertiefung verteilt. Diese Verunreinigungskonzentration ist höher als die Verunreini­ gungskonzentration der eingangs beschriebenen herkömmlichen Halbleitervorrichtung, die durch eine unterbrochene Linie am Boden der Sourcebereiche 5 angedeutet ist. Der Sourcewi­ derstand RS ist ebenfalls kleiner eingestellt als bei der herkömmlichen Halbleitervorrichtung.
Die Breite L der Sourcebereiche 5 kann bis auf 1 µm oder weniger, und insbesondere bis auf etwa 300 bis 500 nm verringert werden. In diesem Fall werden Verunreinigungsbe­ reiche 5a mit relativ hoher Konzentration in der Umgebung der Vertiefungen 40 geschaffen. Dies erleichtert die Ver­ kleinerung des Abstands zwischen den benachbarten Vertie­ fungen 40, so daß die Gesamtgröße verringert und die Inte­ grationsdichte gesteigert werden kann.
Anhand der Fig. 3 bis 14 wird nunmehr ein Verfahren zur Herstellung des die vorstehend genannte Struktur aufweisen­ den MOSFET′s näher erläutert.
Gemäß Fig. 3 wird zunächst durch epitaktisches Wachstum der N-Diffusionsbereich 3 auf einem N⁺-Typ-Halbleitersub­ strat ausgebildet, welches später den Drainbereich 1 bil­ det. Auf der Oberfläche des N-Diffusionsbereiches 2 wird ein Oxidfilm 11 ausgebildet. Gemäß Fig. 4 werden daraufhin durch eine über den Oxidfilm 11 ausgeführte Ionenimplanta­ tion oder dergleichen P-Typ-Verunreinigungen in die Ober­ fläche des N-Diffusionsbereiches 2 eindiffundiert, so daß der Bereich 3 gebildet wird.
Der Oxidfilm 11 wird anschließend entfernt. Ein Nitrid­ film 21 mit einer Dicke von 50 bis 70 nm wird dann auf der Oberfläche des Bereichs 3 ausgebildet, wobei darunter als Grundierung ein dünner Oxidfilm 12 mit einer Dicke von nicht mehr als 100 nm durch Oxidation ausgebildet wird. Daran anschließend wird auf dem Nitridfilm 21 ein dicker CVD-Oxidfilm 23 ausgebildet. Die Oxidfilme 12 und 13 sowie der Nitridfilm 21 werden selektiv an für die Vertiefungen vorgesehenen Orten entfernt, um selektiv den Bereich 3 freizulegen, wie es in Fig. 5 dargestellt ist. Der dünne Oxidfilm 12 weist vorzugsweise eine Dicke von 30 bis 100 nm auf.
Zur Bildung der Vertiefungen 40 wird ein anisotropes Ätzen unter Verwendung des CVD-Oxidfilmes 23 als Ätzmaske durchgeführt, wie es in Fig. 6 dargestellt ist. Wie vorste­ hend beschrieben wurde, kann der Abstand Y zwischen benach­ barten Vertiefungen 40 auf 1,5 bis 2,0 µm verringert wer­ den. Die Vertiefungen 40 werden durch den Bereich 3 derart gebildet, daß der Bereich 3 und die Kanäle gebildet sind, wenn der MOSFET eingeschaltet ist. Anschließend wird der CVD-Oxidfilm 23 entfernt.
Gemäß Fig. 7 wird zur Bildung der Gateoxidfilme 13 auf den inneren Wänden der Vertiefungen 40 eine Oxidation durchgeführt, wobei der Nitridfilm 21 eine Oxidation auf der Oberfläche des Bereichs 3 unterdrückt. Die Vertiefungen 40 werden vollständig mit einem dicken leitenden Film 4a, der beispielsweise aus dotiertem Polysilizium besteht, auf­ gefüllt. Der leitende Film 4a wird mit einer Dicke bereit­ gestellt, die etwa das 1,5 bis 3-fache der Breite der Ver­ tiefungen 40 beträgt, um die Vertiefungen 40 vollständig aufzufüllen und den oberen Teil hiervon bei dem nachfolgen­ den Schritt einzuebnen, wie es in Fig. 8 dargestellt ist.
Der leitende Film 4a wird durch ein Zurückätzen oder dergleichen eingeebnet. Dadurch wird der Nitridfilm 21 freigelegt, wobei der leitende Film 4a lediglich innerhalb der Vertiefungen 40 stehenbleibt, wie es in Fig. 9 darge­ stellt ist. Die oberen Abschnitte des leitenden Films 4a werden oxidiert, wobei der Nitridfilm 21 eine Oxidation auf der Oberfläche des Körpers 3 unterdrückt, so daß Oxidfilme 4b gebildet werden. Der leitende Film 4a in den unteren Ab­ schnitten bleibt stehen, wodurch die vergrabenen Gateelek­ troden 4 gebildet werden, wie es in Fig. 10 dargestellt ist. Die Oxidfilme 4b, deren Dicke die Tiefe der Sourcebereiche 5 bestimmen, werden nicht tiefer als der Bereich 3 ausge­ bildet.
Die Oxidfilme 4b und Teile der Oxidfilme 13, welche sich hiermit in Kontakt befinden, werden zur Freilegung der oberen Abschnitte der Vertiefungen 40 entfernt. Dadurch weist der Bereich 3 Einkerbungen 41 auf, wie es in Fig. 11 dargestellt ist. Der Nitridfilm 21 wird daraufhin entfernt, worauf zur Auffüllung der Einkerbungen 41 mittels eines CVD-Verfahrens ein dicker Oxidfilm 15a mit N-Typ-Verunrei­ nigungen gebildet wird. Eine Wärmebehandlung bewirkt die Diffusion der Verunreinigungen aus dem Oxidfilm 15a in den Bereich 3, so daß die N⁺-Typ-Sourcebereiche 5 gebildet wer­ den, wie es in Fig. 5 dargestellt ist. Falls ein Oxidfilm verwendet wird, der Phosphor (P) und Arsen (As) mit Verun­ reinigungskonzentrationen von beispielsweise 10²⁰ bis 10²¹ cm-3 aufweist, werden die Sourcebereiche 5 in der Umgebung der Vertiefung 40 mit einer Verunreinigungskonzentration von 5 × 10¹⁹ cm-3 oder darüber durch eine Wärmebehandlung bei 950°C für eine Dauer von 30 Minuten gebildet. Die Diffusion ermöglicht die gleichförmige Verteilung der Ver­ unreinigungskonzentration der Sourcebereiche 5 in vertika­ ler Richtung entlang der Umgebung der Vertiefung. Da des weiteren der Oxidfilm 12 die Diffusion verhindert, nimmt die Verunreinigungskonzentration der Sourcebereiche 5 mit zunehmender Entfernung von den Vertiefungen 40 ab. Da die Bildung der Vertiefungen 40 der Diffusion vorhergeht, wer­ den die Sourcebereiche 5 in selbstjustierender Weise ent­ lang der Vertiefungen 40 gebildet.
Der Oxidfilm 15a und der Oxidfilm 12 werden beide durch Ätzen eingeebnet, wodurch die vergrabenen Oxidfilme 15 ste­ hengelassen und der Bereich 3 sowie die Sourcebereiche 5 freigelegt werden, wie es in Fig. 13 dargestellt ist. Der Oxidfilm 12, der möglicherweise eine kleinere Ätzrate als der durch das CVD-Verfahren gebildete Oxidfilm 15a auf­ weist, muß so dünn gebildet sein, wie es unter Bezugnahme auf Fig. 5 dargestellt worden ist. Andernfalls könnte der Oxidfilm 15a innerhalb der Vertiefungen 40 vor der gesamten Entfernung des Oxidfilmes 12 entfernt werden.
Das Sourceelektrodenmetall 6 bzw. das Drainelektroden­ metall 7 werden jeweils auf den oberen und unteren Oberflä­ chen der Struktur gemäß Fig. 13 ausgebildet. Der MOSFET ge­ mäß diesem Ausführungsbeispiel ist somit entsprechend der Darstellung in Fig. 14 fertiggestellt.
Der leitende Film 4a kann in den oberen Abschnitten derart entfernt werden, daß die vergrabenen Elektroden 4 stehenbleiben, ohne den leitenden Film 4a zu oxidieren. Wie aus Fig. 15 hervorgeht, können durch ein übermäßiges Eineb­ nungs-Ätzen Einkerbungen 51 zum Entfernen der Gateoxidfilme 13 gebildet werden, welche in den Vertiefungen 51 durch ein weiteres Ätzen freiliegen. Dadurch können die Herstellungs­ schritte vereinfacht werden.
Vorstehend wurde zwar ein N-Kanal-Leistungs-MOSFET be­ schrieben, jedoch können die Prinzipien der Erfindung eben­ so auf einen P-Kanal-Leistungs-MOSFET, der Halbleiter mit jeweils umgekehrten Leitungstypen aufweist, angewendet wer­ den.
In Fig. 16 ist ein Bipolartransistor mit isolierendem Gate (IGBT = insulating gate bipolar transistor) gemäß ei­ nem weiteren Ausführungsbeispiel der Erfindung dargestellt, der derart strukturiert ist, daß der Drainbereich 1 durch eine P⁺-Typ-Halbleiterschicht 22 ersetzt ist. Mit dem IGBT dieses Ausführungsbeispiels sind ähnliche Wirkungen wie bei den vorstehenden Ausführungsbeispielen erzielbar.

Claims (22)

1. Halbleitervorrichtung, welche aufweist:
eine erste Halbleiterschicht eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
eine zweite Halbleiterschicht eines zweiten Leitungs­ typs, die auf der ersten Hauptoberfläche gebildet ist;
eine dritte Halbleiterschicht des ersten Leitungstyps, die selektiv auf der zweiten Halbleiterschicht gebildet ist;
eine Vertiefung, die sich von einer oberen Oberfläche der dritten Halbleiterschicht über die zweite Halblei­ terschicht in die erste Halbleiterschicht erstreckt;
eine dielektrische Schicht, die zumindest auf einer In­ nenwand der Vertiefung gebildet ist, welche sich in einer gegenüberliegenden Beziehung zur zweiten Halblei­ terschicht befindet;
eine Steuerelektrode, die auf der Innenwand der Ver­ tiefung über die dielektrische Schicht gebildet ist; und
eine Isolierschicht, die auf einem Teil einer Innenwand der Vertiefung gebildet ist, welcher sich in einer ge­ genüberliegenden Beziehung zur dritten Halbleiter­ schicht befindet und eine Verunreinigung des ersten Leitungstyps enthält,
wobei ein Abschnitt der dritten Halbleiterschicht be­ nachbart zur Vertiefung eine gleichförmige Verunreini­ gungskonzentration in vertikaler Richtung entlang der Vertiefung aufweist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die dielektrische Schicht des weiteren auf einer Innenwand der Vertiefung gebildet ist, welche sich in einer gegenüberliegenden Beziehung zur ersten Halbleiterschicht befindet.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß
die Steuerelektrode einen Bereich auffüllt, der durch die dielektrische Schicht umgeben ist, und
die Isolierschicht die Vertiefung auffüllt, welche mit der dielektrischen Schicht und der Steuerelektrode in Zusammenhang steht.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Verunreinigungskonzentration der dritten Halbleiterschicht seitlich von der Isolier­ schicht weg abfällt.
5. Halbleitervorrichtung nach Anspruch 4, gekennzeichnet durch eine vierte Halbleiterschicht des ersten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halblei­ terschicht gebildet ist, wobei die Verunreinigungskon­ zentration der vierten Halbleiterschicht größer ist als die der ersten Halbleiterschicht.
6. Halbleitervorrichtung nach Anspruch 5, gekennzeichnet durch eine erste Elektrode, die auf einer Oberfläche der vierten Halbleiterschicht gebildet ist.
7. Halbleitervorrichtung nach Anspruch 6, gekennzeichnet durch eine zweite Elektrode, die zumindest auf der oberen Oberfläche der dritten Halbleiterschicht gebildet ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die dritte Halbleiterschicht zumindest die Isolierschicht umgibt.
9. Halbleitervorrichtung nach Anspruch 8, dadurch gekenn­ zeichnet, daß die zweite Elektrode die zweiten und dritten Halbleiterschichten kurzschließt.
10. Halbleitervorrichtung nach Anspruch 1, gekennzeichnet durch eine vierte Halbleiterschicht des zweiten Leitungstyps, die auf der zweiten Hauptoberfläche der ersten Halblei­ terschicht gebildet ist, wobei die Verunreinigungskon­ zentration der vierten Halbleiterschicht größer ist als die der zweiten Halbleiterschicht.
11. Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Schritte aufweist:
  • (a) Vorsehen einer ersten Halbleiterschicht eines er­ sten Leistungstyps mit einer ersten und einer zwei­ ten Hauptoberfläche;
  • (b) Bilden einer zweiten Halbleiterschicht eines zwei­ ten Leitungstyps auf der ersten Hauptoberfläche;
  • (c) Bilden einer Vertiefung, die sich ausgehend von einer oberen Oberfläche der zweiten Halbleiter­ schicht bis in die erste Halbleiterschicht er­ streckt, wobei die Vertiefung einen ersten Bereich in der Umgebung der oberen Oberfläche der zweiten Halbleiterschicht und einen zweiten Bereich auf­ weist, der anders ist als der erste Bereich;
  • (d) Bilden einer dielektrischen Schicht auf einer In­ nenwand der Vertiefung in dem zweiten Bereich;
  • (e) Bilden einer Steuerelektrode auf der dielektrischen Schicht;
  • (f) Bilden einer Isolierschicht enthaltend eine Diffu­ sionsquellenverunreinigung des ersten Leitungstyps zumindest auf einer Innenwand der Vertiefung in dem ersten Bereich; und
  • (g) Eindiffundieren der Diffusionsquellenverunreinigung von der Isolierschicht zum selektiven Bilden einer dritten Halbleiterschicht des ersten Leitungstyps in der zweiten Halbleiterschicht in Kontakt mit der Vertiefung,
wobei die dritte Halbleiterschicht zumindest länger als der erste Bereich in Richtung der Dicke der zweiten Halbleiterschicht ausgebildet ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (a) den Schritt aufweist:
(a-1) Bilden der ersten Halbleiterschicht durch epitakti­ sches Aufwachsen auf einer vierten Halbleiter­ schicht mit einer Verunreinigungskonzentration, die größer ist als die Verunreinigungskonzentration der ersten Halbleiterschicht, wobei die zweite Haupt­ oberfläche eine Grenzfläche der vierten und ersten Halbleiterschichten darstellt.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (b) den Schritt aufweist:
(b-1) Einführen einer Verunreinigung des zweiten Lei­ tungstyps von der ersten Hauptoberfläche.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, der Schritt (c) die Schritte aufweist:
(c-1) Bilden eines ersten Oxidfilmes oberhalb der zweiten Halbleiterschicht;
(c-2) selektives Entfernen und Stehenlassen des ersten Oxidfilmes; und
(c-3) Ätzen der zweiten Halbleiterschicht unter Verwen­ dung des stehengelassenen ersten Oxidfilmes als eine Maske.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (c-1) die Schritte aufweist:
(c-1-1) Bilden eines zweiten Oxidfilmes auf der zweiten Halbleiterschicht;
(c-1-2) Bilden eines Nitridfilmes auf dem zweiten Oxid­ film; und
(c-1-3) Bilden des ersten Oxidfilmes auf dem Nitrid­ film, und
wobei der Schritt (c-2) den Schritt aufweist:
(c-2-1) selektives Stehenlassen des Nitridfilmes und des zweiten Oxidfilmes mit der selben Konfigu­ ration wie bei dem stehengelassenen ersten Oxidfilm.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (d) die Schritte aufweist:
(d-1) Freilegen des Nitridfilmes; und
(d-2) Oxidieren einer Innenseite der Vertiefung.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt (e) die Schritte aufweist:
(e-1) Bilden eines leitenden Filmes überall oberhalb einer Struktur, die in den Schritten (a) bis (d) erhalten worden ist, um die Vertiefung auf zufüllen;
(e-2) Entfernen des leitenden Filmes, wobei der leitende Film lediglich in dem zweiten Bereich unentfernt stehenbleibt,
wobei der in dem zweiten Bereich bei dem Schritt (e-2) stehengelassene leitende Film equivalent zur Steuerelektrode ist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der leitende Film einen polykristallinen Halbleiter darstellt, und
der Schritt (e-2) die Schritte aufweist:
(e-2-1) Einebnen des leitenden Filmes;
(e-2-2) Oxidieren des leitenden Filmes in dem ersten Bereich; und
(e-2-3) Entfernen des oxidierten leitenden Filmes und der dielektrischen Schicht in dem ersten Be­ reich.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt (e) des weiteren den Schritt aufweist:
(e-3) Entfernen der dielektrischen Schicht in dem ersten Bereich.
20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (f) die Schritte aufweist:
(f-1) Bilden der Isolierschicht überall oberhalb einer Struktur, welche in den Schritten (a) bis (e) zur Verfügung gestellt wird, um den ersten Bereich auf­ zufüllen; und
(f-2) Einebnen der Isolierschicht.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt (f) des weiteren vor dem Schritt (f-1) den Schritt aufweist:
(f-3) Entfernen des Nitridfilmes.
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