JPH0831569B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係わ
り、特にダイナミック型RAMおよびその製造方法に関す
る。

（従来の技術） ダイナミック型RAMは半導体記憶装置として広く用い
られており、微細化の進行が最も進んでいる半導体装置
の一つである。そして、新しい構造のメモリセルが、よ
り集積度の高いダイナミック型RAMを実現するためにい
ろいろと提案されている。

現在のところ、最もダイナミック型のメモリセルを高
密度に集積できる構造は、トレンチ・トランジスタ・ク
ロスポイント型メモリセルである（以下、単にTTC型メ
モリセルと称す。参考文献;Technical Digest Internat
ional Electron Devices Meeting 1985,714頁乃至717
頁） TTC型メモリセルの平面図および断面図を、それぞれ
第２図および第３図に示す。

このTTC型メモリセルは、その等価回路が、いわゆる
１トランジスタ１キャパシタ型のメモリセルの等価回路
と変わりないが、キャパシタがビット線と、ワード線の
交点すべてに配置されている点に特徴を有する。

では、このTTC型メモリセルの構造について説明す
る。

第２図は、TTC型メモリセルの平面図で、第３図は、
第２図中のＡ−Ａ′線に沿う断面図である。

まず、第２図において、111はトレンチ部であり、シ
リコン基板中に形成された溝を有する。112はワード線
であり、113はビット線である。これらのワード線と、
ビット線の交点に上記トレンチ部111が配置されてい
る。そして、このトレンチ部111に情報が蓄えられる。

次に、第３図において、114は、MOSトランジスタのチ
ャネル部である。115は、ｎ型ポリシリコン層であり、
これらの間に、情報を蓄積するためのキャパシタが形成
される。

なお、TTC型メモリセルにおいては、ｐ型シリコン基
板116の上にエピタキシャル成長により、ｐ型単結晶層1
17を設けた半導体基板が用いられる。また、ビット線11
3は、ｎ型拡散層によって形成される。

さて、メモリセルを高密度に集積できるという利点を
もっているTTC型メモリセルではあるが、その反面、以
下に説明するような欠点も合せ持っている。

まず、第１に、トランスファーゲートとしてのMOSト
ランジスタが、半導体基板をエッチングすることにより
形成された溝の壁面を利用して形成されている。このた
め、ゲート絶縁膜と、半導体基板との界面に多くの界面
準位が発生し、MOSトランジスタの特性が不安定となる
ばかりでなく、その駆動能力が低下する。

第２に、セル表面では、隣り合うビット線113のｎ型
拡散層が対向しているため、セル間を分離するための素
子分離領域を余分に設ける必要がある。

第３に、ビット線113を成すｎ型拡散層は、トレンチ
部111の周りを囲むようになっているため、その面積が
大きい。このため、ビット線と、基板との間の容量が増
し、寄生容量が増え、動作が緩慢となる。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
駆動能力が充分に大きいトランスファーゲートとしての
デュアルゲート型のMOSトランジスタを有し、動作が高
速であるダイナミック型メモリセルを高密度に集積した
半導体記憶装置およびその製造方法を提供することを目
的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電
型の半導体基板と、この基板上に形成された第２導電型
の柱状半導体層と、この柱状半導体層の上面の上に形成
された第１導電型の環状半導体層と、この環状半導体層
に形成された、この環状半導体層の内周面と外周面とを
接続させる溝と、前記柱状半導体層の周囲に形成された
キャパシタ膜と、このキャパシタ膜の上に形成されたプ
レート電極と、このプレート電極の上と、前記環状半導
体層の環の中に露出する前記柱状半導体層の露出面の上
とに形成された絶縁膜と、前記環状半導体層の上に形成
されたゲート絶縁膜と、前記環状半導体層の内周面と外
周面との上にそれぞれ、前記ゲート絶縁膜を介して形成
され、かつ前記溝を介して互いに接続されて、この環状
半導体層の内周面および外周面それぞれに沿ってチャネ
ルを形成させる、ゲート電極と、前記環状半導体層の先
端領域に形成され、その上面にビット線が接続される第
２導電型の半導体層とを含むメモリセルを具備すること
を特徴としている。

（作用） 上記構成を有する半導体記憶装置であると、環状半導
体層の内周面および外周面それぞれに沿ってチャネルを
形成させることで、キャパシタとビット線とを接続する
ためのトランスファゲートのチャネル幅を大きくでき、
トランスファゲートに、充分に大きい駆動能力を持たせ
ることができる。

また、トランスファゲートに、充分に大きい駆動能力
あると、キャパシタの蓄積電荷を、高速にビット線に伝
えることができる。

さらに、環状半導体層の先端領域に第２導電型の半導
体層が形成され、この半導体層の上面に、ビット線を接
続する。これにより、ビット線は、基板など、他の導体
層から離間された箇所に形成され、ビット線に寄生する
寄生容量が小さくなり、装置の動作速度が向上する。

（実施例） 以下、図面を参照して発明の一実施例に係わる半導体
記憶装置を、その製造方法とともに説明する。

第１図（ａ）ないし第１図（ｊ）は、一実施例に係わ
る半導体記憶装置の製造工程を、特にメモリセル部分に
着目して模式的に示した断面入りの斜視図である。

まず、第１図（ａ）に示すように、例えば不純物濃度
１×10¹⁷〜１×10¹⁸cm^-3程度のＰ型シリコン基板１上
に、不純物濃度１×10¹⁹〜１×10²⁰cm^-3程度のＮ型シリ
コン層２を、例えば３μｍ程度エピタキシャル成長させ
る。次いで、Ｎ型シリコン層２上に、不純物濃度１×10
¹⁶〜１×10¹⁷cm^-3程度のＰ型シリコン層３を、例えば1.
5μｍ程度エピタキシャル成長させる。次いで、Ｐ型シ
リコン層３の表面に、例えば熱酸化法により、厚さ約10
00Å程度のシリコン酸化膜４を形成する。次いで、シリ
コン酸化膜４上に、ポリシリコン層５を、例えばCVD法
により、２μｍ程度堆積形成する。次いで、このポリシ
リコン層５を、塩化ホスホリル（POCl₃）によるリン拡
散、あるいはリンのイオン注入により、Ｎ型化する。

次に、第１図（ｂ）に示すように、例えばホトレジス
トを用いた写真蝕刻法により、ポリシリコン層５を、複
数本の柱状領域５′にパターン形成する。このときの柱
状領域５′のサイズの一例としては、例えば縦、横にそ
れぞれ幅λを有するようにする。

また、柱状領域５′の配置間隔の一例としては、一方
向において幅λ、その一方向とほぼ直交する方向におい
て幅２λを有するようにする。λの具体的な値として
は、例えば１μｍである。

次に、第１図（ｃ）に示すように、ポリシリコン層か
らなる柱状領域５′の表面に、例えば熱酸化によって、
厚さ約2000Å程度のシリコン酸化膜６を形成する。

次に、第１図（ｄ）に示すように、全面を、異方性エ
ッチングである、例えばRIE法によってエッチングす
る。ここでRIE法を、シリコンと、シリコン酸化膜との
選択比が、例えば10であるもので行なった場合、Ｎ型シ
リコン層２は、深い溝部Ａを持って基板１上に林立する
柱状領域２′にパターン形成される。また、この柱状領
域２′の上には、Ｐ型シリコン層３が、浅い溝部Ｂを持
って環状領域３′にパターン形成される。柱状領域２′
は、後にストレージノード電極として機能するものとな
り、一方、環状領域２′は、主にチャネル部として機能
するものとなる。

以下、これら領域２′、３′の形成プロセルについて
詳述する。

まず、RIE法によってイオンを基板表面に照射する
と、同図（ｃ）に図示するＰ型シリコン層３上のシリコ
ン酸化膜４表面、および柱状領域５′上のシリコン酸化
膜６表面がエッチングされる。このエッチングが進行す
ると、まず、厚さ1000Åの酸化膜４がなくなってシリコ
ン層３表面が露出する。

さらに、エッチングが進行すると、今度は、厚さ2000
Åである酸化膜６がなくなり、ポリシリコンからなる柱
状領域５′表面が露出する。ここで、RIEの選択比が10
であるので、酸化膜６が1000Åエッチングされる間に、
シリコン層３は、10000Å、すなわち１μｍエッチング
されることになる。

さらに、エッチングが進行し、厚さ２μｍの柱状領域
（ポリシリコン）５′が全てエッチングされると、酸化
膜４の表面が露出する。ここで柱状領域５′周囲に形成
されている酸化膜６では、2000Åしかエッチングされ
ず、露出した酸化膜４の周囲に、酸化膜６が環状に残置
する。一方、シリコン層３の方では、5000Åエッチング
され、引き続いてシリコン層２が1.5μｍエッチングさ
れる。

さらに、エッチングが進行し、酸化膜６により形成さ
れている環状領域の内部に形成されている、厚さ1000Å
の酸化膜４がエッチングされ、シリコン層３が露出す
る。酸化膜４の周囲に環状に残置していた酸化膜６で
は、1000Åしかエッチングされない。一方、シリコン層
２では、１μｍエッチングされる。

さらに、エッチングが進行し、環状に残置している酸
化膜６の内部に露出している、厚さ1.5μｍのシリコン
層３が全てエッチングされると、酸化膜６では、1500Å
のエッチングが進行し、シリコン層２では、1.5μｍの
エッチングが進行することになる。

そして、結果的に同図（ｄ）に示すように、シリコン
層２は、柱状領域２′の形状に、またこの上部におい
て、シリコン層３は、柱状領域５′の周囲に形成されて
いた酸化膜６がエッチングのマスクとなって、環状領域
３′の形状にパターン形成される。

次に、第１図（ｅ）に示すように、残置している酸化
膜４および６とをエッチング除去する。次いで、ホトレ
ジストを用いた写真蝕刻法によって、環状領域３′に、
平面の一方向に延びる溝７を形成する。溝７のサイズの
一例としては、縦、横それぞれ0.5×0.5μｍである。こ
の溝７は、後に環状領域３′の内壁、外壁に形成される
ポリシリコン層を互いに接続するためのものである。

次に、第１図（ｆ）に示すように、ホトレジスト（図
示せず）を除去した後、露出している柱状領域２′、お
よび環状領域３′表面に、キャパシタ膜となる誘電体層
８を形成する。誘電体層８の形成の一例としては、熱酸
化法によって、上記表面に酸化膜を、約100Å形成す
る。

他の例としては、熱酸化法によって酸化膜を形成した
後、この表面に、例えばCVD法よって窒化膜を形成し、
シリコン酸化膜と、シリコン窒化膜との積層膜を形成す
る。この例では、キャパシタ膜に窒化膜を用いるので、
セルプレート電極と、ストレージノード電極との容量を
大きくできる効果がある。

また、この積層膜にあっては、窒化膜を形成した後、
この表面に、例えば水素燃焼酸化によって、さらに酸化
膜を形成し、酸化膜−窒化膜−酸化膜の３層積層膜とし
ても良い。

さらに、窒化膜および酸化膜を交互に順次積層させ
て、３層以上の積層膜にしても良い。

次に、誘電体層８を形成した後、例えばCVD法によ
り、全面にポリシリコン層９を堆積形成する。次いで、
これを、等方性エッチングであるCDE法によって化学的
にドライエッチングし、柱状領域２′の周囲にのみ、ポ
リシリコン層９が残置するようにする。このポリシリコ
ン層９は、後にセルプレート電極として機能するもので
ある。

また、このとき、化学反応を利用するCDE法によって
エッチングするために、誘電体層８は、エッチングのマ
スクとなることができ、ほぼ堆積されたポリシリコン層
９だけ、エッチングされる。

次に、第１図（ｇ）に示すように、露出している誘電
体層８を除去し、環状領域３′の表面を露出させる。次
いで、環状領域３′の露出面、およびポリシリコン層９
の露出面を、例えば熱酸化し、シリコン酸化膜10を形成
する。このとき、酸化膜10の膜厚は、ポリシリコン層９
の露出面において、約500Å程度、環状領域３′の露出
面において、約200Å程度となるように、酸化温度、時
間等が調節される。また、200Å膜厚の酸化膜10は、後
にトランスファーゲート電極のゲート絶縁膜となり、50
0Å膜圧の酸化膜10は、トランスファーゲート電極と、
セルプレート電極（ポリシリコン層９）との層間絶縁膜
となる。次いで、全面に、例えばCVD法により、ポリシ
リコン層11を約１μｍ程度の厚みに堆積形成する。次い
で、例えば塩化ホスホリル（POCl₃）によるリン拡散、
あるいはリンのイオン注入を行ない、ポリシリコン層11
をＮ型化する。次いで、Ｎ型化されたポリシリコン層11
を、異方性エッチングであるRIE法によってエッチング
して、環状領域３′の側壁に自己整合的に残置させる。
このとき、同図（ｅ）の工程で形成された溝７を介する
ことにより、環状領域３′の内壁と、外壁とに形成され
たポリシリコン層11が接続される。

さらに、同図（ｂ）で示したように、柱状領域５′配
置間隔が幅λ、および２λとの２種の幅をもって形成さ
れているので、同図（ｃ）以降に示すように、柱状領域
２′の配置間隔が一方向と、これにほぼ直交する方向と
で異なって形成される。この結果、幅２λを有する方向
では側壁に残置したポリシリコン層11は、それぞれ分断
させ、一方、幅λを有する方向では、ポリシリコン層11
がそれぞれ繋がって形成できる。繋がって形成されたポ
リシリコン層11は、おのおののメモリセルでトランスフ
ァーゲート電極となるとともに、ワード線を構成する。

次に、第１図（ｈ）に示すように、例えば等方性エッ
チングであるCDE法によって、ポリシリコン層11を、200
0〜3000Å程度エッチバックする。これは、ワード線
と、後に形成されるビット線との短絡を防ぐために行な
われるものである。次いで、ポリシリコン層11が除去さ
れることで露出した環状領域３′に対し、ヒ素、あるい
はリンをイオン注入して、N⁺型ソース／ドレイン拡散層
12を形成する。

次に、第１図（ｉ）に示すように、例えばCVD法によ
り、全面に層間絶縁膜となる絶縁体13（例えばシリコン
酸化膜）を、約１μｍ程度の厚みに堆積形成する。次い
で、この絶縁体13を、ソース／ドレイン拡散層12が露出
するまでエッチバックする。露出した箇所は、ビット線
のコンタクト領域となる。

次に、第１図（ｊ）に示すように、例えばスパッタ法
により、ビット線を構成する金属膜を蒸着形成し、次い
で、金属膜をビット線14形状に、例えば写真蝕刻法を用
いてパターニングする。ビット線を構成する金属膜とし
ては、例えばアルミニウム−シリコンからなる合金、ア
ルミニウム−シリコン−銅からなる合金、およびタング
ステン等が挙げられる。

以上のような工程を経ることにより、一実施例に係わ
る半導体記憶装置のメモリセル部分が形成される。

このようなメモリセルであれば、まず、第１に、トラ
ンスファーゲート電極（ポリシリコン層11）が、デュア
ルゲート構成となることで、MOSトランジスタの駆動能
力が向上する。これによって、特に、シリコン層３をエ
ッチングして形成される環状領域３′と、ゲート絶縁膜
10との間に発生する界面準位によるMOSトランジスタの
駆動能力低下を補える。

また、環状領域３′の厚さｔを、大体1000Å程度に設
定すれば、現在の研究段階において、デュアルゲート構
成MOSトランジスタの駆動能力が最も大きいものとな
る。上記実施例では、上記厚さｔが、最初2000Å程度か
ら始まるが、例えば第１図（ｆ）から（ｇ）に示す誘電
体層８の形成、これの除去の工程等を経ることで、最終
段階時には、厚さｔが大体1000Å程度となる。これによ
って、本発明に係わる半導体記憶装置が具備するメモリ
セルは、駆動能力が充分に大きいMOSトランジスタを有
することができる。

第２に、ビット線14が絶縁体13（層間絶縁膜）上に形
成されることから、ビット線14と、他の導体層、例えば
ポリシリコン層９（セルプレート電極）等と充分に離間
することができ、寄生容量が低減される。例えばこのビ
ット線14による寄生容量は、ほとんどソース／ドレイン
拡散層12との間だけとみなすことができるので、最小の
寄生容量となる。したがって、装置の動作速度は向上す
る。

第３に、ワード線（ポリシリコン層11）は、環状領域
３′の側壁に、自己整合的側壁残し技術によって形成さ
れるので、ワード線を写真蝕刻法によるマスク合わせで
形成しなくて良い。したがって、高集積化に有利であ
る。

さらに、自己整合的側壁残し技術では、環状領域３′
の配置間隔が広い方向において、ポリシリコン層11を分
断することができる。そして、この分断した箇所と、環
状領域３′周囲に形成されている溝とに絶縁体13を埋め
込むだけで、素子分離領域を形成できる。この点からも
高集積化に有利である。

第４に、ビット線14と、ソース／ドレイン拡散層12と
のコンタクト領域を、絶縁体13をエッチバックさせるだ
けで形成でき、やはり写真蝕刻法によるマスク合わせを
必要としない。この点からも高集積化に有利である。

また、写真蝕刻法によるマスク合わせ工程を、第３、
第４の点で省略できるから、その製造方法にあっては、
コスト低減が図られるとともに、歩留り向上も期待でき
る。

［発明の効果］ 以上説明したように、この発明によれば、駆動能力が
充分に大きいトランスファーゲートとしてのデュアルゲ
ート型のMOSトランジスタを有し、動作が高速であるダ
イナミック型メモリセルを高密度に集積した半導体記憶
装置およびその製造方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｊ）はこの発明の一実施例
に係わる半導体記憶装置が具備するメモリセルを製造工
程順に示した斜視図、第２図は従来のTTC型メモリセル
の平面図、第３図は第２図中のＡ−Ａ′線に沿う断面図
である。 １……Ｐ型半導体基板、２……Ｎ型シリコン層、２′…
…柱状領域（ストレージノード電極）、３……Ｐ型シリ
コン層、３′……環状領域、４……シリコン酸化膜、５
……ポリシリコン層、６……シリコン酸化膜、７……
溝、８……誘電体層（キャパシタ膜）、９……ポリシリ
コン層（セルプレート電極）、10……シリコン酸化膜
（ゲート絶縁膜）、11……ポリシリコン層（ワード
線）、12……Ｎ型ソース／ドレイン拡散層、13……絶縁
体（層間絶縁膜）、14……ビット線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記基板上に形成された第２導電型の柱状半導体層と、 前記柱状半導体層の上面の上に形成された第１導電型の
   環状半導体層と、 前記環状半導体層に形成された、この環状半導体層の内
   周面と外周面とを接続させる溝と、 前記柱状半導体層の周囲に形成されたキャパシタ膜と、 前記キャパシタ膜の上に形成されたプレート電極と、 前記プレート電極の上と、前記環状半導体層の環の中に
   露出する前記柱状半導体層の露出面の上とに形成された
   絶縁膜と、 前記環状半導体層の上に形成されたゲート絶縁膜と、 前記環状半導体層の内周面と外周面との上にそれぞれ、
   前記ゲート絶縁膜を介して形成され、かつ前記溝を介し
   て互いに接続されて、この環状半導体層の内周面および
   外周面それぞれに沿ってチャネルを形成させる、ゲート
   電極と、 前記環状半導体層の先端領域に形成され、その上面にビ
   ット線が接続される第２導電型の半導体層とを含むメモ
   リセルを具備することを特徴とする半導体記憶装置。
2. 【請求項２】前記柱状半導体層の配置間隔は、ビット線
   形成方向と、ワード線形成方向とで互いに異なり、間隔
   の狭い方向が９ワード線形成方向となることを特徴とす
   る請求項（１）に記載の半導体記憶装置。
3. 【請求項３】前記ゲート電極は、前記ワード線形成方向
   に隣り合うものどうしで一体となって延長形成されて、
   ワード線となることを特徴とする請求項（２）に記載の
   半導体記憶装置。
4. 【請求項４】第１導電型の半導体基板上に第２導電型の
   第１の半導体層を形成する工程と、 前記第１の半導体層上に第１導電型の第２の半導体層を
   形成する工程と、 前記第２半導体層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第３の半導体層を形成する工程
   と、 前記第３の半導体層を柱状にパターニングする工程と、 前記パターニングされた第３の半導体層表面を酸化し、
   第１の酸化膜を形成する工程と、 前記第１の酸化膜をマスクに用いて、前記第３の半導体
   層、前記第１の絶縁膜、前記第２の半導体層、および前
   記基板の一部を除去して、前記第１の半導体層を柱状
   に、並びに前記第２の半導体層を環状に形成する工程
   と、 前記第１の酸化膜を除去する工程と、 前記環状に形成された第２の半導体層の一部に、この第
   ２の半導体層の内周面と外周面とを接続する溝を形成す
   る工程と、 少なくとも前記柱状に形成された第１の半導体層周囲に
   第２の絶縁膜を形成する工程と、 全面に第１の導体層を形成し、この第１の導体層を前記
   第２の半導体層が全て露出するまでエッチバックし、前
   記第２の絶縁膜の周囲にこの第１の導体層を残置させる
   工程と、 露出した前記第２の半導体層、および露出した前記第１
   の導体層の上に第３の絶縁膜を形成する工程と、 全面に第２の導体層を形成し、この第２の導体層を異方
   性エッチングし、前記環状に形成された第２の半導体層
   周囲に、前記第３の絶縁膜を介して側壁状に残置させる
   工程と、 側壁状に残置された前記第２の導体層をエッチバック
   し、前記第２の半導体層の一部を露出させる工程と、 前記第２の半導体層の少なくとも露出部分を第２導電型
   の半導体領域にする工程と、 全面に第４の絶縁膜を形成する工程と、 前記第４の絶縁膜を少なくとも前記第２導電型の半導体
   領域が露出するまでエッチバックする工程と、 前記第２導電型の半導体領域の上面に接して、ビット線
   となる第３の導体層を形成する工程と を具備することを特徴とする半導体記憶装置の製造方
   法。