JP3405553B2 - 半導体装置及びその製造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタ及び
薄膜トランジスタを用いたダイナミック型メモリセルを
有する半導体装置及びその製造方法に関する。
薄膜トランジスタを用いたダイナミック型メモリセルを
有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダムアクセス・メモ
リ（ＤＲＡＭ）におけるメモリセルの集積度は３年で４
倍のペースで増加しており、今日では２５６Ｍや１Ｇビ
ットクラスのメモリセル構造が提案されている。例え
ば、その一例として、「International Electron Devic
es Meeting（IEDM） 1989 Technical Digest」の第23頁
ないし第26頁に記載されている「A Surrounding Gate T
ransistor(SGT) Cell for64/256Mbit DRAM 」が知られ
ている。このメモリセルはいわゆるクロスポイント型セ
ルであり、Ｓｉ柱の下部にキャパシタを設け、上部にお
いてワード線をＳｉ柱に巻き付けるように設けることに
よって縦型転送ゲートを形成し、最上部にワード線と直
交するようにビット線を形成している。
リ（ＤＲＡＭ）におけるメモリセルの集積度は３年で４
倍のペースで増加しており、今日では２５６Ｍや１Ｇビ
ットクラスのメモリセル構造が提案されている。例え
ば、その一例として、「International Electron Devic
es Meeting（IEDM） 1989 Technical Digest」の第23頁
ないし第26頁に記載されている「A Surrounding Gate T
ransistor(SGT) Cell for64/256Mbit DRAM 」が知られ
ている。このメモリセルはいわゆるクロスポイント型セ
ルであり、Ｓｉ柱の下部にキャパシタを設け、上部にお
いてワード線をＳｉ柱に巻き付けるように設けることに
よって縦型転送ゲートを形成し、最上部にワード線と直
交するようにビット線を形成している。
【０００３】
【発明が解決しようとする課題】ところが、上記構造で
なるメモリセルは、Ｓｉ基板をエッチングしてＳｉ柱を
形成する必要があるために製造工程が複雑でかつ工程数
が多く、製造コストが高価となるばかりではなく、製造
歩留まりが低いという問題がある。
なるメモリセルは、Ｓｉ基板をエッチングしてＳｉ柱を
形成する必要があるために製造工程が複雑でかつ工程数
が多く、製造コストが高価となるばかりではなく、製造
歩留まりが低いという問題がある。
【０００４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高集積化が可能であ
り、かつ低コスト、高歩留まりで製造が可能な半導体装
置及びその製造方法を提供することにある。
されたものであり、その目的は、高集積化が可能であ
り、かつ低コスト、高歩留まりで製造が可能な半導体装
置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段及び作用】第１の発明の半
導体装置は、不純物を含む第１絶縁層と、上記第１絶縁
層上に形成された導電体層と、上記導電体層上に形成さ
れた不純物を含む第２絶縁層と、上記第１絶縁層及び上
記導電体層並びに上記第２絶縁層を貫通する開口部に形
成された半導体層と、少なくとも上記導電体層と上記半
導体層との間に形成された第３絶縁層と、上記半導電体
層内であって、上記第１絶縁層及び上記第２絶縁層に含
まれる不純物が拡散されて形成された不純物領域とを具
備したことを特徴し、１つの開口部内にトランジスタが
形成され、構造を簡単化することができる。
導体装置は、不純物を含む第１絶縁層と、上記第１絶縁
層上に形成された導電体層と、上記導電体層上に形成さ
れた不純物を含む第２絶縁層と、上記第１絶縁層及び上
記導電体層並びに上記第２絶縁層を貫通する開口部に形
成された半導体層と、少なくとも上記導電体層と上記半
導体層との間に形成された第３絶縁層と、上記半導電体
層内であって、上記第１絶縁層及び上記第２絶縁層に含
まれる不純物が拡散されて形成された不純物領域とを具
備したことを特徴し、１つの開口部内にトランジスタが
形成され、構造を簡単化することができる。
【０００６】第２の発明の半導体装置の製造方法は、半
導体基板上に第１導電型の不純物を含む第１導電層を形
成する工程と、上記第１導電層上に第１導電型の不純物
を含む第１絶縁層を形成する工程と、上記第１絶縁層上
にゲート電極層を形成する工程と、上記ゲート電極層上
に第１導電型の不純物を含む第２絶縁層を形成する工程
と、上記第１絶縁層、ゲート電極層及び第２絶縁層を貫
通するように開口部を形成する工程と、上記開口部の内
周面の少なくとも上記ゲート電極層上にゲート絶縁層を
被覆する工程と、第１半導体膜を少なくとも上記開口部
内に所定の厚みに堆積して上記第１導電層と接続する工
程と、上記開口部内を第３絶縁層で埋める工程と、熱処
理を施すことにより上記第１絶縁層及び第２絶縁層に含
まれる不純物を上記第１半導体膜のこれら第１絶縁層及
び第２絶縁層と対向する部分に拡散させて第１導電型の
第２半導体膜及び第３半導体膜をそれぞれ形成する工程
とを具備したことを特徴し、従来のように半導体基板を
エッチングして柱を形成する必要がなく、製造工程数を
従来に比べて削減することができ、かつ工程の複雑化を
なくすことができる。
導体基板上に第１導電型の不純物を含む第１導電層を形
成する工程と、上記第１導電層上に第１導電型の不純物
を含む第１絶縁層を形成する工程と、上記第１絶縁層上
にゲート電極層を形成する工程と、上記ゲート電極層上
に第１導電型の不純物を含む第２絶縁層を形成する工程
と、上記第１絶縁層、ゲート電極層及び第２絶縁層を貫
通するように開口部を形成する工程と、上記開口部の内
周面の少なくとも上記ゲート電極層上にゲート絶縁層を
被覆する工程と、第１半導体膜を少なくとも上記開口部
内に所定の厚みに堆積して上記第１導電層と接続する工
程と、上記開口部内を第３絶縁層で埋める工程と、熱処
理を施すことにより上記第１絶縁層及び第２絶縁層に含
まれる不純物を上記第１半導体膜のこれら第１絶縁層及
び第２絶縁層と対向する部分に拡散させて第１導電型の
第２半導体膜及び第３半導体膜をそれぞれ形成する工程
とを具備したことを特徴し、従来のように半導体基板を
エッチングして柱を形成する必要がなく、製造工程数を
従来に比べて削減することができ、かつ工程の複雑化を
なくすことができる。
【０００７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【０００８】図１及び図２はこの発明の半導体装置をＤ
ＲＡＭに実施した第１の実施例を示す。図１はデータ記
憶用のキャパシタと転送ゲート（ＭＯＳトランジスタ）
とから構成された１ビット分のメモリセルの断面図であ
り、図２は複数個のメモリセルを集積化した場合の平面
図であり、図１は図２中のＡ−Ａ′線に沿って断面した
ものである。
ＲＡＭに実施した第１の実施例を示す。図１はデータ記
憶用のキャパシタと転送ゲート（ＭＯＳトランジスタ）
とから構成された１ビット分のメモリセルの断面図であ
り、図２は複数個のメモリセルを集積化した場合の平面
図であり、図１は図２中のＡ−Ａ′線に沿って断面した
ものである。
【０００９】図２において、11はそれぞれビット線（Ｂ
Ｌ）、12はそれぞれワード線（ＷＬ）、13はそれぞれ転
送ゲートが作り込まれる開口部であり、破線で囲まれた
領域に１ビット分のメモリセル14が形成されている。す
なわち、このＤＲＡＭでは、各メモリセル14がビット線
11とワード線12との交点に配置されており、複数個のメ
モリセルがマトリックス状に配列されている。上記各メ
モリセル14はそれぞれ図１に示すような断面構造をなし
ている。
Ｌ）、12はそれぞれワード線（ＷＬ）、13はそれぞれ転
送ゲートが作り込まれる開口部であり、破線で囲まれた
領域に１ビット分のメモリセル14が形成されている。す
なわち、このＤＲＡＭでは、各メモリセル14がビット線
11とワード線12との交点に配置されており、複数個のメ
モリセルがマトリックス状に配列されている。上記各メ
モリセル14はそれぞれ図１に示すような断面構造をなし
ている。
【００１０】図１において、21はＰ型のＳｉ半導体基板
である。この基板21上にはＳｉＯ2等からなる絶縁膜22
が形成されている。また、上記絶縁膜22上の一部にはＷ
Ｓｉ2 からなるビット線23が形成されている。上記ビッ
ト線23を含む絶縁膜22上にはＢＰＳＧ膜（ボロン・リン
・シリケートガラス）、ＰＳＧ膜（リン・シリケートガ
ラス）あるいはＡｓＳＧ膜（ヒ素・シリケートガラス）
等からなり、Ｎ型不純物を含む絶縁膜24が形成されてい
る。上記絶縁膜24上にはＮ型不純物を含む多結晶Ｓｉか
らなりワード線を兼ねたゲート電極25が形成され、この
ゲート電極25上にはＮ型不純物を含む絶縁膜26が形成さ
れている。また、上記絶縁膜26、ゲート電極25及び絶縁
膜24を貫通するように開口部27が形成されている。この
開口部27の一部は上記ビット線23の位置で止まっている
が、残りの部分は基板21にまで達している。そして、こ
の開口部27が接している基板21の表面領域にはＮ型の拡
散領域28が形成されている。
である。この基板21上にはＳｉＯ2等からなる絶縁膜22
が形成されている。また、上記絶縁膜22上の一部にはＷ
Ｓｉ2 からなるビット線23が形成されている。上記ビッ
ト線23を含む絶縁膜22上にはＢＰＳＧ膜（ボロン・リン
・シリケートガラス）、ＰＳＧ膜（リン・シリケートガ
ラス）あるいはＡｓＳＧ膜（ヒ素・シリケートガラス）
等からなり、Ｎ型不純物を含む絶縁膜24が形成されてい
る。上記絶縁膜24上にはＮ型不純物を含む多結晶Ｓｉか
らなりワード線を兼ねたゲート電極25が形成され、この
ゲート電極25上にはＮ型不純物を含む絶縁膜26が形成さ
れている。また、上記絶縁膜26、ゲート電極25及び絶縁
膜24を貫通するように開口部27が形成されている。この
開口部27の一部は上記ビット線23の位置で止まっている
が、残りの部分は基板21にまで達している。そして、こ
の開口部27が接している基板21の表面領域にはＮ型の拡
散領域28が形成されている。
【００１１】上記開口部27の底部を除く内周面にはゲー
ト絶縁膜29が形成されており、さらにこのゲート絶縁膜
29の表面上には開口部27を埋めない程度に十分薄い膜厚
の単結晶Ｓｉ膜30が形成されている。この単結晶Ｓｉ膜
30は一部が上記絶縁膜26から突出し、開口部27の外部ま
で延長して形成されている。さらにこの単結晶Ｓｉ膜30
は30ａ，30ｂ及び30ｃからなる３つの領域に分割されて
おり、上記ゲート絶縁膜29を介して上記ゲート電極25と
対向する位置に存在する単結晶Ｓｉ膜30ａはＰ型不純物
を含んでおり、この単結晶Ｓｉ膜30ａは転送ゲートのチ
ャネル領域となっている。また、上記単結晶Ｓｉ膜30ａ
と接触し、上記ゲート絶縁膜29を介して上記絶縁膜24と
対向する位置に存在する単結晶Ｓｉ膜30ｂはＮ型不純物
を含んでおり、この単結晶Ｓｉ膜30ｂは転送ゲートのド
レインもしくはソース領域となっている。さらに、上記
単結晶Ｓｉ膜30ａと接触し、上記ゲート絶縁膜29を介し
て上記絶縁膜26と対向する位置に存在する単結晶Ｓｉ膜
30ｃはＮ型不純物を含んでおり、この単結晶Ｓｉ膜30ｃ
は転送ゲートのソースもしくはドレイン領域となってい
る。また、上記開口部27内において、上記単結晶Ｓｉ膜
30上にはＳｉＯ2 あるいはＢＳＧ膜等、Ｐ型不純物を含
む絶縁膜31が形成され、この絶縁膜31によって開口部27
が完全に埋め込まれている。
ト絶縁膜29が形成されており、さらにこのゲート絶縁膜
29の表面上には開口部27を埋めない程度に十分薄い膜厚
の単結晶Ｓｉ膜30が形成されている。この単結晶Ｓｉ膜
30は一部が上記絶縁膜26から突出し、開口部27の外部ま
で延長して形成されている。さらにこの単結晶Ｓｉ膜30
は30ａ，30ｂ及び30ｃからなる３つの領域に分割されて
おり、上記ゲート絶縁膜29を介して上記ゲート電極25と
対向する位置に存在する単結晶Ｓｉ膜30ａはＰ型不純物
を含んでおり、この単結晶Ｓｉ膜30ａは転送ゲートのチ
ャネル領域となっている。また、上記単結晶Ｓｉ膜30ａ
と接触し、上記ゲート絶縁膜29を介して上記絶縁膜24と
対向する位置に存在する単結晶Ｓｉ膜30ｂはＮ型不純物
を含んでおり、この単結晶Ｓｉ膜30ｂは転送ゲートのド
レインもしくはソース領域となっている。さらに、上記
単結晶Ｓｉ膜30ａと接触し、上記ゲート絶縁膜29を介し
て上記絶縁膜26と対向する位置に存在する単結晶Ｓｉ膜
30ｃはＮ型不純物を含んでおり、この単結晶Ｓｉ膜30ｃ
は転送ゲートのソースもしくはドレイン領域となってい
る。また、上記開口部27内において、上記単結晶Ｓｉ膜
30上にはＳｉＯ2 あるいはＢＳＧ膜等、Ｐ型不純物を含
む絶縁膜31が形成され、この絶縁膜31によって開口部27
が完全に埋め込まれている。
【００１２】また、一部が突出した上記単結晶Ｓｉ膜30
ｃの表面を含み上記絶縁膜26上にはＴａ2 Ｏ5 等からな
るキャパシタ用の絶縁膜32が形成され、さらにその上に
はＷ等からなるキャパシタ用のプレート電極33が形成さ
れている。
ｃの表面を含み上記絶縁膜26上にはＴａ2 Ｏ5 等からな
るキャパシタ用の絶縁膜32が形成され、さらにその上に
はＷ等からなるキャパシタ用のプレート電極33が形成さ
れている。
【００１３】すなわち、上記構成でなるメモリセルは、
中空部を有する柱の形状をなし、チャネル領域として作
用する単結晶Ｓｉ膜30ａと、上記チャネル領域の柱の両
端面を除く外周面を取り囲むようにゲート絶縁膜29を介
して設けられたゲート電極25と、上記チャネル領域の柱
の両端面とそれぞれ接触するように設けられ、ソース及
びドレイン領域として作用する単結晶Ｓｉ膜30ｂ、30ｃ
とを備えている。すなわち、このような構造を有するメ
モリセルでは、転送ゲートのソース、ドレイン領域及び
チャネル領域が、１つの開口部内に形成されている。な
お、上記単結晶Ｓｉ膜30ａはＰ型不純物を含む場合を説
明したが、必ずしも不純物を含んでいる必要はなく、イ
ントリンシックのものを使用するようにしてもよい。
中空部を有する柱の形状をなし、チャネル領域として作
用する単結晶Ｓｉ膜30ａと、上記チャネル領域の柱の両
端面を除く外周面を取り囲むようにゲート絶縁膜29を介
して設けられたゲート電極25と、上記チャネル領域の柱
の両端面とそれぞれ接触するように設けられ、ソース及
びドレイン領域として作用する単結晶Ｓｉ膜30ｂ、30ｃ
とを備えている。すなわち、このような構造を有するメ
モリセルでは、転送ゲートのソース、ドレイン領域及び
チャネル領域が、１つの開口部内に形成されている。な
お、上記単結晶Ｓｉ膜30ａはＰ型不純物を含む場合を説
明したが、必ずしも不純物を含んでいる必要はなく、イ
ントリンシックのものを使用するようにしてもよい。
【００１４】また、このような構造のメモリセルでは転
送ゲートのチャネル領域の周囲がゲート電極で囲まれて
いるため、ゲート電極がチャネル領域の内側に存在する
場合と比べて、チャネル領域の電界を制御し易く、高性
能な転送ゲートを形成することができる。次に上記図１
に示すメモリセルの製造方法について説明する。
送ゲートのチャネル領域の周囲がゲート電極で囲まれて
いるため、ゲート電極がチャネル領域の内側に存在する
場合と比べて、チャネル領域の電界を制御し易く、高性
能な転送ゲートを形成することができる。次に上記図１
に示すメモリセルの製造方法について説明する。
【００１５】まず、図３に示すように、Ｐ型のＳｉ半導
体基板21上にＳｉＯ2 等からなる絶縁膜22を堆積させ
る。続いて、全面にＷＳｉ2 をＣＶＤ（化学的気相成長
法）により堆積させ、図２に示すビット線のマスクを用
いてパターニングし、ビット線23を形成する。
体基板21上にＳｉＯ2 等からなる絶縁膜22を堆積させ
る。続いて、全面にＷＳｉ2 をＣＶＤ（化学的気相成長
法）により堆積させ、図２に示すビット線のマスクを用
いてパターニングし、ビット線23を形成する。
【００１６】次に図４に示すように、ＢＰＳＧ膜、ＰＳ
Ｇ膜あるいはＡｓＳＧ膜等からなり、Ｎ型不純物を含む
絶縁膜24を上記ビット線23を含む絶縁膜22上に堆積さ
せ、ポリッシング法等を用いて表面を平坦化する。次に
例えばＮ型にドーピングされた多結晶Ｓｉを堆積し、図
２に示すワード線のマスクを用いてパターニングし、ゲ
ート電極25を形成する。続いてＮ型不純物を含む絶縁膜
26を全面に堆積し、上記と同様の方法で表面を平坦化す
る。
Ｇ膜あるいはＡｓＳＧ膜等からなり、Ｎ型不純物を含む
絶縁膜24を上記ビット線23を含む絶縁膜22上に堆積さ
せ、ポリッシング法等を用いて表面を平坦化する。次に
例えばＮ型にドーピングされた多結晶Ｓｉを堆積し、図
２に示すワード線のマスクを用いてパターニングし、ゲ
ート電極25を形成する。続いてＮ型不純物を含む絶縁膜
26を全面に堆積し、上記と同様の方法で表面を平坦化す
る。
【００１７】次に図５に示すように、上記絶縁膜22、絶
縁膜24、ゲート電極25及び絶縁膜26を貫通し、ビット線
23の一部が露出するように、半導体基板21に達する開口
部27を形成する。続いて例えばＳｉＯ2 等からなるゲー
ト絶縁膜29を全面に堆積させ、ＲＩＥ（リアクティブ・
イオン・エッチング）法によりエッチバックすることに
より、このゲート絶縁膜29を上記開口部27の側壁上に残
す。なお、このとき、上記開口部27内に存在するビット
線23上のゲート絶縁膜29も除去される。
縁膜24、ゲート電極25及び絶縁膜26を貫通し、ビット線
23の一部が露出するように、半導体基板21に達する開口
部27を形成する。続いて例えばＳｉＯ2 等からなるゲー
ト絶縁膜29を全面に堆積させ、ＲＩＥ（リアクティブ・
イオン・エッチング）法によりエッチバックすることに
より、このゲート絶縁膜29を上記開口部27の側壁上に残
す。なお、このとき、上記開口部27内に存在するビット
線23上のゲート絶縁膜29も除去される。
【００１８】次に図６に示すように、アモルファスＳｉ
膜を全面に堆積し、このアモルファスＳｉ膜に対してＡ
ｓ等のＮ型不純物を垂直にイオン注入することにより、
Ｓｉ基板21の表面領域にＮ型の拡散領域28を形成する。
続いて熱処理を施し、Ｓｉ半導体基板21を核にして上記
アモルファスＳｉ膜を単結晶Ｓｉ膜30に変換する。続い
て上記開口部27内を含む全面にＳｉＯ2 膜あるいはＢＳ
Ｇ膜等からなる絶縁膜31を堆積し、エッチバックして上
記開口部27内にのみ絶縁膜31を残すように形成する。こ
のとき、単結晶Ｓｉに変換されたアモルファスＳｉをエ
ッチバックの際のストッパーとして用いる。
膜を全面に堆積し、このアモルファスＳｉ膜に対してＡ
ｓ等のＮ型不純物を垂直にイオン注入することにより、
Ｓｉ基板21の表面領域にＮ型の拡散領域28を形成する。
続いて熱処理を施し、Ｓｉ半導体基板21を核にして上記
アモルファスＳｉ膜を単結晶Ｓｉ膜30に変換する。続い
て上記開口部27内を含む全面にＳｉＯ2 膜あるいはＢＳ
Ｇ膜等からなる絶縁膜31を堆積し、エッチバックして上
記開口部27内にのみ絶縁膜31を残すように形成する。こ
のとき、単結晶Ｓｉに変換されたアモルファスＳｉをエ
ッチバックの際のストッパーとして用いる。
【００１９】次に図７に示すように、絶縁膜26上に残っ
た単結晶Ｓｉ膜30をエッチング除去する。続いて、熱処
理を施すことにより、上記絶縁膜24、26に含まれるＮ型
不純物、すなわちリンやヒ素を単結晶Ｓｉ膜30の絶縁膜
24、26それぞれに対向する部分に拡散させ、Ｎ型不純物
を含む単結晶Ｓｉ膜30ｂ及び30ｃを形成する。これらＮ
型不純物を含む単結晶Ｓｉ膜30ｂ及び30ｃはメモリセル
の転送ゲートのソース、ドレイン領域となり、両単結晶
Ｓｉ膜30ｂ及び30ｃで挟まれた単結晶Ｓｉ膜30ａはチャ
ネル領域となる。上記絶縁膜31にＢＳＧ膜を用いた場
合、このＢＳＧ膜に含まれるＢ（ホウ素）が同時にチャ
ネル領域に拡散される。なお、このチャネル領域へのド
ーピングにより転送ゲートの閾値電圧Ｖthを制御するこ
とができるため、予め所望する閾値電圧Ｖthが得られる
ようにＢＳＧ膜におけるホウ素の含有量を設定してお
く。また絶縁膜31に不純物を含まないＳｉＯ2 膜を用い
た場合、チャネル領域を構成する単結晶Ｓｉ膜30ａはイ
ントリンシックな状態となる。
た単結晶Ｓｉ膜30をエッチング除去する。続いて、熱処
理を施すことにより、上記絶縁膜24、26に含まれるＮ型
不純物、すなわちリンやヒ素を単結晶Ｓｉ膜30の絶縁膜
24、26それぞれに対向する部分に拡散させ、Ｎ型不純物
を含む単結晶Ｓｉ膜30ｂ及び30ｃを形成する。これらＮ
型不純物を含む単結晶Ｓｉ膜30ｂ及び30ｃはメモリセル
の転送ゲートのソース、ドレイン領域となり、両単結晶
Ｓｉ膜30ｂ及び30ｃで挟まれた単結晶Ｓｉ膜30ａはチャ
ネル領域となる。上記絶縁膜31にＢＳＧ膜を用いた場
合、このＢＳＧ膜に含まれるＢ（ホウ素）が同時にチャ
ネル領域に拡散される。なお、このチャネル領域へのド
ーピングにより転送ゲートの閾値電圧Ｖthを制御するこ
とができるため、予め所望する閾値電圧Ｖthが得られる
ようにＢＳＧ膜におけるホウ素の含有量を設定してお
く。また絶縁膜31に不純物を含まないＳｉＯ2 膜を用い
た場合、チャネル領域を構成する単結晶Ｓｉ膜30ａはイ
ントリンシックな状態となる。
【００２０】次に図８に示すように、上記絶縁膜26、ゲ
ート絶縁膜29及び絶縁膜31の一部をエッチング除去して
単結晶Ｓｉ膜30ｃの一部を突出させる。この後は全面に
Ｔａ2 Ｏ5 等からなるキャパシタ用の絶縁膜32を堆積し
て単結晶Ｓｉ膜30ｃを被覆し、さらにＷ等からなるキャ
パシタ用のプレート電極33を全面に堆積することによ
り、前記図１に示すような構造のメモリセルが製造され
る。
ート絶縁膜29及び絶縁膜31の一部をエッチング除去して
単結晶Ｓｉ膜30ｃの一部を突出させる。この後は全面に
Ｔａ2 Ｏ5 等からなるキャパシタ用の絶縁膜32を堆積し
て単結晶Ｓｉ膜30ｃを被覆し、さらにＷ等からなるキャ
パシタ用のプレート電極33を全面に堆積することによ
り、前記図１に示すような構造のメモリセルが製造され
る。
【００２１】上記の製造方法では、ビット線23、ワード
線（ゲート電極25）、開口部27及び上記説明では述べな
かったがメモリセル全面を覆うプレート電極33それぞれ
をパターニングするための４枚のマスクが使用される。
このように、マスクの枚数が少なくて良いため、工程数
を大幅に削減することができ、製造コストの低減化を図
ることができると共に高歩留まりでＤＲＡＭを製造する
ことができる。
線（ゲート電極25）、開口部27及び上記説明では述べな
かったがメモリセル全面を覆うプレート電極33それぞれ
をパターニングするための４枚のマスクが使用される。
このように、マスクの枚数が少なくて良いため、工程数
を大幅に削減することができ、製造コストの低減化を図
ることができると共に高歩留まりでＤＲＡＭを製造する
ことができる。
【００２２】図９はこの発明の半導体装置をＤＲＡＭに
実施した第２の実施例の平面図である。なお、この図９
において、前記図２に示すものと対応する箇所には同じ
符号を付して説明する。11はそれぞれビット線、12はそ
れぞれワード線、13はそれぞれ転送ゲートが作り込まれ
る開口部、14は１ビット分のメモリセルであり、15はデ
ータ記憶用のキャパシタが作り込まれるトレンチであ
る。
実施した第２の実施例の平面図である。なお、この図９
において、前記図２に示すものと対応する箇所には同じ
符号を付して説明する。11はそれぞれビット線、12はそ
れぞれワード線、13はそれぞれ転送ゲートが作り込まれ
る開口部、14は１ビット分のメモリセルであり、15はデ
ータ記憶用のキャパシタが作り込まれるトレンチであ
る。
【００２３】次に上記図９に示すＤＲＡＭのメモリセル
の製造方法について、図１０ないし図１４を用いて説明
する。なお、これら図１０ないし図１４は図９中のＡ−
Ａ′線に沿って断面したものである。
の製造方法について、図１０ないし図１４を用いて説明
する。なお、これら図１０ないし図１４は図９中のＡ−
Ａ′線に沿って断面したものである。
【００２４】まず、図１０に示すように、Ｐ型のＳｉ半
導体基板51上にＳｉＯ2 膜52及びＳｉ3 Ｎ4 膜53を積層
形成し、両膜をパターニングしてトレンチ形成用のマス
ク材を形成する。次にこのマスク材を用いて基板51をエ
ッチング除去し、トレンチ54を形成する。続いてトレン
チ54の表面にＳｉＯ2 膜55を形成し、トレンチ底部のＳ
ｉＯ2 膜55のみをエッチング除去する。次にＮ型にドー
プされた多結晶Ｓｉ膜56を堆積し、Ｐ（リン）等のＮ型
不純物をイオン注入して、トレンチ底部にＮ型の拡散領
域57を形成する。続いて多結晶Ｓｉ膜56をパターニング
してトレンチ54内にのみ残すように形成する。次にＳｉ
Ｏ2 膜、Ｓｉ3 Ｎ4 膜等の積層膜からなるキャパシタ絶
縁膜58で多結晶Ｓｉ膜56を被覆し、続いてトレンチ54内
をＮ型にドープされた多結晶Ｓｉ膜59で埋め込み、この
多結晶Ｓｉ膜59でキャパシタのストレージ電極を形成す
る。続いて、上記Ｓｉ3 Ｎ4 膜53をマスクに表面を酸化
して、ＳｉＯ2 膜60を形成する。
導体基板51上にＳｉＯ2 膜52及びＳｉ3 Ｎ4 膜53を積層
形成し、両膜をパターニングしてトレンチ形成用のマス
ク材を形成する。次にこのマスク材を用いて基板51をエ
ッチング除去し、トレンチ54を形成する。続いてトレン
チ54の表面にＳｉＯ2 膜55を形成し、トレンチ底部のＳ
ｉＯ2 膜55のみをエッチング除去する。次にＮ型にドー
プされた多結晶Ｓｉ膜56を堆積し、Ｐ（リン）等のＮ型
不純物をイオン注入して、トレンチ底部にＮ型の拡散領
域57を形成する。続いて多結晶Ｓｉ膜56をパターニング
してトレンチ54内にのみ残すように形成する。次にＳｉ
Ｏ2 膜、Ｓｉ3 Ｎ4 膜等の積層膜からなるキャパシタ絶
縁膜58で多結晶Ｓｉ膜56を被覆し、続いてトレンチ54内
をＮ型にドープされた多結晶Ｓｉ膜59で埋め込み、この
多結晶Ｓｉ膜59でキャパシタのストレージ電極を形成す
る。続いて、上記Ｓｉ3 Ｎ4 膜53をマスクに表面を酸化
して、ＳｉＯ2 膜60を形成する。
【００２５】このように、Ｐ型の基板51中に形成された
Ｎ型の拡散領域57をプレート電極とし、トレンチ54内の
多結晶Ｓｉ膜59をストレージ電極とするキャパシタの形
成に関しては、例えば「International Electron Devic
es Meeting（IEDM） 1987 Technical Digest」の第 332
頁に記載されている。
Ｎ型の拡散領域57をプレート電極とし、トレンチ54内の
多結晶Ｓｉ膜59をストレージ電極とするキャパシタの形
成に関しては、例えば「International Electron Devic
es Meeting（IEDM） 1987 Technical Digest」の第 332
頁に記載されている。
【００２６】次に図１１に示すように、ＢＰＳＧ膜、Ｐ
ＳＧ膜あるいはＡｓＳＧ膜等、Ｎ型不純物を含む絶縁膜
61を全面に堆積させ、ポリッシング法等を用いて表面を
平坦化する。続いて例えばＮ型にドーピングされた多結
晶Ｓｉを堆積し、図９に示すワード線のマスクを用いて
パターニングし、ゲート電極62を形成する。続いてＮ型
不純物を含む絶縁膜63を全面に堆積させ、上記と同様の
方法で表面を平坦化する。
ＳＧ膜あるいはＡｓＳＧ膜等、Ｎ型不純物を含む絶縁膜
61を全面に堆積させ、ポリッシング法等を用いて表面を
平坦化する。続いて例えばＮ型にドーピングされた多結
晶Ｓｉを堆積し、図９に示すワード線のマスクを用いて
パターニングし、ゲート電極62を形成する。続いてＮ型
不純物を含む絶縁膜63を全面に堆積させ、上記と同様の
方法で表面を平坦化する。
【００２７】次に図１２に示すように、上記ＳｉＯ2 膜
52、Ｓｉ3 Ｎ4 膜53、絶縁膜61、ゲート電極62及び絶縁
膜63を貫通し、上記トレンチ54の一部が露出しかつ半導
体基板51に達するような開口部64を形成する。続いて例
えばＳｉＯ2 等からなるゲート絶縁膜65を全面に堆積さ
せ、ＲＩＥ法によりエッチバックすることにより、この
ゲート絶縁膜65を上記開口部64の側壁上に残す。
52、Ｓｉ3 Ｎ4 膜53、絶縁膜61、ゲート電極62及び絶縁
膜63を貫通し、上記トレンチ54の一部が露出しかつ半導
体基板51に達するような開口部64を形成する。続いて例
えばＳｉＯ2 等からなるゲート絶縁膜65を全面に堆積さ
せ、ＲＩＥ法によりエッチバックすることにより、この
ゲート絶縁膜65を上記開口部64の側壁上に残す。
【００２８】次に図１３に示すように、アモルファスＳ
ｉ膜を全面に堆積し、このアモルファスＳｉ膜に対して
Ａｓ（ヒ素）等のＮ型不純物を垂直にイオン注入するこ
とにより、Ｓｉ基板51の表面領域にＮ型の拡散領域66を
形成する。続いて熱処理を施し、Ｓｉ半導体基板51を核
にして上記アモルファスＳｉ膜を単結晶Ｓｉ膜67に変換
する。続いて上記開口部64内を含む全面にＳｉＯ2 膜あ
るいはＢＳＧ膜等からなる絶縁膜68を堆積し、エッチバ
ックして上記開口部67内にのみ絶縁膜68を残すように形
成する。このとき、単結晶Ｓｉに変換されたアモルファ
スＳｉをエッチバックの際のストッパーとして用いる。
ｉ膜を全面に堆積し、このアモルファスＳｉ膜に対して
Ａｓ（ヒ素）等のＮ型不純物を垂直にイオン注入するこ
とにより、Ｓｉ基板51の表面領域にＮ型の拡散領域66を
形成する。続いて熱処理を施し、Ｓｉ半導体基板51を核
にして上記アモルファスＳｉ膜を単結晶Ｓｉ膜67に変換
する。続いて上記開口部64内を含む全面にＳｉＯ2 膜あ
るいはＢＳＧ膜等からなる絶縁膜68を堆積し、エッチバ
ックして上記開口部67内にのみ絶縁膜68を残すように形
成する。このとき、単結晶Ｓｉに変換されたアモルファ
スＳｉをエッチバックの際のストッパーとして用いる。
【００２９】次に図１４に示すように、熱処理を施すこ
とにより、上記絶縁膜61、63に含まれるＮ型不純物、す
なわちＰ（リン）やＡｓ（ヒ素）を単結晶Ｓｉ膜67の絶
縁膜61、63それぞれに対向する部分に拡散させ、Ｎ型不
純物を含む単結晶Ｓｉ膜67ｂ及び67ｃを形成する。これ
らＮ型不純物を含む単結晶Ｓｉ膜67ｂ及び67ｃはメモリ
セルの転送ゲートのソース、ドレイン領域となり、両単
結晶Ｓｉ膜67ｂ及び６７ｃに挟まれた単結晶Ｓｉ膜６７
ａはチャネル領域となる。上記絶縁膜68としてＢＳＧ膜
を用いた場合、このＢＳＧ膜に含まれるＢ（ホウ素）が
同時にチャネル領域に拡散されるので、このチャネル領
域へのドーピングにより転送ゲートの閾値電圧Ｖthを制
御することができる。また、絶縁膜68として不純物を含
まないＳｉＯ2 膜を用いた場合、イントリンシックな単
結晶Ｓｉ膜67ａが得られる。次に、例えば、ＷＳｉ2 膜
を堆積し、図９に示すビット線のマスクを用いてＷＳｉ
2 膜及び単結晶Ｓｉ膜67ｃをエッチング除去し、ビット
線69を形成することにより完成する。
とにより、上記絶縁膜61、63に含まれるＮ型不純物、す
なわちＰ（リン）やＡｓ（ヒ素）を単結晶Ｓｉ膜67の絶
縁膜61、63それぞれに対向する部分に拡散させ、Ｎ型不
純物を含む単結晶Ｓｉ膜67ｂ及び67ｃを形成する。これ
らＮ型不純物を含む単結晶Ｓｉ膜67ｂ及び67ｃはメモリ
セルの転送ゲートのソース、ドレイン領域となり、両単
結晶Ｓｉ膜67ｂ及び６７ｃに挟まれた単結晶Ｓｉ膜６７
ａはチャネル領域となる。上記絶縁膜68としてＢＳＧ膜
を用いた場合、このＢＳＧ膜に含まれるＢ（ホウ素）が
同時にチャネル領域に拡散されるので、このチャネル領
域へのドーピングにより転送ゲートの閾値電圧Ｖthを制
御することができる。また、絶縁膜68として不純物を含
まないＳｉＯ2 膜を用いた場合、イントリンシックな単
結晶Ｓｉ膜67ａが得られる。次に、例えば、ＷＳｉ2 膜
を堆積し、図９に示すビット線のマスクを用いてＷＳｉ
2 膜及び単結晶Ｓｉ膜67ｃをエッチング除去し、ビット
線69を形成することにより完成する。
【００３０】このような方法により、基板51に形成され
たトレンチ54内にキャパシタを、基板上の絶縁膜61、ゲ
ート電極62及び絶縁膜63に形成された開口部64内に転送
ゲートをそれぞれ有するメモリセルが製造される。
たトレンチ54内にキャパシタを、基板上の絶縁膜61、ゲ
ート電極62及び絶縁膜63に形成された開口部64内に転送
ゲートをそれぞれ有するメモリセルが製造される。
【００３１】この実施例の製造方法では、トレンチ54、
開口部64、ビット線69及びワード線（ゲート電極62）の
それぞれをパターニングするための４枚のマスクが使用
される。このように、マスクの枚数少なくて良いため、
工程数を大幅に削減することができ、製造コストの低減
化を図ることができると共に高歩留まりでＤＲＡＭを製
造することができる。
開口部64、ビット線69及びワード線（ゲート電極62）の
それぞれをパターニングするための４枚のマスクが使用
される。このように、マスクの枚数少なくて良いため、
工程数を大幅に削減することができ、製造コストの低減
化を図ることができると共に高歩留まりでＤＲＡＭを製
造することができる。
【００３２】ところで、上記第１、第２の実施例ではこ
の発明をＤＲＡＭに実施した場合について説明したが、
キャパシタが設けられていない単なるＭＯＳトランジス
タにこの発明を実施することもできる。以下、この発明
をＭＯＳトランジスタに実施した場合の例について説明
する。図１５はこの発明の半導体装置をＭＯＳトランジ
スタに実施した第３の実施例の断面図である。
の発明をＤＲＡＭに実施した場合について説明したが、
キャパシタが設けられていない単なるＭＯＳトランジス
タにこの発明を実施することもできる。以下、この発明
をＭＯＳトランジスタに実施した場合の例について説明
する。図１５はこの発明の半導体装置をＭＯＳトランジ
スタに実施した第３の実施例の断面図である。
【００３３】図１５において、71は絶縁基板である。こ
の基板71上にはＷＳｉ２ 膜72が所望の形状にパターニ
ングされている。上記ＷＳｉ２ 膜72上にはＢＰＳＧ
膜、ＰＳＧ膜あるいはＡｓＳＧ膜等からなり、Ｎ型不純
物を含む絶縁膜73が形成されている。上記絶縁膜73上に
はＮ型不純物を含む多結晶Ｓｉからなるゲート電極74が
所望の形状にパターニングされ、さらにこのゲート電極
74上にはＮ型不純物を含む絶縁膜75が形成されている。
の基板71上にはＷＳｉ２ 膜72が所望の形状にパターニ
ングされている。上記ＷＳｉ２ 膜72上にはＢＰＳＧ
膜、ＰＳＧ膜あるいはＡｓＳＧ膜等からなり、Ｎ型不純
物を含む絶縁膜73が形成されている。上記絶縁膜73上に
はＮ型不純物を含む多結晶Ｓｉからなるゲート電極74が
所望の形状にパターニングされ、さらにこのゲート電極
74上にはＮ型不純物を含む絶縁膜75が形成されている。
【００３４】また、上記絶縁膜73、ゲート電極膜74及び
絶縁膜75を貫通し、上記ＷＳｉ2 膜72に達する開口部76
ａが形成されている。この開口部76ａの底部を除く内周
面にはゲート絶縁膜77が形成されており、さらにこのゲ
ート絶縁膜77の表面上には開口部76ａを埋めない程度に
十分薄い膜厚の半導体層が形成されている。この半導体
層は78ａ，78ｂ及び78ｃからなる３つの領域に分割され
ており、上記ゲート絶縁膜77を介して上記ゲート電極膜
74と対向する位置に存在する半導体層78ａはＰ型不純物
を含んでおり、この半導体層78ａはＭＯＳトランジスタ
のチャネル領域となっている。また、上記半導体層78ａ
と接触し、上記ゲート絶縁膜77を介して上記絶縁膜73と
対向する位置に存在する半導体層78ｂはＮ型不純物を含
んでおり、この半導体層78ｂはＭＯＳトランジスタのド
レインもしくはソース領域となっている。さらに、上記
半導体層78ａと接触し、上記ゲート絶縁膜77を介して上
記絶縁膜75と対向する位置に存在する半導体層78ｃはＮ
型不純物を含んでおり、この半導体層78ｃはＭＯＳトラ
ンジスタのソースもしくはドレイン領域となっている。
絶縁膜75を貫通し、上記ＷＳｉ2 膜72に達する開口部76
ａが形成されている。この開口部76ａの底部を除く内周
面にはゲート絶縁膜77が形成されており、さらにこのゲ
ート絶縁膜77の表面上には開口部76ａを埋めない程度に
十分薄い膜厚の半導体層が形成されている。この半導体
層は78ａ，78ｂ及び78ｃからなる３つの領域に分割され
ており、上記ゲート絶縁膜77を介して上記ゲート電極膜
74と対向する位置に存在する半導体層78ａはＰ型不純物
を含んでおり、この半導体層78ａはＭＯＳトランジスタ
のチャネル領域となっている。また、上記半導体層78ａ
と接触し、上記ゲート絶縁膜77を介して上記絶縁膜73と
対向する位置に存在する半導体層78ｂはＮ型不純物を含
んでおり、この半導体層78ｂはＭＯＳトランジスタのド
レインもしくはソース領域となっている。さらに、上記
半導体層78ａと接触し、上記ゲート絶縁膜77を介して上
記絶縁膜75と対向する位置に存在する半導体層78ｃはＮ
型不純物を含んでおり、この半導体層78ｃはＭＯＳトラ
ンジスタのソースもしくはドレイン領域となっている。
【００３５】上記構成でなるＭＯＳトランジスタは、中
空部を有する柱の形状をなし、チャネル領域として作用
する半導体層78ａと、上記チャネル領域の柱の両端面を
除く外周面を取り囲むようにゲート絶縁膜77を介して設
けられたゲート電極膜74と、上記チャネル領域の柱の両
端面とそれぞれ接触するように設けられ、ソース及びド
レイン領域として作用する半導体層78ｂ、78ｃとを備え
ている。すなわち、このような構造を有するＭＯＳトラ
ンジスタでは、ソース、ドレイン領域及びチャネル領域
が１つの開口部内に形成されている。次に上記図１５に
示す構造のＭＯＳトランジスタの製造方法について、金
属配線の形成工程を含めて説明する。
空部を有する柱の形状をなし、チャネル領域として作用
する半導体層78ａと、上記チャネル領域の柱の両端面を
除く外周面を取り囲むようにゲート絶縁膜77を介して設
けられたゲート電極膜74と、上記チャネル領域の柱の両
端面とそれぞれ接触するように設けられ、ソース及びド
レイン領域として作用する半導体層78ｂ、78ｃとを備え
ている。すなわち、このような構造を有するＭＯＳトラ
ンジスタでは、ソース、ドレイン領域及びチャネル領域
が１つの開口部内に形成されている。次に上記図１５に
示す構造のＭＯＳトランジスタの製造方法について、金
属配線の形成工程を含めて説明する。
【００３６】まず、図１６に示すように、絶縁基板71上
に例えばＷＳｉ2 膜72をＣＶＤ法により全面に堆積し、
フォトリソグラフィ法及びＲＩＥ法を用いて所望の形状
にパターニングする。続いて、ＢＰＳＧ膜、ＰＳＧ膜あ
るいはＡｓＳＧ膜等、Ｎ型不純物を含む絶縁膜73を全面
に堆積させ、ポリッシング法等を用いて表面を平坦化す
る。次に例えばＮ型にドーピングされた多結晶Ｓｉを堆
積し、同様の方法でゲート電極膜74をパターニングす
る。
に例えばＷＳｉ2 膜72をＣＶＤ法により全面に堆積し、
フォトリソグラフィ法及びＲＩＥ法を用いて所望の形状
にパターニングする。続いて、ＢＰＳＧ膜、ＰＳＧ膜あ
るいはＡｓＳＧ膜等、Ｎ型不純物を含む絶縁膜73を全面
に堆積させ、ポリッシング法等を用いて表面を平坦化す
る。次に例えばＮ型にドーピングされた多結晶Ｓｉを堆
積し、同様の方法でゲート電極膜74をパターニングす
る。
【００３７】次に図１７に示すように、Ｎ型不純物を含
む絶縁膜75を全面に堆積させ、ポリッシング法等を用い
て表面を平坦化した後、上記絶縁膜75、ゲート電極膜74
及び絶縁膜73を貫通し上記ＷＳｉ2 膜72に達する開口部
76ａと、上記絶縁膜75を貫通し上記ゲート電極膜74に達
する開口部76ｂとを形成する。
む絶縁膜75を全面に堆積させ、ポリッシング法等を用い
て表面を平坦化した後、上記絶縁膜75、ゲート電極膜74
及び絶縁膜73を貫通し上記ＷＳｉ2 膜72に達する開口部
76ａと、上記絶縁膜75を貫通し上記ゲート電極膜74に達
する開口部76ｂとを形成する。
【００３８】次に図１８に示すように、例えばＳｉＯ2
等からなるゲート絶縁膜77を全面に堆積させ、ＲＩＥ法
によりエッチバックすることにより、このゲート絶縁膜
77を上記開口部76ａ、76ｂの各側壁上に残す。続いて、
アモルファスＳｉ膜79を全面に堆積する。
等からなるゲート絶縁膜77を全面に堆積させ、ＲＩＥ法
によりエッチバックすることにより、このゲート絶縁膜
77を上記開口部76ａ、76ｂの各側壁上に残す。続いて、
アモルファスＳｉ膜79を全面に堆積する。
【００３９】次に図１９に示すように、全面にＳｉＯ2
膜あるいはＢＳＧ膜等からなる絶縁膜80を堆積し、これ
をエッチバックして上記各開口部76ａ、76ｂ内にのみ絶
縁膜80を残すように形成する。このとき、アモルファス
Ｓｉ膜79をエッチバックの際のストッパーとして用い
る。続いて、上記アモルファスＳｉ膜79をパターニング
した後、熱処理を施すことにより、上記絶縁膜73、75に
含まれるＮ型不純物、すなわちＰ（リン）やＡｓ（ヒ
素）をアモルファスＳｉ膜79に拡散させて、絶縁膜73、
75それぞれに対向したアモルファスＳｉ膜79の領域にＮ
形不純物を含む半導体層79ｂ、79ｃを形成する。この半
導体層79ｂ、79ｃはＭＯＳトランジスタのソース、ドレ
イン領域となり、これらの半導体層で挟まれた半導体層
79ａはチャネル領域となる。そして、上記絶縁膜80とし
てＢＳＧ膜を用いた場合、このＢＳＧ膜に含まれるホウ
素が同時にチャネル領域に拡散される。なお、このチャ
ネル領域へのドーピングによりＭＯＳトランジスタの閾
値電圧Ｖthを制御することができるため、予め所望する
閾値電圧Ｖthが得られるようにＢＳＧ膜におけるホウ素
の含有量を設定しておく。また、絶縁膜80として不純物
を含まないＳｉＯ2 膜を用いた場合はイントリンシック
な半導体層79ａが得られる。
膜あるいはＢＳＧ膜等からなる絶縁膜80を堆積し、これ
をエッチバックして上記各開口部76ａ、76ｂ内にのみ絶
縁膜80を残すように形成する。このとき、アモルファス
Ｓｉ膜79をエッチバックの際のストッパーとして用い
る。続いて、上記アモルファスＳｉ膜79をパターニング
した後、熱処理を施すことにより、上記絶縁膜73、75に
含まれるＮ型不純物、すなわちＰ（リン）やＡｓ（ヒ
素）をアモルファスＳｉ膜79に拡散させて、絶縁膜73、
75それぞれに対向したアモルファスＳｉ膜79の領域にＮ
形不純物を含む半導体層79ｂ、79ｃを形成する。この半
導体層79ｂ、79ｃはＭＯＳトランジスタのソース、ドレ
イン領域となり、これらの半導体層で挟まれた半導体層
79ａはチャネル領域となる。そして、上記絶縁膜80とし
てＢＳＧ膜を用いた場合、このＢＳＧ膜に含まれるホウ
素が同時にチャネル領域に拡散される。なお、このチャ
ネル領域へのドーピングによりＭＯＳトランジスタの閾
値電圧Ｖthを制御することができるため、予め所望する
閾値電圧Ｖthが得られるようにＢＳＧ膜におけるホウ素
の含有量を設定しておく。また、絶縁膜80として不純物
を含まないＳｉＯ2 膜を用いた場合はイントリンシック
な半導体層79ａが得られる。
【００４０】次に図２０に示すように、例えばＳｉＯ2
膜等の絶縁膜81を堆積させ、コンタクトホール82、83、
84を開孔した後、Ａｌ等からなる金属配線85、86、87を
形成することにより完成する。
膜等の絶縁膜81を堆積させ、コンタクトホール82、83、
84を開孔した後、Ａｌ等からなる金属配線85、86、87を
形成することにより完成する。
【００４１】上記のような構造と製造工程を有するＭＯ
Ｓトランジスタは、一つの開口部内にソース、ドレイン
領域及びチャネル領域が形成されるため、１個のトラン
ジスタの占有面積の縮小が可能になる。また、ソース、
ドレイン領域及びチャネル領域が自己整合的に形成され
るので、素子間分離のための距離を大きく取る必要がな
く、高集積化が可能である。
Ｓトランジスタは、一つの開口部内にソース、ドレイン
領域及びチャネル領域が形成されるため、１個のトラン
ジスタの占有面積の縮小が可能になる。また、ソース、
ドレイン領域及びチャネル領域が自己整合的に形成され
るので、素子間分離のための距離を大きく取る必要がな
く、高集積化が可能である。
【００４２】図２１はこの発明の半導体装置をＭＯＳト
ランジスタに実施した第４の実施例の断面図である。こ
の実施例のＭＯＳトランジスタが上記図２０に示すよう
な構造のものと異なっている点は、Ｓｉ半導体基板70の
表面に予めフィールド酸化膜91とＮ型の拡散領域92が形
成されている点と、Ｓｉ半導体基板基板70上のＷＳｉ
２ 膜72がこの例では形成されていない点である。すな
わち、Ｐ型のＳｉ半導体基板70に選択的にフィールド酸
化膜91を形成し、Ａｓ（ヒ素）等のＮ型不純物をイオン
注入してＮ型の拡散領域92を形成する。この後の製造工
程は上記第３の実施例の方法の場合と同じである。この
とき、前記アモルファスＳｉ膜79の形成後、熱処理を施
すことにより、半導体基板70を核にしてアモルファスＳ
ｉ膜が再結晶化する。このようにすれば、結晶性の良い
高性能のＭＯＳトランジスタが得られる。
ランジスタに実施した第４の実施例の断面図である。こ
の実施例のＭＯＳトランジスタが上記図２０に示すよう
な構造のものと異なっている点は、Ｓｉ半導体基板70の
表面に予めフィールド酸化膜91とＮ型の拡散領域92が形
成されている点と、Ｓｉ半導体基板基板70上のＷＳｉ
２ 膜72がこの例では形成されていない点である。すな
わち、Ｐ型のＳｉ半導体基板70に選択的にフィールド酸
化膜91を形成し、Ａｓ（ヒ素）等のＮ型不純物をイオン
注入してＮ型の拡散領域92を形成する。この後の製造工
程は上記第３の実施例の方法の場合と同じである。この
とき、前記アモルファスＳｉ膜79の形成後、熱処理を施
すことにより、半導体基板70を核にしてアモルファスＳ
ｉ膜が再結晶化する。このようにすれば、結晶性の良い
高性能のＭＯＳトランジスタが得られる。
【００４３】図２２はこの発明の半導体装置をＭＯＳト
ランジスタに実施した第５の実施例の断面図である。こ
の実施例のＭＯＳトランジスタが上記図２０に示す構造
のものと異なっている点は、Ｓｉ半導体基板70上に絶縁
膜93を介してＷＳｉ２ 膜72が形成される点と、基板71
の表面領域にＮ型の拡散領域94を形成する点と、ＷＳｉ
２ 膜72を介して前記金属配線85を形成する点である。
すなわち、Ｓｉ半導体基板70上に絶縁膜93を形成し、次
にその上にＷＳｉ２ 膜72を選択的に形成した後の工程
は上記第３の実施例の方法の場合とほぼ同じであり、開
口部を形成する際に、開口部76ａをＷＳｉ２ 膜72から
少しずらしておき、基板70に達するように形成する。こ
うすることで、図２１に示す第４の実施例で説明したよ
うに、半導体基板70を再結晶化の核に用いることにより
前記半導体層79ａ、79ｂ、79ｃそれぞれを単結晶化する
ことができ、またＷＳｉ２ 膜72は金属配線85の引き出
しのために使用することができる。
ランジスタに実施した第５の実施例の断面図である。こ
の実施例のＭＯＳトランジスタが上記図２０に示す構造
のものと異なっている点は、Ｓｉ半導体基板70上に絶縁
膜93を介してＷＳｉ２ 膜72が形成される点と、基板71
の表面領域にＮ型の拡散領域94を形成する点と、ＷＳｉ
２ 膜72を介して前記金属配線85を形成する点である。
すなわち、Ｓｉ半導体基板70上に絶縁膜93を形成し、次
にその上にＷＳｉ２ 膜72を選択的に形成した後の工程
は上記第３の実施例の方法の場合とほぼ同じであり、開
口部を形成する際に、開口部76ａをＷＳｉ２ 膜72から
少しずらしておき、基板70に達するように形成する。こ
うすることで、図２１に示す第４の実施例で説明したよ
うに、半導体基板70を再結晶化の核に用いることにより
前記半導体層79ａ、79ｂ、79ｃそれぞれを単結晶化する
ことができ、またＷＳｉ２ 膜72は金属配線85の引き出
しのために使用することができる。
【００４４】図２３及び図２４はこの発明の半導体装置
をＤＲＡＭに実施した第６の実施例を示す。図２３はデ
ータ記憶用のキャパシタと転送ゲート（ＭＯＳトランジ
スタ）とから構成された１ビット分のメモリセルの断面
図であり、図２４は複数個のメモリセルを集積化した場
合の平面図であり、図２３は図２４中のＡ−Ａ′線に沿
って断面したものである。
をＤＲＡＭに実施した第６の実施例を示す。図２３はデ
ータ記憶用のキャパシタと転送ゲート（ＭＯＳトランジ
スタ）とから構成された１ビット分のメモリセルの断面
図であり、図２４は複数個のメモリセルを集積化した場
合の平面図であり、図２３は図２４中のＡ−Ａ′線に沿
って断面したものである。
【００４５】図２４において、前記図２の場合と同様
に、11はそれぞれビット線（ＢＬ）、12はそれぞれワー
ド線（ＷＬ）、13はそれぞれ転送ゲートが作り込まれる
開口部であり、破線で囲まれた領域に１ビット分のメモ
リセル14が形成されている。すなわち、このＤＲＡＭの
場合にも、各メモリセル14がビット線11とワード線14と
の交点に配置されており、複数個のメモリセルがマトリ
クス状に配列されている。次に図２３に示すメモリセル
の構成を説明する。
に、11はそれぞれビット線（ＢＬ）、12はそれぞれワー
ド線（ＷＬ）、13はそれぞれ転送ゲートが作り込まれる
開口部であり、破線で囲まれた領域に１ビット分のメモ
リセル14が形成されている。すなわち、このＤＲＡＭの
場合にも、各メモリセル14がビット線11とワード線14と
の交点に配置されており、複数個のメモリセルがマトリ
クス状に配列されている。次に図２３に示すメモリセル
の構成を説明する。
【００４６】101はＰ型のＳｉ半導体基板である。この
基板 101上にはＳｉＯ2 等からなる絶縁膜 102が形成さ
れている。また、上記絶縁膜 102上の一部にはＷＳｉ2
からなり、このＷＳｉ2 をパターニングすることによっ
て、ビット線 103が形成されている。また、上記ビット
線 103を含む絶縁膜 102上にはＳｉＯ2 等からなる絶縁
膜 104及び絶縁膜 105が形成されている。さらに、上記
絶縁膜 104及び絶縁膜105に対して開口部 106が形成さ
れている。そして、図２３では図示されていないが、こ
の開口部 106の一部は上記ビット線 103の位置で止まっ
ているが、残りの部分は基板 101にまで達している。
基板 101上にはＳｉＯ2 等からなる絶縁膜 102が形成さ
れている。また、上記絶縁膜 102上の一部にはＷＳｉ2
からなり、このＷＳｉ2 をパターニングすることによっ
て、ビット線 103が形成されている。また、上記ビット
線 103を含む絶縁膜 102上にはＳｉＯ2 等からなる絶縁
膜 104及び絶縁膜 105が形成されている。さらに、上記
絶縁膜 104及び絶縁膜105に対して開口部 106が形成さ
れている。そして、図２３では図示されていないが、こ
の開口部 106の一部は上記ビット線 103の位置で止まっ
ているが、残りの部分は基板 101にまで達している。
【００４７】上記開口部 106の底部を除く内周面にはＯ
ＮＯ（酸化膜−窒化膜−酸化膜からなる三層構造の絶縁
膜）等からなるゲート絶縁膜 107が形成されている。ま
た、上記開口部 106の内部には、Ｎ型不純物を含む単結
晶Ｓｉ領域からなる転送ゲートの一方のソース／ドレイ
ン領域 108が形成されている。上記ソース／ドレイン領
域 108上には、Ｐ型不純物を含む単結晶Ｓｉ領域からな
る転送ゲートのチャネル領域 109が、さらにこのチャネ
ル領域 109上には、Ｎ型不純物を含む単結晶Ｓｉ領域か
らなる転送ゲートの他方のソース／ドレイン領域 110が
それぞれ形成されている。また、上記チャネル領域 109
に対し、上記絶縁膜 107を介して隣接するように、例え
ばＮ型不純物を含む多結晶Ｓｉからなる転送ゲートのゲ
ート電極111が形成されている。
ＮＯ（酸化膜−窒化膜−酸化膜からなる三層構造の絶縁
膜）等からなるゲート絶縁膜 107が形成されている。ま
た、上記開口部 106の内部には、Ｎ型不純物を含む単結
晶Ｓｉ領域からなる転送ゲートの一方のソース／ドレイ
ン領域 108が形成されている。上記ソース／ドレイン領
域 108上には、Ｐ型不純物を含む単結晶Ｓｉ領域からな
る転送ゲートのチャネル領域 109が、さらにこのチャネ
ル領域 109上には、Ｎ型不純物を含む単結晶Ｓｉ領域か
らなる転送ゲートの他方のソース／ドレイン領域 110が
それぞれ形成されている。また、上記チャネル領域 109
に対し、上記絶縁膜 107を介して隣接するように、例え
ばＮ型不純物を含む多結晶Ｓｉからなる転送ゲートのゲ
ート電極111が形成されている。
【００４８】上記ソース／ドレイン領域 110は、図示の
ようにその上部が上記絶縁膜 105の表面から突出するよ
うに形成されており、このソース／ドレイン領域 110の
露出面上並びに絶縁膜 105の露出面上には連続してキャ
パシタ用の絶縁膜 112が堆積されている。そして、この
絶縁膜 112上には、前記データ記憶用のキャパシタのプ
レート電極 113が形成されている。なお、上記ソース／
ドレイン領域 110となるＮ型の単結晶Ｓｉ領域はキャパ
シタのストレージ電極としても使用される。
ようにその上部が上記絶縁膜 105の表面から突出するよ
うに形成されており、このソース／ドレイン領域 110の
露出面上並びに絶縁膜 105の露出面上には連続してキャ
パシタ用の絶縁膜 112が堆積されている。そして、この
絶縁膜 112上には、前記データ記憶用のキャパシタのプ
レート電極 113が形成されている。なお、上記ソース／
ドレイン領域 110となるＮ型の単結晶Ｓｉ領域はキャパ
シタのストレージ電極としても使用される。
【００４９】上記構成でなるメモリセルは、基板 101上
の絶縁膜に形成された開口部 106内に転送ゲートのソー
ス、ドレイン及びチャネル領域が形成されており、この
転送ゲートの上部にデータ記憶用のキャパシタが形成さ
れている。
の絶縁膜に形成された開口部 106内に転送ゲートのソー
ス、ドレイン及びチャネル領域が形成されており、この
転送ゲートの上部にデータ記憶用のキャパシタが形成さ
れている。
【００５０】次に上記図２３に示すメモリセルの製造方
法を、図２５（ａ）、（ｂ）ないし図２９（ａ）、
（ｂ）の断面図を用いて説明する。なお、図２５（ａ）
ないし図２９（ａ）はそれぞれ図２４中のＢ−Ｂ′線に
沿って断面したものであり、図２５（ｂ）ないし図２９
（ｂ）はそれぞれ図２４中のＣ−Ｃ′線に沿って断面し
たものである。
法を、図２５（ａ）、（ｂ）ないし図２９（ａ）、
（ｂ）の断面図を用いて説明する。なお、図２５（ａ）
ないし図２９（ａ）はそれぞれ図２４中のＢ−Ｂ′線に
沿って断面したものであり、図２５（ｂ）ないし図２９
（ｂ）はそれぞれ図２４中のＣ−Ｃ′線に沿って断面し
たものである。
【００５１】まず、図２５（ａ）、（ｂ）に示すよう
に、Ｐ型のＳｉ半導体基板 101の表面を例えば酸化する
等の方法で、１００ｎｍ程度のＳｉＯ2 からなる絶縁膜
102を全面に形成する。続いて、例えば１００ｎｍ程度
のＷＳｉ2 膜をＣＶＤ法により全面に形成し、図２４に
示すような形状にパターニングしてビット線 103を形成
する。続いて全面にＳｉＯ2 等からなる絶縁膜 104を全
面に堆積し、その後、表面を平坦化する。
に、Ｐ型のＳｉ半導体基板 101の表面を例えば酸化する
等の方法で、１００ｎｍ程度のＳｉＯ2 からなる絶縁膜
102を全面に形成する。続いて、例えば１００ｎｍ程度
のＷＳｉ2 膜をＣＶＤ法により全面に形成し、図２４に
示すような形状にパターニングしてビット線 103を形成
する。続いて全面にＳｉＯ2 等からなる絶縁膜 104を全
面に堆積し、その後、表面を平坦化する。
【００５２】次に図２６（ａ）、（ｂ）に示すように、
まず例えばＮ型にドーピングされた多結晶Ｓｉを３００
〜５００ｎｍ程度堆積し、図２４に示すような形状にパ
ターニングしてワード線を兼ねたゲート電極 111を形成
する。続いて全面にＳｉＯ2膜を１μｍ程度、全面に堆
積して絶縁膜 105を形成した後、表面を平坦化する。
まず例えばＮ型にドーピングされた多結晶Ｓｉを３００
〜５００ｎｍ程度堆積し、図２４に示すような形状にパ
ターニングしてワード線を兼ねたゲート電極 111を形成
する。続いて全面にＳｉＯ2膜を１μｍ程度、全面に堆
積して絶縁膜 105を形成した後、表面を平坦化する。
【００５３】次に図２７（ａ）、（ｂ）に示すように、
所定のエッチング用マスクを用いて例えばＲＩＥ（Reac
tive Ion Etching）により、上記絶縁膜 105、 104、 1
02に対し、基板 101に達する開口部 106を形成する。こ
のとき、上記ゲート電極 111の一部もエッチングされ
る。また、上記ビット線 103が存在する部分ではこのビ
ット線 103がエッチングに対するブロックとなり、ビッ
ト線 103はエッチングされず、図２７（ａ）に示すよう
にそのまま残される。続いて上記開口部 106の底面を除
く内周面上にＯＮＯ等からなるゲート絶縁膜 107を形成
する。
所定のエッチング用マスクを用いて例えばＲＩＥ（Reac
tive Ion Etching）により、上記絶縁膜 105、 104、 1
02に対し、基板 101に達する開口部 106を形成する。こ
のとき、上記ゲート電極 111の一部もエッチングされ
る。また、上記ビット線 103が存在する部分ではこのビ
ット線 103がエッチングに対するブロックとなり、ビッ
ト線 103はエッチングされず、図２７（ａ）に示すよう
にそのまま残される。続いて上記開口部 106の底面を除
く内周面上にＯＮＯ等からなるゲート絶縁膜 107を形成
する。
【００５４】次に図２８（ａ）、（ｂ）に示すように、
上記開口部 106の底面に露出したＰ型のＳｉ半導体基板
101を核として、選択エピタキシー成長（SEG:Selectiv
e Epitaxy Growth）技術を用いて、上記開口部 106内に
Ｎ型不純物を１×１０20／ｃｍ3 程度含むＮ型単結晶Ｓ
ｉからなる一方のソース／ドレイン領域 108を形成す
る。このとき、このソース／ドレイン領域 108の上部が
上記ゲート電極 111の底面近傍に達するまで成長を行
う。ここで形成されたソース／ドレイン領域 108は上記
ビット線 103とは電気的に導通し、一方、Ｐ型の基板 1
01とはＰＮ接合で分離されている。続いてＳＥＧにおけ
るドーピンガスをＮ型のものからＰ型のものに変更し、
Ｐ型不純物を１×１０16／ｃｍ3 程度含むＰ型単結晶Ｓ
ｉからなるチャネル領域 109を、その表面が上記ゲート
電極 111の上面近傍に達するまで引き続き成長させる。
次に再びドーピンガスをＮ型のものに変更し、Ｎ型不純
物を１×１０20／ｃｍ3 程度含むＮ型単結晶Ｓｉからな
る他方のソース／ドレイン領域110を開口部 106の上面
まで成長させる。
上記開口部 106の底面に露出したＰ型のＳｉ半導体基板
101を核として、選択エピタキシー成長（SEG:Selectiv
e Epitaxy Growth）技術を用いて、上記開口部 106内に
Ｎ型不純物を１×１０20／ｃｍ3 程度含むＮ型単結晶Ｓ
ｉからなる一方のソース／ドレイン領域 108を形成す
る。このとき、このソース／ドレイン領域 108の上部が
上記ゲート電極 111の底面近傍に達するまで成長を行
う。ここで形成されたソース／ドレイン領域 108は上記
ビット線 103とは電気的に導通し、一方、Ｐ型の基板 1
01とはＰＮ接合で分離されている。続いてＳＥＧにおけ
るドーピンガスをＮ型のものからＰ型のものに変更し、
Ｐ型不純物を１×１０16／ｃｍ3 程度含むＰ型単結晶Ｓ
ｉからなるチャネル領域 109を、その表面が上記ゲート
電極 111の上面近傍に達するまで引き続き成長させる。
次に再びドーピンガスをＮ型のものに変更し、Ｎ型不純
物を１×１０20／ｃｍ3 程度含むＮ型単結晶Ｓｉからな
る他方のソース／ドレイン領域110を開口部 106の上面
まで成長させる。
【００５５】次に図２９（ａ）、（ｂ）に示すように、
上記絶縁膜 105及びゲート絶縁膜 107をその上部から４
００〜６００ｎｍ程度エッチングして、ソース／ドレイ
ン領域 110を突出させる。次に例えばＴａ2 Ｏ5 を３ｎ
ｍ以下の膜厚で堆積してキャパシタ用の絶膜膜 112を形
成し、続いてその上にＷ膜を真空蒸着法などにより１０
０ｎｍ程度堆積した後、パターニングを行ってデータ記
憶用のキャパシタのプレート電極 113を形成する。
上記絶縁膜 105及びゲート絶縁膜 107をその上部から４
００〜６００ｎｍ程度エッチングして、ソース／ドレイ
ン領域 110を突出させる。次に例えばＴａ2 Ｏ5 を３ｎ
ｍ以下の膜厚で堆積してキャパシタ用の絶膜膜 112を形
成し、続いてその上にＷ膜を真空蒸着法などにより１０
０ｎｍ程度堆積した後、パターニングを行ってデータ記
憶用のキャパシタのプレート電極 113を形成する。
【００５６】以上のような製造工程により、プレート電
極 113、絶膜膜 112及びソース／ドレイン領域 110を兼
ねたストレージ電極からなるキャパシタと、ソース／ド
レイン領域 110、 108、チャネル領域 109及びワード線
を兼ねたゲート電極 111からなる転送ゲートと、ビット
線 103とを有するＤＲＡＭセルが製造される。
極 113、絶膜膜 112及びソース／ドレイン領域 110を兼
ねたストレージ電極からなるキャパシタと、ソース／ド
レイン領域 110、 108、チャネル領域 109及びワード線
を兼ねたゲート電極 111からなる転送ゲートと、ビット
線 103とを有するＤＲＡＭセルが製造される。
【００５７】上記図２５ないし図２９に示される製造方
法では、ビット線、ワード線（ゲート電極）、開口部及
びメモリセル全面を覆うプレート電極それぞれをパター
ニングするための４枚のマスクが使用される。このよう
に、マスクの枚数が少なくて良いため、工程数を大幅に
削減することができ、製造コストの低減化を図ることが
できると共に高歩留まりでＤＲＡＭを製造することがで
きる。また、転送ゲートのソース、ドレイン及びチャネ
ル領域とキャパシタのストレージ電極が一度のＳＥＧで
ガスを切り替えるだけで実現でき、大幅な工程数の削減
が可能となり、低コスト、高歩留りなＤＲＡＭが製造可
能となる。
法では、ビット線、ワード線（ゲート電極）、開口部及
びメモリセル全面を覆うプレート電極それぞれをパター
ニングするための４枚のマスクが使用される。このよう
に、マスクの枚数が少なくて良いため、工程数を大幅に
削減することができ、製造コストの低減化を図ることが
できると共に高歩留まりでＤＲＡＭを製造することがで
きる。また、転送ゲートのソース、ドレイン及びチャネ
ル領域とキャパシタのストレージ電極が一度のＳＥＧで
ガスを切り替えるだけで実現でき、大幅な工程数の削減
が可能となり、低コスト、高歩留りなＤＲＡＭが製造可
能となる。
【００５８】
【発明の効果】以上説明したようにこの発明によれば、
高集積化が可能であり、かつ低コスト、高歩留まりで製
造が可能な半導体装置及びその製造方法を提供すること
ができる。
高集積化が可能であり、かつ低コスト、高歩留まりで製
造が可能な半導体装置及びその製造方法を提供すること
ができる。
【図１】この発明の第１の実施例に係るメモリセルの断
面図。
面図。
【図２】図１のメモリセルを複数個集積化した場合の平
面図。
面図。
【図３】図１のメモリセルの製造工程を示す断面図。
【図４】図１のメモリセルの製造工程を示す断面図。
【図５】図１のメモリセルの製造工程を示す断面図。
【図６】図１のメモリセルの製造工程を示す断面図。
【図７】図１のメモリセルの製造工程を示す断面図。
【図８】図１のメモリセルの製造工程を示す断面図。
【図９】この発明の第２の実施例に係るメモリセルを複
数個集積化した場合の平面図。
数個集積化した場合の平面図。
【図１０】図９のメモリセルの製造工程を示す断面図。
【図１１】図９のメモリセルの製造工程を示す断面図。
【図１２】図９のメモリセルの製造工程を示す断面図。
【図１３】図９のメモリセルの製造工程を示す断面図。
【図１４】図９のメモリセルの製造工程を示す断面図。
【図１５】この発明の第３の実施例に係るＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図１６】図１５のＭＯＳトランジスタの製造工程を示
す断面図。
す断面図。
【図１７】図１５のＭＯＳトランジスタの製造工程を示
す断面図。
す断面図。
【図１８】図１５のＭＯＳトランジスタの製造工程を示
す断面図。
す断面図。
【図１９】図１５のＭＯＳトランジスタの製造工程を示
す断面図。
す断面図。
【図２０】図１５のＭＯＳトランジスタの製造工程を示
す断面図。
す断面図。
【図２１】この発明の第４の実施例に係るＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図２２】この発明の第５の実施例に係るＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図２３】この発明の第６の実施例に係るメモリセルの
断面図。
断面図。
【図２４】図２３のメモリセルを複数個集積化した場合
の平面図。
の平面図。
【図２５】図２３のメモリセルの製造工程を示す断面
図。
図。
【図２６】図２３のメモリセルの製造工程を示す断面
図。
図。
【図２７】図２３のメモリセルの製造工程を示す断面
図。
図。
【図２８】図２３のメモリセルの製造工程を示す断面
図。
図。
【図２９】図２３のメモリセルの製造工程を示す断面
図。
図。
11…ビット線、12…ワード線、13， 106…開口部、14…
メモリセル、15…トレンチ、21，51，70， 101…Ｐ型の
Ｓｉ半導体基板、22，24，26，31，61，63，68，73，7
5， 102， 104， 105…絶縁膜、23，69， 103…ビット
線、25，62，74，111…ゲート電極、27，64，76ａ，76
ｂ…開口部、28…Ｎ型の拡散領域、29，65，77， 107…
ゲート絶縁膜、30，67…単結晶Ｓｉ膜、32， 112…キャ
パシタ用の絶縁膜、33， 113…キャパシタ用のプレート
電極、52，55，60…ＳｉＯ２ 膜、53…Ｓｉ３ Ｎ４
膜、54…トレンチ、56，59…多結晶Ｓｉ膜、57，66…Ｎ
型の拡散領域、58…キャパシタ絶縁膜、71…絶縁基板、
72…ＷＳｉ２ 膜、78ａ，78ｂ，78ｃ…半導体層、 10
8， 110…ソース／ドレイン領域、 109…チャネル領
域。
メモリセル、15…トレンチ、21，51，70， 101…Ｐ型の
Ｓｉ半導体基板、22，24，26，31，61，63，68，73，7
5， 102， 104， 105…絶縁膜、23，69， 103…ビット
線、25，62，74，111…ゲート電極、27，64，76ａ，76
ｂ…開口部、28…Ｎ型の拡散領域、29，65，77， 107…
ゲート絶縁膜、30，67…単結晶Ｓｉ膜、32， 112…キャ
パシタ用の絶縁膜、33， 113…キャパシタ用のプレート
電極、52，55，60…ＳｉＯ２ 膜、53…Ｓｉ３ Ｎ４
膜、54…トレンチ、56，59…多結晶Ｓｉ膜、57，66…Ｎ
型の拡散領域、58…キャパシタ絶縁膜、71…絶縁基板、
72…ＷＳｉ２ 膜、78ａ，78ｂ，78ｃ…半導体層、 10
8， 110…ソース／ドレイン領域、 109…チャネル領
域。
─────────────────────────────────────────────────────
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(56)参考文献 特開 平１−175253（ＪＰ，Ａ)
特開 平２−14563（ＪＰ，Ａ)
特開 平４−282865（ＪＰ，Ａ)
特開 昭61−67953（ＪＰ，Ａ)
特開 昭61−294854（ＪＰ，Ａ)
特開 昭63−164263（ＪＰ，Ａ)
特開 昭63−170954（ＪＰ，Ａ)
特公 昭38−11559（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10 671 B
H01L 27/10 681 D
Claims (12)
- 【請求項１】 半導体基板上に第１導電型の不純物を含
む第１導電層を形成する工程と、 上記第１導電層上に第１導電型の不純物を含む第１絶縁
層を形成する工程と、 上記第１絶縁層上にゲート電極層を形成する工程と、 上記ゲート電極層上に第１導電型の不純物を含む第２絶
縁層を形成する工程と、 上記第１絶縁層、ゲート電極層及び第２絶縁層を貫通す
るように開口部を形成する工程と、 上記開口部の内周面の少なくとも上記ゲート電極層上に
ゲート絶縁層を被覆する工程と、 第１半導体膜を少なくとも上記開口部内に所定の厚みに
堆積して上記第１導電層と接続する工程と、 上記開口部内を第３絶縁層で埋める工程と、 熱処理を施すことにより上記第１絶縁層及び第２絶縁層
に含まれる不純物を上記第１半導体膜のこれら第１絶縁
層及び第２絶縁層と対向する部分に拡散させて第１導電
型の第２半導体膜及び第３半導体膜をそれぞれ形成する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第３絶縁層は前記第１導電型とは逆
導電型の第２導電型の不純物を予め含んでおり、前記熱
処理により前記第２半導体膜及び第３半導体膜を形成す
る際に、同時に上記第３絶縁層に含まれる不純物を前記
第１半導体膜の少なくとも前記ゲート電極層と対向する
部分に拡散させて第２導電型の第４半導体膜を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 不純物を含む第１絶縁層と、上記第１絶
縁層上に形成された導電体層と、上記導電体層上に形成
された不純物を含む第２絶縁層と、上記第１絶縁層及び
上記導電体層並びに上記第２絶縁層を貫通する開口部に
形成された半導体層と、少なくとも上記導電体層と上記
半導体層との間に形成された第３絶縁層とを有する半導
体装置の製造方法において、 熱処理を施すことにより、上記第１絶縁層及び上記第２
絶縁層に含まれる不純物を上記半導電体層に拡散させる
工程を具備したことを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体層にチャネル領域を挟んで上下方
向に分離して形成されたソース及びドレイン領域と、上
記半導体層の側面であって上記チャネル領域と対向する
位置にゲート絶縁膜を介して形成され、不純物を含む第
１及び第２絶縁層に上下を挟まれたゲート電極とを有す
る半導体装置の製造方法において、 熱処理を施すことにより、上記第１及び上記第２絶縁層
に含まれる不純物を上記半導電体層に拡散させて上記ソ
ース及びドレイン領域を形成する工程を具備したことを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に形成された第１導電型の
不純物を含む第１導電体層と、上記第１導電体層上に形
成された第１導電型の不純物を含む第１絶縁層と、上記
第１絶縁層上に形成されたゲート電極と、上記ゲート電
極上に形成された第１導電型の不純物を含む第２絶縁層
と、上記第１絶縁層及び上記ゲート電極並びに上記第２
絶縁層を貫通するように形成された開口部と、上記開口
部に形成された半導体層と、上記半導体層と上記ゲート
電極との間に形成されたゲート絶縁膜とを有する半導体
装置の製造方法において、 熱処理を施すことにより、上記第１絶縁層及び上記第２
絶縁層に含まれる不純物を上記半導電体層に拡散させて
第１導電型のソース及びドレイン領域を形成する工程を
具備したことを特徴とする半導体装置の製造方法。 - 【請求項６】 エピタキシャル成長法を用いて前記半導
体層を形成する工程を含むことを特徴とする請求項３乃
至５のいずれか１項記載の半導体装置の製造方法。 - 【請求項７】 前記第１絶縁層及び前記第２絶縁層は、
ＢＰＳＧ層、ＰＳＧ層、ＡｓＳＧ層のいずれかからなる
ことを特徴とする請求項３乃至６のいずれかに１項記載
の半導体装置の製造方法。 - 【請求項８】 不純物を含む第１絶縁層と、 上記第１絶縁層上に形成された導電体層と、 上記導電体層上に形成された不純物を含む第２絶縁層
と、 上記第１絶縁層及び上記導電体層並びに上記第２絶縁層
を貫通する開口部に形成された半導体層と、 少なくとも上記導電体層と上記半導体層との間に形成さ
れた第３絶縁層と、 上記半導電体層内であって、上記第１絶縁層及び上記第
２絶縁層に含まれる不純物が拡散されて形成された不純
物領域とを具備したことを特徴とする半導体装置。 - 【請求項９】 半導体層と、 上記半導体層の側面に接して形成された不純物を含む第
１絶縁層と、 上記第１絶縁層上であって、上記半導体層の側面に接し
て形成されたゲート電極と、 上記ゲート電極上であって、上記半導体層の側面に接し
て形成された不純物を含む第２絶縁層と、 上記半導体層と上記ゲート電極との間に形成されたゲー
ト絶縁膜と、 上記第１絶縁層及び上記第２絶縁層に含まれる不純物を
上記半導体層に拡散させて形成したソース及びドレイン
領域とを具備したことを特徴とする半導体装置。 - 【請求項１０】 半導体基板上に形成された第１導電型
の不純物を含む第１導電体層と、 上記第１導電体層上に形成された第１導電型の不純物を
含む第１絶縁層と、 上記第１絶縁層上に形成されたゲート電極と、 上記ゲート電極上に形成された第１導電型の不純物を含
む第２絶縁層と、 上記第１絶縁層及び上記ゲート電極並びに上記第２絶縁
層を貫通する開口部に形成された半導体層と、 上記半導体層と上記ゲート電極との間に形成されたゲー
ト絶縁膜と、 上記第１絶縁層及び上記第２絶縁層に含まれる不純物を
上記半導体層に拡散させて形成した第１導電型のソース
及びドレイン領域とを具備したことを特徴とする半導体
装置。 - 【請求項１１】 前記半導体層はエピタキシャル成長層
であることを特徴とする請求項８乃至１０のいずれか１
項記載の半導体装置。 - 【請求項１２】 前記第１絶縁層及び前記第２絶縁層
は、ＢＰＳＧ層、ＰＳＧ層、ＡｓＳＧ層のいずれかから
なることを特徴とする請求項８乃至１１のいずれかに１
項記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31203192A JP3405553B2 (ja) | 1991-12-06 | 1992-11-20 | 半導体装置及びその製造方法 |
| US07/985,951 US5336917A (en) | 1991-12-06 | 1992-12-04 | Dynamic memory cell using hollow post shape channel thin-film transistor |
| KR1019930011661A KR0131189B1 (ko) | 1992-06-25 | 1993-06-25 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32262991 | 1991-12-06 | ||
| JP4-167392 | 1992-06-25 | ||
| JP16739292 | 1992-06-25 | ||
| JP3-322629 | 1992-06-25 | ||
| JP31203192A JP3405553B2 (ja) | 1991-12-06 | 1992-11-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677432A JPH0677432A (ja) | 1994-03-18 |
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Family
ID=27322850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US5616934A (en) * | 1993-05-12 | 1997-04-01 | Micron Technology, Inc. | Fully planarized thin film transistor (TFT) and process to fabricate same |
| KR0141218B1 (ko) * | 1993-11-24 | 1998-07-15 | 윤종용 | 고집적 반도체장치의 제조방법 |
| KR0151385B1 (ko) * | 1994-11-21 | 1999-03-30 | 문정환 | 반도체 메모리 장치 및 그 제조방법 |
| KR0151197B1 (ko) * | 1994-11-21 | 1998-10-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| US5700727A (en) * | 1995-07-24 | 1997-12-23 | Micron Technology, Inc. | Method of forming a thin film transistor |
| JP3689963B2 (ja) * | 1996-02-02 | 2005-08-31 | ソニー株式会社 | 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 |
| JPH10209393A (ja) * | 1997-01-22 | 1998-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100355239B1 (ko) * | 2000-12-26 | 2002-10-11 | 삼성전자 주식회사 | 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법 |
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| US9761580B1 (en) | 2016-11-01 | 2017-09-12 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
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| US9935114B1 (en) | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
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| US10388658B1 (en) * | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
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| JPS61292371A (ja) * | 1985-06-19 | 1986-12-23 | Nec Corp | 半導体装置 |
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-
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- 1992-11-20 JP JP31203192A patent/JP3405553B2/ja not_active Expired - Fee Related
- 1992-12-04 US US07/985,951 patent/US5336917A/en not_active Expired - Lifetime
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| JPH0677432A (ja) | 1994-03-18 |
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