JP2004505466A - 半導体メモリーセル構造およびその製造方法 - Google Patents
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Abstract
Description
【0001】
本発明の有効な実施形態に従って、トレンチキャパシタと関連のダイナミックメモリーセルの縦型選択トランジスタとを主に関連のビット線の下に形成することによって、個々のDRAMセルの立体的で最も密度の高いこの実装を達成する。これによって、個々のDRAMセルの間隔を互いに狭く形成でき、同時に、ゲート電極構造を用いてこの活性領域を取り囲むことにより、選択トランジスタの活性領域を、隣接しているワード線およびビット線から確実に遮断することができる。
【0002】
他の有効な実施形態に従って、縦型選択トランジスタを有する領域と、縦型選択トランジスタおよび関連のトレンチキャパシタの連結とを定義するために、この領域を自己整合的に固定すると共にDRAMセルにおける構造寸法を最小にできるスペーサー技術を使用する。
【0003】
他の実施形態に従って、縦型選択トランジスタを限定するために、特に、様々にドープされた領域を備えたスペーサーを用いる。これにより、様々なドーピングに対する選択的なエッチングプロセスを用いて、縦型選択トランジスタの自己整合的な限定が生じる。さらに、これによって、選択トランジスタの下部電極とトレンチキャパシタの内部電極との間に位置する連結領域が、正確に固定される。
【0004】
他の有効な実施形態に従って、選択トランジスタの下部電極をドーピングの注入および拡散によって形成する。トレンチキャパシタの内部電極と導電している結合部(leitende Verbindung)もまたドープされ、したがって結合部は自己整合的に製造される。
【0005】
他の有効な実施形態に従って、選択トランジスタの上部電極のパターン化は、トレンチ絶縁技術を用いて行われ、その結果最小のプロセスコストで確実に絶縁することができる。
【0006】
他の有効な実施形態に従って、選択トランジスタの活性領域を取り囲むゲート電極層配列を、スペーサー技術を用いて埋設する。これにより、リソグラフィープロセスを用いずに、ワード線領域を面積を縮小して自己整合的に形成することができる。
【0007】
他の有効な実施形態に従って、特に組をなすビット線相互接続(verschraenkten Bitleitungs−Verschaltung)を製造するために、並んでいるビット線毎にあって、同じワード線にある選択キャパシタ間に支柱構造を形成する。スペーサー技術を用いてこの支柱構造を形成することによって、コンパクトかつ自己整合的に形成することができる。
【0008】
本発明を添付図面に基づいて詳述する。図1〜図12は、本発明による半導体メモリーセル構造の第1実施形態を示す図である。図1〜図11は、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。図13は、本発明による半導体メモリーセル構造の第2実施形態を示す図である。また、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。図14は、トレンチキャパシタを形成するためのプロセス工程後に行われる第3実施形態を示す平面図である。図15は、トレンチキャパシタを形成するためのプロセス工程後に行われる第4実施形態を示す平面図である。図16は、ダイナミック読み/書きメモリーの回路図である。
【0009】
ダイナミック読み/書きメモリー(DRAM)では、主に、いわゆる1−トランジスタセル(1−Transistor−Zellen)(この回路図を図16に示す)が用いられる。この1−トランジスタセルは、メモリーキャパシタ1と選択トランジスタ2とを含んでいる。選択トランジスタ2は、電界効果トランジスタとして設計されることが好ましい。この電界効果トランジスタは、第1電極21と第2電極23とを備えており、これらの間には、中に導電チャネルを形成できる活性領域22が配置されている。活性領域22の上には、絶縁層24とゲート電極25とが配置されており、これらは、活性領域22において電荷キャリア密度に影響を及ぼす平板キャパシタのように作用する。電界効果トランジスタ2(以下では簡略化してMISFETとすることもある)は、エンハンスメント型である。つまり、電界効果トランジスタ2は、閾値電圧をゲート電極25に印加すると、ようやく活性領域22を介して第1電極21と第2電極23との間に電流が流れるのである。
【0010】
MISFET2の第2電極23は、連結線4を介してメモリーキャパシタ1の第1電極11と連結している。そして、メモリーキャパシタ1の第2電極12は、好ましくはDRAMセル構造の全てのメモリーキャパシタに共通のキャパシタ平板5に接続している。メモリーキャパシタ1に電荷の形式で格納された情報を読み込んだり読み出したりするために、MISFET2の第1電極21は、ビット線6と連結している。この読み込みおよび読み出し工程は、電圧を印加することによって第1電極21と第2電極23との間に位置する活性領域22の導電チャネルを製造するために、MISFET2のゲート電極24と連結しているワード線7を介して制御される。図12は、図16の回路図に示したようなDRAMセルを備えた半導体メモリーセル構造の、本発明による第1実施形態を示す図である。本実施形態において、上述のリソグラフィー技術を用いて製造できる構造寸法Fの最小値は、0.1μmである。つまり、ビット線、ワード線、接触ホールの幅は、通常、約0.1μmである。しかし、記載図の比率は正確ではないということに、注意すべきである。さらに、本発明は上述の構造寸法に制約されたものではない。図12Bに示した半導体メモリーセル構造の平面図に関して、破線部はDRAMセル10を限定している。このDRAMセルは、主に、メモリー構造の上でx方向に等間隔に伸びるビット線6の下に縦に配置されている。そして、DRAMセル10の領域においてビット線6とその都度交差するワード線7が、このビット線6に対して垂直に半導体基板のy方向に、ビット線6と同じく等間隔に伸びている。図12Aは、ビット線6に沿って切断した半導体メモリーセル構造を貫く断面図を示している。図12Cは、ワード線7に沿って切断した半導体メモリーセル構造を貫く断面図を示している。ビット線6に沿ってほぼ並べられたDRAMセルは、中に主にMISFET選択トランジスタ2が形成されている支え101と、中に主にメモリーキャパシタ1が形成されているトレンチ102とから形成されている。
【0011】
図示したセル構造を、シリコン半導体技術を用いて製造する。土台には、低ドープされたp型基板を使用する。このp型半導体基板103には、n型に埋設された高ドープ平板(図示せず)を形成する。この平板は、セル構造の全トレンチキャパシタ用に共通の第2外部電極12として用いられるものである。埋設され、n型にドープされた平板と接触している半導体基板において、図12Aに示したように、好ましくは楕円形または長方形に形成されるが、任意の形状を有することのできるトレンチを、等間隔に形成する。このトレンチの下部を誘電体層13によって覆い、nドープされたポリシリコンをこの領域に充填する。このnドープされたポリシリコン充填剤は、メモリーキャパシタ1の第1内部電極11をも構成している。なお、電極を絶縁化するために、トレンチ内の誘電体層13としてSiO2を用いることが好ましい。また、図12Aの断面図に示したように、ビット線6の下に伸びているトレンチの間に位置する半導体支え101の中に、MISFET選択トランジスタ2をそれぞれ形成する。このMISFETトランジスタは、トレンチ内のポリシリコン層11、つまりトレンチキャパシタの内部電極の上端領域において、高ドープされたn型層である第2電極23を備えている。このn型層の上には、p型に低ドープされた活性領域22を形成する。そして、この活性領域24上に、高ドープされたn型層である第1電極21を形成する。MISFETトランジスタ2の第2電極23とトレンチキャパシタ1の内部電極11との間には、トレンチを覆う誘電体層13貫いて導電連結部4を形成する。この連結部4は、選択トランジスタ2の第2電極23とメモリーキャパシタ1の内部ポリシリコン電極11との間に位置し、nドープされたポリシリコン層を含んでいることが好ましい。
【0012】
さらに、トレンチキャパシタの内部電極11の上に形成された絶縁層104の上では、トレンチキャパシタと関連のある選択トランジスタの支えと、隣接する(darauffolgenden)トレンチキャパシタの支えとの間に、層配列を縦型に埋設する。この層配列は、選択トランジスタの全活性領域22をほぼ超えて広がっており、好ましくはSiO2を含んだ薄いゲート絶縁層24と、好ましくはポリシリコンを含んだゲート電極層25と、ワード線7として機能する好ましくはタングステンを含んだ他の導電層とから構成されている。この層配列は、図12Aではビット線および図12Cではワード線に沿って切断した断面図に示しているように、全活性領域24を取り囲む選択トランジスタの支えを完全に取り囲んでいる。選択トランジスタ2の活性領域24を取り囲むゲート電極層配列は、好ましくはSi3N4を含んだ絶縁層105によって区切られている。この絶縁層105は、選択トランジスタ2に沿って、上部電極21から、ゲート電極層配列を介して、トレンチキャパシタ1の内部電極11上に位置する絶縁層104まで伸びている。トレンチ領域において、隣接するDRAMセルのゲート電極層配列を区切る絶縁層105の間に位置する領域には、SiO2層106を充填することが好ましい。このように、ゲートが取り囲まれることによって、並んでいる選択トランジスタの活性領域の相互作用を確実に遮断する。つまり、MISFETの活性領域を通る対応(entsprechend)するリーク電流が発生せず、したがってメモリーセル内の情報損失が発生しないのである。図12Cの断面図に示しているように、並んでいるビット線6、つまり同じワード線7にそれぞれ関連の選択トランジスタの間で、かつ、半導体基板上に位置する選択トランジスタを備えた並んだ支えの間に、支柱108を形成する。この支柱108は、選択トランジスタを備えた支え101に対して好ましくは平行に伸びている。選択トランジスタの支え101と、好ましくはポリシリコンを含んだ支柱108との間に、層配列をそれぞれ形成する。この層配列では、選択トランジスタの活性領域24までSiO2を含んだ絶縁層109が伸びている。また、層配列の上では、ゲート電極層配列が縦型に配置されている。そして、この層配列は、並んでいる2つの選択トランジスタ支えの間で、支柱108を越えて伸びる絶縁層105によって覆われている。さらに、選択トランジスタ2の上部電極21は、柱のような形状をした導電層110を介して、関連のビット線6と連結している。この導電層110は、ポリシリコンを含んでいることが好ましく、ビット線6は、タングステンを含んでいることが好ましい。ビット線間に位置する隙間には、SiO2層106を充填する。図12に基づいて実施例に示したように、本発明による半導体メモリーセル構造は、DRAMメモリーセル10をマトリックの形状に配置することを特徴としている。このDRAMセルを、縦型選択トランジスタ2とトレンチキャパシタ1とが関連の各ビット線6の下に伸び、かつ、メモリーセルがそれぞれ列状に上下に配置されているように、設計する。この構造を用いて、DRAMセルの立方体の実装密度を最大にし、それによってセル面積を最小にしたセル構造を実現できる。さらに、本発明による形態の場合、選択トランジスタの活性領域は、ゲート電極層配列と関連のワード線7とによって完全に囲まれているということが、重要である。この結果、当該のDRAMセルと関連しない隣接するワード線およびビット線からの影響を避けることができる。図12の実施例では、2F(Fは最小構造寸法である。)の場合の隣接する2本のワード線の間隔を最短にすることができる。さらに、図12に示した実施例では、隣接するビット線間に支柱108を形成することによって、ビット線を2本1組に組み合わせできるDRAMセルの相互接続が可能になる。本発明によって、ビット線を組にして相互接続すると、セルの最小寸法は5F2〜6F2に達する。また、図12に示した、組み合わせられたビット線相互接続に代わって、本発明は、他の知られたビット線相互接続をも使用できる。図13Bは、いわゆるオープンビット線相互接続用の半導体メモリーセル構造を示す平面図である。この第2実施形態では、図12に示した支柱構造を使用しない。図13Aに示したようなビット線6に沿って切断した断面図については、図12Aの第1実施形態の場合と同じ断面図となるが、しかし、図13Cに示す断面図は、ワード線に沿って切断されたものである。
【0013】
図13Cに示した断面図では、隣接するビット線6に関連のある2つの選択トランジスタ間に位置するワード線7に沿って、層配列が形成されている。この層配列に関して、ゲート誘電体24とゲート電極層25とを備え、かつ、ワード線7に用いられる層とそれぞれ連結したゲート電極層配列が、SiO2層109上に選択トランジスタの活性層を取り囲んでそれぞれ配置されている。この構造によって、4F2〜5F2という最小のセル寸法を達成できる。
【0014】
図1〜11に基づいて、図12に示しているような半導体メモリーセル構造を製造するための適切な(moegliche)プロセス過程について詳述する。出発材料(Ausgangsmaterial)は、p型にドープされたシリコン基板S1である。この出発材料の上に、複数の洗浄工程後に、厚さ約8nmのSiO2層(図示せず)を蒸着する。この酸化物層の上に、厚さ約200nmのSi3N4層S2を形成する。この窒化物層の上に、厚さ約800nmのSiO2層を再び形成する。この層配列は、次のトレンチエッチング用のマスク層として機能する。さらに、トレンチキャパシタを限定するために、マスクを用いてフォトリソグラフィーを実施する。このフォトリソグラフィー工程後に、マスク層を異方性エッチングする。このとき、酸化エッチングには例えばCHF3とO2とを、窒化エッチングには例えばC2F6とO2とを使用する。メモリーキャパシタが形成されるトレンチ用のエッチングマスクを形成した後、フォトリソグラフィー用のレジストマスクを除去する。次に、メモリーキャパシタ用のトレンチを露出するために、HBrとHFとを用いてエッチングマスクの露出領域に、シリコン層を約10μmの深さまで異方性エッチングする。続いて、シリコン基板におけるメモリーキャパシタの共通の第2電極用に、好ましくはヒ素ガラスを用いて埋設された平板を形成する。このために、厚さ約2nmのヒ素ガラス層を形成することが好ましい。このヒ素ガラス層上に、エッチングされたトレンチを充填する厚さ約500nmのポリマーフォトレジスト(好ましくはPMMA)を形成する。このポリマーフォトレジスト層を、トレンチの外部で、O2を用いて厚さ約2μmにエッチバックする。続いて、トレンチに位置するポリマーフォトレジスト上において、例えばHFを用いてヒ素ガラスをエッチングし、トレンチに位置するポリマーフォトレジスト層をO2を用いて除去する。半導体メモリーセル構造の全メモリーキャパシタの共通の外部電極を構成する埋設されてn型に強くドープされた層を形成するために、ヒ素ガラスからp型にドープされたシリコンにヒ素を拡散する。そして、残りのヒ素ガラスをHFエッチングを用いて除去する。
【0015】
トレンチにメモリーキャパシタの誘電層を形成するために、ONO蒸着(酸化物・窒化物・酸化物)を行う。まず、層の厚さS3を約3nmに選択する。続いて、トレンチを充填するために、n型に高ドープされた厚さ約200nmのポリシリコンS4を蒸着する。次に、トレンチの外部に突き出たこのポリシリコンをエッチバックする。さらに、トレンチの上に突き出たONO誘電体を、HFを用いて除去する。そして、好ましくはTEOS法を用いて、厚さ約20nmのSiO2層を形成し、CHF3とO2とを用いて異方性エッチングによってこの層を除去する。続いて、高ドープされた厚さ約200nmのポリシリコンを再度蒸着し、約800nmまでエッチバックする。これにより、図1Bの平面図に示したような構造になる。図1Aは、線AAに沿って切断された、メモリーキャパシタ用のトレンチを貫く断面図である。
【0016】
図1Bに示したメモリーキャパシタ用の楕円形のトレンチに代わるものとして、例えば図14および15に示したように、メモリーキャパシタ用のトレンチを他の形状に形成することもできる。特に、側壁面積が広く、そのためにキャパシタのメモリー容量の高いトレンチの形状を、選択できる。
【0017】
例えば、トレンチキャパシタのトレンチの形状によって、縦型選択トランジスタを配置するリブ(Stege)の形状を決定できる。トレンチを長方形の形状に形成した場合、例えばワード線と平行して選択トランジスタを備えた板と板との隙間は、ビット線方向のそれよりも狭い。これによって、スペーサーへの蒸着を用いて、連続的かつ互いに分離したワード線となる。
【0018】
半導体基板に位置するトレンチのメモリーキャパシタを形成した後、図1Aおよび1Bに示しているように、選択トランジスタをパターン化する。このために、第1に、厚さ約4nmの薄いSi3N4層S5を形成する。このSi3N4層S5上に、厚さ約20nmのアモルファスシリコンを含むドープされていない層S6を蒸着する。次に、このアモルファスシリコンを、例えばC2F6とO2とを用いてエッチバックする。この結果、アモルファスシリコンは、なおもトレンチの側壁に残ってスペーサーを形成する。続いて、トレンチの片側の側壁に位置するスペーサーを高ドープする。このとき、n型ドーピングとp型ドーピングとのいずれが行われてもよい。図2Aおよび図2Bは、この最終プロセス工程後のシリコンウェハを示しており、S7がこのドープ層である。
【0019】
さらに、フォトリソグラフィー工程を用いて、アモルファスシリコンスペーサーを分離する(Austrennung)。このフォトリソグラフィー工程をハードマスク方法(Hartmaskenverfahrens)を用いて行う場合、TEOS法(TEOS−Verfahren)を行った後、初めに、厚さ80nmの酸化物層S8を形成する。次に、この酸化物を、例えばCHF3およびO2エッチングを用いてパターン化し、続いて、露出箇所において、例えばC2F6およびO2を用いて、アモルファスシリコンスペーサーS6・S7を選択的に除去する。このプロセス工程後に、図3Bに示したような半導体構造の平面図となる。ここで明確にしておきたいのは、アモルファスシリコンスペーサーS6・S7を、トレンチの露出領域において、除去するということである。図3Aは、残りの酸化物面(Oxid−Bahn)S8に沿って切断した、シリコンウェハを貫く断面図を示している。トレンチに位置するアモルファスシリコンスペーサーS6・S7を選択的にエッチングした後、酸化物S8をCHF3およびO2を用いて完全に除去する。なお、記載したハードマスクフォトリソグラフィー工程に代わるものとして、酸化物マスクの代わりに従来のレジストマスクを使用してもよい。
【0020】
酸化物マスクを除去した後、1つのトレンチ側面上のアモルファスシリコンスペーサーS7のドーピング剤を熱を加えて活性化させる。アモルファスシリコンスペーサーS6・S7は再結晶化する。次に、他のフォトリソグラフィー工程を用いて、ドープされていないシリコンスペーサーS6を除去する。初めに、厚さ約500nmのポリマーフォトレジストS9(好ましくはPMMA)を回転塗布する。次に、このポリマー層を、トレンチの外部において、例えばO2を用いて完全にエッチバックする。続いて、ドープされていないシリコンスペーサーを、p型またはn型に高ドープされたシリコンスペーサーに対して選択的に除去する。そして、HFを用いて、ONO層を約40nmに等方的にエッチバックする。このプロセス工程後に、図4Bに示したような、シリコンウェハの平面図となる。図4Aは、線AAに沿って切断した断面図である。
【0021】
ここでは、トレンチキャパシタの内部ポリシリコン層S4の上角の一部S10が露出している様子が見られる。この領域には、トレンチキャパシタの内部電極と関連の選択トランジスタとの連結部を形成する。スペーサーを用いてこの接触箇所を形成するための上述のプロセス過程によって、この接触箇所を自己整合的にパターン化し、非常に小さなセル構造を形成することができる。注目に値するのは、特に、シリコンスペーサーの片側をドープする技術である。これによって、スペーサー構造の選択的エッチングプロセスが可能になる。この結果、トレンチキャパシタと関連の選択トランジスタとの間に位置する接触箇所を、正確で自己整合的に固定できる。
【0022】
接触箇所とトレンチキャパシタの内部電極とを固定する機能を有するONO層S3を等方的にエッチバックした後、この接触箇所を充填する。初めに、例えばO2を用いてPMMA層S9を完全に除去する。続いて、ドープされた残りのポリシリコンスペーサーS7をエッチングによって除去し、層の厚さが約15nmのドープされていないアモルファスシリコンS11を、半導体構造上に蒸着する。次に、このアモルファスシリコンを、C2F6とO2とを用いて等方的にエッチバックする。これにより、トレンチに位置する接触箇所以外において、アモルファスシリコンを再び完全に除去する。このプロセス工程後のシリコンウェハが、図5Bの平面図、および、図5Aの線AAに沿って切断した断面図である。
【0023】
接触箇所を充填した後、トレンチに隣接する支えに選択トランジスタをパターン化するための前処理を行う。初めに、好ましくはTEOS法に従って、厚さ約80nmの酸化物S12を蒸着するプロセス過程を行う。次に、このSiO2層を、CHF6とO2とを用いて約130nmだけエッチバックする。これにより、上部Si3N4層の領域のトレンチ間に位置する支えが露出する。そして、このSi3N4層を、例えばH3PO4を用いて完全に除去する。続いて、O2を用いてSiO2層を約10nmだけ再度エッチバックする。このプロセス工程後のシリコンウェハが、図6Bの平面図、および、図6Aの線AAに沿って切断した断面図である。
【0024】
次に、トレンチに配置されたメモリーキャパシタの側面に、縦型選択トランジスタを形成する。nチャネルトランジスタ領域を固定するために、第1工程では、セル領域にイオン注入を行うことによって、n型の高ドーピング(好ましくはヒ素ドーピング)を行い、拡散後には、このドーピングは5×1019/cm3で深さ約100nmまで広がっている。この上部nドープ層S13は、トランジスタの第1電極を固定する。第2電極を形成するために、好ましくは同様にヒ素を用いてイオン注入を行うことによって、最深が約400nmの領域に位置する埋設層S14をセル領域に形成し、拡散後に、縦型層の厚さは約200nmになる。このn型層については、約5×1018/cm3のドーピングを選択する。そして、最後の拡散工程において、第2電極とトレンチキャパシタの内部電極との間に位置する接触箇所S11のドーピングも同時に行われる。
【0025】
第1電極と第2電極とを形成した後、チャネル領域をウェル注入によって固定する。このために、p型にドープするために、イオン注入を好ましくはホウ素を用いて行う。例えば、深さ約1μmの地点で1×1016/cm3のドーピングを発生させる。次に、拡散によってウェルS15を形成する。拡散工程を、続くゲート酸化工程と平行して行うこともできる。p型ウェルS1へのドーピングを調整することによって、自己遮断的に形成されたn型チャネルトランジスタの開始電圧を固定する。図7Bは、選択トランジスタの限定後におけるシリコンウェハの平面図を示している。図7Aは、図7Bの線AAに沿って切断した断面図を、図7Cは、図7Bの線CCに沿って切断した断面図を示している。第2電極をイオン注入と拡散とによって形成することによって、トレンチキャパシタの内部電極を自己整合的に接続できる。なぜなら、拡散によって、接触箇所が自動的にドープされるからである。
【0026】
第1および第2電極領域、および、選択トランジスタのチャネル領域を限定した後、この選択トランジスタを、トレンチ絶縁(STI)技術を用いて、垂直(つまりy)方向に絶縁する。このために、第1に、プロセス過程において、フォトリソグラフィー技術を用いて、厚さ約100nmに蒸着したSi3N4層S16をパターン化する。トレンチキャパシタ上においてトレンチキャパシタと関連している各選択トランジスタの領域を固定する窒化物層のストライプがx方向に残るように、窒化物層S16を、例えばC2F6とO2とを用いて選択的にエッチングする。レジストマスクを除去した後、トレンチキャパシタ間において、露出したシリコン層を例えばC2F6とO2とを用いて深さ約600nmまでエッチングする。このプロセス工程の終了後のシリコンウェハを、図8Bの平面図、図8Aの線AAに沿って切断した断面図、および、図8Cの線CCに沿って切断した断面図に示している。選択されたトレンチ絶縁技術によって、選択トランジスタをy方向に簡単にパターン化し、絶縁することによって、この絶縁にかかるプロセスコストを抑えることができる。
【0027】
続いて、他のプロセス過程では、図12の実施形態に示しているように、組をなすビット線構造を備えた半導体メモリーセル構造を形成するために、選択トランジスタ間にスペーサー構造を垂直方向に形成する。このために、第1に、TEOS法を用いて、SiO2層を厚さ約50nmに蒸着する。続いて、酸化物層S12のスペーサーエッチングを、C2F6とO2とを用いて行う。このとき、約80nmのオーバーエッチング(Ueberaetzen)を行う。そして、スペーサー間に位置する露出したトレンチにおいて、選択的にドープされないポリシリコンを厚さ約550nmに成長させることにより、支柱構造が生じる。さらに、シリコンと、Si3N4と、他の適切な材料とを切断(Abschalten)およびエッチバックすることによって、支柱構造を形成できる。支柱構造を形成した後、シリコンウェハの平面図は、図9Bに示したようになる。図9Aは、線AAに沿って切断した断面図を、図9Cは、線CCに沿って切断した断面図を示している。
【0028】
図12に示したような組をなすビット線相互接続の代わりに、図13の実施形態に示したようなオープンビット線相互接続を用いることが意図されるとき、支柱構造は必要ではない。これによって、図8のプロセスイメージ(prozessabbild)から図9のプロセスイメージへのプロセスサイクルを用いなくてもよくなる。
【0029】
支柱構造を形成した後、メモリーキャパシタを絶縁するために、メモリーキャパシタの上に上端酸化物(Top−Oxids)を形成する。このために、第1工程では、H3PO4を用いてSi3N4層を完全に除去する。その後、残ったSiO2層を、CHF3とO2とを用いて深さ約380nmまでエッチバックする。エッチングプロセスは、Si3N4に対して選択的ではない。これによって、トランジスタ構造と支柱構造とを備えた支えを完全に露出できる。続いて、メモリーキャパシタを絶縁するために、トレンチ上端酸化物S18を、好ましくは厚さ40nmに形成する。なお、プロセス工程後のシリコンウェハを、図10Bの平面図、図10Aの線AAに沿って切断した断面図、および、図10Cの線CCに沿って切断した断面図に示している。
【0030】
トレンチ上端酸化物S18を形成した後、他のプロセス工程では、選択トランジスタ用のゲート構造の形成、および、ワード線の形成を行う。このために、第1プロセス工程では、好ましくは厚さ約4nmの熱酸化物(thermisches Oxid)として、ゲート誘電体S19を成長させる。続いて、厚さ約20nmで高ドープされたポリシリコン層S20を蒸着する。このポリシリコン層S20は、選択トランジスタ用のゲート電極として機能する。次に、各ゲート電極を連結するワード線を形成する。このために、第1に、タングステン窒化物からなる厚さ約2nmの障壁層(図示せず)を形成する。その上に、層の厚さが約20nmのタングステンを蒸着する。
【0031】
選択トランジスタのゲート電極と関連のワード線とをパターン化するために、好ましくはC2F6とO2とを用いて、ポリシリコン層S20と、障壁層と、タングステン層S21とを、約50nmまで異方性エッチングする。これにより、選択トランジスタを備えた支えの周囲に、ゲート電極構造およびワード線構造からなるスペーサーを形成する。このとき、上部電極と下部電極との間に位置する活性領域は、選択トランジスタを備えた支えの中に完全に含まれる。ゲート電極とワード線とのスペーサーをパターン化した後、他のプロセス工程では、約20nmと薄くて強いSi3N4層S22を蒸着し、この上には、好ましくはTEOS法を用いて厚さ約200nmのSiO2層S23を形成する。そして、この酸化物層S23を、好ましくは化学的機械研磨を用いて、窒化物層S22の上角まで平坦に研磨する。続いて、C2F6とO2とを用いて窒化物を選択的にエッチングする。好ましくはHFを用いて約40nmまで酸化物をエッチバックした後、図11Bの平面図、図11Aの線AAに沿って切断した断面図、および、図11Cの線CCに沿って切断した断面図に示しているような構造が、シリコンウェハにおいて生じる。
【0032】
図11に示したプロセス構造を前提として、他のリソグラフィープロセス順序(Lithographieprozessfolge)において、選択トランジスタの上部電極用のポリシリコン接触部と、ビット線を形成するためのタングステン金属被膜(Wolframmetallisierung)とを形成する。これによって、図12A〜Cに示したようなDRAMメモリーセル構造が生じる。これに代わるものとして、支柱構造を形成するプロセス順序を使用しない場合には、図13A〜Cに示したDRAMメモリーセル構造が生じる。
【0033】
本発明によるプロセス過程によって、トレンチキャパシタと縦型選択トランジスタとを備えたDRAMメモリーセル構造を形成できる。このDRAMメモリーセル構造の選択トランジスタの活性領域は、ゲート構造とワード線構造によって完全に取り囲まれており、所要面積が最小であるという特徴を有している。上述したように、DRAMセルの実装密度を、特に、ワード線用に自己整合的にメモリーをパターン化することによって最大化できる。
【0034】
図1、図14、図15に示したトレンチ形状と並んで、このキャパシタのメモリー容量を高めることもできるメモリーキャパシタ用のさらに他の断面図を実現するために、提示した実施形態に代わるものとして、本発明において、特にトレンチキャパシタを拡大するための異方性プロセスおよび/または結晶方向プロセスを行う。
【0035】
さらに、本発明によるDRAMメモリーセル構造を形成するために、本発明において、上述の実施例に基づいて、提供された寸法、濃度、材料およびプロセスを適切に調整できる。特に、選択トランジスタ(とりわけソース/ドレイン領域)を形成するために、知られているプロセス順序を用いることができる。加えて、半導体構造におけるドープされた領域の伝導型を実施することができる。さらに、提示された誘電体に代わるものとして、他の知られている誘電体を使用してもよい。シリコン酸化物に代わって、例えばシリコン窒化物、アルミニウム酸化物、ジルコン酸化物、酸化物‐窒化物‐混合物および低k材料(Low−k−Materialien)を使用できる。メモリーキャパシタに位置するONO中間層に代わるものとして、例えばアルミニウム酸化物、ジルコン酸化物、タンタル酸化物、ハフニウム酸化物、ペロブスカイト、特にBSTのような高誘電率を有する他の知られている誘電体を使用できる。ワード線用にスペーサー構造を形成するタングステンに代わるものとして、例えばタングステンケイ化物またはチタンとコバルトとを含んだケイ化物のような例えばケイ化物、または、ドープされたポリシリコンをも使用できる。さらに、提示した層と並んで、特に障壁を形成するための他の層配列を、望ましくない拡散を避けるために半導体構造に埋設できる。最後に、提示したパターン化プロセスにおいて適切な場合に、選択性とマスク順序とを本発明の範囲からそれることなく変えることができる。
【0036】
上述の明細書、図面および請求項において開示した本発明の特徴は、様々な形態において本発明を実施するために、個々にも、任意に組み合わせても意味をなすものである。
【0037】
図13Aに関して、DRAMメモリーセルの縦型選択トランジスタ2は、n+にドープされた上部電極21と、p型に低ドープされた活性中間層22と、上部電極21と同様にn+にドープされた下部電極23とを含んでいる。下部電極23には、さらに拡散剤Dを埋設する。この拡散剤Dのドーピング剤は、トレンチキャパシタ1の内部電極11から導電連結部4を介して下部電極23に拡散される。
【0038】
縦型選択トランジスタ2を、幅Bの板に形成する。この幅Bを、トランジスタ2のチャネルを配置している活性中間層22を完全に使い尽くす(verarubar)ことができるように、狭く選択する。このことは、例えば、隣接する板に隣接する中間層を2Fラスター(2F−Raster)に配置することによって達成される。Fとは、基板上において、リソグラフィーによって造られた(abgebildete)周期的な最小の構造を意味する。板の幅Bは、主として、板の間に位置する隙間よりも狭い。これにより、トレンチキャパシタを配置している板の間に位置する隙間は1F〜2Fの幅を有し、板は2Fからトレンチの幅Bを引いた幅Bを有している。したがって、この板は、サブリソグラフィー的な(sublithographisch)幅Bを有している。
【0039】
図13Bは、本発明によるメモリーセル領域を示す俯瞰図である。選択トランジスタを構成する板は、幅Bと長さLとを有している。長さLはワード線の方向に伸び、幅Bはビット線の方向に伸びている。ここでは、長さLは幅Bよりも長く構成されている。本発明によって、板に蒸着したスペーサー構造を用いて、貫通するようにワード線を形成できる。長さLは、スペーサー蒸着部と隣接する板とが互いに接することによって貫通したワード線を構成するように、選択される。そして、板の幅Bを板の長さLよりも狭く構成しているので、隣接するワード線をビット線方向に沿って互いに分離する。これにより、隣接するスペーサー蒸着部はビット線の方向に互いに接しない。
【0040】
下部電極23は、板において全長L×全幅Bに広がっているので、活性中間層22との付加的なボディコンタクトを形成できない。したがって、活性中間層22は、上部電極21および下部電極23と電気的に接続しない。この必要がないのは、幅Bを有する板を完全に使い尽くすように、したがって電界効果トランジスタを用いた場合に不都合なフローティング基板バイアス効果(Floating−Body−Effekte)を回避できるように、本発明は幅Bの板を有効な程に狭く形成するからである。
【0041】
トレンチキャパシタとメモリー構造の板とをパターン化する前に、下部電極23を例えば埋設層として形成することにより、隣接する選択トランジスタの各下部電極を互いに分離する。それに加えて、下部電極を、n型ドーピングを用いて形成されたエピタキシー成長層として形成できる。そして、エピタキシー成長層23上において、活性層22を同様にエピタキシー成長させる。また、それに代わるものとして、注入によって下部電極を製造できる。このとき、この層23を、埋設層として適切な注入パラメータを用いて注入する。
【0042】
上述した方法を用いて、次に下部電極23が形成される層23の位置および厚さを、非常に正確に設定できる。
【0043】
続いて、上部電極21を、トレンチキャパシタ1用のトレンチを形成する前後に、注入を用いて形成できる。
【0044】
また、ゲート電極およびワード線を、スペーサー技術を用いて形成する。さらに、例えば、選択トランジスタの板の周囲にも沈殿した(niderschlaegt)層を、均一に(等方的に)蒸着する。方向性の(gerichteten)(異方的な)エッチングを用いて以前蒸着した層をエッチバックすることによって、板の周囲にゲート電極が生じる。板の周囲に位置する各ゲート電極は、ワード線の方向に連なっている(zusammenhaengende)。なぜなら、ワード線の方向に位置する板の間隔は、連なったワード線が発生するように狭くなっているからである。
【0045】
中に縦型選択トランジスタ2のチャネルを形成できる活性中間層22を、主として、隣接するメモリーセルのトレンチ1間に配置する。このとき、選択トランジスタにおいて制御可能な電流は、主にトレンチ間において発生する。
【0046】
ダイナミックメモリーセル10のトレンチキャパシタ1と関連の縦型選択トランジスタ2とを、関連のビット線6の下にほぼ配置できる。
【0047】
隣接する2つのワード線間の最小間隔を、メモリーセルを製造するためのリソグラフィー技術の最小構造寸法と同様に、2倍に形成できる。同様に、隣接する2つのビット線間の最小間隔を、メモリーセルを製造するためのリソグラフィー技術の最小構造寸法と同様に、2倍に形成できる。これにより、4F2の基板表面を要するメモリーセルが可能になる。
【0048】
本発明による支柱を用いて、6F2の基板表面を要するメモリーセルが可能になる。さらに、例えば、読取り増幅器を用いて活性のビット線と不活性のビット線とを比較する折り返しビット線構成を実施するために、より大きな所要面積を用いることができる。本発明により、ワード線を、4F2のメモリーセルと6F2のメモリーセルとのためにマスクを用いずに自己整合的に形成できる。マスクを用いた場合は、調整交差用に所要面積を増やす必要はない。
【0049】
ドープされた個々のスペーサーを選択的にエッチングする場合、トレンチキャパシタ1の内部電極の領域を露出できる。
【0050】
選択トランジスタ2の上部電極21を、トレンチ絶縁プロセスによって限定し、続く注入を用いて形成する。
【図面の簡単な説明】
【図1】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図2】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図3】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図4】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図5】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図6】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図7】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図8】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図9】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図10】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図11】
本発明による半導体メモリーセル構造の第1実施形態を示し、本半導体メモリーセル構造を製造するための方法工程を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図12】
本発明による半導体メモリーセル構造の第1実施形態を示す図である。
【図13】
本発明による半導体メモリーセル構造の第2実施形態を示す図であり、部分図Bは平面図を、部分図Aは線AAに沿って切断した断面図を、部分図Cは線CCに沿って切断した断面図を示している。
【図14】
トレンチキャパシタを形成するためのプロセス工程後に行われる第3実施形態を示す平面図である。
【図15】
トレンチキャパシタを形成するためのプロセス工程後に行われる第4実施形態を示す平面図である。
【図16】
ダイナミック読み/書きメモリーの回路図である。
Claims (20)
- トレンチキャパシタ(1)と縦型選択トランジスタ(2)とをそれぞれ備え、
上記トレンチキャパシタ(1)は、ブロック状の内部電極(11)と、前記内部電極(11)を取り囲む誘電性の中間層(13)と、前記誘電性の中間層(13)と接触している外部電極とを備え、
上記縦型選択トランジスタ(2)は、トレンチキャパシタ(1)のほぼ上部に配置され、かつ、層配列を有しており、前記層配列は、トレンチキャパシタ(1)の内部電極からずれて配置され、ビット線(6)に連結した第1電極(21)と、活性中間層(22)と、トレンチキャパシタ(1)の内部電極(11)に連結した第2電極(23)とを含み、
上記活性中間層(22)は、絶縁層(24)、および、ワード線(7)と連結しているゲート電極層(25)によって完全に取り囲まれており、
上記ワード線(7)およびビット線(6)は互いに交差している、ダイナミックメモリーセル(10)を備えた半導体メモリーセル構造であって、
上記ダイナミックメモリーセル(10)は、マトリックス形状に配置されており、つまり、上記ダイナミックメモリーセル(10)のトレンチキャパシタ(1)と、関連の縦型選択トランジスタ(2)とが、それぞれ互いに行および/または列状に並んでいることを特徴とする半導体メモリーセル構造。 - 上記の縦型選択トランジスタ(2)のチャネルを中に形成できる活性中間層(22)は、隣接しているトレンチキャパシタ(1)のトレンチ間に主として配置されていることを特徴とする、請求項1に記載の半導体メモリーセル構造。
- 上記ダイナミックメモリーセル(10)は、主に選択トランジスタ(2)を第1支えとして配置し、主にトレンチキャパシタ(1)を第2支えとして配置するように形成されていることを特徴とする、請求項1または2に記載の半導体メモリーセル構造。
- 上記ダイナミックメモリーセル(10)のトレンチキャパシタ(1)は、半導体基板(101)の、x方向へトレンチを等間隔に形成し、y方向へもトレンチを等間隔に形成することによって形成され、
上記トレンチは、薄い誘電層(13)によって内側を覆われ、内部電極であるブロック状の高ドープ半導体層(11)が充填され、絶縁層(104)によって覆われており、
上記薄い誘電層(13)は、外部電極である半導体基板に埋設された高ドープ平板と接触していることを特徴とする、請求項1〜3のいずれかに記載の半導体メモリーセル構造。 - ダイナミックメモリーセルのトレンチキャパシタ(1)が形成されるトレンチは、断面が楕円形、長方形または正方形であることを特徴とする、請求項4に記載の半導体メモリーセル構造。
- 上記の選択キャパシタ(2)は、内部キャパシタ電極の上端領域に、高ドープ層である第2電極(23)と、第2電極上に低ドープ層が配置された活性領域(22)と、高ドープ層として配置された第1電極(21)とを有するMISFETトランジスタであり、導電連結部(4)が、MISFETトランジスタの第2電極(23)とトレンチキャパシタの内部電極(11)との間に、トレンチの内側を覆う誘電層(18)を貫いて形成されていることを特徴とする、請求項4または5に記載の半導体メモリーセル構造。
- 上記トレンチキャパシタに関連のMISFETトランジスタの支えと、前記の支えと並んでいるトレンチキャパシタに関連のMISFETトランジスタの支えとの間に位置するトレンチキャパシタ(1)の内部電極(11)を覆う絶縁層(104)上に、ゲート電極層配列が埋設されており、前記ゲート電極層配列とは、主に、MISFETトランジスタの全活性領域(22)を取り囲んで伸びており、ゲート誘電体層(24)と、ゲート電極層(25)と、ワード線として機能する伝導層(7)とを含んでいることを特徴とする、請求項6に記載の半導体メモリーセル構造。
- 同じワード線(7)にあって、並んでいるビット線(6)毎にある選択トランジスタ(2)の間に、前記選択トランジスタを備えた支えに対して好ましくは平行に伸びる支柱(108)が形成されており、ゲート電極層配列が、選択トランジスタの支えと、支柱との間毎に備えられていることを特徴とする、請求項7に記載の半導体メモリーセル構造。
- トレンチキャパシタ(1)と縦型選択トランジスタ(2)とをそれぞれ有するダイナミックメモリーセル(10)を備えた半導体メモリーセル構造の製造方法であって、
ダイナミックメモリーセル(10)のトレンチキャパシタ(1)と関連の縦型選択トランジスタ(2)とが、それぞれ互いに行および/または列状に並んだ、マトリックス形状に配置されたトレンチキャパシタを形成し、
ブロック状の内部電極(11)と、誘電性の中間層(13)と、外部電極とを形成し、このとき、トレンチキャパシタ(1)のトレンチに誘電性の中間層(13)を形成し、次に、トレンチキャパシタ(1)のトレンチに内部電極を埋設し、
上記トレンチキャパシタ(1)の内部電極(11)からずれて配置され、かつ、第1上部電極(21)と、活性中間層(22)と、第2下部電極(23)とを有する層配列を備えた、縦型選択トランジスタ(2)をトレンチキャパシタ(1)のほぼ上部に形成し、下部電極(23)をトレンチキャパシタ(1)の内部電極(11)と連結し、上部電極(21)をビット線(6)と連結し、
上記の活性中間層(22)を取り囲むゲート酸化物である絶縁層(24)を形成し、このとき、上記の中間層(22)は、絶縁層(24)によって完全に取り囲まれており、
上記の絶縁層(24)上にゲート電極層(25)を蒸着し、このとき、中間層(22)は完全に取り囲まれ、ワード線(7)はゲート電極層(25)に隣接する選択トランジスタ(2)によって形成され、
ワード線(7)と交差するビット線(6)を形成する工程を有する、トレンチキャパシタ(1)と縦型選択トランジスタ(2)とをそれぞれ有するダイナミックメモリーセル(10)を備えた半導体メモリーセル構造の製造方法。 - 半導体基板を用意し、
上記半導体基板にトレンチを生成し、
上記トレンチにトレンチキャパシタ(1)を形成し、
スペーサー技術を用いて、縦型選択トランジスタ(2)の支えと、トレンチキャパシタ(1)に連結する支えとを形成し、
選択トランジスタ(2)の第2電極(23)と、活性領域(22)と、第1電極(21)とからなる縦型層配列を形成し、
スペーサーであるゲート電極層(25)が選択トランジスタ(2)の全活性領域(22)を取り囲んで形成され、隣接する選択トランジスタ(2)のゲート電極層(25)が互いに接触しあってワード線(7)を形成するように、導電層を塗布およびエッチバックし、
上記の選択トランジスタ(2)のソース電極(21)との接触部を形成し、
ビット線(6)を形成するプロセス工程を特徴とする、請求項9に記載の方法。 - 上記半導体基板にトレンチを形成する前に、選択トランジスタ(2)用の縦型層配列の第2下部電極(23)を、エピタキシー成長によって基板上に成長させ、このとき、n型の高ドープ層が、第2下部電極(23)用に形成され、活性中間層(22)の低ドープ層とともに過剰に成長することを特徴とする、請求項10に記載の方法。
- 上記半導体基板にトレンチを形成する前に、選択トランジスタ(2)用の縦型層配列の第2下部電極(23)が、注入によって成長し、nドーピング剤が、埋設層として基板に埋設されることを特徴とする、請求項10に記載の方法。
- 上記トレンチを半導体基板に形成した後、トレンチキャパシタ(1)の内部電極(11)からドーピング剤を拡散することによって、選択トランジスタ(2)用の縦型層配列の下部第2電極(23)を形成することを特徴とする、請求項10に記載の方法。
- 上記トレンチは、半導体基板のx方向に等間隔に配置され、y方向にも等間隔に配置されるように、フォトリソグラフィー工程を用いて限定され、トレンチの断面が楕円形、長方形または正方形であることを特徴とする、請求項10に記載の方法。
- 上記の縦型選択トランジスタ(2)を備えた領域と、関連のトレンチキャパシタ(1)と連結している領域とは、
上記トレンチキャパシタ(1)上のトレンチにスペーサー構造を形成し、
上記スペーサー構造の片側をドープし、
リソグラフィー工程を用いてスペーサー構造を分割し、
様々にドープされたスペーサー領域に基づいてスペーサー構造を選択的にエッチングするプロセス過程を経て限定されることを特徴とする、請求項10〜14のいずれかに記載の方法。 - ハードマスクリソグラフィープロセスを用いて、スペーサーを分割することを特徴とする、請求項15に記載の方法。
- 内部電極(11)からドーピング剤を拡散することによって、選択トランジスタ(2)の第2電極(23)において、拡散(D)を形成することを特徴とする、請求項10〜16のいずれかに記載の方法。
- ゲート層配列を形成するために、
上記トレンチのトレンチキャパシタ(1)上に絶縁層を形成し、
上記選択トランジスタ(2)の活性領域を有する支えの周りに、ゲート誘電体層(24)と、ゲート電極層(25)と、ワード線(7)として機能する伝導層とを形成し、
スペーサーを形成するために、上記ゲート電極層(25)と伝導層とを異方性エッチングし、
絶縁層を蒸着するプロセスサイクルを行うことを特徴とする、請求項10〜17のいずれかに記載の方法。 - 並んでいるビット線(6)にあって、ただし、同じワード線(7)にあるそれぞれの選択トランジスタ(2)間に、スペーサー技術を用いて支柱を形成することを特徴とする、請求項10〜19のいずれかに記載の方法。
- 支柱と選択トランジスタの活性領域を有する支えとの間に、ゲート電極層配列を縦型に形成することを特徴とする、請求項19に記載の方法。
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