DE10226660A1

DE10226660A1 - Flächenoptimierte Arrayanordnung für DRAM-Speicherzellen

Info

Publication number: DE10226660A1
Application number: DE10226660A
Authority: DE
Inventors: Michael Sommer; Gerhard Enders
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2004-01-08
Also published as: US20040007726A1; US6876025B2

Abstract

Die erfindungsgemäße Speicherzelle weist einen vertikalen Auswahltransistor auf, über dessen Kanalbereich die innere Elektrode des Grabenkondensators mit einer Bitleitung verbunden werden kann. Der Kanalbereich wird durch eine zugehörige Wortleitung, die den Kanalbereich ganz oder teilweise umschließt, zu der Bitleitung geführt. Dadurch kann im Inneren des Kanalbereichs in Abhängigkeit vom Potential der Wortleitung ein leitfähiger Kanal ausgebildet werden. Vorzugsweise ist die Ausdehnung des Trenchlochs in Wortleitungsrichtung mindestens 1,5 mal so groß wie in Bitleitungsrichtung.

Description

Die Erfindung betrifft eine Speicherzelle, ein Speicherzellenfeld sowie ein Verfahren zur Herstellung von Speicherzellen.
Mit Hilfe von Halbleiter-Speicherzellen können Informationen in Form einer Ladung abgespeichert und wieder ausgelesen werden. Eine Speicherzelle eines DRAM-Halbleiterspeichers umfasst einen Grabenkondensator sowie einen Auswahltransistor. Im Grabenkondensator wird eine Ladung abgespeichert, welche die zu speichernde Information repräsentiert. Wenn der Auswahltransistor der Speicherzelle mittels der zugehörigen Wortleitung aktiviert wird, dann wird die gespeicherte Ladung zu einer Bitleitung des Halbleiterspeichers übertragen. Die Spannung der Bitleitung kann über eine Auswerteschaltung ausgewertet werden, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
Um bei immer kleiner werdenden Strukturen beispielsweise eine DRAM-Speicherzelle mit geringem Flächenbedarf realisieren zu können, werden zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.

Aus der DE 199 54 867 D1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zellenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wort leitung darstellt. Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.

Es ist daher Aufgabe der Erfindung, eine Speicherzelle sowie ein Verfahren zur Herstellung von Speicherzellen zur Verfügung zu stellen, welche eine weitere Verringerung des Flächenbedarfs ermöglicht und digitale Information zuverlässig speichert.

Diese Aufgabe der Erfindung wird durch eine Speicherzelle gemäß Anspruch 1, durch ein Speicherzellenfeld gemäß Anspruch 9 sowie durch ein Verfahren zur Herstellung von Speicherzellen gemäß Anspruch 25 gelöst.

Die erfindungsgemäße Speicherzelle weist einen Grabenkondensator auf, welcher im unteren Bereich eines Trenchlochs angeordnet ist. Der Grabenkondensator umfasst eine innere Elektrode sowie eine äußere Gegenelektrode, wobei zwischen der inneren Elektrode und der äußeren Gegenelektrode eine dielektrische Schicht angeordnet ist. Außerdem weist die Speicherzelle einen vertikalen Auswahltransistor auf, über dessen Kanalbereich die innere Elektrode des Grabenkondensators mit einer Bitleitung verbunden werden kann. Bei der erfindungsgemäßen Speicherzelle ist der Kanalbereich durch eine zugehörige Wortleitung hindurch zu der Bitleitung geführt, wobei die zugehörige Wortleitung den Kanalbereich ganz oder zumindest teilweise umschließt. Dabei kann im Inneren des Kanalbereichs in Abhängigkeit vom Potential der zugehörigen Wortleitung ein leitfähiger Kanal ausgebildet werden.

Bei der erfindungsgemäßen Lösung wird der Kanalbereich so durch die zugehörige Wortleitung hindurchgeführt, dass der Kanalbereich ganz oder teilweise von der Wortleitung umschlossen wird. Mit Hilfe dieser Geometrie kann erreicht werden, dass der Kanalbereich eine Doppelfunktion erfüllt: Zum einen dient der Kanalbereich als Source-Drain-Strecke des vertikalen Auswahltransistors. Im Unterschied zu konventionellen Feldeffettransistoren wird der Source-Drain-Bereich hier von der als Gateelektrode wirkenden Wortleitung von al-len Seiten umschlossen. Über das Potential der zugehörigen Wortleitung kann gesteuert werden, ob im Kanalbereich ein leitfähiger Kanal ausgebildet wird oder nicht. Durch Aktivieren der Wortleitung kann der Kanalbereich in den leitfähigen Zustand überführt werden und verbindet dann das Innere des Grabenkondensators mit der zugehörigen Bitleitung. Der Kanalbereich erfüllt also noch eine zweite Funktion und dient auch als schaltbare Bitleitungskontaktierung. Die erfindungsgemäße Lösung, den Kanalbereich durch die zugehörige Wortleitung zur Bitleitung zu führen, stellt die einfachstmögliche Implementierung eines vertikalen Auswahltransistors dar. Der bei der erfindungsgemäßen Lösung erhaltene „Surrounded Gate Transistor" verfügt wegen der umlaufend angeordneten Gateelektrode über eine hohe Stromergiebigkeit im Kanalbereich, so dass ein schnelles Beschreiben und Auslesen der Speicherzelle ermöglicht wird.

Es ist von Vorteil, wenn die Ausdehnung des Trenchlochs in Wortleitungsrichtung mindestens 1,5 mal so groß ist wie die Ausdehnung des Trenchlochs in Bitleitungsrichtung. Je stärker sich bei konstanter Grundfläche die Länge und die Breite des Trenchlochs voneinander unterscheiden, desto größer wird der Umfang des Trenchlochs. Die Kapazität des Trenchkondensators hängt in erster Linie vom Umfang ab, und insofern lassen sich auf diese Weise relativ große Trenchkapazitäten mit geringer Grundfläche realisieren. Große Kapazitäten können digitale Informationen zuverlässiger speichern als kleine Kapazitäten. Ein weiterer Vorteil ist, dass sich mit Hilfe von rechteckigen Trenchlöchern eine größere Ätztiefe erzielen lässt als mit quadratischen Trenchlöchern. Ein weiterer Vorteil bei der Verwendung rechteckiger Trenchlöcher ist, dass die Wortleitungen relativ schmal ausgebildet werden können, was einen platzsparenden Aufbau ermöglicht.

Insbesondere ist es von Vorteil, wenn die Ausdehnung der Längsseite des Trenchlochs 2 bis 3,5 mal so groß ist wie die minimale Auflösungsbreite F der verwendeten Lithografie, und dass die Ausdehnung der Stirnseite des Trenchlochs ungefähr der minimalen Auflösungsbreite F entspricht. Die Stirnseite wird also so schmal wie möglich strukturiert, um zu einer möglichst dichten Packung der Trenchlöcher zu gelangen.

Gemäß einer vorteilhaften Ausführungsform der Erfindung ist der Kanalbereich als Siliziumnadel ausgebildet, welche durch die zugehörige Wortleitung geführt ist. Die Siliziumnadeln dienen zum einen als Kanalbereiche der vertikalen Auswahltransistoren, zum anderen wird über die Siliziumnadeln der Kontakt zwischen der Trenchzelle und der zugehörigen Bitleitung hergestellt. Bitleitungskontaktierungen, wie sie bei den Lösungen des Stands der Technik verwendet wurden, um die Source-Drain-Gebiete des Auswahltransistors zu kontaktieren, sind bei der erfindungsgemäßen Lösung nicht mehr erforderlich. Dadurch kann der gesamte in der Ebene der vergrabenen Wortleitungen verfügbare Platz für die Wortleitungen selbst verwendet werden. Außerdem wird der gesamte Aufbau der Zelle vereinfacht, was bei der weiteren Miniaturisierung von Vorteil sein wird. Darüber hinaus wurde gerade durch Fehler bei der Strukturierung der im Stand der Technik verwendeten Bitleitungskontaktierungen die Prozessausbeute stark beeinträchtigt.

Es ist von Vorteil, wenn zwischen der Siliziumnadel und der zugehörigen, die Siliziumnadel ganz oder zumindest teilweise umschließenden Wortleitung eine Gateoxidschicht angeordnet ist. Auf diese Weise kann ein „Surrounded Gate Transistor" ausgebildet werden, bei dem die Siliziumnadel von allen Seiten von der als Gateelektrode wirkenden Wortleitung umgeben ist. Über den so erzeugbaren leitfähigen Kanal kann die Zelle schnell beschrieben und ausgelesen werden.

Insbesondere ist es von Vorteil, wenn die Querschnittsfläche der Siliziumnadel zwischen 0,5 F × 1 F und 1 F × 1 F beträgt, wobei F die minimalen Auflösungsbreite der verwendeten Lithografie bezeichnet. Die Querschnittsfläche muss ausreichend groß sein, um die Ladung schnell in die Kapazität und aus der Kapazität heraus transportieren zu können. Mit der angegebenen Dimensionierung lässt sich eine Stromergiebigkeit erzielen, die ein schnelles Beschreiben und Auslesen der Zelle erlaubt.

Es ist von Vorteil, wenn der Kanalbereich von einem mit der inneren Elektrode des Grabenkondensators verbundenen Buried-Strap-Bereich aus durch die zugehörige Wortleitung hindurch zu der Bitleitung geführt ist. Über den n-dotierten Buried-Strap-Bereich wird die Verbindung zwischen dem Kanalbereich und der inneren Elektrode des Grabenkondensators hergestellt.

Das erfindungsgemäße Speicherzellenfeld umfasst eine Vielzahl von Speicherzellen der oben beschriebenen Art.

Dabei ist es insbesondere von Vorteil, wenn die Trenchlöcher in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind. Dies ermöglicht eine sehr regelmäßige Struktur, bei der die Abstände zwischen den Trenchzellen ihr Maximum erreichen. Bei kleineren Justierfehlern und Prozessungenauigkeiten verhält sich die so erhaltene Struktur sehr robust. Ein weiterer Vorteil ist, dass die Trenchlöcher bei Verwendung dieser Struktur durch nasschemisches Nachätzen (sog. „bottling") weiter vergrößert werden können, wodurch die Kapazität der Trenchzellen erhöht wird. Dadurch kann die zu speichernde Information auch bei kleinen Strukturdimensionen noch zuverlässig gespeichert werden.

Alternativ dazu ist es von Vorteil, wenn die Trenchlöcher in Bitleitungsrichtung gesehen paarweise gegeneinander versetzt angeordnet sind. Da die so erhaltene Struktur bei den Lösun gen des Stands der Technik häufig eingesetzt wurde, gibt es zu dieser Struktur die meiste Prozesserfahrung.

Gemäß einer vorteilhaften Ausführungsform der Erfindung sind die Kanalbereiche bei allen Trenchlöchern des Speicherzellenfeldes an der gleichen Längsseite angeordnet. Diese Struktur führt zu relativ großen Abständen zwischen den einzelnen Kanalbereichen, so dass parasitäre Ströme hier weitgehend vermieden werden können.

Alternativ dazu ist es von Vorteil, wenn die Kanalbereiche in Bitleitungsrichtung gesehen abwechselnd an der ersten Längsseite und an der zweiten Längsseite der Trenchlöcher angeordnet sind. Diese Struktur ermöglicht eine kompakte Anordnung der unterhalb der Deckoxidschicht befindlichen Isoliergräben. Mit Hilfe dieser Isoliergräben kann ein Übersprechen zwischen den verschiedenen Kanalbereichen verhindert werden.

Es ist von Vorteil, wenn die Kanalbereiche bei allen Trenchlöchern des Speicherzellenfeldes an der gleichen Stirnseite angeordnet sind. Eine Anordnung der Kanalbereiche an den Stirnseiten der Trenchlöcher ermöglicht es, die Wortleitungen sehr schmal zu strukturieren. Außerdem wird bei dieser Ausführungsform ein „Ausbauchen" des Kanalbereichs, welches typisch ist für an der Längsseite der Trenchzelle angeordnete Kanalbereiche, vermieden. Bei einer Anordnung des Kanalbereichs an der Stirnseite des Trenchlochs ergibt sich eine geometrisch kompakte Anordnung, welche auch bei fortschreitender Verkleinerung der Strukturen noch einsetzbar bleibt.

Alternativ dazu ist es von Vorteil, wenn die Kanalbereiche in Bitleitungsrichtung gesehen abwechselnd an der ersten Stirnseite und an der zweiten Stirnseite der Trenchlöcher angeordnet sind. Auch bei dieser Lösung kann ein Übersprechen zwischen verschiedenen Kanalbereichen sicher vermieden werden.

Gemäß einer vorteilhaften Ausführungsform der Erfindung sind die Bitleitungen als gefaltete Bitleitungen ausgeführt, wobei jeweils das Potential einer benachbarten Bitleitung als Referenzpotential für den Auslesevorgang herangezogen wird. Daher muss kein externes Referenzpotential zur Verfügung gestellt werden, und der Aufbau des Arrays von Speicherzellen wird vereinfacht. Ein weiterer Vorteil ist, dass die Bitleitungen vor dem Auslesen nicht mit einem externen Referenzpotential initialisiert, sondern nur kurzzeitig kurzgeschlossen werden müssen. Dadurch wird der Auslesevorgang beschleunigt.

Alternativ dazu ist es von Vorteil, wenn die Bitleitungen als ungefaltete Bitleitungen ausgeführt sind, wobei jeweils ein externes Potential als Referenzpotential für den Auslesevorgang herangezogen wird. Bei Einsatz des Konzepts der ungefalteten Bitleitungen wird jede Bitleitung für sich ausgelesen. Deshalb ist es ohne Relevanz, wenn durch die jeweilige Wortleitung auch ein zur benachbarten Bitleitung gehöriger Kanalbereich aktiviert wird. Im Vergleich zum „folded bitline concept" können die Wortleitungen beim „open bitline concept" daher wesentlich breiter ausgeführt werden, und die Leitfähigkeit der Wortleitungen wird erhöht.

Gemäß einer vorteilhaften Ausführungsform der Erfindung sind die Wortleitungen als vergrabene Wortleitungen realisiert, welche innerhalb von in das Siliziumsubstrat eingeätzten Ausnehmungen angeordnet sind. Vergrabene Wortleitungen haben gegenüber auf das Siliziumsubstrat aufgebrachten Wortleitungen den Vorteil, dass die Isolierungen gegenüber den darunter befindlichen Trenchlöchern, gegenüber den benachbarten Wortleitungen sowie gegenüber den darüber angeordneten Bitleitungen sehr einfach strukturiert werden können. Zur Isolierung gegenüber den Trenchlöchern dient eine Deckoxidschicht, zur Isolierung gegenüber benachbarten Wortleitungen dienen Trenngräben, die mit Isoliermaterial gefüllt werden, und zur Isolierung gegenüber den oberhalb der Wortleitungen angeordneten Bitleitungen dient ebenfalls eine Deckschicht. Ein weiterer Vorteil ist, dass vergrabene Wortleitungen einen großen Querschnitt und insofern auch eine gute Leitfähigkeit aufweisen, weil die gesamte Wortleitungsebene zur Herstellung der Wortleitungen verwendet werden kann. Infolge der hohen Leitfähigkeit derartiger Wortleitungen lassen sich die Auswahltransistoren schnell aktivieren.

Insbesondere ist es von Vorteil, wenn die Wortleitungen aus Polysilizium bestehen. Insbesondere für breitere Wortleitungen, etwa bei Verwendung ungefalteter Bitleitungen, stellt die Verwendung von Polysilizium die billigste und einfachste Lösung dar. Zur Herstellung der Wortleitungen sind nur wenig Prozessschritte erforderlich.

Alternativ dazu ist es von Vorteil, wenn die Wortleitungen in Form einer Schichtstruktur aufgebaut sind, welche eine Polysiliziumschicht, eine Wolframschicht und eine Isolierschicht umfasst. Mit einer derartigen Schichtstruktur lassen sich Wortleitungen realisieren, die auch bei geringer Breite eine hohe Leitfähigkeit aufweisen. Wortleitungen mit hoher Leitfähigkeit lassen sich schneller aktivieren und ermöglichen so kurze Zugriffszeiten bei Schreib- und Leseoperationen. Ein Vorteil der vorgeschlagenen Schichtstruktur ist außerdem, dass unmittelbar um den Kanalbereich herum Polysilizium als „Gateelektrodenmaterial" zum Einsatz kommt. Der Übergang zu Wolfram findet erst in einer gewissen Entfernung vom Kanalbereich statt. Dadurch bleiben die Eigenschaften des Auswahltransistors unverändert.

Es ist von Vorteil, wenn benachbarte Wortleitungen durch Trenngräben zur Wortleitungs-Separation voneinander isoliert sind. Beim Ätzen der Trenngräben kann die in die Ausnehmungen eingebrachte Deckoxidschicht als Ätzstopp dienen.

Weiterhin ist es von Vorteil, wenn die Breite der Trenngräben zur Wortleitungs-Separation geringer ist als die minimale Auflösungsbreite F der verwendeten Lithografie. Die Verwen dung einer sogenannten Spacer-Technik erlaubt die Herstellung von Trenngräben mit einer Breite, welche unterhalb der Auflösung der verwendeten Lithografie liegt. Auf diese Weise können die Wortleitungen auf Kosten der Trenngräben verbreitert werden, ohne dass die Zelle hierfür insgesamt vergrößert werden müsste.

Gemäß einer vorteilhaften Ausführungsform der Erfindung weist das Speicherzellenfeld eine unterhalb der vergrabenen Wortleitungen angeordnete Isoliergraben-Struktur auf, wobei durch die Isoliergräben parasitäre Ströme zwischen benachbarten Kanalbereichen unterbunden werden.

Gemäß einer vorteilhaften Ausführungsform der Erfindung beträgt die Grundfläche einer Speicherzelle entweder 2 F × 4 F, also 8 F², oder 2,25 F × 4 F, also 9 F², wobei F die minimale Auflösungsbreite der verwendeten Lithografie bezeichnet. Sowohl bei Verwendung gefalteter Bitleitungen als auch bei Verwendung ungefalteter Bitleitungen lassen sich mit den erfindungsgemäßen Layout-Varianten sehr kompakte Zellanordnungen realisieren.

Bei dem erfindungsgemäßen Verfahren zur Herstellung von Speicherzellen wird von einem vorstrukturierten Substrat ausgegangen, welches eine Vielzahl von Trenchlöchern aufweist. Jeweils im unteren Bereich eines Trenchlochs ist ein Grabenkondensator angeordnet, welcher eine innere Elektrode, eine äußere Gegenelektrode sowie eine zwischen der inneren Elektrode und der äußeren Gegenelektrode angeordnete dielektrische Schicht aufweist. In einem ersten Schritt werden Ausnehmungen für die Wortleitungen in das vorstrukturierte Substrat geätzt, wobei seitlich neben den Trenchlöchern Siliziumnadeln stehen gelassen werden. Diese Siliziumnadeln dienen später als Kanalbereiche von vertikalen Auswahltransistoren. Anschließend wird leitfähiges Material zur Herstellung von vergrabenen Wortleitungen in die Ausnehmungen eingebracht.

Nachfolgend wird die Erfindung anhand mehrerer in der Zeichnung dargestellter Ausführungsbeispiele weiter beschrieben. Es zeigen:

1 einen ersten Verfahrensstand;
2 einen zweiten Verfahrensstand;
3 einen dritten Verfahrensstand;
4 einen vierten Verfahrensstand;
5 einen fünften Verfahrensstand;
6 einen sechsten Verfahrensstand;
7 einen siebten Verfahrensstand;
8 einen achten Verfahrensstand;
9 einen neunten Verfahrensstand;
10 einen zehnten Verfahrensstand entsprechend einer ersten Verfahrensalternative;
11 einen elften Verfahrensstand entsprechend der ersten Verfahrensalternative;
12 einen zwölften Verfahrensstand entsprechend der ersten Verfahrensalternative;
13 einen zehnten Verfahrensstand entsprechend einer zweiten Verfahrensalternative;
14 einen elften Verfahrensstand entsprechend der zweiten Verfahrensalternative;
15A, 15B eine erste Layoutvariante der Erfindung, wobei das Konzept der gefalteten Bitleitung verwendet wird;
15C die erste Layoutvariante der Erfindung, wobei aber das Konzept der ungefalteten Bitleitung realisiert ist;
16A, 16B eine zweite Layoutvariante;
17A, 17B eine dritte Layoutvariante der erfindungsgemäßen Speicherzellen;
17C, 17D die Struktur der Trenngräben für die in 17A, 17B gezeigte dritte Layoutvariante;
18A, 18B eine vierte Layoutvariante der erfindungsgemäßen Lösung;
19A, 19B eine fünfte Layoutvariante;
20A, 20B eine sechste Layoutvariante, bei der die Kanalbereiche jeweils an den Stirnseiten der Trenchlöcher angeordnet sind;
21A, 21B eine siebte Layoutvariante der erfindungsgemäßen Lösung.

Als Ausgangspunkt für die Herstellung eines Arrays von erfindungsgemäßen Speicherzellen dient ein schwach p-dotierter Siliziumwafer. In einem ersten Schritt müssen aus dem Silizium die Trenchlöcher geätzt werden. Wie in 1 dargestellt, wird dazu auf ein Siliziumsubtrat 1 eine Ätzmaske aufgebracht. Die Ätzmaske besteht vorzugsweise aus einer thermischen Oxidschicht 2, einer Nitridschicht 3 sowie einer mittels Chemical Vapour Deposition (CVD) abgeschiedenen weiteren Oxidschicht 4, vorzugsweise aus Borsilikatglas. Während die thermische Oxidschicht 2 nur etwa 5 nm dick ist, hat die Nitridschicht 3 eine Dicke von vorzugsweise 200 nm. Die Dicke der Oxidschicht 4 beträgt vorzugsweise ca. 1000 nm.
Auf diese Ätzmaske wird eine Fotolackschicht 5 aufgebracht, mittels eines Lithografieverfahrens belichtet und anschließend geätzt. Dabei werden aus dem Fotolack Flächen herausgeätzt, die im wesentlichen der Querschnittsfläche eines Trenchlochs entsprechen. Daraufhin werden sowohl die Schichten 2, 3, 4 als auch das Siliziumsubstrat 1 bis zu einer vorgegebenen Tiefe geätzt, um auf diese Weise Trenchlöcher 6 zu erzeugen. Dieser Verfahrensstand ist in 1 gezeigt.
Sowohl die Fotolackschicht 5 als auch die Oxidschicht 4 werden wieder entfernt. Im folgenden soll nun die Gegenelektrode (buried plate) des Grabenkondensators gebildet werden. Dazu wird mittels CVD (Chemical Vapour Deposition) eine arsendotierte Oxidschicht 7 abgeschieden. Diese arsendotierte Oxidschicht 7 wird dann in einem ersten Recess-Schritt bis zu einer ersten Tiefe zurückgeätzt. Daraufhin wird eine weitere Oxidschicht 8 mittels CVD aufgebracht. In einem darauf folgenden Ausdiffundierungsprozess wird in dem p-dotierten Sili ziumsubstrat 1 in der Umgebung der arsendotierten Oxidschicht 7 rund um den unteren Grabenbereich eine n-dotierte Zone 9 erzeugt. Die n-dotierte Zone 9 wird auch als „buried plate" bezeichnet und dient als Gegenelektrode des Grabenkondensators. Dieser Verfahrensstand ist in 2 dargestellt.
Nach dem Entfernen der Oxidschicht 8 und der arsendotierten Oxidschicht 7 wird eine dielektrische Schicht 10 auf der Innenseite des Trenchlochs 6 aufgebracht. Vorzugsweise handelt es sich bei der dielektrischen Schicht 10 um eine Nitridoxidschicht von etwa 5 nm Dicke. Die dielektrische Schicht 10 dient später als Dielektrikum des Speicherkondensators. Der untere Bereich des Trenchlochs 6 wird mit einem ersten Polysilizium 11 gefüllt. Hierzu wird zunächst das gesamte Trenchloch 6 mit n-dotiertem Polysilizium aufgefüllt, und anschließend wird das Polysilizium wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in 3 gezeigt.
Die dielektrische Schicht 10 kann daraufhin im oberen Bereich des Trenchlochs, also in dem Bereich oberhalb des ersten Polysiliziums 11, von den Seitenwänden des Trenchlochs 6 entfernt werden. Als nächstes wird ein sogenanntes Collaroxid 12 im Bereich oberhalb der dielektrischen Schicht 10 an der Seitenwand des Trenchlochs mittels CVD abgeschieden. Das Collaroxid 12 besteht vorzugsweise aus Siliziumoxid. Nach dem Abscheiden wird das Collaroxid 12 anisotrop zurückgeätzt. Das Collaroxid 12, welches auch als „Dickoxid" bezeichnet wird, dient vor allem dazu, parasitäre Ströme zwischen der n-dotierten Zone 9 und dem weiter unten beschriebenen Auswahltransistor der Speicherzelle zu verhindern.
Als nächstes wird ein zweites Polysilizium 13 in das Trenchloch 6 abgeschieden und anschließend in einem zweiten Recess-Schritt bis zu einer zweiten Tiefe zurückgeätzt. Anschließend wird das Collaroxid 12 bis unterhalb der Oberkante des zweiten Polysiliziums 13 entfernt. Dieser Verfahrensstand ist in 4 gezeigt.
Ausgehend von diesem Verfahrensstand wird ein n-dotiertes drittes Polysilizium 14 in das Trenchloch 6 abgeschieden. Vorzugsweise wird dabei arsendotiertes Polysilizium eingesetzt. Im darauffolgenden dritten Recess-Schritt wird das dritte Polysilizium 14 bis zu einer dritten Tiefe zurückgeätzt. Das Trenchloch 6 wird mit einem Füllmaterial 15 aufgefüllt. Dieser Verfahrensstand ist in 5 gezeigt.
Auf der dem vertikalen Auswahltransistor gegenüberliegenden Seite wird mittels einer entsprechenden Fotomaske ein Isoliergraben 16 geätzt und anschließend mit Isoliermaterial 17 aufgefüllt. In einem thermischen Ausdiffundierungsprozess wird daraufhin durch Ausdiffusion aus dem n-dotierten dritten Polysilizium 14 heraus ein n-dotierter Buried-Strap-Bereich 18 erzeugt, welcher später als unterer Source-Drain-Bereich des vertikalen Auswahltransistors dient. Dieser Verfahrensstand ist in 6 dargestellt. Allerdings kann der thermische Ausdiffundierungsprozess auch zu einem späteren Zeitpunkt ausgeführt werden.
Sowohl das Füllmaterial 15 oberhalb des dritten Polysiliziums 14 als auch das Isoliermaterial 17 in dem Isoliergraben 16 werden in einem vierten Recess-Schritt bis zur dritten Tiefe, also bis zur Oberkante des dritten Polysiliziums 14, zurückgeätzt. Dabei wird das Füllmaterial 15 komplett entfernt. Bei diesem vierten Recess-Schritt kann das dritte Polysilizium 14 als Ätzstopp dienen. Daraufhin wird der freigeätzte obere Bereich des Trenchlochs mit einem Schutzmaterial 19 gefüllt. Dieser Verfahrensstand ist in 7 dargestellt.
Als nächstes werden Ausnehmungen zur Aufnahme der vergrabenen Wortleitungen strukturiert. Hierzu wird das Siliziumsubstrat mit Hilfe der Fotomaske 20 selektiv an Stellen 21 und 22 geätzt, wobei das Schutzmaterial 19 bei diesem ersten Ätzschritt noch stehen bleibt. Auch eine neben dem Trenchloch befindliche Siliziumnadel 23 wird bei diesem ersten Ätz schritt stehen gelassen. Die Siliziumnadel 23 wird später als Kanalbereich des Auswahltransistors dienen, wobei sich im Inneren der Siliziumnadel 23 in Abhängigkeit vom Potential der Wortleitung ein leitfähiger Kanal ausbilden kann. Der Verfahrensstand nach dem ersten Ätzschritt ist in 8 dargestellt.
In einem sich anschließenden zweiten Ätzschritt wird das Schutzmaterial 19 komplett entfernt. Bei diesem zweiten Ätzschritt dient das dritte Polysilizium 14 als Ätzstopp. Ausnehmungen 24 für die Wortleitungen sind nach diesem zweiten Ätzschritt vollständig weggeätzt.
Daraufhin wird in die Ausnehmungen 24 eine Deckoxidschicht 25 eingebracht, deren Aufgabe es ist, die Grabenfüllung gegenüber der darüber befindlichen Wortleitung zu isolieren. Zur Erzeugung der Deckoxidschicht 25 werden die Ausnehmungen 24 zuerst mittels eines CVD-Verfahrens (Chemical Vapour Deposition) mit einem Oxid oder mit einem anderen Isoliermaterial gefüllt. Anschließend wird dieses Isoliermaterial zurückgeätzt, bis nur mehr die Deckoxidschicht 25 mit der gewünschten Dicke vorhanden ist. An die Seitenwände der Ausnehmungen 24 wird in einem thermischen Prozess ein Gateoxid 26 aufgebracht. Bei dem Gateoxid handelt es sich um ein dünnes thermisch erzeugtes Oxid. Der entsprechende Verfahrensstand ist in 9 gezeigt.
Als nächstes muss in die Ausnehmungen 24 leitfähiges Material für die Wortleitungen eingebracht werden. Dabei werden die Siliziumnadeln von dem leitfähigen Material umschlossen. Bei der ersten Verfahrensalternative zur Strukturierung der Wortleitungen, welche in den 10 bis 12 dargestellt ist, wird zunächst n-dotiertes Polysilizium 27 mittels eines CVD-Verfahrens auf dem vorstrukturierten Substrat abgeschieden. Dieser Verfahrensstand ist in 10 dargestellt.
Daraufhin wird das Substrat mittels eines chemisch-mechanischen Polierverfahrens (Chemical-Mechanical Polishing, CMP) plangeschliffen, und zwar so, dass die anfangs aufgebrachte Nitridschicht 3 sowie die thermische Oxidschicht 2 mit abgetragen werden. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 10 als Linie 28 eingezeichnet.
Nach dem Planschleifen wird das Polysilizium 27 bis unterhalb der Substratoberfläche rückgeätzt. Auf dem rückgeätzten Polysilizium 27 wird anschließend mittels CVD Isoliermaterial abgeschieden, und zwar vorzugsweise Oxid oder Nitrid. Nach dem Abscheiden des Isoliermaterials wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen, um so eine Isolierschicht 29 zu strukturieren. Dieser Verfahrensstand ist in 11 dargestellt.
Als nächstes müssen die einzelnen nebeneinander angeordneten Wortleitungen elektrisch voneinander isoliert werden. Hierzu werden mit Hilfe eines Maskenschritts Trenngräben zur Wortleitungs-Separation aus dem n-dotierten Polysilizium 27 herausgeätzt. Vorzugsweise dient dabei die Deckoxidschicht 25 als Ätzstopp bei der Strukturierung der Trenngräben. Nach dem Ätzen werden die Trenngräben mit Isoliermaterial, vorzugsweise mit Oxid oder Nitrid, aufgefüllt. In 12 ist gezeigt, wie eine erste Wortleitung 31 mittels eines Trenngrabens 30 von einer zweiten Wortleitung 32 isoliert wird. Die Siliziumnadel 23 wird dabei von der ersten Wortleitung 31 rundum umschlossen.
Um die Siliziumnadel 23 über die darüber befindliche Bitleitung besser ankontaktieren zu können, kann in einem oberen Bereich der Siliziumnadel 23 ein n-dotierter Bereich 33 mittels Innenimplantation erzeugt werden.
Auf das so vorstrukturierte Substrat können nun wie bei bisherigen Verfahren verschiedene Metallisierungsebenen aufgebracht werden. unmittelbar auf der Substratoberfläche werden Bitleitungen strukturiert, die zur Ankontaktierung der Kanalbereiche in den Siliziumnadeln dienen. Eine Bitleitung 34 verläuft dabei senkrecht zu den Wortleitungen 31, 32. Dieser Verfahrensstand ist in 12 dargestellt.
Mit der Bitleitung 34 kann über einen innerhalb der Siliziumnadel 23 ausbildbaren leitfähigen Kanal 35 der Grabenkondensator ankontaktiert werden. Ob sich ein leitfähiger Kanal 35 innerhalb der Siliziumnadel 23 ausbildet, hängt dabei vom Potential der Wortleitung 31 ab, welche die Siliziumnadel 23 rundum umschließt.
Bei der anhand der 10 bis 12 vorgestellten Methode zur Strukturierung der Wortleitungen wurde als leitfähiges Material Polysilizium verwendet. Anhand der 13 und 14 wird ein alternatives Verfahren zur Strukturierung der Wortleitungen beschrieben, bei dem anstelle von Polysilizium eine Schichtstruktur bestehend aus Polysilizium, Titan und Wolfram in die Ausnehmungen 24 eingebracht wird. Dadurch kann die Leitfähigkeit der Wortleitungen gegenüber der Polysilizium-Lösung erhöht werden.
Zur Erzeugung der Schichtstruktur wird von dem in 9 gezeigten Verfahrensstand ausgegangen. Auf das vorstrukturierte Substrat wird mittels eines CVD-Verfahrens eine n-dotierte Polysiliziumschicht 36 abschieden. Die Dicke der Polysiliziumschicht 36 ist jedoch geringer als die Dicke der in 10 gezeigten Polysiliziumschicht 27. Auf die Polysiliziumschicht 36 wird eine dünne Titanschicht 37 abgeschieden. Anschließend wird auf die Titanschicht 37, welche als „Interfaceschicht" dient, eine Wolframschicht 38 aufgebracht . Diese Wolframschicht 38 ist für den niedrigen Leitungswiderstand der Schichtstruktur verantwortlich. In 13 ist der so erreichte Verfahrensstand dargestellt.
Als nächstes wird die Substratoberfläche mittel Chemical-Mechanical Polishing (CMP) plangeschliffen. Beim Abschleifen des Substrats werden auch die eingangs aufgebrachte Nitridschicht 3 sowie die thermische Oxidschicht 2 entfernt. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 13 als gestrichelte Linie 39 eingezeichnet.
Daraufhin wird die Isolierung zwischen den vergrabenen Wortleitungen und den darüber befindlichen Bitleitungen strukturiert. Dazu wird die in die Ausnehmungen 24 eingebrachte Schichtstruktur zunächst geringfügig zurückgeätzt. Anschließend wird ein Isoliermaterial wie Oxid oder Nitrid mittels CVD auf der Substratoberfläche abgeschieden, und daraufhin wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen. Auf diese Weise wird eine Isolierschicht 40 erzeugt.
Zum jetzigen Verfahrensstand sind die Ausnehmungen 24 von einer durchgehenden, die Siliziumnadeln umschließenden leitfähigen Schichtstruktur umgeben. Diese zusammenhängende leitfäh- ige Struktur in den Ausnehmungen 24 muss nun mit Hilfe von Trenngräben in einzelne, separat ansteuerbare Wortleitungen aufgeteilt werden. Hierzu werden in einem Maskenschritt Trenngräben zur Wortleitungs-Separation aus dem vorstrukturierten Substrat herausgeätzt. Die Deckoxidschicht 25 dient dabei vorzugsweise als Ätzstopp. Die so erhaltenen Trenngräben, beispielsweise ein Trenngraben 41, werden anschließend mit Isoliermaterial (z. B. Oxid, Nitrid) gefüllt. Anschließend wird die Substratoberfläche erneut mittel CMP planarisiert, Durch den Trenngraben 41 wird eine Wortleitung 42 von einer Wortleitung 43 isoliert. Die Siliziumnadeln werden jeweils von einer zugehörigen Wortleitung umschlossen. Beispielsweise wird die Siliziumnadel 23 rundum von der Wortleitung 42 umschlossen.
Auf das so vorstrukturierte Siliziumsubstrat mit den in die Ausnehmungen 24 eingebrachten Wortleitungen werden anschließend Bitleitungen aufgebracht. Um die Siliziumnadeln mittels der Bitleitungen besser ankontaktieren zu können, können die Siliziumnadeln in einem oberen Bereich 44 mit n-Dotiermaterial implantiert werden. Die Bitleitungen verlaufen dabei von oben gesehen senkrecht zu den Wortleitungen. Beispielsweise verläuft eine Bitleitung 45, mit der die Siliziumnadel 23 kontaktiert wird, senkrecht zu den Wortleitungen 42, 43. Dieser Verfahrensstand ist in 14 dargestellt.
In 15A ist eine erste Layoutvariante eines erfindungsgemäßen Speicherzellenfeldes in Draufsicht dargestellt. Es sind Trenchlöcher 46 erkennbar, welche eine rechteckige Trenchform mit einem relativ großen Verhältnis von Länge zu Breite aufweisen. Bei der in 15A gezeigten Lösung weisen die Trenchlöcher 46 in Wortleitungsrichtung eine Ausdehnung von 3 F auf, während die Ausdehnung in Bitleitungsrichtung ca. 1 F beträgt. Die Größe F bezeichnet dabei die minimale Auflösungsbreite des verwendeten Herstellungsprozesses, also der verwendeten Lithografie. Bei der in 15A gezeigten Layoutvariante ergibt sich für die Trenchlöcher 46 ein Verhältnis von Länge zu Breite von 3 zu 1. Daraus ergibt sich ein relativ großer Umfang der rechteckigen Trenchlöcher 46. Bei gleicher Fläche eines Rechtecks ist der Umfang umso größer, je größer der Unterschied zwischen Länge und Breite ist. Da hauptsächlich der Umfang der Trenchlöcher zur Kapazität beiträgt, ergibt sich aus dem großen Verhältnis von Länge zu Breite eine relativ hohe Trenchkapazität bezogen auf die Zellfläche.
Verglichen mit einem quadratischen Trenchloch lässt sich bei einem rechteckigen Trenchloch eine größere Ätztiefe realisieren. Auch bei weiterer Verkleinerung der Dimensionen der Speicherzelle kann eine ausreichend hohe Speicherkapazität der Trenchlöcher dadurch gewährleistet werden, dass die Trenchlöcher entsprechend tief geätzt werden.
Die geringe Ausdehnung der Trenchlöcher 46 in Bitleitungsrichtung ermöglicht es, die Breite der Wortleitungen relativ niedrig zu wählen und auf diese Weise zu einem kompakten Auf bau des Speicherzellenfeldes zu gelangen. Voraussetzung hierfür ist allerdings, dass die Leitfähigkeit der vergrabenen Wortleitungen auch bei niedriger Wortleitungsbreite ausreichend hoch ist.
Bei der in 15A gezeigten ersten Layoutvariante sind Siliziumnadeln 47 jeweils in der Mitte einer Längsseite der Trenchlöcher 46 angeordnet. In 15A sind die Siliziumnadeln 47 bei allen Trenchlöchern jeweils an der rechten Längsseite angeordnet. Die Siliziumnadeln 47 werden durch Wortleitungen 48, 49, 50 hindurch zur Substratoberfläche und zu den Bitleitungen geführt, wobei jede Siliziumnadel rundum von der zugehörigen Wortleitung umgeben ist. Zwischen einer Siliziumnadel 47 und der umgebenden Wortleitung ist eine Gateoxidschicht angeordnet, welche die Siliziumnadel umschließt und gegenüber der zugehörigen Wortleitung isoliert. Innerhalb der Siliziumnadeln 47 bildet sich in Abhängigkeit vom Potential der umgebenden Wortleitung ein leitfähiger Kanal. Die umschließende Wortleitung stellt insofern das Gatepotential für den innerhalb der Siliziumnadeln 47 ausbildbaren Kanalbereich zur Verfügung. Man kann insofern von einem vertikalen Auswahltransistor mit umlaufend angeordneter Gateelektrode bzw. von einem „Surrounded Gate Transistor" sprechen.
Die vergrabenen Wortleitungen 48, 49, 50 sind voneinander durch Trenngräben 51, 52 zur Wortleitungsseparation isoliert. Der Trenngraben 51 verläuft zwischen den Wortleitungen 48 und 49, während der Trenngraben 52 die Wortleitungen 49 und 50 voneinander isoliert. Mit Hilfe von sogenannten Spacer-Techniken lassen sich die Trenngräben zur Wortleitungsseparation so schmal herstellen, dass ihre Breite geringer ist als die minimale Auflösungsbreite F des verwendeten Herstellungsprozesses. Bedingt durch diese Verschmälerung der Trenngräben werden die Wortleitungen entsprechend verbreitert, ohne dass der Platzbedarf der Speicherzelle insgesamt vergrößert würde. Dies führt zu einer Verringerung des Wortleitungswiderstands und somit zu einer schnelleren Aktivierung der Speicherzel- len. Ein niedriger Wortleitungswiderstand hat insofern eine niedrigere Zugriffszeit auf die ausgewählte Speicherzelle in Hinblick auf Schreib- oder Lesezugriffe zur Folge.
Die Siliziumnadeln 47 werden an der Substratoberfläche unmittelbar durch Bitleitungen 53, 54, 55, 56 ankontaktiert. Über die Wortleitungen 48, 49, 50 werden die Kanalbereiche der Auswahltransistoren aktiviert, während das Auslesen von Information aus der Speicherzelle bzw. das Einschreiben von Information in die Speicherzelle über eine der Bitleitungen 53, 54, 55 erfolgt. Da die Siliziumnadeln 47 oberhalb der Wortleitungsoberkante von der jeweiligen zugehörigen Bitleitung kontaktiert werden, muss zwischen den Wortleitungen kein Platz für Bitleitungskontaktierungen freigelassen werden. Die Bitleitungskontaktierung erfolgt direkt über die Kanalbereiche der vertikalen Auswahltransistoren. Insofern kann die gesamte in der Wortleitungsebene zur Verfügung stehende Fläche für die Wortleitungen 48, 49, 50 genutzt werden, welche deshalb eine hoher Querschnittsfläche und einen geringen Bahnwiderstand aufweisen. Mit Hilfe von „Surrounded Gate Transistoren", welche durch vergrabene Wortleitungen aktiviert werden, lassen sich die gegensätzlichen Forderungen nach breiten Wortleitungen einerseits und nach einem geringen Platzbedarf der Zellen andererseits auf überzeugende Weise miteinander vereinbaren.
Die bisher in den Lösungen des Stands der Technik benötigten Bitleitungskontaktierungen, welche durch die Wortleitungen hindurch verliefen, können bei den erfindungsgemäßen Speicherzellenarrays entfallen. Bei den Lösungen des Stands der Technik konnte der Kontakt zur Bitleitung häufig nicht zufriedenstellend hergestellt werden, oder aber es kam zu einem unerwünschten Kontakt der Bitleitungskontaktierung mit einer benachbarten Wortleitung. Die Bitleitungskontaktierungen galten deshalb als „yield detractor" des jeweiligen Herstellungsprozesses, also als kritisch in Bezug auf die Ausbeute. Da bei der erfindungsgemäßen Lösung keine durch die Wortlei tungsebene hindurch verlaufenden Bitleitungskontaktierungen mehr benötigt werden, sind diese Probleme beim Herstellungsprozess beseitigt.
Bei der in 15A gezeigten ersten Layoutvariante sind die Trenchlöcher in Bitleitungsrichtung gesehen jeweils gegeneinander versetzt angeordnet. Dadurch ergibt sich eine regelmäßige Anordnung der Trenchlöcher 46. Der Abstand eines Trenchlochs zu den umgebenden Trenchlöchern ist bei einer derartigen Anordnung maximal. Bei einer derartigen Anordnung der Trenchzellen fallen kleine Ungenauigkeiten bei der Maskenjustierung sowie geringfügige Prozesstoleranzen nur wenig ins Gewicht. Da der Abstand eines Trenchlochs zu allen benachbarten Zellen im wesentlichen gleich groß ist, kann die Trenchkapazität durch „bottling", also durch nasschemisches Nachätzen, erhöht werden. Dadurch kann auch bei kleinen Zelldimensionen eine hinreichend große Trenchkapazität zur Verfügung gestellt werden, welche eine zuverlässige Datenspeicherung gewährleistet.
Bei der in 15A gezeigten ersten Layoutvariante sind die Siliziumnadeln 47 sowie die unter den Siliziumnadeln befindlichen Buried-Strap-Bereiche bei allen Trenchlöchern jeweils an der rechten Längsseite angeordnet. Bei dieser Anordnung ergibt sich ein relativ großer Abstand zwischen dem Buried-Strap-Bereich eines Trenchlochs 57 und einem benachbarten Buried-Strap-Bereich eines Trenchlochs 58. Ein Übersprechen zwischen dem Buried-Strap-Bereich des Trenchlochs 57 und dem Buried-Strap-Bereich des Trenchlochs 58 findet nicht statt, weil die beiden Buried-Strap-Bereiche voneinander abgewandt sind. Parasitäre Ströme und Leckströme werden infolge des großen Abstands zwischen benachbarten Buried-Strap-Bereichen wirkungsvoll unterbunden.
Die Siliziumnadeln des in 15A gezeigten Zellarrays besitzen in Bitleitungsrichtung eine Ausdehnung von 0,5 F, während die Ausdehnung in Wortleitungsrichtung 1 F beträgt. Für die Siliziumnadeln ergibt sich daher eine Querschnittsfläche von ca. 0,5 F². Die Siliziumnadeln werden durch die darüber verlaufenden Bitleitungen ankontaktiert, deren Breite 1 F beträgt und insoweit der Ausdehnung der Siliziumnadeln in Wortleitungsrichtung entspricht. Beispielsweise wird eine Siliziumnadel 59 von der Bitleitung 55 ankontaktiert. Ein wichtiger Aspekt bei einem Speicherzell-Layout ist, welche Genauigkeitsanforderungen hinsichtlich der Positionierung und Justierung der Fotomasken beachtet werden müssen. Die tolerierbare Ungenauigkeit bei der Maskenjustierung kann erhöht werden, indem die Siliziumnadeln in Wortleitungsrichtung vergrößert werden. Eine derart vergrößerte Siliziumnadel 60 ist in 15A mit dargestellt. Je kleiner die Strukturdimensionen werden, desto wichtiger wird es, auf ein robustes Layout zu achten, das gegenüber Prozess- und Fertigungstoleranzen relativ unempfindlich ist.
In 15B ist ein Schnitt durch das in 15A dargestellte Speicherzellenarray entlang einer Linie 61 gezeigt. Die Linie 61 verläuft dabei in Bitleitungsrichtung entlang der Bitleitung 56. In der Schnittzeichnung ist die vergrabene Wortleitung 48 zu erkennen, welche durch den Trenngraben 51 zur Wortleitungsseparation von der Wortleitung 49 getrennt wird. Eine Siliziumnadel 62 erstreckt sich durch die Wortleitung 49 hindurch bis zur Bitleitung 56. Die Siliziumnadel 62 ist über eine Gateoxidschicht 63 von der umgebenden Wortleitung 49 isoliert. In Abhängigkeit vom Potential der Wortleitung 49 bildet sich innerhalb der Siliziumnadel 62 ein leitfähiger Kanal aus, der eine Verbindung zwischen einem am Trenchloch 58 angeordneten Buried-Strap-Bereich 64 und der Bitleitung 56 herstellt. Die Wortleitung 50 ist durch den Trenngraben 52 von der Wortleitung 49 getrennt. Die Wortleitung 50 umschließt eine Siliziumnadel 65, über die ein Trenchloch 66 mit der Bitleitung 56 verbunden werden kann. Die Wortleitungen 48, 49, 50 werden durch eine Deckoxidschicht 67 gegenüber den Trenchlöchern 58, 66 sowie gegenüber einem Substrat 68 isoliert.
Das Auslesen der Bitleitungen 53, 54, 55, 56 erfolgt bei der in den 15A, 15B gezeigten ersten Layoutvariante entsprechend dem Konzept der ungefalteten Bitleitung („open bitline concept"). Entsprechend diesem Konzept wird vor dem eigentlichen Auslesevorgang kurzzeitig ein Referenzpotential V_re _f auf die auszulesende Bitleitung geschaltet, zum Beispiel auf die in 15A gezeigte Bitleitung 55. Dadurch wird die Bitleitung 55 auf ein definiertes Potential gebracht. Zu diesem Zeitpunkt ist die zu einer auszulesenden Speicherzelle 69 gehörige Wortleitung 49 noch nicht aktiviert. Anschließend wird die Bitleitung 55 wieder von V_re _f getrennt, und die Speicherzelle 69 wird durch Aktivieren der zugehörigen Wortleitung 49 ausgelesen. Die Ladung der Speicherzelle 69 fließt auf die Bitleitung 55, welche mit einem ersten Eingang eines Differenzverstärkers 70 verbunden ist. Am zweiten Eingang des Differenzverstärkers 70 liegt das Referenzpotential V_re _f an. Der Differenzverstärker 70 verstärkt die Potentialdifferenz zwischen dem Potential der Bitleitung 55 und dem Referenzpatential Vref und erzeugt so ein Auslesesignal 71.
Im Gegensatz zur Vorgehensweise beim Konzept der gefalteten Bitleitung („folded bitline concept") wird beim Konzept der ungefalteten Bitleitung („open bitline concept") jede Bitleitung separat ausgelesen, wobei das Referenzpotential V_re _f jeweils als externes Potential zur Verfügung gestellt werden muss. Um die zur Bitleitung 55 benachbarte Bitleitung 56 auszulesen, ist deshalb ein eigener Differenzverstärker 72 vorgesehen, der die Differenz zwischen dem Potential der Bitleitung 56 und dem Referenzpotential V_re _f verstärkt und so ein Auslesesignal 73 erzeugt.
Beim Einsatz des „open bitline concept" ergibt sich der Vorteil, dass Siliziumnadeln 74 und 62, welche von den benachbarten Bitleitungen 55, 56 kontaktiert werden, von derselben Wortleitung 49 aktiviert werden können, ohne dass dies zu irgendwelchen Störungen führt. Dadurch können die Wortleitungen bei Verwendung ungefalteter Bitleitungen in etwa doppelt so breit ausgeführt werden, als dies bei Verwendung gefalteter Bitleitungen möglich wäre. Der Widerstand der Wortleitungen kann daher durch den Einsatz des „open bitline concept" deutlich verringert werden.
In 15C ist die in 15A gezeigte erste Layoutvariante noch einmal dargestellt, wobei hier das Auslesen der Bitleitungen entsprechend dem „folded bitline concept" vorgenommen wird. Entsprechend dem Konzept der gefalteten Bitleitung wird das Auslesesignal als Differenz der Potentiale von benachbarten Bitleitungen gebildet. Wenn ein Trenchloch 75 ausgelesen werden soll, welches über eine Siliziumnadel 76 mit einer Bitleitung 77 in Verbindung steht, dann wird in einem Differenzverstärker 78 die Potentialdifferenz zwischen dem Potential der Bitleitung 77 und dem Potential einer benachbarten Bitleitung 79 ermittelt und verstärkt, um so ein Auslesesignal 80 zu erhalten. Bei dieser Vorgehensweise muss kein externes Referenzpotential Vref zur Verfügung stehen, denn hier dient das Potential der benachbarten Bitleitung 79 als Referenzpotential. Allerdings ist es bei Verwendung von gefalteten Bitleitungen unverzichtbar, dass die zu benachbarten Bitleitungen 77, 79 gehörigen Trenchlöcher 75, 81 durch separate Wortleitungen 82, 83 adressiert werden. Die in 15A dargestellte Wortleitung 49, deren Breite ca. 3 F beträgt, muss daher mittels eines zusätzlichen Trenngrabens 84 in zwei schmalere Wortleitungen 82, 83 getrennt werden, deren Breite nur mehr knapp 2 F beträgt. Zum Auslesen des Trenchlochs 75 wird lediglich die Wortleitung 82 aktiviert, welche einen aktiven Kanal innerhalb der Siliziumnadel 76 hervorruft. Die Wortleitung 83 wird nicht aktiviert, und insofern bildet sich innerhalb der zum Trenchloch 81 gehörigen Siliziumnadel 85 kein leitfähiger Kanal aus. Nur deshalb kann das Potential der Bitleitung 79 als Referenzpotential für den Differenzverstärker 78 verwendet werden.
Ein Vorteil bei der Verwendung des Konzepts der gefalteten Bitleitung („folded bitline concept") ist, dass dem Speicherzellenarray kein externes Referenzpotential zur Verfügung gestellt werden muss. Ein weiterer Vorteil ist, dass die für den Auslesevorgang benötigte Zeit bei der in 15C gezeigten Lösung („folded bitline concept") kürzer ist als bei der in 15A gezeigten Lösung, weil bei der in 15A gezeigten Lösung die Bitleitungen vor dem eigentlichen Auslesen mit V_ref initialisiert werden müssen. Dieser Schritt des Initialisierens mit Vref entfällt bei der in 15C gezeigten Lösung, so dass hier schneller auf die gewünschte Speicherzelle zugegriffen werden kann.
Zur Realisierung des Konzepts der gefalteten Bitleitung müssen zusätzliche Trenngräben 84, 86, 87 zur Wortleitungsseparation strukturiert werden. Die Größe einer Speicherzelle wird dadurch im Vergleich zu 15A jedoch nicht verändert: Sowohl bei der in 15A gezeigten Lösung als auch bei der in 15C gezeigten Lösung beträgt die Größe der Speicherzelle 2 F × 4 F = 8 F². Die in 15A, 15B und 15C dargestellte erste Layoutvariante eignet sich deshalb sowohl für gefaltete als auch für offene Bitleitungen.
In den 16A und 16B ist eine zweite Layoutvariante dargestellt. Im Unterschied zur ersten Layoutvariante sind hier Trenchlöcher 88 in Bitleitungsrichtung gesehen jeweils paarweise gegeneinander versetzt angeordnet. Siliziumnadeln 89 dienen als Kanalbereiche der Auswahltransistoren und sind jeweils an der rechten Längsseite der Trenchlöcher 88 angeordnet. Zur Ansteuerung der Auswahltransistoren sind Wortleitungen 90, 91, 92 vorgesehen, welche die Siliziumnadeln umschließen. Die Wortleitungen 90, 91, 92 werden durch Trenngräben 93, 94 voneinander isoliert. Über Bitleitungen 95 kann Information in die Grabenkondensatoren eingeschrieben bzw. aus den Grabenkondensatoren ausgelesen werden.
Bei der in 16A dargestellten zweiten Layoutvariante kommen relativ breite Wortleitungen 90, 91, 92 zum Einsatz, und insofern müssen die Bitleitungen entsprechend dem Konzept der ungefalteten Bitleitung („open bitline concept") ausgelesen werden. Das in 16A dargestellte zweite Layoutvariante lässt sich jedoch auch entsprechend dem Konzept der gefalteten Bitleitungen realisieren. Hierzu werden die Wortleitungen 90, 91, 92 mit Hilfe zusätzlicher Trenngräben 96, 97, 98 in schmalere Wortleitungen unterteilt, mit denen die einzelnen Siliziumnadeln separat aktiviert werden können. Sowohl bei Einsatz gefalteter Bitleitungen als auch bei Einsatz ungefalteter Bitleitungen beträgt der Flächenbedarf der Speicherzelle 2 F × 4 F = 8 F².
In 16B ist eine Schnittdarstellung entlang einer Linie 99 gezeigt. Ein Trenchloch 100 kann über eine Siliziumnadel 101 und eine Bitleitung 102 beschrieben und ausgelesen werden. Hierzu kann im Inneren der Siliziumnadel 101 in Abhängigkeit vom Potential der umschließenden Wortleitung 91 ein leitfähiger Kanal ausgebildet werden. Entsprechend kann ein Trenchloch 103 über eine Siliziumnadel 104 beschrieben bzw. ausgelesen werden, wobei das Gatepotential hier von der Wortleitung 92 zur Verfügung gestellt wird.
Auch bei der zweiten Layoutvariante kommen Trenchlöcher mit rechteckigem Querschnitt zum Einsatz, deren Ausdehnung in Wortleitungsrichtung größer ist als die Ausdehnung in Bitleitungsrichtung. Die Vorteile von dergestalt dimensionierten Trenchlöchern (relativ hohe Trenchkapazität, große Ätztiefe, Realisierbarkeit von Wortleitungen mit geringer Breite) waren bereits im Zusammenhang mit der ersten Layoutvariante diskutiert worden. Im Unterschied zur ersten Layoutvariante sind die Trenchlöcher bei der zweiten Layoutvariante in Bitleitungsrichtung paarweise gegeneinander versetzte angeordnet. In der überwiegenden Zahl der Speicherzellanordnungen des Stands der Technik waren die Trenchlöcher paarweise gegenein ander versetzt angeordnet. Insofern ist diese Anordnung in Hinblick auf die vorhandene Prozesserfahrung von Vorteil.
Die Siliziumnadeln sind bei allen Trenchlöchern an der gleichen Längsseite angeordnet. Dadurch werden parasitäre Ströme zwischen benachbarten Kanalbereichen wirksam unterbunden. Ein weiterer Vorteil der zweiten Layoutvariante ist, dass sie sowohl mit gefalteten als auch mit ungefalteten Bitleitungen eingesetzt werden kann, wobei die Grundfläche stets 8F²beträgt. Um den Toleranzbereich in Hinblick auf die Maskenjustierung zu vergrößern, kann die Ausdehnung der Siliziumnadeln 89 in Wortleitungsrichtung vergrößert werden. Dadurch können die Siliziumnadeln 89 von den Bitleitungen 95 leichter kontaktiert werden.
Anhand der 17A, 17B, 17C und 17D soll im folgenden eine dritte Layoutvariante beschrieben werden. Wie aus 17A erkennbar ist, sind die Trenchlöcher bei dieser Layoutvariante ebenfalls paarweise gegeneinander versetzt angeordnet. Im Unterschied zu den bisher beschriebenen Layoutvarianten sind die Siliziumnadeln bei dieser Layoutvariante abwechselnd an der rechten Längsseite und an der linken Längsseite der Trenchlöcher angeordnet.
Siliziumnadeln 105 sind jeweils an der rechten Längsseite von Trenchlöchern 106 angeordnet, während Siliziumnadeln 107 an der linken Längsseite von Trenchlöchern 108 angeordnet sind. Die Siliziumnadeln werden mittels Wortleitungen 110, 111, 112 aktiviert. Das Auslesen und Einschreiben von Information erfolgt über senkrecht zu den Wortleitungen 110, 111, 112 verlaufende Bitleitungen 109. Bei der in 17A gezeigten Variante erfolgt das Auslesen der Bitleitungen 109 entsprechend dem Konzept der ungefalteten Bitleitung. Daher können die Wortleitungen 110, 111, 112 so breit ausgeführt werden, dass sowohl die Siliziumnadeln 105 als auch die Siliziumnadeln 107 von der Wortleitung 111 gesteuert werden. Die Wortleitungen 110, 111, 112 sind dabei durch Trenngräben 113, 114 voneinander getrennt.
Die in 17A gezeigte dritte Layoutvariante kann auch entsprechend dem „folded bitline concept" verwendet werden. Hierzu ist es erforderlich, die breiten Wortleitungen 110, 111, 112 mit Hilfe zusätzlicher Trenngräben 115, 116 in schmalere Wortleitungen 117, 118, 119, 120 aufzuspalten. Durch die Wortleitung 117 werden nur mehr die Siliziumnadeln 105 gesteuert, während die Siliziumnadeln 107 durch die Wortleitung 118 gesteuert werden. Siliziumnadeln in zueinander benachbarten Bitleitungen können mit Hilfe der Wortleitungen 117, 118, 119, 120 separat angesteuert werden.
Wenn die ursprüngliche Speicherzellgröße von 8 F² beibehalten werden soll, dann muss der Trenngraben 115 zickzackförmig durch die Siliziumnadeln 105, 107 hindurch geführt werden. Dies ist in der linken Hälfte von 17A gezeigt. Alternativ dazu kann die Speicherzellgröße von 2 F × 4 F = 8 F² auf 2,25 F × 4 F = 9 F² vergrößert werden, indem der Abstand zwischen benachbarten Trenchloch-Reihen erhöht wird. Wenn eine derartige Vergrößerung der Speicherzellgröße in Kauf genommen wird, dann kann der Trenngraben als geradliniger Trenngraben 116 ausgeführt werden. Dies ist in der rechten Hälfte von 17A dargestellt.
In 17B ist ein Schnitt durch das Speicherzellenfeld entlang einer Linie 121 gezeigt, und zwar für den Fall des „open bitline concept". In der Schnittdarstellung sind die vergrabenen Wortleitungen 110, 111, 112 zu erkennen, welche durch die schraffiert eingezeichneten Trenngräben 113, 114 voneinander getrennt sind. Über die Siliziumnadel 107 kann in Abhängigkeit vom Potential der Wortleitung 111 eine Verbindung zwischen dem Trenchloch 108 und einer Bitleitung 122 hergestellt werden. Entsprechend kann über eine Siliziumnadel 124, welche von der Wortleitung 112 kontrolliert wird, eine Verbindung zwischen einem Trenchloch 123 und der Bitleitung 122 hergestellt werden. Eine Deckoxidschicht 125 trennt die vergrabenen Wortleitungen 110, 111, 112 von den Trenchlöchern 108, 123.
Im folgenden soll kurz auf die Vorteile der dritten Layoutvariante eingegangen werden. Die Vorteile bei der Verwendung rechteckiger Trenchlöcher waren bereits im Zusammenhang mit der ersten Layoutvariante diskutiert worden. Für die Verwendung von in Bitleitungsrichtung paarweise gegeneinander versetzten Trenchlöchern spricht die Prozesserfahrung, die in Hinblick auf diese Trenchzellenanordnung vorhanden ist. Ein weiterer Vorteil der dritten Layoutvariante ist, dass die Siliziumnadeln bei Verwendung von ungefalteten Bitleitungen sämtlich in der Mitte der Wortleitungen 110, 111, 112 angeordnet sind. Die Randbereiche der Wortleitungen bleiben frei, und daraus ergibt sich eine hohe Leitfähigkeit der Wortleitungen. Die dritte Layoutvariante kann sowohl mit gefalteten al auch mit ungefalteten Bitleitungen eingesetzt werden, wobei aber eventuell eine gewisse Vergrößerung der Grundfläche in Kauf genommen werden muss.
Ein Nachteil der dritten Layoutvariante scheint zunächst zu sein, dass es infolge der alternierenden Anordnung der Siliziumnadeln zu einer unmittelbaren räumlichen Nachbarschaft zwischen den Buried-Strap-Bereichen der Trenchlöcher 106 und den Buried-Strap-Bereichen der Trenchlöcher 108 kommt. Um parasitäre Ströme zwischen den Buried-Strap-Bereichen der verschiedenen Trenchlöcher zu unterbinden, können unterhalb der Deckoxidschicht 125 Isoliergräben angeordnet werden. Die Herstellung dieser Isoliergräben war bereits in Zusammenhang mit den 6 und 7 erläutert worden. In 6 ist der Isoliergraben 16 eingezeichnet, der mit Isoliermaterial 17 gefüllt wird und den Buried-Strap-Bereich 18 nach hinten abschirmt.
In 17C ist gezeigt, wie mit Hilfe von unterhalb der Deckoxidschicht 125 angeordneten Isoliergräben 126, 127 das Auftreten von Leckströmen eingeschränkt werden kann. Die Iso- liergräben 126, 127 können dabei in einem Ätzschritt strukturiert werden. In 17D ist eine alternative Isoliergraben-Struktur gezeigt, zu deren Herstellung zwei Ätzschritte erforderlich sind. Bei der in 17D dargestellten Struktur sind Isoliergräben 128, 129 sowie Isolierstege 130 vorgesehen. Mit der in 17D dargestellten Isoliergrabenstruktur wird jegliches Übersprechen zwischen den Siliziumnadeln 105, 107 unterbunden.
In den 18A und 18B ist eine vierte Layoutvariante gezeigt, bei der Trenchlöcher 131, 132 in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind. Die Kanalbereiche sind alternierend an der rechten und linken Längsseite der Trenchlöcher angeordnet. Siliziumnadeln 133 sind jeweils an der linken Längsseite der Trenchlöcher 131 angeordnet, während Siliziumnadeln 134 jeweils an der rechten Längsseite der Trenchlöcher 132 angeordnet sind. Bei dem in 18A gezeigten Layout werden ungefaltete Bitleitungen verwendet, und insofern können relativ breite Wortleitungen 135, 136, 137 eingesetzt werden, welche durch Trenngräben 138, 139 voneinander isoliert sind. Bei der vierten Layoutvariante ist es aber auch möglich, gefaltete Bitleitungen zu verwenden. In diesem Fall müssen zusätzliche Trenngräber 140, 141 vorgesehen werden, so dass sich verschmälerte Wortleitungen 142, 143, 144, 145 ergeben. Wenn die ursprüngliche Zellgröße von 8 F² beibehalten werden soll, muss ein zickzackförmiger Trenngraben 140 verwendet werden. Bei Erhöhung der Zellgröße auf 9 F² ist dagegen auch die Verwendung eines geraden Trenngrabens 141 möglich. Das Beschreiben und Auslesen der Trenchzellen erfolgt über Bitleitungen 146.
In 18B ist ein Schnitt entlang der Linie 147 durch die entsprechend der vierten Layoutvariante angeordneten Speicherzellen dargestellt. Das Trenchloch kann über die Siliziumnadel 134 und eine Bitleitung 148 beschrieben und ausgelesen werden. Die Aktivierung des leitfähigen Kanals in der Siliziumnadel 134 erfolgt über die Wortleitung 136, welche durch die Trenngräben 138, 139 von den benachbarten Wortleitungen 135, 137 getrennt ist.
Zu den Vorteilen bei Verwendung rechteckiger Trenchlöcher war bereits bei der ersten Layoutvariante Stellung genommen worden. Die regelmäßige Anordnung der Trenchzellen ermöglicht eine unkritische Prozessführung. Sämtliche Siliziumnadeln sind in der Mitte der Wortleitung angeordnet, und dies wirkt sich günstig auf die Leitfähigkeit der Wortleitungen aus. Die vierte Layoutvariante erlaubt sowohl die Verwendung gefalteter als auch ungefalteter Bitleitungen. Unterhalb der vergrabenen Wortleitungen kann eine Trenngraben-Struktur wie in 17C, 17D gezeigt ausgebildet werden, mit der sich parasitäre Ströme verhindern lassen.
In 19A und 19B ist eine fünfte Layoutvariante gezeigt. Diese Layoutvariante entspricht der in 18A gezeigten Layoutvariante, wobei aber die Trenngräben zur Wortleitungsseparation anders angeordnet sind. Trenchlöcher 149, 150 sind in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet. Die Kanalbereiche sind alternierend an der rechten und linken Längsseite der Trenchlöcher angeordnet. Siliziumnadeln 151 sind jeweils an der linken Längsseite der Trenchlöcher 149 angeordnet, während Siliziumnadeln 152 jeweils an der rechten Längsseite der Trenchlöcher 150 angeordnet sind. Bei dem in 19A gezeigten Layout werden ungefaltete Bitleitungen verwendet. Die Wortleitungen 153, 154, 155 sind deshalb relativ breit ausgeführt und werden durch Trenngräben 156, 157 voneinander isoliert. Wenn eine Zellgröße von 8 F² realisiert werden soll, muss ein zickzackförmiger Trenngraben 156 verwendet werden. Wenn 9 F² akzeptabel ist, können gerade Trenngräben wie der Trenngraben 157 verwendet werden. Abweichend von den bisher diskutierten Varianten sind die Siliziumnadeln 151, 152 unmittelbar angrenzend an die Trenngräben 156, 157 angeordnet. Die Siliziumnadeln 151, 152 werden also von den Wortleitungen 153, 154 nur mehr teilweise umschlos sen. Das Beschreiben und Auslesen der Trenchzellen erfolgt über Bitleitungen 158.
Bei der fünften Layoutvariante können auch gefaltete Bitleitungen verwendet werden. In diesem Fall müssen zusätzliche Trenngräben 159, 160 vorgesehen werden, so dass sich verschmälerte Wortleitungen 161, 162, 163 ergeben.
In 19B ist ein Schnitt entlang der Linie 164 durch die entsprechend der fünften Layoutvariante angeordneten Speicherzellen dargestellt. Das Trenchloch kann über die Siliziumnadel 151 und eine Bitleitung 165 beschrieben und ausgelesen werden. Die Aktivierung des leitfähigen Kanals in der Siliziumnadel 151 erfolgt über die Wortleitung 154, welche durch die Trenngräben 156, 157 von den benachbarten Wortleitungen 153, 155 getrennt ist.
Zu den Vorteilen bei Verwendung rechteckiger Trenchlöcher war bereits bei der ersten Layoutvariante Stellung genommen worden. Die regelmäßige Anordnung der Trenchzellen ermöglicht eine unkritische Prozessführung. Sämtliche Siliziumnadeln sind an den Seitenbereichen der Wortleitung angeordnet, so dass der mittlere Bereich der Wortleitungen frei bleibt, und dies wirkt sich günstig auf die Leitfähigkeit der Wortleitungen aus. Dadurch, dass die Siliziumnadeln angrenzend an die Trenngräben angeordnet sind, sind die Siliziumnadeln auf der einen Seite von Polysilizium und auf der anderen Seite von Isolator umgeben. Die Eigenschaften des vertikalen Auswahltransistors weichen daher von den bisher diskutierten Varianten ab, woraus sich Vorteile ergeben können. Die fünfte Layoutvariante erlaubt sowohl die Verwendung gefalteter als auch ungefalteter Bitleitungen. Unterhalb der vergrabenen Wortleitungen kann eine Trenngraben-Struktur wie in 17C, 17D gezeigt ausgebildet werden, mit der sich parasitäre Ströme verhindern lassen.
In den 20A und 20B ist eine sechste Layoutvariante dargestellt, bei der die Kanalbereiche nicht wie bei den bisher gezeigten Varianten an den Längsseiten der Trenchlöcher, sondern an den Stirnseiten der Trenchlöcher angeordnet sind.
Trenchlöcher 166 sind in Bitleitungsrichtung gegeneinander versetzt angeordnet. Jeweils an der oberen Stirnseite der Trenchlöcher sind Siliziumnadeln 167 angeordnet, welche eine Querschnittsfläche von ca. 1 F² aufweisen. Die Ausdehnung der Trenchlöcher in Wortleitungsrichtung beträgt 2 F, kann aber bis auf ca. 2,5 F erhöht werden. Die Siliziumnadeln 167 werden durch Wortleitungen 168, 169, 170 aktiviert. Da es sich bei der sechsten Layoutvariante wegen der Breite der Siliziumnadeln 167 empfiehlt, ungefaltete Bitleitungen 171 zu verwenden, können die Wortleitungen relativ breit ausgeführt werden. Die Wortleitungen werden durch in Wortleitungsrichtung verlaufende Trenngräben 172, 173 voneinander isoliert.
In 20B ist eine Schnittdarstellung entlang einer Linie 174 dargestellt. Zu erkennen ist die Siliziumnadel 167, über die eine Verbindung zwischen einem weiter vorn befindlichen (und deshalb in der Schnittdarstellung nicht erkennbaren) Trenchloch 175 und einer Bitleitung 176 hergestellt werden kann. Die Siliziumnadel 167 ist von der Wortleitung 168 umgeben. Unterhalb der Wortleitung 169 ist das Trenchloch 166 dargestellt, wobei die zugehörige Siliziumnadel hier nicht erkennbar ist.
In den 21A und 21B ist eine siebte Layoutvariante dargestellt, bei der die Kanalbereiche ebenfalls an den Stirnseiten der Trenchlöcher angeordnet sind. Im Unterschied zu der in den 20A und 20B gezeigten sechsten Layoutvariante sind die Siliziumnadeln hier abwechselnd an der oberen und an der unteren Stirnseite der Trenchlöcher angeordnet. Trenchlöcher 177 sind in Bitleitungsrichtung gegeneinander versetzt angeordnet. Siliziumnadeln 178 sind in Bitleitungsrichung gesehen abwechselnd an der oberen und der unteren Stirnseite der Trenchlöcher 177 angeordnet. Die Siliziumnadeln 178 wer den durch Wortleitungen 179, 180, 181 aktiviert. Da es sich bei der siebten Layoutvariante wegen der Breite der Siliziumnadeln 178 empfiehlt, ungefaltete Bitleitungen 182 zu verwenden, können die Wortleitungen relativ breit ausgeführt werden. Die Wortleitungen werden durch in Wortleitungsrichtung verlaufende Trenngräben 183, 184 voneinander isoliert.
In 21B ist eine Schnittdarstellung entlang einer Linie 185 dargestellt. Zu erkennen ist die Siliziumnadel 178, über die eine Verbindung zwischen einem weiter vorn befindlichen (und deshalb in der Schnittdarstellung nicht erkennbaren) Trenchloch 186 und einer Bitleitung 187 hergestellt werden kann. Die Siliziumnadel 178 ist von der Wortleitung 179 umgeben. Unterhalb der Wortleitung 180 ist das Trenchloch 177 dargestellt, wobei hier die zugehörige Siliziumnadel nicht erkennbar ist.
Bei der sechsten und siebten Layoutvariante werden ebenfalls rechteckige Trenchlöcher eingesetzt, deren Ausdehnung in Wortleitungsrichtung zwischen 2 F und 3 F beträgt, und deren Vorteile bereits in Zusammenhang mit der ersten Layoutvariante diskutiert worden sind. Bei der sechsten Layoutvariante ist die Anordnung der Trenchlöcher sehr regelmäßig, und es ergibt sich ein größtmöglicher Abstand zwischen den Trenchlöchern. Dadurch fallen eventuelle Ungenauigkeiten bei der Prozessführung weniger ins Gewicht. Sowohl bei der sechsten als auch bei der siebten Layoutvariante sind die Siliziumnadeln an den Stirnseiten der Trenchlöcher angeordnet. Dadurch wird ein Ausbauchen der Trenchlöcher vermieden, und es ergibt sich eine kompakte Anordnung, die auch bei weiterer Verkleinerung der Strukturdimensionen prozesstechnisch noch beherrschbar ist. Infolge des relativ großen Querschnitts von ca. 1 F² weisen die Kanalbereiche eine hohe Stromergiebigkeit auf und erlauben ein schnelles Beschreiben und Auslesen der Trenchkapazitäten. Die gezeigte Strukturen eignen sich insbesondere für den Einsatz mit ungefalteten Bitleitungen. Hier können die Wortleitungen so breit ausgeführt werden, dass der Wort leitungswiderstand gering bleibt. Sowohl bei der sechsten als auch bei der siebten Layoutvariante ist der Abstand der Siliziumnadeln zu benachbarten Siliziumnadeln ausreichend groß, so dass nur geringfügige parasitäre Ströme auftreten. Diese können mit geeignet angeordneten Isoliergräben unterhalb der Wortleitungsebene unterdrückt werden. Insbesondere ist es auch möglich, die Trenngräben 172, 173 in 20A bzw. die Trenngräben 183, 184 in 21A tiefer als bisher beschrieben zu ätzen. Die Deckoxidschicht 25 in 12 bzw. 14 dient also nicht wie bisher als Ätzstopp, sondern es wird über die Deckoxidschicht 25 hinaus in die Tiefe geätzt. Auf diese Weise können die Trenngräben zur Wortleitungsseparation gleichzeitig als Isoliergräben zur Vermeidung parasitärer Ströme dienen.

Claims

Speicherzelle, mit - einem Grabenkondensator, welcher im unteren Bereich eines Trenchlochs (6) angeordnet ist, und welcher eine innere Elektrode (11) sowie eine äußere Gegenelektrode (9) umfasst, wobei zwischen der inneren Elektrode (11) und der äußeren Gegenelektrode (9) eine dielektrische Schicht (10) angeordnet ist, - einem vertikalen Auswahltransistor, über dessen Kanalbereich (23) die innere Elektrode (11) des Grabenkondensators mit einer Bitleitung (34) verbindbar ist, dadurch gekennzeichnet, dass - der Kanalbereich (23) durch eine zugehörige Wortleitung (31) hindurch zu der Bitleitung (34) geführt ist, wobei die zugehörige Wortleitung (31) den Kanalbereich (23) ganz oder zumindest teilweise umschließt, und wobei - in Abhängigkeit vom Potential der zugehörigen Wortleitung (31) im Inneren des Kanalbereichs (23) ein leitfähiger Kanal (35) ausbildbar ist.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Ausdehnung des Trenchlochs (46) in Wortleitungsrichtung mindestens 1,5 mal so groß ist wie die Ausdehnung des Trenchlochs in Bitleitungsrichtung.
Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass die Ausdehnung der Längsseite des Trenchlochs 2 bis 3,5 mal so groß ist wie die minimale Auflösungsbreite F der verwendeten Lithografie, und dass die Ausdehnung der Stirnseite des Trenchlochs ungefähr der minimalen Auflösungsbreite F entspricht.
Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Kanalbereich als Siliziumnadel ausgebildet ist, welche durch die zugehörige Wortleitung geführt ist.
Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, dass zwischen der Siliziumnadel und der zugehörigen, die Siliziumnadel ganz oder zumindest teilweise umschließenden Wortleitung eine Gateoxidschicht angeordnet ist.
Speicherzelle nach Anspruch 4 oder Anspruch 5, dadurch gekennzeichnet, dass die Querschnittsfläche der Siliziumnadel zwischen 0,5 F × 1 F und 1 F × 1 F beträgt, wobei F die minimalen Auflösungsbreite der verwendeten Lithografie bezeichnet.
Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Kanalbereich von einem mit der inneren Elektrode des Grabenkondensators verbundenen Buried-Strap-Bereich aus durch die zugehörige Wortleitung hindurch zu der Bitleitung geführt ist.
Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Wortleitungen als vergrabene Wortleitungen realisiert sind, welche sich von einer vorbestimmten Tiefe bis zur Substratoberfläche erstrecken.
Speicherzellenfeld, welches eine Vielzahl von Speicherzellen nach einem der Ansprüche 1 bis 8 umfasst.
Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass die Trenchlöcher in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind.
Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass die Trenchlöcher in Bitleitungsrichtung gesehen paarweise gegeneinander versetzt angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Kanalbereiche bei allen Trenchlöchern des Speicherzellenfeldes an der gleichen Längsseite angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Kanalbereiche in Bitleitungsrichtung gesehen abwechselnd an der ersten Längsseite und an der zweiten Längsseite der Trenchlöcher angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Kanalbereiche bei allen Trenchlöchern des Speicherzellenfeldes an der gleichen Stirnseite angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Kanalbereiche in Bitleitungsrichtung gesehen abwechselnd an der ersten Stirnseite und an der zweiten Stirnseite der Trenchlöcher angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, dass die Bitleitungen als gefaltete Bitleitungen ausgeführt sind, wobei jeweils das Potential einer benachbarten Bitleitung als Referenzpotential für den Auslesevorgang herangezogen wird.
Speicherzellenfeld nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, dass die Bitleitungen als ungefaltete Bitleitungen ausgeführt sind, wobei jeweils ein externes Potential als Referenzpotential für den Auslesevorgang herangezogen wird.
Speicherzellenfeld nach einem der Ansprüche 9 bis 17, dadurch gekennzeichnet, dass die Wortleitungen als vergrabene Wortleitungen realisiert sind, welche innerhalb von in das Siliziumsubstrat eingeätzten Ausnehmungen angeordnet sind.
Speicherzellenfeld nach einem der Ansprüche 9 bis 18, dadurch gekennzeichnet, dass die Wortleitungen aus Polysilizium bestehen.
Speicherzellenfeld nach einem der Ansprüche 9 bis 18, dadurch gekennzeichnet, dass die Wortleitungen in Form einer Schichtstruktur aufgebaut sind, welche eine Polysiliziumschicht, eine Wolframschicht und eine Isolierschicht umfasst.
Speicherzellenfeld nach einem der Ansprüche 9 bis 20, dadurch gekennzeichnet, dass benachbarte Wortleitungen durch Trenngräben zur Wortleitungs-Separation voneinander isoliert sind.
Speicherzellenfeld nach Anspruch 21, dadurch gekennzeichnet, dass die Breite der Trenngräben zur Wortleitungs-Separation geringer ist als die minimale Auflösungsbreite F der verwendeten Lithografie.
Speicherzellenfeld nach einem der Ansprüche 9 bis 22, dadurch gekennzeichnet, dass das Speicherzellenfeld eine unterhalb der vergrabenen Wortleitungen angeordnete Isoliergraben-Struktur aufweist, wobei durch die Isoliergräben parasitäre Ströme zwischen benachbarten Kanalbereichen unterbunden werden.
Speicherzellenfeld nach einem der Ansprüche 9 bis 23, dadurch gekennzeichnet, dass die Grundfläche einer Speicherzelle entweder 2 F × 4 F, also 8 F², oder 2,25 F × 4 F, also 9 F² beträgt, wobei F die minimale Auflösungsbreite der verwendeten Lithografie bezeichnet.
Verfahren zur Herstellung von Speicherzellen ausgehend von einem vorstrukturierten Substrat, welches eine Vielzahl von Trenchlöchern (6) aufweist, wobei jeweils im unteren Bereich eines Trenchlochs ein Grabenkondensator angeordnet ist, welcher eine innere Elektrode (11), eine äußere Gegenelektro de (9) sowie eine zwischen der inneren Elektrode (11) und der äußeren Gegenelektrode (9) angeordnete dielektrische Schicht (10) aufweist, gekennzeichnet durch folgende Schritte: - Ätzen von Ausnehmungen (24) für die Wortleitungen in das vorstrukturierte Substrat, wobei seitlich neben den Trenchlöchern (6) Siliziumnadeln (23) stehen gelassen werden, welche später als Kanalbereiche von vertikalen Auswahltransistoren dienen, - Einbringen von leitfähigem Material in die Ausnehmungen (24) zur Herstellung von vergrabenen Wortleitungen (31, 32, 42, 43).
Verfahren nach Anspruch 25, gekennzeichnet durch folgenden zusätzlichen Schritt: - Aufbringen einer Deckoxidschicht in die Ausnehmungen zur Isolierung der Wortleitungen gegenüber den darunter angeordneten Trenchlöchern.
Verfahren nach Anspruch 25 oder Anspruch 26, gekennzeichnet durch folgenden zusätzlichen Schritt: - Aufbringen einer Gateoxidschicht auf die Seitenflächen der Siliziumnadeln zur Isolierung der Siliziumnadeln gegenüber den vergrabenen Wortleitungen.
Verfahren nach einem der Ansprüche 25 bis 27, gekennzeichnet durch folgenden zusätzlichen Schritt: - Einbringen von Polysilizium in die Ausnehmungen.
Verfahren nach einem der Ansprüche 25 bis 27, gekennzeichnet durch folgenden zusätzlichen Schritt: - Einbringen einer Schichtstruktur in die Ausnehmungen, wobei die Schichtstruktur eine Polysiliziumschicht, eine Wolframschicht sowie eine Isolierschicht umfasst.
Verfahren nach einem der Ansprüche 25 bis 29, gekennzeichnet durch folgende zusätzlichen Schritte: - Ätzen von Trenngräben für die Wortleitungs-Separation und Auffüllen der Trenngräben mit Isoliermaterial.
Verfahren nach einem der Ansprüche 25 bis 30, gekennzeichnet durch folgenden zusätzlichen Schritt: - Aufbringen von Bitleitungen auf die Substratoberfläche, mit welchen die durch eine zugehörige Wortleitung geführten Siliziumnadeln ankontaktiert werden.