DE4430483B4 - MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür - Google Patents

MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür Download PDF

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Abstract

MOS-Transistor mit
– einer als Kanalgebiet dienenden vertikalen Siliciumsäule (P), welche aus einem ersten Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps gebildet und von einem Isolationsfilm umgeben ist,
– einer die Siliciumsäule (P) umgebenden Gateelektrode (33), wobei sich zwischen Siliciumsäule (P) und Gateelektrode (33) ein Gateisolationsfilm (30) befindet, und
– einem ersten Störstellengebiet (12) und einem zweiten Störstellengebiet (28), die jeweils von einem zweiten Leitfähigkeitstyp sind und in einem unteren bzw. einem oberen Bereich der Siliciumsäule (P) angeordnet sind,
gekennzeichnet durch
– eine mit dem ersten Störstellengebiet (12), das im unteren Bereich der Siliciumsäule (P) angeordnet ist, verbundene erste Elektrode oder Verdrahtungsschicht (22) und ein weiteres Halbleitersubstrat (26), das unter Zwischenfügung einer Isolationsschicht (24) unterhalb der ersten Elektrode oder Verdrahtungsschicht (22) angeordnet ist.

Description

  • Die Erfindung bezieht sich auf einen MOS-Transistor, ein solche Transistoren beinhaltendes Halbleiterspeicherbauelement, wie z.B. ein DRAM-Halbleiterspeicherbauelement, sowie auf diesbezügliche Herstellungsverfahren.
  • Das Anordnen einer maximalen Anzahl von Funktionselementen auf einer minimalen Zellenfläche ist wichtig für die Erhöhung der Integrationsdichte von Halbleiterspeicherbauelementen, insbesondere solchen mit dynamischen Speicherzellen mit wahlfreiem Zugriff (DRAMs).
  • Besonders im Fall eines planaren Transistors, der lateral auf einem Halbleitersubstrat angeordnet ist, besteht ein hauptsächlicher Faktor, der die weitere Dimensionsreduzierung von Halbleiterbauelementen behindert, darin, daß das Source- und das Draingebiet sowie die Gateelektrode jedes Transistors in einer Ebene gebildet sind. Außerdem besteht in Speicherbauelementen mit einer Kapazität von 256 MB und darüber die Gefahr einer Verschlechterung der elektrischen Eigenschaften, da solche Bauelemente mit steigender Ausdehnung schrumpfen.
  • Es ist daher kaum möglich, ein Halbleiterspeicherbauelement mit einer derartigen Kapazität unter Verwendung des herkömmlichen, planaren Entwurfs zu realisieren. Um diese Schwierigkeiten zu überwinden, sind bereits verschiedene Speicherzellenstrukturen vorgeschlagen worden, bei denen ein Transistor und ein Kondensator auf einem Halbleitersubstrat in vertikaler Richtung angeordnet sind.
  • So wird von K. Sunouchi et al. eine Speicherzelle mit einem Transistor mit umgebendem Gate (sog. SGT-Zelle) vorgeschlagen, bei der alle Funktionselemente für die jeweilige Speicherzelle in einer von einem matrixförmigen Graben isolierten Siliciumsäule gebildet sind (s. IEDM '89 „A Surrounding Gate Transistor (SGT) Cell for 64/256 Mbit DRAMs"). Bei dieser SGT-Zelle ist jedoch der Prozeß zur Erzeugung der Siliciumsäule und eines Kondensators aufwendig, und die Isolationscharakteristika sind wenig zufriedenstellend. Außerdem gibt es eine große Wahrscheinlichkeit für einen Kurzschluß zwischen einer Kondensatorplattenelektrode und einer Gateelektrode während eines Prozesses zur Bildung der Gateelektrode.
  • Des weiteren schlagen Digh Hisamoto et al. eine sogenannte DELTA-Struktur vor, bei der eine Gateelektrode mit einer Silicium-auf-Isolator(SOI)-Struktur vertikal verlaufend gebildet ist (s. IEDM '89, „A Fully Depleted Lean-channel Transistor (DELTA)"). Diese DELTA-Struktur besitzt eine effektive Kanalsteuerbarkeit, da der Kanal auf einer vertikalen Oberfläche gebildet ist. Da jedoch das Source- und das Draingebiet bezüglich des Gates lateral angeordnet sind, bleibt die Erhöhung der Integrationsdichte begrenzt.
  • Auch von Toshiyuki Nishihara et al. wird eine Zelle mit SOI-Struktur vorgeschlagen, bei der ein Kondensator vollständig unter einer Siliciumschicht vergraben ist, so daß die Speicherzellenfläche maximiert werden kann (s. IEDM '92, „A Buried Capacitor DRAM Cell with Bonded SOI for 256 M and 1 Gbit DRAMs"). Bei dieser Zelle mit SOI-Struktur ist es jedoch schwierig, die Dicke einer verbleibenden Siliciumschicht während eines Poliervorgangs für das Siliciumsubstrat zur Erzeugung der SOI-Struktur zu steuern. Außerdem wird zusätzlich eine Bitleitungskontaktlochfläche zum Verbinden des Draingebietes eines Transistors mit einer Bitleitung benötigt.
  • Die Patentschrift US 5.106.775 offenbart ein Halbleiterspeicherbauelement vom DRAM-Typ mit Speicherzellen, die einen vertikalen MIS-Transistor gemäß dem Oberbegriff des Anspruchs 1 beinhalten. Die vertikale Siliciumsäule wird dort an einer Oberseite eines Halbleitersubstrats gebildet, wonach die übrigen Strukturkomponenten über dieser Substratoberseite und der Siliciumsäule gebildet werden, während das Halbleitersubstrat als untere Trägerschicht verbleibt.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines MOS-Transistors, mit dem die oben genannten Schwierigkeiten überwunden werden und der erhöhte Integrationsdichten von Halbleiterbauelementen ermöglicht, eines Halbleiterspeicherbauelementes mit solchen MOS-Transistoren sowie eines Herstellungsverfahrens hierfür zugrunde.
  • Dieses Problem wird durch einen MOS-Transistor mit den Merkmalen des Anspruchs 1, durch ein Halbleiterbauelement mit den Merkmalen des Anspruchs 2 sowie durch ein Herstellungsverfahren mit den Merkmalen des Anspruchs 7 oder 12 gelöst. Die vertikal gebildete Säule fungiert hierbei als Kanalgebiet des MOS-Transistors, wobei dessen Source- und dessen Draingebiet im oberen Bereich bzw. im unteren Bereich der Säule angeordnet sind. Die Gateelektrode ist so gebildet, daß sie die Säule umgibt. Die vom Transistor eingenommene laterale Fläche läßt sich auf diese Weise bemerkenswert reduzieren. Außerdem kann die Fläche einer Speicherzelle, indem der Transistor mit der obigen Struktur vertikal über dem Kondensator und das Bitleitungskontaktloch vertikal über dem Transistor angeordnet sind, beträchtlich verringert werden.
  • In den Unteransprüchen sind vorteilhafte Weiterbildungen der Erfindung angegeben.
    •
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 eine Querschnittsansicht des erfindungsgemäßen MOS-Transistors,
  • 2 eine Draufsicht auf den MOS-Transistor von 1,
  • 3 bis 6 Querschnittsansichten zur Veranschaulichung eines Verfahrens zur Herstellung des MOS-Transistors von 1,
  • 7 eine Draufsicht auf eine DRAM-Zellenanordnung mit MOS-Transistoren nach Art von 1,
  • 8 und 9 Querschnittsansichten längs der Linien a-a' bzw. b-b' in 7,
  • 10A eine Draufsicht auf ein Halbleiterbauelement zur Veranschaulichung des Beginns eines Verfahrens zur Herstellung einer DRAM-Zellenanordnung,
  • 10B und 10C Querschnittsansichten längs der Linien d-d' bzw. e-e' in 10A,
  • 11A eine Draufsicht entsprechend 10A zur Veranschaulichung der Erzeugung einer Maskenschicht,
  • 11B und 11C Querschnittsansichten längs der Linien W-W' bzw. B-B' in 11A,
  • 12A und 12B Querschnitte entlang der Linien W-W' bzw. B-B' in 11A zur Veranschaulichung einer Säulenbildung,
  • 13 eine Querschnittsansicht entlang der Bitleitungsrichtung des Bauelementes der 12A und 12B zur Veranschaulichung des Aufbringens isolierender Filme,
  • 14 eine Querschnittsansicht entsprechend 13 zur Veranschaulichung des Anbringens von Kondensatoren, einer Isolationsschicht und eines weiteren Halbleitersubstrates,
  • 15 eine Querschnittsansicht entsprechend 14 zur Veranschaulichung der Bildung von Draingebieten und eines Gateisolationsfilms,
  • 16 eine Querschnittsansicht entsprechend 15 zur Veranschaulichung der Bildung von Gateelektroden, ersten Bitleitungen und erster Bitleitungskontakte und
  • 17 eine Querschnittsansicht entsprechend 16 zur Veranschaulichung der Bildung zweiter Bitleitungen und zweiter Bitleitungskontakte.
  • Die 1 und 2 zeigen einen MOS-Transistor im Querschnitt bzw. in einer Draufsicht, wobei bei diesem MOS-Transistor ein erstes Halbleitersubstrat umgekehrt angeordnet ist und sich daher bezugnehmend auf 1 im Oberseitenbereich befindet. Wie in den 1 und 2 dargestellt, dient eine durch Ätzen des ersten Halbleitersubstrates gebildete Säule als ein Kanalgebiet (CH) des Transistors. Ein Draingebiet (28) und ein Sourcegebiet (12) sind im oberseitigen bzw. im unterseitigen Bereich der Säule ausgebildet. Eine Gateelektrode (33) des Transistors ist so gebildet, daß sie die Säule umgibt, wobei ein Gateisolationsfilm (30) zwischen der Säule und der Gateelektrode liegt. Eine Sourceverdrahtungsschicht (22), die mit dem Sourcegebiet (12) verbunden ist, ist unterhalb der Säule angeordnet. Unterhalb der Sourceverdrahtungsschicht (22) ist ein zweites Halbleitersubstrat (26) unter Zwischenfügung einer ersten Isolationsschicht (24) angebracht, wodurch eine SOI-Struktur gebildet ist. Über dem Draingebiet (28) befindet sich unter Zwischenfügung einer zweiten Isolationsschicht (34) eine Drainverdrahtungsschicht (36), die mit dem Draingebiet (28) über ein Kontaktloch (H) verbunden ist. Wie aus den 1 und 2 hervorgeht, ist für diesen MOS-Transistor mit Ausnahme der von der Gateelektrode (33) umgebenen Säule keine weitere laterale Fläche erforderlich. Der Integrationsgrad von Bauelementen, die solche Transistoren besitzen, läßt sich daher erhöhen.
  • Anhand der 3 bis 6 wird nachfolgend ein Verfahren zur Herstellung dieses MOS-Transistors näher erläutert.
  • 3 veranschaulicht die Bildung einer Säule (P) sowie eines ersten (16), eines zweiten (18) und eines dritten Isolationsfilms (20). Zuerst werden über die gesamte Oberfläche eines ersten Halbleitersubstrates (10) eines ersten Leitfähigkeitstyps, z.B. p-leitend, Störstellenionen eines zweiten Leitfähigkeitstyps, z.B. n-leitend, implantiert, um das Sourcegebiet (12) des Transistors zu erzeugen. Daraufhin wird das erste Halbleitersubstrat (10) mittels eines reaktiven Ionenätzverfahrens (RIE) zur Erzeugung einer Siliciumsäule (P) mit einer Höhe von ungefähr 600 nm geätzt. Dann werden nacheinander isolierende Materialien, z.B. ein Oxid und ein Nitrid, mittels eines chemischen Gasphasenabscheidungsverfahrens (CVD) auf die mit der Siliciumsäule (P) versehene, resultierende Struktur aufgebracht, um den ersten (16) und den zweiten Isolationsfilm (18) zu erzeugen. Anschließend wird durch ein CVD-Verfahren ein isolierendes Material, z.B. ein Oxid, auf dem zweiten Isolationsfilm (18) abgeschieden, um den dritten Isolationsfilm (20) so zu erzeugen, daß die geätzten Bereiche des ersten Halbleitersubstrats (10) aufgefüllt werden. Als nächstes wird die Oberfläche des dritten Isolationsfilms (20) planarisiert. Der dritte Isolationsfilm (20) dient der Isolierung einer Gateelektrode sowie einer Sourceverdrahtungsschicht, die in einem nachfolgenden Prozeß angeordnet werden.
  • 4 veranschaulicht das Anbringen eines ersten Kontaktlochs (21), der Sourceverdrahtungsschicht (22) und des zwei ten Halbleitersubstrats (26). Hierbei werden zunächst der dritte (20), der zweite (18) und der erste Isolationsfilm (16) nacheinander durch einen Lithographieprozeß geätzt, um das erste Kontaktloch (21) zu erzeugen, das einen Teil des Sourcegebietes (12) freilegt. Dann wird auf der gesamten Oberfläche der mit dem ersten Kontaktloch (21) versehenen, resultierenden Struktur ein leitfähiges Material abgeschieden, um die Sourceverdrahtungsschicht (22) zu erzeugen, die mit dem Sourcegebiet (12) über das erste Kontaktloch (21) verbunden ist. Nach Aufbringen der ersten Isolationsschicht (24) durch Abscheiden eines isolierenden Materials auf der Sourceverdrahtungsschicht (22) wird als nächstes die Oberfläche der ersten Isolationsschicht (24) durch ein Zurückätzverfahren planarisiert. Anschließend wird ein weiterer Wafer durch ein direktes Waferbondverfahren auf der planarisierten ersten Isolationsschicht (24) angebracht, welcher das zweite Halbleitersubstrat (26) darstellt. Nach dem Umdrehen des ersten Halbleitersubstrats (10), so daß die Rückseite nach oben zeigt, wird dann die Rückseite des ersten Halbleitersubstrats (10) durch ein Ätzverfahren, wie z.B. Schleifen/Polieren oder ein Plasmaätzverfahren, geätzt. Dieser Ätzprozeß wird fortgesetzt, bis der erste Isolationsfilm (16) freigelegt ist.
  • 5 veranschaulicht die Bildung des Draingebietes (28) und des Gateisolationsfilms (30). Dabei werden z.B. n-leitende Störstellenionen an der geätzten Rückseite des ersten Halbleitersubstrats (10) implantiert, wodurch das Drain-gebiet (28) des Transistors im oberen Bereich der Säule entsteht. Anschließend wird der erste Isolationsfilm (16) isotrop geätzt. Bei diesem Vorgang dient der zweite Isolationsfilm (18) als Ätzsperrschicht, so daß der dritte Isolationsfilm (20) nicht geätzt wird. Daraufhin wird der durch das Ätzen des ersten Isolationsfilms (16) freigelegte Säulenoberflächenbereich durch einen thermischen Oxidationsprozeß zur Bildung des Gateisolationsfilms (30) oxidiert. Dann wird auf der mit dem Gateisolationsfilm (30) versehenen, resultierenden Struktur ein leitfähiges Material, z.B. störstellendotiertes Poly silicium, abgeschieden, um eine leitfähige Schicht (32) zu bilden.
  • 6 veranschaulicht die Bildung der Gateelektrode (33), eines zweiten Kontaktlochs (35) und der Drainverdrahtungsschicht (36). Die leitfähige Schicht (32) wird durch ein Zurückätzverfahren so geätzt, daß die Gateelektrode (33) entsteht, welche die Säule umgibt. Nach Bildung der zweiten Isolationsschicht (34) durch Abscheiden eines isolierenden Materials auf der gesamten Oberfläche der mit der Gateelektrode (33) versehenen, resultierenden Struktur wird dann die zweite Isolationsschicht (34) zur Erzeugung des zweiten Kontaktlochs (35) durch einen Lithographieprozeß geätzt. Anschließend wird ganzflächig auf die mit dem zweiten Kontaktloch (35) versehene, resultierende Struktur ein leitfähiges Material aufgebracht, wodurch die Drainverdrahtungsschicht (36) entsteht, welche mit dem Draingebiet (28) durch das zweite Kontaktloch (35) hindurch verbunden ist.
  • Bei diesem erfindungsgemäßen Verfahren zur Herstellung eines MOS-Transistors wird daher lediglich zur Bildung der als Kanalgebiet dienenden Siliciumsäule, des ersten und des zweiten Kontaktlochs sowie der Source- und der Drainverdrahtungsschicht ein Lithographieprozeß verwendet. Da außerdem die Gateelektrode in selbstjustierter Weise gebildet wird, ist diese Transistorstruktur sehr geeignet, den Integrationsgrad eines Halbleiterbauelementes mit MOS-Transistoren beträchtlich zu erhöhen.
  • 7 zeigt in der Draufsicht eine DRAM-Zellenanordnung, in der MOS-Transistoren der obigen Art verwendet sind. Hierbei bezeichnen das Bezugszeichen (WL) eine Wortleitung, das Bezugszeichen (T) einen Transistor, das Bezugszeichen (BC) ein Bitleitungskontaktloch, das Bezugszeichen (BL1) erste Bitleitungen und das Bezugszeichen (BL2) zweite Bitleitungen. Wie aus 7 zu erkennen, ist der Transistor (T) einer DRAM-Zelle in einer sich in Wortleitungsrichtung erstreckenden Form gebildet, und das Bitleitungskontaktloch (BC) ist so positioniert, daß es von der Mitte des Transistors (T) zu einer Seite in Wortleitungsrichtung verschoben ist. Außerdem sind Mehrschichtbitleitungen derart gebildet, daß von jeweils in Wortleitungsrichtung benachbarten Transistoren der eine mit einer ersten (BL1) und der andere mit einer zweiten Bitleitung (BL2) verbunden ist, wobei die Bitleitungen auf verschiedenen Höhen liegen.
  • 8 und 9 zeigen Querschnittsansichten der DRAM-Zellenanordnung entlang der Linien a-a' bzw. b-b' in 7. Wie aus den 8 und 9 hervorgeht, sind erste (T1) und zweite Transistoren (T2) mit vertikal verlaufendem Kanalgebiet gemäß der zu 1 beschriebenen Art gebildet. Unter den ersten (T1) und den zweiten Transistoren (T2) sind jeweils Kondensatoren (C1, C2) angeordnet, die aus jeweils mit dem Sourcegebiet (50) eines Transistors verbundenen Speicherelektroden (62), einer die gesamte Oberfläche der Speicherelektroden (62) umgebenden Plattenelektrode (66) sowie einem dazwischenliegenden dielektrischen Film (64) bestehen. Eine erste Bitleitung (80) ist mit einem Draingebiet (72) eines ersten Transistors (T1) an dessen Oberseite verbunden, während eine zweite Bitleitung (82) mit dem Draingebiet (72) eines zweiten Transistors (T2) an dessen Oberseite verbunden ist, so daß eine Mehrschichtbitleitungsstruktur ausgebildet ist. Dies bedeutet, daß je zwei in Wortleitungsrichtung benachbarte Transistoren mit auf unterschiedlicher Höhe liegenden Bitleitungen verbunden sind. Die Transistoren (T1, T2) sind so angeordnet, daß sie in Bitleitungsrichtung durch ein Isolationsmaterial isoliert sind (s. 8) und sich in einer Richtung senkrecht zur Bitleitungsrichtung, d.h. in Wortleitungsrichtung, einen Gateelektrodenabschnitt (77) teilen (s. 9). Die Zellenfläche der obigen Struktur kann auf 4F2 reduziert sein, wobei F eine minimale Elementabmessung darstellt. Zum Vergleich beträgt die minimale Zellenfläche in der Zellenstruktur mit herkömmlichem, planarem Transistor 8F2.
  • Anhand der 10A bis 17 wird nachfolgend ein Verfahren zur Herstellung einer DRAM-Zellenanordnung der obigen Art erläutert.
  • 10A bis 10C veranschaulichen die Bildung von Sourcegebieten (50), einer Schicht (52) aus einem ersten Material und einer Schicht (54) aus einem zweiten Material, wobei 10A eine Draufsicht und die 10B und 10C Querschnittsansichten entlang der Linien d-d' bzw. e-e' in 10A wiedergeben. Der Pfeil WL in 10A bezeichnet eine Wortleitungsrichtung, während der Pfeil BL eine Bitleitungsrichtung angibt. Zur Bildung der Sourcegebiete (50) für Transistoren werden zunächst n-leitende Störstellenionen über die gesamte Oberfläche eines ersten, p-leitenden Halbleitersubstrats (100) implantiert. Anschließend wird auf dem mit den Sourcegebieten (50) versehenen, ersten Halbleitersubstrat (100) ein Oxid in einer Dicke von ungefähr 300 nm abgeschieden und durch einen Lithographieprozeß strukturiert, wodurch die Schicht (52) aus dem ersten Material entsteht, die sich längs der Bitleitungsrichtung erstreckt. Daraufhin wird ganzflächig auf der mit der Schicht (52) aus dem ersten Material versehenen, resultierenden Struktur ein Oxid in einer Dicke von ungefähr 100 nm abgeschieden, um die Schicht (54) aus dem zweiten Material zu erzeugen. Als nächstes werden die Schicht (52) aus dem ersten Material und die Schichtabschnitte (54) aus dem zweiten Material, die zwischen in Wortleitungsrichtung benachbarten Schichtabschnitten (52) aus dem ersten Material gebildet sind, in eine vorbestimmte Tiefe, z.B. 300 nm, unter Verwendung eines nicht gezeigten, sich längs der Wortleitungsrichtung erstreckenden Maskenmusters geätzt, s. 10C.
  • 11A bis 11C veranschaulichen die Bildung einer Maskenschicht (I), wobei 11A eine Draufsicht darstellt und die 11B und 11C Querschnitte längs der Linien W-W' bzw. B-B' in 11A wiedergeben. Hierzu wird die gesamte Oberfläche der unter dem Maskenmuster verbleibenden Schicht aus dem zweiten Material (54) erneut in eine Tiefe von ungefähr 100 nm geätzt, wodurch an den beiden Seiten der Schicht aus dem ersten Material (52) in Wortleitungsrichtung aus der Schicht aus dem zweiten Material bestehende Abstandshalter (54a) entstehen und die Schicht aus dem ersten Material (52) nur in Bitleitungsrichtung verlaufend zurückbleibt. Auf diese Weise wird die Maskenschicht (I) erzeugt.
  • 12A und 12B zeigen ebenfalls Querschnittsansichten entlang der Linien W-W' bzw. B-B' in 11A und veranschaulichen die Bildung von Siliciumsäulen (P) und eines ersten Isolationsfilms (56). Hierzu wird das erste Halbleitersubstrat (100) in eine vorbestimmte Tiefe unter Verwendung der Maskenschicht (I) als Ätzmaske geätzt, wodurch jeweilige Siliciumsäulen (P) mit einer ersten Ausdehnung in Wortleitungsrichtung und einer dagegen schmäleren, zweiten Ausdehnung in Bitleitungsrichtung entstehen. Nach vollständigem Entfernen der Maskenschicht (I) durch einen Naßätzprozeß wird dann ein isolierendes Material, z.B. ein Oxid, auf der gesamten Oberfläche der resultierenden Struktur abgeschieden. Als Resultat hiervon bildet sich der erste Isolationsfilm (56) derart, daß er die Zwischenräume zwischen den Säulen (P) in Wortleitungsrichtung füllt, s. 12A, während in den Zwischenräumen entlang der Bitleitungsrichtung jeweils eine Vertiefung verbleibt, s. 12B.
  • Die nachfolgend beschriebenen 13 bis 17 sind jeweils Querschnittsansichten entlang der Bitleitungsrichtung. 13 veranschaulicht die Bildung eines zweiten Isolatiosfilms (58) und eines dritten Isolationsfilms (60). Hierzu wird ein isolierendes Material, z.B. ein Nitrid, in einer Dicke von ungefähr 10 nm ganzflächig auf die mit dem ersten Isolationsfilm (56) versehene, resultierende Struktur aufgebracht, so daß der zweite Isolationsfilm (58) entsteht. Dann wird auf dem zweiten Isolationsfilm (58) ein isolierendes Material, z.B. ein Oxid, dergestalt zur Bildung des dritten Isolationsfilms (60) abgeschieden, daß letzterer die Vertiefungen zwi schen den Säulen (P) in Bitleitungsrichtung vollständig füllt.
  • 14 veranschaulicht das Anbringen von Kondensatoren (C1, C2), einer ersten Isolationsschicht (68) sowie eines zweiten Halbleitersubstrats (70). Hierfür werden zunächst nacheinander der dritte Isolationsfilm (60), der zweite Isolationsfilm (58) und der erste Isolationsfilm (56) durch einen Lithographieprozeß geätzt, um erste, ein jeweils zugehöriges Sourcegebiet (50) freilegende Kontaktlöcher (61) zu erzeugen. Anschließend wird auf der gesamten Oberfläche der mit den ersten Kontaktlöchern (61) versehenen, resultierenden Struktur ein leitfähiges Material abgeschieden und durch einen Lithographieprozeß in die einzelnen Zelleneinheiten strukturiert, wodurch jeweils eine Kondensatorspeicherelektrode (62) entsteht, die über ein erstes Kontaktloch (61) mit dem zugehörigen Sourcegebiet (50) verbunden ist. Dann wird ein Teil des dritten Isolationsfilms (60) durch einen Naßätzprozeß derart geätzt, daß an jeder Speicherelektrode (62) ein unterschnittener Bereich entsteht. Daraufhin werden nacheinander ein dielektrischer Film (64) und eine Plattenelektrode (66) ganzflächig auf die Speicherelektroden (62) aufgebracht, was die Kondensatoren (C1, C2) vervollständigt. Nach Aufbringen der ersten Isolationsschicht (68) durch Abscheiden eines isolierenden Materials auf der Plattenelektrode (66) wird dann die Oberfläche der ersten Isolationsschicht (68) durch ein Polierverfahren planarisiert. Als nächstes wird ein neuer Wafer durch ein direktes Waferbondverfahren auf der planarisierten ersten Isolationsschicht (68) als das zweite Halbleitersubstrat (70) angebracht. Nach Umdrehen des ersten Halbleitersubstrats (100), wodurch dessen Rückseite nun die Oberseite bildet, wird diese Rückseite des ersten Halbleitersubstrats (100) durch ein Ätzverfahren, z.B. durch Schleifen, Polieren oder ein Plasmaätzverfahren, geätzt. Der obige Ätzprozeß wird fortgesetzt, bis der erste Isolationsfilm (66) freigelegt ist.
  • 15 veranschaulicht die Bildung von Draingebieten (72) und eines Gateisolationsfilms (74). Hierfür werden zunächst n-leitende Störstellenionen an der geätzten Rückseite des ersten Halbleitersubstrats (100) implantiert, wodurch das Draingebiet (72) für jeden Transistor an der Oberseite der zugehörigen Säule entsteht. Danach wird zur seitlichen Freilegung der Säulen der erste Isolationsfilm (56) isotrop geätzt. Dabei fungiert der zweite Isolationsfilm (58) als Ätzsperrschicht, so daß der dritte Isolationsfilm (60) nicht geätzt wird. Nach Erzeugen des Gateisolationsfilms (74) durch Oxidieren der Oberfläche der freiliegenden Säulen durch einen thermischen Oxidationsprozeß wird dann ein leitfähiges Material, z.B. störstellendotiertes Polysilicium, ganzflächig auf der resultierenden Struktur zur Bildung einer leitfähigen Schicht (76) abgeschieden.
  • 16 veranschaulicht die Bildung von Gateelektroden (77), einer zweiten Isolationsschicht (78), erster Bitleitungskontaktlöcher (79) und erster Bitleitungen (80). Zunächst wird hierzu die leitfähige Schicht (76) durch ein Zurückätzverfahren geätzt, um die Gateelektroden zu erzeugen, die jeweils eine zugehörige Säule umgeben. Als Resultat hiervon werden die ersten (T1) und zweiten Transistoren (T2), die jeweils aus Sourcegebiet (50), Draingebiet (72) und Gateelektrode (77) bestehen, vervollständigt. Danach wird ein isolierendes Material ganzflächig auf die mit den ersten und zweiten Transistoren (T1, T2) versehene, resultierende Struktur zur Bildung der zweiten Isolationsschicht (78) aufgebracht. Dann wird die zweite Isolationsschicht (78) zur Erzeugung der ersten Bitleitungskontaktlöcher (79) durch einen Lithographieprozeß geätzt. Anschließend wird ganzflächig auf die mit den ersten Bitleitungskontaktlöchern (79) versehene, resultierende Struktur ein leitfähiges Material aufgebracht und durch einen Lithographieprozeß strukturiert, so daß die ersten Bitleitungen (80) entstehen, die jeweils über ein erstes Bitleitungskontaktloch (79) mit dem Draingebiet (72) eines ersten Transistors (T1) verbunden sind.
  • 17 veranschaulicht die Bildung zweiter Bitleitungskontaktlöcher (81) und zweiter Bitleitungen (82). Hierfür wird zunächst ganzflächig auf die mit den ersten Bitleitungen (80) versehene, resultierende Struktur ein isolierendes Material zur Bildung einer dritten Isolationsschicht (83) aufgebracht. Anschließend werden die dritte Isolationsschicht (83) und die zweite Isolationsschicht (78) durch einen Lithographieprozeß geätzt, um die zweiten Bitleitungskontaktlöcher (81) zu erzeugen. Daraufhin wird auf die mit den zweiten Bitleitungskontaktlöchern (81) versehene, resultierende Struktur ganzflächig ein leitfähiges Material aufgebracht und durch einen Lithographieprozeß strukturiert, wodurch die zweiten Bitleitungen (82) entstehen, die jeweils mit dem Draingebiet (72) eines zweiten Transistors (T2) über ein zweites Bitleitungskontaktloch (81) verbunden sind. Damit wird eine Mehrschichtbitleitungsstruktur vervollständigt, die erste (80) und zweite Bitleitungen (82) beinhaltet.
  • Da Kondensator, Transistor und Bitleitungskontaktloch jeweils vertikal zueinander angeordnet sind, kann durch das obige Herstellungsverfahren für DRAM-Zellen die Speicherzellenfläche beträchtlich verringert werden. Da die Kondensatorfläche ferner ohne Erhöhung der Zellenfläche und des Stufenunterschieds beträchtlich vergrößert werden kann, kann die für hochintegrierte Halbleiterbauelemente mit 256 Mbit oder darüber erforderliche Kapazität in ausreichender Weise bereitgestellt werden.
  • Wie oben beschrieben, dient erfindungsgemäß eine vertikal auf einem Halbleitersubstrat angeordnete Säule als Kanalgebiet eines Transistors, wobei dessen Source- und Draingebiet im oberen bzw. unteren Bereich der Säule gebildet sind. Die zugehörige Gateelektrode ist in selbstjustierter Weise die Säule umgebend angeordnet. Die vom Transistor eingenommene Fläche kann auf diese Weise merklich verringert werden. Außerdem ist der Transistor mit der obigen Struktur vertikal über einem zugehörigen Kondensator gebildet, und ein Bitleitungskon taktloch ist wiederum vertikal über dem Transistor angeordnet. Auch dies trägt dazu bei, daß die Speicherzellenfläche merklich reduziert werden kann.

Claims (15)

  1. MOS-Transistor mit – einer als Kanalgebiet dienenden vertikalen Siliciumsäule (P), welche aus einem ersten Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps gebildet und von einem Isolationsfilm umgeben ist, – einer die Siliciumsäule (P) umgebenden Gateelektrode (33), wobei sich zwischen Siliciumsäule (P) und Gateelektrode (33) ein Gateisolationsfilm (30) befindet, und – einem ersten Störstellengebiet (12) und einem zweiten Störstellengebiet (28), die jeweils von einem zweiten Leitfähigkeitstyp sind und in einem unteren bzw. einem oberen Bereich der Siliciumsäule (P) angeordnet sind, gekennzeichnet durch – eine mit dem ersten Störstellengebiet (12), das im unteren Bereich der Siliciumsäule (P) angeordnet ist, verbundene erste Elektrode oder Verdrahtungsschicht (22) und ein weiteres Halbleitersubstrat (26), das unter Zwischenfügung einer Isolationsschicht (24) unterhalb der ersten Elektrode oder Verdrahtungsschicht (22) angeordnet ist.
  2. Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellen, die jeweils einen auf einem ersten Halbleitersubstrat angeordneten MOS-Transistor mit einem ersten und einem zweiten Störstellengebiet und einer Gateelektrode, einen mit dem ersten Störstellengebiet des MOS-Transistors verbundenen Kondensator sowie eine mit dem zweiten Störstellengebiet des MOS-Transistors verbundene Bitleitung besitzen, dadurch gekennzeichnet, dass Kondensator, MOS-Transistor und ein Bitleitungskontaktloch zum Anschluß des zweiten Störstellengebiets des MOS-Transistors an eine Bitleitung vertikal zueinander angeordnet sind und wenigstens einer der MOS-Transistoren ein solcher nach Anspruch 1 ist.
  3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, daß die Bitleitungsanordnung als Mehrschichtstruktur gebildet ist.
  4. Halbleiterspeicherbauelement nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, daß die MOS-Transistoren durch ein isolierendes Material in Bitleitungsrichtung voneinander isoliert sind und daß sich in einer Richtung senkrecht zur Bitleitungsrichtung benachbarte MOS-Transistoren eine Gateelektrode teilen.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 4, weiter gekennzeichnet durch ein weiteres Halbleitersubstrat (70), das unter Zwischenfügung einer Isolationsschicht (68) unterhalb des Kondensators angeordnet ist.
  6. Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellen, von denen jede einen in einem Halbleitersubstrat gebildeten MOS-Transistor mit einem ersten und einem zweiten Störstellengebiet und einer Gateelektrode, einen mit dem ersten Störstellengebiet des MOS-Transistors verbundenen Kondensator sowie eine mit dem zweiten Stör stellengebiet des MOS-Transistors verbundene Bitleitung aufweist, dadurch gekennzeichnet, daß die Bitleitungsanordnung als Mehrschichtstruktur gebildet ist und wenigstens einer der MOS-Transistoren ein solcher nach Anspruch 1 ist.
  7. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 1 mit folgenden Schritten: – Erzeugen eines ersten Störstellengebietes (12) in einer Oberfläche eines ersten Halbleitersubstrates (10), – Ätzen des ersten Halbleitersubstrats (10) zur Erzeugung von Siliciumsäulen (P), – Auffüllen des Zwischenraums zwischen den Siliciumsäulen (P) mit einem Isolator, – Ätzen des Isolators zur Erzeugung eines ersten Kontaktlochs (21), – Erzeugen einer ersten Elektrode (22) auf dem Isolator, wobei die erste Elektrode (22) über das erste Kontaktloch (21) mit dem ersten Störstellengebiet (12) verbunden ist, – Aufbringen einer ersten Isolationsschicht (24) ganzflächig auf die zuvor erhaltene Struktur und Planarisieren von deren Oberfläche, – Anbringen eines zweiten Halbleitersubstrats (26) auf die planarisierte erste Isolationsschicht (24), – Ätzen der Rückseite des ersten Halbleitersubstrats (10), – Erzeugen eines zweiten Störstellengebietes (28) in einem Oberflächenbereich der Siliciumsäule (P), – teilweises Ätzen des Isolators zur Freilegung der Siliciumsäule (P) und – aufeinanderfolgendes Erzeugen eines Gateisolationsfilms (30) und einer Gateelektrode (33), die jeweils die Siliciumsäule (P) umgeben.
  8. Verfahren nach Anspruch 7, weiter dadurch gekennzeichnet, daß das Erzeugen der Gateelektrode (33) folgende Schritte beinhaltet: – Abscheiden eines leitfähigen Materials ganzflächig auf der mit dem Gateisolationsfilm (30) versehenen, resultierenden Struktur und – ganzflächiges Ätzen der Schicht aus dem leitfähigen Material, um die die Siliciumsäule (P) umgebende Gateelektrode (33) selbstjustiert zu bilden.
  9. Verfahren nach Anspruch 7 oder 8, weiter gekennzeichnet durch folgende Schritte nach dem Erzeugen der Gateelektrode (33): – Aufbringen einer zweiten Isolationsschicht (34) ganzflächig auf die mit der Gateelektrode (33) versehene, resultierende Struktur, – Ätzen der zweiten Isolationsschicht (34) zur Erzeugung eines zweiten Kontaktlochs (35) und – Erzeugen einer zweiten Elektrode (36) auf der zweiten Isolationsschicht (34), wobei die zweite Elektrode über das zweite Kontaktloch (35) mit dem zweiten Störstellenbereich (28) verbunden ist.
  10. Verfahren nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, daß das Ätzen der Rückseite des ersten Halbleitersubstrats (10) solange fortgesetzt wird, bis der Isolator freigelegt ist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, weiter dadurch gekennzeichnet, daß der den Zwischenraum zwischen den Säulen (P) füllende Isolator aus wenigstens zwei unterschiedlichen Materialien besteht.
  12. Verfahren zur Herstellung eines Halbleiterspeicherbauelementes nach einem der Ansprüche 2 bis 6 mit folgenden Schritten: – Erzeugen eines ersten Störstellengebietes (50) in einer Oberfläche eines ersten Halbleitersubstrats (100), – Ätzen des ersten Halbleitersubstrates (100) zur Erzeugung von Siliciumsäulen (P), – Füllen des Zwischenraumes zwischen den Siliciumsäulen (P) mit einem Isolator, – Ätzen des Isolators zur Erzeugung erster Kontaktlöcher (61), – Erzeugen von Kondensatoren auf dem Isolator, wobei jeder Kondensator aus einer über ein erstes Kontaktloch (61) mit dem ersten Störstellengebiet (50) verbundenen Speicherelektrode (62), einem dielektrischen Film (64) und einer Plattenelektrode (66) besteht, – Aufbringen einer ersten Isolationsschicht (68) ganzflächig auf die zuvor erhaltene Struktur und Planarisieren von deren Oberfläche, – Anbringen eines zweiten Halbleitersubstrates (70) auf der planarisierten ersten Isolationsschicht (68), – Ätzen der Rückseite des ersten Halbleitersubstrates (100), – Erzeugen eines zweiten Störstellengebietes (72) in einer Oberfläche jeder Siliciumsäule (P), – teilweises Ätzen des Isolators zur Freilegung der Siliciumsäulen (P), – Erzeugen von die Siliciumsäulen (P) umgebenden Gateelektroden (77), die als Wortleitungen dienen, – Aufbringen einer zweiten Isolationsschicht (78) ganzflächig auf die zuvor erhaltene Struktur, – Ätzen der zweiten Isolationsschicht (78) zur Erzeugung eines zweiten Kontaktlochs (79) und – Erzeugen von Bitleitungen (80) auf der zweiten Isolationsschicht (78), wobei die Bitleitungen (80) über die zweiten Kontaktlöcher (79) mit jeweiligen zweiten Störstellengebiet (72) verbunden sind.
  13. Verfahren nach Anspruch 12, weiter gekennzeichnet durch folgende Schritte zur Erzeugung der Siliciumsäulen (P): – Erzeugen einer Schicht (52) aus einem ersten Material auf das Halbleitersubstrat (100), wobei sich diese Schicht (52) längs einer Bitleitungsrichtung erstreckt, – Aufbringen einer Schicht (54) aus einem zweiten Material ganzflächig auf die zuvor erhaltene Struktur, – Anbringen eines Maskenmusters auf der Schicht (54) aus dem zweiten Material in Wortleitungsrichtung, – Ätzen der Schicht (54) aus dem zweiten Material und der Schicht (52) aus dem ersten Material, – Ätzen der gesamten Oberfläche der Schicht (54) aus dem zweiten Material, die unter dem Maskenmuster verblieben ist, um Maskenschichtbereiche (I) zu erzeugen und – Ätzen des ersten Halbleitersubstrats (100) unter Verwendung der Maskenschichtbereiche (I) als Ätzmaske, um Siliciumsäulen (P) zu erzeugen, welche in Wortleitungsrichtung eine erste Abmessung und in Bitleitungsrichtung eine zweite Abmessung aufweisen, die schmäler ist als die erste Abmessung.
  14. Verfahren nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, daß das Füllen des Zwischenraums zwischen den Siliciumsäulen (P) mit einem Isolator folgende Schritte beinhaltet: – Abscheiden eines isolierenden Materials ganzflächig auf die mit den Siliciumsäulen (P) versehene Struktur zur Bildung eines ersten Isolationsfilms (56) derart, daß der Zwischenraum zwischen den Siliciumsäulen (P) in Wortleitungsrichtung gefüllt wird, während der Zwischenraum zwischen den Siliciumsäulen (P) in Bitleitungsrichtung nicht gefüllt wird, – Aufbringen eines zweiten Isolationsfilms (58) auf den ersten Isolationsfilm (56) und – Abscheiden eines isolierenden Materials auf dem zweiten Isolationsfilm zur Bildung eines dritten Isolationsfilms (60) derart, daß der Zwischenraum zwischen den Siliciumsäulen (P) in Bitleitungsrichtung vollständig aufgefüllt wird.
  15. Verfahren nach einem der Ansprüche 12 bis 14, weiter dadurch gekennzeichnet, daß das Erzeugen der Kondensatoren folgende Schritte beinhaltet: – Erzeugen von Kondensatorspeicherelektroden (62) auf der mit den ersten Kontaktlöchern (61) versehenen, zuvor erhaltenen Struktur unter Strukturierung in einzelne Zelleneinheiten, – Entfernen eines Teils des Isolators durch einen Naßätzprozeß zur Erzeugung eines unterschnittenen Bereiches der Speicherelektroden (62) und – Aufeinanderfolgendes Aufbringen eines dielektrischen Films (64) und einer Plattenelektrode (66) ganzflächig auf die Speicherelektrode (62).
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