WO2023188002A1 - 半導体メモリ・デバイス - Google Patents

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WO2023188002A1
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memory device
fet
conductive layers
gate
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哲夫 伊澤
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
哲夫 伊澤
望 原田
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Definitions

  • the present invention relates to semiconductor devices, and particularly to semiconductor memory integrated circuits that require high-density integration.
  • DRAM Dynamic Random Access Memory
  • reducing the two-dimensional cell area remains an important issue.
  • Two-dimensional size reduction has largely been made possible by advances in microfabrication technology such as lithography and etching technology, but in addition to this, in DRAM and other devices, improvements in cell structure, or architecture, have been made possible. Densification has been achieved.
  • Non-Patent Document 1 when the minimum processing size of a semiconductor integrated circuit is expressed as "F", up to a technology node where the minimum processing size is about 80 nm, a DRAM memory cell occupies an area of 8F2 , Since then, the cell architecture has been improved to achieve an area of 6F2 .
  • a DRAM memory cell typically includes one MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) and one capacitor (referred to as a "1T1C cell").
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • 1T1C cell capacitor
  • 6F 2 cell architecture lateral MOSFETs have been used in which the carrier channel runs horizontally along the surface of the semiconductor substrate.
  • a typical vertical MOSFET is an SGT (Surrounding Gate Transistor) in which a gate entirely surrounds a columnar semiconductor channel (for example, see Patent Document 1).
  • FIG. 3 shows a schematic plan view and a cross-sectional view of a portion of a DRAM cell array when SGTs are used as cell transistors.
  • a vertical MOSFET such as an SGT
  • a 4F 2 cell can be realized, and even higher density integration of DRAM can be realized.
  • the gate of the MOSFET is placed next to the substrate in which the channel is formed, and the gate of the MOSFET of the adjacent cell or It will be directly opposite and close to the base. Since the gates of the DRAM cell transistors constitute the word lines of the DRAM, direct proximity of the gates of adjacent cell transistors increases the parasitic capacitance 301 between the word lines, resulting in a very serious reduction in operating speed.
  • a semiconductor memory device includes: a plurality of bit line conductive layers extending in a first direction in a horizontal plane on the surface of the semiconductor substrate; a plurality of semiconductor pillars standing vertically on the surface of the bit line conductive layer;
  • the semiconductor pillar includes a source, a drain, and a base between the source and the drain, and a gate made of a conductor that covers at least a part of the surface of the base through an insulating film.
  • the semiconductor memory device comprising: One of the source or the drain of the FET is connected to at least one of the plurality of bit line conductive layers, and the gate of the FET is connected to at least one of the plurality of word line conductive layers. connected,
  • the plurality of word line conductive layers are characterized in that at least one set of adjacent word line conductive layers have different heights in a direction perpendicular to the semiconductor substrate.
  • the semiconductor memory device includes: The FET is a first semiconductor pillar standing vertically on the semiconductor substrate; a first impurity layer located at the bottom of the first semiconductor pillar and functioning as a source or drain; a second impurity layer located on the top of the first semiconductor pillar and functioning as a source or drain; a first base body of the first semiconductor pillar between the first impurity layer and the second impurity layer; a first gate insulating layer covering at least a portion of the first base; a first FET comprising a first gate conductor layer covering at least a portion of the first base via the first gate insulating layer; a second semiconductor pillar adjacent to the first semiconductor pillar and standing vertically on the semiconductor substrate; a third impurity layer located at the bottom of the second semiconductor pillar and functioning as a source or drain; a fourth impurity layer located on the top of the second semiconductor pillar and functioning as a source or drain; a second base body of the second semiconductor pillar between the third impurity layer and the fourth impurity layer;
  • the semiconductor memory device includes: It is preferable that the device includes one of a capacitor, a variable resistor, and a variable magnetoresistive element, and that the element is connected to the second impurity layer and the fourth impurity layer.
  • the semiconductor memory device includes: It is preferable to provide an array in which the first FET and the second FET are arranged as a pair in a two-dimensional translational manner.
  • the semiconductor memory device includes: In cross-sectional view, silicon oxide containing vacuum or gas between the first gate conductor layer and the third impurity layer and between the second gate conductor layer and the second impurity layer. It is desirable to provide an insulator with a dielectric constant lower than that of the film.
  • adjacent word lines have different heights, so even if the horizontal distance between memory cells is reduced, the distance between word lines remains can be kept large in the vertical direction. As a result, an increase in parasitic capacitance between word lines can be suppressed.
  • FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention
  • FIG. (a) is a top view
  • (b) is a sectional view along X 1 -X 2
  • (c) is a sectional view along Y 1 -Y 2
  • (d) is a sectional view along Y 3 - Y 4 .
  • 1 is a diagram illustrating a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention
  • FIG. (a) is a top view
  • (b) is a sectional view along X 1 -X 2
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  • (d) is a sectional view along Y 3 - Y 4 .
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  • 1 is a diagram illustrating a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention
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  • FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention
  • FIG. (a) is a top view
  • (b) is a sectional view along X 1 -X 2
  • (c) is a sectional view along Y 1 -Y 2
  • (d) is a sectional view along Y 3 - Y 4
  • FIG. 3 is a diagram illustrating a semiconductor memory device according to a second embodiment of the present invention.
  • (a) is a top view
  • (b) is a sectional view along X 1 -X 2
  • (c) is a sectional view along Y 1 -Y 2
  • (d) is a sectional view along Y 3 - Y 4 .
  • FIG. 1 is a diagram illustrating a semiconductor memory device with a prior art vertical MOSFET;
  • FIG. (a) is a top view,
  • (b) is a sectional view along X 1 -X 2 ,
  • (c) is a sectional view along Y 1 -Y 2 ,
  • (d) is a sectional view along Y 3 - Y 4 .
  • FIG. 1A to 1V are diagrams illustrating a first embodiment of a 1T1C DRAM cell array (which is an example of an "array” in the claims) according to the present invention according to the order of manufacturing steps.
  • FIG. 1A shows a portion of a p-doped silicon substrate 101 (which is an example of a "semiconductor substrate” in the claims), for example a silicon wafer, on the surface of which a vertical MOSFET is fabricated.
  • the silicon substrate 101 may be a silicon-on-insulator (SOI) substrate.
  • an element isolation region 102 made of a silicon oxide film (SiO 2 ) and an n-type doped bit line 103 (which is an example of a "bit line” in the claims) are provided.
  • the element isolation region 102 is formed using a shallow trench isolation technique used in a normal semiconductor integrated circuit manufacturing process, and the bit line 103 is formed by, for example, ion implantation of arsenic ions (As + ). Ru.
  • a silicon layer 104 is provided by depositing amorphous silicon on the entire surface using a chemical vapor deposition (CVD) method and then crystallizing it by short-time annealing using a laser (for example, a KrF excimer laser).
  • CVD chemical vapor deposition
  • a photoresist 105 is defined at a location where a vertical MOSFET is to be formed using a photolithography method, and then in FIG. 1E, the silicon layer 104 is etched vertically using the photoresist 105 as a mask, and silicon pillars 104a (which is an example of a "semiconductor pillar" in the claims).
  • a silicon nitride film (Si 3 N 4 ) 106 is deposited on the entire surface by CVD method, and then in FIG. 1G, silicon nitride film 106 is deposited by chemical-mechanical polishing (CMP) method.
  • CMP chemical-mechanical polishing
  • the silicon pillar 104a is planarized by etching, and is then thinned by etching to remain around the bottom of the silicon pillar 104a to form a spacer 106a.
  • a first gate insulating film 107 (which is an example of an "insulating film” in the claims) is formed by a thermal oxidation method or a CVD method, and then a first word line is formed by a CVD method.
  • a conductive film 108 is deposited on the entire surface.
  • the first gate insulating film 107 is a silicon oxide film (SiO 2 ) if the formation method is a thermal oxidation method, or a hafnium oxide film (HfO 2 ) or a hafnium nitride/silicate film if the formation method is a CVD method. It may be a high dielectric constant insulating film such as (HfSiON).
  • the conductive film 108 for the first word line may be polysilicon doped with conductive impurities, tungsten (W), tungsten silicide (WSi 2 ), or the like.
  • the conductive film 108 for the first word line is planarized by CMP, and then thinned by etching to remain around the middle and lower portions of the silicon pillars 104a (108a).
  • photolithography is used to define a photoresist 109 at a location where the first word line will be formed, and then in FIG.
  • the remaining conductive film 108a for the first word line is etched vertically, and the first word line 108b (as defined in the claims) is etched in a direction different from the bit line 103 in plan view, for example, in a direction perpendicular to the bit line 103. (this is an example of a "word line").
  • the first word line constitutes the gate (an example of a "gate” in the claims) of the vertical MOSFET where it is defined.
  • a silicon oxide film 110 is deposited over the entire surface by the CVD method, and then in FIG. 1M, the silicon oxide film 110 is planarized by the CMP method, and then thinned by etching. A predetermined film thickness remains (110a).
  • a second gate insulating film 111 is formed by a thermal oxidation method or a CVD method, and then a conductive film 112 for a second word line is deposited over the entire surface by a CVD method.
  • the materials of the second gate insulating film 111 and the conductive film 112 for the second word line correspond to the first gate insulating film 107 and the conductive film 108 for the first word line, respectively.
  • the conductive film 112 for the second word line is planarized by CMP, then thinned by etching, and left around the middle and upper portions of the silicon pillars 104a (112a).
  • a photoresist 113 is defined at a location where the second word line will be formed using a photolithography method, and then in FIG.
  • the remaining conductive film 112a for the second word line is vertically etched to form a second word line 112b (which is another example of the "word line” in the claims).
  • the second word line constitutes the gate (another example of "gate” in the claims) of the vertical MOSFET where it is defined.
  • the silicon oxide film 110a and then the spacer 106a are removed by etching.
  • an impurity imparting n-type conductivity is applied to a portion of the silicon pillar 104a that is not covered by the first gate or the second gate, for example, by a plasma immersion ion implantation method.
  • the source/drain region 104b (which is an example of the "source” and “drain” in the claims) of a vertical MOSFET (which is an example of the "MOSFET” in the claims) is formed.
  • Two source or drain regions 104b are formed for one silicon pillar, but which one is the source and which is the drain is switched depending on the bias state during operation.
  • the lower source or drain region 104b of the two source or drain regions 104b in one silicon pillar is connected to the bit line 103 through ohmic contact.
  • the silicon region between the source and drain becomes a base 104c (an example of a "base” in the claims).
  • a conductive impurity may or may not be introduced into the base 104c. Note that in the source/drain region 104b of the vertical MOSFET, since at least one of the source and drain may be long, its surface should be formed of a metal or metal/silicon alloy layer to reduce resistance. is desirable.
  • an interlayer insulating film for example, a silicon oxide film 113
  • the interlayer insulating film 113 is planarized by CMP to expose the upper end of the silicon pillar 104b ( 113a).
  • the interlayer insulating film 113 is made of a material having a dielectric constant lower than that of a silicon oxide film (relative permittivity 4.1), such as a fluorine-containing silicon oxide film SiOF (relative permittivity 3.4).
  • dielectric constant insulating film such as Si-H containing silicon oxide film (2.8 to 3.0) or carbon containing silicon oxide film SiOC (2.7 to 2.9) is desirable.
  • the dielectric constant becomes substantially 1, which is more desirable.
  • a step of forming a cylindrical cell capacitor 114 (which is an example of a "capacitor” in the claims) having the same architecture as that used in a normal 1T1C DRAM on a silicon pillar 104b, and a wiring step. It is completed after
  • This embodiment provides the following features. (Features)
  • a vertical MOSFET serving as a cell transistor is composed of an SGT whose gate surrounds a base body. Therefore, the outermost edge of the cell serves as the gate of the cell transistor, that is, the word line. If these word lines face each other and are brought close to each other to the shortest distance allowed in manufacturing, the parasitic capacitance between the word lines becomes extremely large.
  • the word lines are arranged in two layers with different heights. has been done. Word lines of adjacent cells can be brought close to each other in the horizontal direction to the shortest distance without facing each other in the height direction.
  • FIG. 2 shows a DRAM cell array in the second embodiment.
  • the top view shows the state before a capacitor is manufactured on the vertical MOSFET in order to explain the planar arrangement and structure of the word line.
  • the cell transistor is a vertical MOSFET that includes one silicon pillar that includes a base and a source/drain, and two gates that sandwich the base with a gate insulating film interposed therebetween.
  • the two gates of one cell transistor can function as one word line at the same potential, but they can also function independently at different potentials.
  • This embodiment provides the following features. (Features)
  • a vertical MOSFET as a cell transistor has a structure in which two gates sandwich a base body. This structure is advantageous because it increases the degree of freedom in controlling the potential inside the base when writing, holding, and erasing data.
  • the material of the gate used in this specification may be a low-resistance conductor, such as a metal consisting of only a single metal element, an alloy, a compound of a metal element and a non-metal element, or a metal with a high concentration. Including doped semiconductors.
  • the substrate is made of a semiconductor
  • the present invention can be made of a silicon-on-insulator (SOI) substrate, a sapphire substrate, etc. instead of a semiconductor substrate. It may be.
  • SOI silicon-on-insulator

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Abstract

半導体基板表面上、水平面内の第１の方向に延伸する、複数のビット線導電層と、ビット線表面上に垂直方向に立つ複数の半導体柱と、半導体柱中にソース、ドレイン及び基体を備え、基体に絶縁膜を介して基体の表面の少なくとも一部を覆う、導電体で構成されるゲートを備えるＦＥＴと、半導体基板表面上方にあって、水平面内の第１の方向とは異なる第２の方向に延伸する、複数のワード線導電層とを備える半導体メモリ・デバイスであって、半導体メモリ・デバイスは、ＦＥＴのソース又はドレインのうちの１つが複数のビット線のうちの少なくとも１本と、ＦＥＴのゲートが複数のワード線のうちの少なくとも１本とが接続され、複数のワード線導電層は、少なくとも１組の隣接するワード線導電層の、半導体基板に垂直方向の高さが異なる半導体メモリ・デバイスである。隣接するワード線導電層の高さが異なるので、メモリ・セル間の水平距離を縮小しても、ワード線導電層間の距離を垂直方向に大きく保つことができ、ワード線導電層間の寄生容量の増大を抑制することができる。

Description

半導体メモリ・デバイス
　本発明は、半導体デバイス、特に、高密度集積が求められる半導体メモリ集積回路に関する。
　半導体集積回路は２次元的微細化による高集積化が年々進展している。ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ・デバイスでは３次元的集積の技術も開発されてきているが、依然、２次元的セル面積の縮小が重要な課題であることに変わりがない。２次元的寸法縮小は、リソグラフィ技術及びエッチング技術などの微細加工技術の進歩によって進められたところが大きいが、これに加えて、ＤＲＡＭなどでは、セルの構造すなわちア－キテクチャを工夫することで、高密度化が実現されてきた。非特許文献１によれば、半導体集積回路の最小加工寸法を「Ｆ」で表すと、最小加工寸法が８０ｎｍ程度の技術ノードまでは、ＤＲＡＭのメモリ・セルは、８Ｆ2の面積を占有し、それ以後はセル・アーキテクチャの工夫により、６Ｆ2の面積を実現している。
　ＤＲＡＭのメモリ・セルは、通常、１個のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）と１個のキャパシタとを備える（「１Ｔ１Ｃセル」と呼ばれる）。６Ｆ2のセル・アーキテクチャまでは、キャリアのチャネルが半導体基板の表面に沿った水平方向に走る横型のＭＯＳＦＥＴが用いられてきた。セル・アーキテクチャを６Ｆ2から４Ｆ2へ進めるためには、セル・トランジスタを横型ＭＯＳＦＥＴから、チャネルが半導体基板の表面に対して鉛直方向に走る、縦型ＭＯＳＦＥＴに替える必要がある。
　縦型ＭＯＳＦＥＴとしては、柱状の半導体チャネル全体をゲートが取り囲む、ＳＧＴ（Surrounding Gate Transistor）が代表的である（たとえば、特許文献１を参照）。図３は、ＳＧＴをセル・トランジスタに用いた場合のＤＲＡＭセル・アレイの一部の概略平面図と断面図を示す。
　上記の通り、ＳＧＴなどの縦型ＭＯＳＦＥＴをＤＲＡＭのセル・トランジスタに採用すれば、４Ｆ2のセルが実現でき、ＤＲＡＭのさらなる高密度集積化が実現する。しかし、図３を参照すれば分かるように、セル・トランジスタのＭＯＳＦＥＴを縦型にすることで、ＭＯＳＦＥＴのゲートが、チャネルが形成される基体の横に配置され、隣接するセルのＭＯＳＦＥＴのゲート又は基体と正対近接することになる。ＤＲＡＭセル・トランジスタのゲートはＤＲＡＭのワード線を構成するので、隣接するセル・トランジスタのゲートの正対近接は、ワード線間の寄生容量３０１を増大させ、極めて重大な動作速度の低下をもたらす。
特開平２－１８８９６６号公報
A. Spessot and H. Oh, "1T1C Dynamic Random Access Memory Status, Challenges, and Prospects," in IEEE Transactions on Electron Devices, vol. 67, no. 4, pp. 1382-1393, April 2020.
　したがって、メモリ・セルがアレイ状に配置されたメモリ・デバイスにおいて、寄生容量の増大を抑制しつつ、高密度集積化を実現することが求められている。
　上記の課題を解決するために、
　本発明の観点に係る半導体メモリ・デバイスは、
　半導体基板の表面上の水平面内において、第１の方向に延伸する、複数のビット線導電層と、
　前記ビット線導電層の表面上に垂直方向に立つ複数の半導体柱と、
　前記半導体柱中に、ソース、ドレイン、及び前記ソースと前記ドレインの間の基体を備え、前記基体に絶縁膜を介して前記基体の表面の少なくとも一部を覆う、導電体で構成されるゲートを備えるＦＥＴと、
　前記半導体基板の上方の複数の水平面内のいずれかにおいて、前記第１の方向とは異なる第２の方向にそれぞれが延伸する、複数のワード線導電層と
を備える半導体メモリ・デバイスであって、
　前記ＦＥＴの前記ソース又は前記ドレインのうちの１つが前記複数のビット線導電層のうちの少なくとも１本と接続され、前記ＦＥＴの前記ゲートが前記複数のワード線導電層のうちの少なくとも１本と接続され、
　前記複数のワード線導電層は、少なくとも１組の隣接する前記ワード線導電層の、前記半導体基板に垂直方向の高さが異なることを特徴とする。
　前記半導体メモリ・デバイスは、
　前記ＦＥＴが、
　前記半導体基板上に垂直方向に立つ第１の半導体柱と、
　前記第１の半導体柱の底部にあり、ソース又はドレインとして機能する第１の不純物層と、
　前記第１の半導体柱の頂部にあり、ソース又はドレインとして機能する第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層との間の前記第１の半導体柱の第１の基体と、
　前記第１の基体の少なくとも一部を覆った第１のゲート絶縁層と、
　前記第１のゲート絶縁層を介し、前記第１の基体の少なくとも一部を覆った第１のゲート導体層と
を備える第１のＦＥＴと、
　前記第１の半導体柱と隣接し、前記半導体基板上に垂直方向に立つ第２の半導体柱と、
　前記第２の半導体柱の底部にあり、ソース又はドレインとして機能する第３の不純物層と、
　前記第２の半導体柱の頂部にあり、ソース又はドレインとして機能する第４の不純物層と、
　前記第３の不純物層と前記第４の不純物層との間の前記第２の半導体柱の第２の基体と、
　前記第２の基体の少なくとも一部を覆った第２のゲート絶縁層と、
　前記第２のゲート絶縁層を介し、前記第２の基体の少なくとも一部を覆った第２のゲート導体層と
を備える第２のＦＥＴと
を含み、
　垂直方向において、前記第２のゲート導体層の下端が、前記第１のゲート導体層の上端より上にあることを特徴とする、ことが望ましい。
　前記半導体メモリ・デバイスは、
　キャパシタ、可変抵抗体、及び可変磁気抵抗体のうち１つの素子を含み、前記素子が前記第２の不純物層及び前記第４の不純物層に接続される、ことが望ましい。
　前記半導体メモリ・デバイスは、
　前記第１のＦＥＴと前記第２のＦＥＴとを対として、前記対を併進的に２次元配置したアレイを備える、ことが望ましい。
　前記半導体メモリ・デバイスは、
　断面視において、前記第１のゲート導体層と前記第３の不純物層との間、及び前記第２のゲート導体層と前記第２の不純物層との間に、真空又はガスを含む、シリコン酸化膜の誘電率より低い誘電率をもつ絶縁体を備える、ことが望ましい。
　本発明によれば、メモリ・セルがアレイ状に配置されたメモリ・デバイスにおいて、隣接するワード線の高さが異なるので、メモリ・セル間の水平距離を縮小しても、ワード線間の距離を垂直方向に大きく保つことができる。その結果、ワード線間の寄生容量の増大を抑制することができる。
本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第１実施形態の半導体メモリ・デバイスの製造方法を説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 本発明の第２実施形態の半導体メモリ・デバイスを説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。 先行技術の縦型ＭＯＳＦＥＴを備える半導体メモリ・デバイスを説明する図である。（ａ）は上面図、（ｂ）はＸ1－Ｘ2の断面図、（ｃ）はＹ1－Ｙ2の断面図、（ｄ）はＹ3－Ｙ4の断面図である。
　以下に図面を参照しながら、本発明による１Ｔ１Ｃ　ＤＲＡＭの実施形態を説明する。
（第１実施形態）
　図１Ａ～図１Ｖは、本発明による１Ｔ１Ｃ　ＤＲＡＭセル・アレイ（特許請求の範囲の「アレイ」の一例である）の第１の実施形態を、製造工程の順序にしたがって説明する図である。図１Ａは、その表面に縦型ＭＯＳＦＥＴを製造する、ｐ型にドープされたシリコン基板１０１（特許請求の範囲の「半導体基板」の一例である）、たとえばシリコン・ウェーハの部分を示す。なお、シリコン基板１０１は、シリコン・オン・インシュレータ（Silicon-On-Insulator、ＳＯＩ）基板であってもよい。
　図１Ｂにおいて、シリコン酸化膜（ＳｉＯ2）よりなる素子分離領域１０２、及びｎ型にドープされたビット線１０３（特許請求の範囲の「ビット線」の一例である）を設ける。素子分離領域１０２は、通常の半導体集積回路の製造プロセスで用いられるシャロー・トレンチ・アイソレーション（Shallow Trench Isolation）の技法で、ビット線１０３は、たとえば砒素イオン（Ａｓ+）のイオン注入で形成される。
　図１Ｃにおいて、全面にアモルファス・シリコンを化学気相成長（Chemical Vapor Deposition）（ＣＶＤ）法で堆積後、レーザー（たとえばＫｒＦエキシマ・レーザー）による短時間アニールで結晶化させたシリコン層１０４を設ける。
　図１Ｄにおいて、フォトリソグラフィ法を用いて、縦型ＭＯＳＦＥＴを形成する箇所のフォトレジスト１０５を画定し、続いて図１Ｅにおいて、フォトレジスト１０５をマスクとしてシリコン層１０４を垂直にエッチングし、シリコン柱１０４ａ（特許請求の範囲の「半導体柱」の一例である）を形成する。
　図１Ｆにおいて、ＣＶＤ法によりシリコン窒化膜（Ｓｉ3Ｎ4）１０６を全面に堆積し、続いて図１Ｇにおいて、シリコン窒化膜１０６を、化学的機械的研磨（Chemical-Mechanical Polishing）（ＣＭＰ）法により平坦化し、続いてエッチングにより薄膜化し、シリコン柱１０４ａの底部周りに残存させ、スペーサ１０６ａとする。
　図１Ｈにおいて、熱酸化法又はＣＶＤ法により、第１のゲート絶縁膜１０７（特許請求の範囲の「絶縁膜」の一例である）を形成し、続いてＣＶＤ法により、第１のワード線のための導電膜１０８を全面に堆積する。第１のゲート絶縁膜１０７は、形成方法が熱酸化法であれば、シリコン酸化膜（ＳｉＯ2）であり、形成方法がＣＶＤ法であれば、ハフニウム酸化膜（ＨｆＯ2）又は窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）などの高誘電率絶縁膜であり得る。第１のワード線のための導電膜１０８は、導電性不純物がドープされたポリシリコン又はタングステン（Ｗ）又はタングステン珪化膜（ＷＳｉ2）などであり得る。
　図１Ｉにおいて、第１のワード線のための導電膜１０８を、ＣＭＰ法により平坦化し、続いてエッチングにより薄膜化し、シリコン柱１０４ａの中下位部周りに残存させる（１０８ａ）。
　図１Ｊにおいて、フォトリソグラフィ法を用いて、第１のワード線を形成する箇所のフォトレジスト１０９を画定し、続いて図１Ｋにおいて、フォトレジスト１０９をマスクとして、シリコン柱１０４ａの中下位部周りに残存させた第１のワード線のための導電膜１０８ａを垂直にエッチングし、平面視でビット線１０３とは異なる方向に、例えば、直交する方向に第１のワード線１０８ｂ（特許請求の範囲の「ワード線」の一例である）を形成する。第１のワード線は、それが画定されている箇所にある縦型ＭＯＳＦＥＴのゲート（特許請求の範囲の「ゲート」の一例である）を構成している。
　図１Ｌにおいて、ＣＶＤ法によりシリコン酸化膜１１０を全面に堆積し、続いて図１Ｍにおいて、シリコン酸化膜１１０を、ＣＭＰ法により平坦化し、続いてエッチングにより薄膜化し、第１のワード線１０８ｂの上部に所定の膜厚を残存させる（１１０ａ）。
　図１Ｎにおいて、熱酸化法又はＣＶＤ法により、第２のゲート絶縁膜１１１を形成し、続いてＣＶＤ法により、第２のワード線のための導電膜１１２を全面に堆積する。第２のゲート絶縁膜１１１及び第２のワード線のための導電膜１１２の材料は、それぞれ第１のゲート絶縁膜１０７及び第１のワード線のための導電膜１０８に準ずる。
　図１Ｏにおいて、第２のワード線のための導電膜１１２を、ＣＭＰ法により平坦化し、続いてエッチングにより薄膜化し、シリコン柱１０４ａの中上位部周りに残存させる（１１２ａ）。
　図１Ｐにおいて、フォトリソグラフィ法を用いて、第２のワード線を形成する箇所のフォトレジスト１１３を画定し、続いて図１Ｑにおいて、フォトレジスト１１３をマスクとして、シリコン柱１０４ａの中上位部周りに残存させた第２のワード線のための導電膜１１２ａを垂直にエッチングし、第２のワード線１１２ｂ（特許請求の範囲の「ワード線」の他の例である）を形成する。第２のワード線は、それが画定されている箇所にある縦型ＭＯＳＦＥＴのゲート（特許請求の範囲の「ゲート」の他の例である）を構成している。ここまで説明したように、隣接するメモリセルのワード線のための導電層を２つの層に分離し、それぞれ別の工程として形成することによって、隣接するワード線導電層の、半導体基板に垂直方向の高さが異なり、第２のゲート導体層の下端が、前記第１のゲート導体層の上端より上にあるようにすることができる。
　図１Ｒにおいて、シリコン酸化膜１１０ａを、続いてスペーサ１０６ａをエッチング除去する。
　図１Ｓにおいて、ｎ型の導電性を与える不純物を、たとえばプラズマ・イマージョン・イオン注入（Plasma Immersion Ion Implantation）法で、シリコン柱１０４ａの第１のゲート又は第２のゲートで覆われていない部分に導入し、縦型ＭＯＳＦＥＴ（特許請求の範囲の「ＭＯＳＦＥＴ」の一例である）のソース／ドレイン領域１０４ｂ（特許請求の範囲の「ソース」及び「ドレイン」の一例である）を形成する。１つのシリコン柱につき、２つのソース又はドレイン領域１０４ｂが形成されるが、どちらがソースであり、どちらがドレインであるかは、動作時のバイアス状態により切り替わる。１つのシリコン柱中の２つのソース又はドレイン領域１０４ｂのうち下側のソース又はドレイン領域１０４ｂは、ビット線１０３とオーミック接触で接続している。ソースとドレインとの間のシリコン領域が基体１０４ｃ（特許請求の範囲の「基体」の一例である）になる。基体１０４ｃは、導電性不純物が導入され得るが、導入されないこともある。なお、縦型ＭＯＳＦＥＴのソース／ドレイン領域１０４ｂは、ソース又はドレインの少なくとも一方の長さが長くなり得るので、その表面は、金属又は金属とシリコンの合金層で形成し、低抵抗化しておくことが望ましい。
　図１Ｔにおいて、層間絶縁膜、たとえば、ＣＶＤ法によるシリコン酸化膜１１３を全面に堆積し、続いて図１Ｕにおいて、層間絶縁膜１１３を、ＣＭＰ法により平坦化し、シリコン柱１０４ｂの上端を露出させる（１１３ａ）。なお、層間絶縁膜１１３は、寄生容量の一層の低減のために、シリコン酸化膜（比誘電率４．１）よりも比誘電率が低い材料、たとえばフッ素含有シリコン酸化膜ＳｉＯＦ（同３．４～３．７）、Ｓｉ－Ｈ含有シリコン酸化膜（同２．８～３．０）、またはカーボン含有シリコン酸化膜ＳｉＯＣ（同２．７～２．９）などの低誘電率絶縁膜を用いるのが望ましい。或いは、この縦型ＭＯＳＦＥＴの間には固形材料を充填せず、真空または任意の不活性ガスを充填すれば、比誘電率は実質１となり、一層望ましい。
　図１Ｖにおいて、通常の１Ｔ１Ｃ　ＤＲＡＭに用いられるものと同じアーキテクチャのシリンダー型セル・キャパシタ１１４（特許請求の範囲の「キャパシタ」の一例である）を、シリコン柱１０４ｂ上に形成する工程と、配線工程とを経て完成する。
　本実施形態は、下記の特徴を供する。
（特徴）
　本実施形態では、セル・トランジスタとしての縦型ＭＯＳＦＥＴが、ゲートが基体を取り囲むＳＧＴで構成されている。このためセルの最外縁部がセル・トランジスタのゲート、すなわちワード線となっている。このワード線が正対して製造で許される最短距離まで近接させると、ワード線間の寄生容量が極めて大きくなるところ、本実施形態では、ワード線が、２つの高さの層に分散されて配置されている。隣り合うセルのワード線を高さ方向で正対させずに水平方向に最短距離まで近接させることができる。
（第２実施形態）
　次に第２実施形態について、図を参照しながら説明する。
　図２は、第２実施形態の場合のＤＲＡＭセル・アレイを示す。（ａ）上面図は、ワード線の平面配置と構造を説明するために、縦型ＭＯＳＦＥＴの上にキャパシタを作製する前の状態を示している。セル・トランジスタは、基体とソース／ドレインとを備える１つのシリコン柱と、基体をゲート絶縁膜を介して挟み込む２本のゲートとを備える縦型ＭＯＳＦＥＴである。１つのセル・トランジスタの２本のゲートは、１本のワード線として同電位で機能し得るが、別の電位でそれぞれ別個に機能させることもあり得る。
　本実施形態は、下記の特徴を供する。
（特徴）
　本実施形態では、セル・トランジスタとしての縦型ＭＯＳＦＥＴが、２本のゲートが基体を挟み込む構造を有している。本構造を有していると、データの書き込み、保持、消去において、基体内部の電位制御の自由度が増し、有利である。
　なお上記の実施形態では、主に１トランジスタと１キャパシタとで構成される（１Ｔ１Ｃ）ＤＲＡＭセルに関する文脈で説明したが、本発明は、たとえば、１トランジスタと１抵抗変化素子（特許請求の範囲の「可変抵抗体」の一例である）とで構成されるＲｅＲＡＭ（Resistive Random Access Memory）セル、１トランジスタと１相転移材料素子（特許請求の範囲の「可変抵抗体」の他の例である）とで構成されるＰＣＲＡＭ（Phase Change Random Access Memory）セル、１トランジスタと１磁気トンネル接合素子（特許請求の範囲の「可変磁気抵抗体」のもう１つの他の例である）とで構成されるＭＲＡＭ（Magnetoresistive Random Access Memory）にも適用され得る。また、本明細書中で用いられるゲートの材料は低抵抗の導電体であればよく、単一の金属元素のみで構成される金属、合金、金属元素と非金属元素との化合物、高濃度にドープされた半導体などを含む。
　さらに、上記の実施形態では、基板が半導体からなるものとして説明したが、本発明は、半導体基板の替わりに、たとえば、シリコン・オン・インシュレータ（Silicon-On-Insulator, SOI）基板、サファイア基板などであってもよい。
　１０１、２０１　シリコン基板（Ｓｉ）
　１０２、２０２　素子分離領域（ＳｉＯ2）
　１０３、２０３　ビット線
　１０４、２０４　シリコン層（Ｓｉ）
　１０４ｂ、２０４ｂ　ソース／ドレイン
　１０４ｃ、２０４ｃ　基体
　１０５、１０９、１１３　フォトレジスト
　１０６　シリコン窒化膜（Ｓｉ3Ｎ4）、１０６ａ　スペーサ
　１０７　第１のゲート絶縁膜
　１０８、１０８ａ　導電膜、１０８ｂ、２０８ｂ　第１のワード線
　１１０、１１０ａ　シリコン酸化膜（ＳｉＯ2）
　１１１　第２のゲート絶縁膜
　１１２、１１２ａ　導電膜、１１２ｂ、２１２ｂ　第２のワード線
　１１３、１１３ａ、２１３ａ　層間絶縁膜（ＳｉＯ2）
　１１４、２１４、３１４　セル・キャパシタ
　３０１　ワード線間寄生容量

Claims (5)

  1. 　半導体基板の表面上の水平面内において、第１の方向に延伸する、複数のビット線導電層と、
    　前記ビット線導電層の表面上に垂直方向に立つ複数の半導体柱と、
    　前記半導体柱中に、ソース、ドレイン、及び前記ソースと前記ドレインの間の基体を備え、前記基体に絶縁膜を介して前記基体の表面の少なくとも一部を覆う、導電体で構成されるゲートを備えるＦＥＴと、
    　前記半導体基板の上方の複数の水平面内のいずれかにおいて、前記第１の方向とは異なる第２の方向にそれぞれが延伸する、複数のワード線導電層と
    を備える半導体メモリ・デバイスであって、
    　前記ＦＥＴの前記ソース又は前記ドレインのうちの１つが前記複数のビット線導電層のうちの少なくとも１本と接続され、前記ＦＥＴの前記ゲートが前記複数のワード線導電層のうちの少なくとも１本と接続され、
    　前記複数のワード線導電層は、少なくとも１組の隣接する前記ワード線導電層の、前記半導体基板に垂直方向の高さが異なることを特徴とする、半導体メモリ・デバイス。
  2. 　前記ＦＥＴが、
    　前記半導体基板上に垂直方向に立つ第１の半導体柱と、
    　前記第１の半導体柱の底部にあり、ソース又はドレインとして機能する第１の不純物層と、
    　前記第１の半導体柱の頂部にあり、ソース又はドレインとして機能する第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層との間の前記第１の半導体柱の第１の基体と、
    　前記第１の基体の少なくとも一部を覆った第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を介し、前記第１の基体の少なくとも一部を覆った第１のゲート導体層と
    を備える第１のＦＥＴと、
    　前記第１の半導体柱と隣接し、前記半導体基板上に垂直方向に立つ第２の半導体柱と、
    　前記第２の半導体柱の底部にあり、ソース又はドレインとして機能する第３の不純物層と、
    　前記第２の半導体柱の頂部にあり、ソース又はドレインとして機能する第４の不純物層と、
    　前記第３の不純物層と前記第４の不純物層との間の前記第２の半導体柱の第２の基体と、
    　前記第２の基体の少なくとも一部を覆った第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を介し、前記第２の基体の少なくとも一部を覆った第２のゲート導体層と
    を備える第２のＦＥＴと
    を含み、
    　垂直方向において、前記第２のゲート導体層の下端が、前記第１のゲート導体層の上端より上にあることを特徴とする、請求項１に記載の半導体メモリ・デバイス。
  3. 　キャパシタ、可変抵抗体、及び可変磁気抵抗体のうち１つの素子を含み、前記素子が前記第２の不純物層及び前記第４の不純物層に接続された、請求項２に記載の半導体メモリ・デバイス。
  4. 　前記第１のＦＥＴと前記第２のＦＥＴとを対として、前記対を併進的に２次元配置したアレイを備える、請求項２又は３に記載の半導体メモリ・デバイス。
  5. 　断面視において、前記第１のゲート導体層と前記第３の不純物層との間、及び前記第２のゲート導体層と前記第２の不純物層との間に、真空又はガスを含む、シリコン酸化膜の誘電率より低い誘電率をもつ絶縁体を備える、請求項２から４のいずれか一項に記載の半導体メモリ・デバイス。
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