KR20050053780A - 캐패시터들 및 바람직하게는 플래너 트랜지스터들을포함하는 집적 회로 장치 및 제조 방법 - Google Patents

캐패시터들 및 바람직하게는 플래너 트랜지스터들을포함하는 집적 회로 장치 및 제조 방법 Download PDF

Info

Publication number
KR20050053780A
KR20050053780A KR1020057006707A KR20057006707A KR20050053780A KR 20050053780 A KR20050053780 A KR 20050053780A KR 1020057006707 A KR1020057006707 A KR 1020057006707A KR 20057006707 A KR20057006707 A KR 20057006707A KR 20050053780 A KR20050053780 A KR 20050053780A
Authority
KR
South Korea
Prior art keywords
region
electrode
transistor
layer
insulating
Prior art date
Application number
KR1020057006707A
Other languages
English (en)
Other versions
KR100757531B1 (ko
Inventor
랄프 브레더로브
예시카 하르트비히
크리스티안 파하
볼프강 뢰즈너
토마스 슐츠
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20050053780A publication Critical patent/KR20050053780A/ko
Application granted granted Critical
Publication of KR100757531B1 publication Critical patent/KR100757531B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Abstract

바람직하게는, 특히 플래너 트랜지스터(142) 및 캐패시터(144)를 포함하여 이루어지는 집적 회로 장치(140)가 개시된다. 캐패시터(144)의 하부 전극은 트랜지스터(142)의 채널부와 함께 SOI 기판안으로 배치된다. 본 발명의 회로 장치(140)는 제조가 용이하며 우수한 전자적 특성을 가진다.

Description

캐패시터들 및 바람직하게는 플래너 트랜지스터들을 포함하는 집적 회로 장치 및 제조 방법{INTEGRATED CIRCUIT ARRANGEMENT COMPRISING CAPACITORS AND PREFERABLY PLANAR TRANSISTORS, AND PRODUCTION METHOD}
본 발명은, 전기적으로 절연되는 절연 영역(electrically insulating insulating region) 및 1이상의 캐패시터를 포함하는 집적 회로 장치에 관한 것이다. 상기 캐패시터는,
- 절연 영역 근처의 전극 영역,
- 유전 영역(dielectric region), 및
- 절연 영역과 떨어져 있는 전극 영역을 명시된 순서대로 포함하는 영역들의 시퀀스로 형성된다.
절연성 절연 영역은, 예를 들어 20℃ 실온에서 1012Ωcm(옴 센티미터)보다 큰 저항률(resistivity)을 가지는 절연성 물질, 예를 들어 산화물, 특히 실리콘 이산화물을 포함하여 이루어진다. 전극 영역은, 예컨대 20℃ 실온에서 10-4Ωcm보다 작은 전기 저항률을 가지는 금속을 포함한다. 대안예로서, 전극 영역들은 예를 들어 보다 많이 도핑된(highly doped) 다결정 실리콘을 포함한다. 마찬가지로, 유전 영역은 절연성 물질, 예를 들어 산화물, 특히 유전 상수가 약 3.9인 실리콘 이산화물을 포함하여 이루어진다. 하지만, 상당히 큰 유전 상수를 가지는 유전 물질들도 유전 영역에 사용된다.
본 발명의 예시적인 실시예들은 첨부한 도면들을 참조하여 설명된다:
도 1 내지 도 12는 집적화된 트랜지스터-캐패시터 장치의 제조시의 제조 스테이지들을 도시한다.
도 13은 트랜지스터-캐패시터 장치의 평면도를 도시한다.
도 14는 트랜지스터를 구비한 DRAM 메모리 셀의 단면도를 도시한다.
도 15는 DRAM 메모리 셀의 평면도를 도시한다.
도 16은 3개의 트랜지스터들을 갖는 DRAM 메모리 셀의 회로도를 도시한다.
본 발명의 목적은 캐패시터를 구비한 용이하게 제조되는 집적 회로 장치를 제공하는 것이다. 이는, 특히 적은 수의 처리 단계를 가지고 또한 특히 적은 수의 리소그래피 마스크들을 이용하여 상기 회로 장치가 제조될 수 있게 하려는 것이다. 더욱이, 본 발명은 캐패시터를 구비한 집적 회로 장치를 위한 간단한 제조 방법을 제공하는 것이다.
회로 장치에 관한 목적은 청구항 제1항에 명시된 특징들을 가지는 집적 회로 장치에 의해 달성된다. 개선예(development)들은 종속항에 명시된다.
본 발명에 따른 회로 장치에서, 절연 영역은 평면내에 배치된 절연층의 일부분이다. 집적 회로 장치의 1이상의 활성 구성요소(active component), 바람직하게는 집적 회로 장치의 모든 활성 요소들 및 캐패시터는 절연층의 동일면상에 놓인다. 더욱이, 절연층 근처의 전극 영역 및 상기 구성요소의 활성 영역은 절연층이 배치되는 평면에 대해 평행하게 놓인 평면내에 배치된다.
본 발명에 따른 회로 장치는, 절연층 근처의 전극 영역 및 활성 영역이 하나의 평면내에 위치되기 때문에 간단한 방식으로 구성되며 또한 간단한 방식으로 제조될 수 있다. 더욱이, 절연층 근처의 전극 영역 및 활성 영역은 절연 영역에 의해 절연된다. 따라서, 자유롭게 선택가능한 전위들이 캐패시터의 두 전극 영역들에 인가될 수 있다.
캐패시터는 추가적으로 다음과 같은 우수한 전자적 특성을 가진다:
- 유용한 캐패시턴스(useful capacitance)들에 대한 저항(resistance)들과 기생 캐패시턴스(parasitic capacitance)간의 비율이 작다.
- 누설 전류들이 적다.
- 캐패시턴스의 차동 비선형성(differential nonlinearity)이 작으며, 상이한 차동 캐패시턴스들은 공간 전하 구역(space charge zone)들에 기인된다. 아날로그 캐패시턴스들의 경우, 차동 캐패시턴스는 작동 지점에서 효과적인 캐패시턴스이다.
- 캐패시턴스는 넓은 작동 지점 범위에 걸쳐 일정하다.
- 얻어질 수 있는 캐패시턴스/영역 비율은, 예를 들어 ㎛2당 10 fF(femtofarad)보다 크거나 심지어는 ㎛2당 20 fF보다 크다.
더욱이, 활성 구성요소들 및 캐패시터 사이에 또 다른 층 또는 또 다른 층 시퀀스가 필요하지 않다. 이는 요구되는 층들의 수를 감소시킬 수 있으며 또한 집적 회로 장치의 평탄성(planarity)을 증가시킬 수 있다.
일 개선예에서, 활성 구성요소는 전계-효과 트랜지스터이다:
- 전계-효과 트랜지스터의 채널 영역은 활성 영역이다.
- 전계-효과 트랜지스터의 제어 전극은, 절연 영역과 떨어져 있는 캐패시터의 전극 영역 또한 배치되는 패터닝된 전극층의 일부분이다. 제어 전극 및 절연 영역과 떨어져 있는 전극 영역은 동일한 물질을 포함하여 이루어진다. 또한, 이들 영역들의 두께 및 그 도펀트 농도도 일치한다.
- 일 구성예에서, 전계-효과 트랜지스터의 제어 전극 절연 영역은 캐패시터의 유전 영역과 동일한 물질을 포함하여 이루어진다. 또한, 이들 영역들의 두께도 일치한다.
이 방식(measure)은, 캐패시터의 제조를 위해 그리고 전계-효과 트랜지스터를 제조하기 위해 단지 3개의 층 제조 고정만이 요구된다는 것을 의미한다. 동일한 층내에 놓인 캐패시터의 그리고 전계-효과 트랜지스터의 영역들은 함께 패터닝될 수 있다. 캐패시터의 저부 전극 영역이 전계-효과 트랜지스터의 채널 영역과 상이하게 도핑되는 경우에만, 캐패시터를 제조하는 추가 마스크가 필요하다. 캐패시터의 유전 영역의 그리고 제어 전극 절연 영역의 절연 두께들 및/또는 물질들이 상이할 때에만, 또 다른 추가 마스크가 필요하다. 하지만, 그럼에도 불구하고 회로 장치를 제조하는데 요구되는 마스크들의 수는 여전히 적다.
다음 개선예에서, 전계-효과 트랜지스터는 플래너 전계-효과 트랜지스터(planar field-effect transistor)이다. 부연하면, 게이트 전극의 제어에 유효한 영역이 절연층에 대해 평행하게 놓인다. HDD(highly doped drain) 단자 영역들 이외에도, 전계-효과 트랜지스터는, 필요한 경우, LDD(lightly doped drain) 단자 영역들 또는 보조 단자 영역들 및/또는 이른바 포켓들 또는 헤일로(halo)들도 포함하며, 이는 본 명세에서 보조 도핑 영역들로 표시된다.
또 다른 구성에서, 제어 전극은 실리사이드 영역에 인접해 있다. 이 방식은 제어 전극과 보다 용이하게 콘택할 수 있게 한다. 또한, 콘택 저항 및 시트 저항(sheet resistance)이 감소된다.
본 발명에 따른 회로 장치의 다음 개선예에서, 전계-효과 트랜지스터의 단자 영역들은 절연층에 인접해 있다. 일 구성예에서, 단자 영역들도 실리사이드 영역들에 인접해 있다. 실리사이드 형성 전후에, 반도체 층이 절연 영역 근처의 전극의 영역에서보다 단자 영역들의 영역에서 보다 두거운 두께를 가지는 경우, 실리사이드 형성을 위한 충분한 물질이 존재한다.
다음 개선예에서, 제어 전극의 양면상에 스페이서(spacer)들이 배치되며, 이 스페이서들은 상이한 물질을 포함하거나 또는 전극층과 상이한 물질, 특히 반도체 에피택셜 층(semiconductor epitaxial layer), 예를 들어 실리콘 질화물을 생성하는 에피택시 방법 도중에 에피택셜 층 성장의 시작점으로서 적절하지 않은 물질도 포함한다. 스페이서들의 사용은, 제어 전극의 측면 영역들이 커버(cover)되므로 거기로부터 에피택시가 진행될 수 없고 단락 회로들이 회피된다는 것을 의미한다.
또한, 일 구성예에서, 스페이서는 마찬가지로 절연 영역과 떨어져 있는 전극 영역의 1이상의 측면에 배치된다. 스페이서들은 제어 전극에 배치된 스페이서들과 동일한 임무(task)를 이행하였다. 게이트에 배치된 스페이서 및 캐패시터의 전극에 배치된 스페이서가 서로 닿는 경우, 예컨대 마스킹된 영역(masked region)내에서의 도핑 또는 실리사이딩(siliciding)을 방지하는 마스킹이 발생한다.
일 개선예에서, 트랜지스터의 하나의 단자 영역에 인접해 있는 절연 영역 근처의 전극 영역의 그 측면은, 상기 측면에 대해 직각방향으로(transversely) 놓인 절연 영역 근처의 전극 영역의 일 측면보다 길며, 바람직하게는 최소 2배 또는 최소 5배가 길다. 이 경우, 트랜지스터는 최소 피처 크기의 배수인 트랜지스터 폭을 가지며, 바람직하게는 3-폴드(fold) 이상 또는 5-폴드 이상이다. 특히, 이들 방식은 트랜지스터와 캐패시터 사이의 낮은-임피던스 연결을 유도하는 결과를 낳는다. 이는 전자적 특성들, 특히 이른바 아날로그 회로들내의 아날로그 캐패시턴스들의 개선을 유도한다. 이러한 아날로그 회로들의 예시들은 아날로그-대-디지털 컨버터들이다. 아날로그 캐패시턴스의 또 다른 예시는, 작동 전압 라인 또는 신호 라인상의 전압 스파이크(voltage spike)들을 평활(smooth)하게 하는데 사용될 수 있는, 이른바 바이패스 캐패시턴스이다.
대안적인 개선예에서는, 이와 대조적으로, 직각방향으로 놓인 절연 영역 근처의 전극 영역의 일 측면이, 단자 영역에 인접해 있는 절연 영역 근처의 전극 영역의 그 측면에 대해, 단자 영역에 인접해 있는 상기 측면보다 길며, 바람직하게는 최소 2배 또는 최소 5배가 길다. 이 경우, 트랜지스터는 최소 피처 크기의 3배보다 좁은, 바람직하게는 최소 피처 크기의 2배보다 좁은 트랜지스터 폭을 가진다. 특히 메모리 셀들의 경우, 이 방식에 의해 달성되는 것은, 캐패시터의 저부 전극의 비반응성 저항(nonreactive resistance)이 증가되고 따라서 저장 캐패시턴스의 신속한 방전이 억제(counteract)된다는 점이다.
다음 개선예에서, 필드-효과 트랜지스터의 단자 영역 및 절연 영역 근처에 있는 캐패시터의 전극 영역은 서로 인접해 있으며, 따라서 전도성 연결(electrically conduction connection)을 형성한다. 이는 절연 영역 근처의 저부 전극과 콘택하기 위한 추가적인 조치들을 필요로 하지 않으면서, DRAM(Dynamic Random Access Memory)의 메모리 셀이 단순하게 구성되게 한다. 특히, 이 개선예는 게이트에서 그리고 캐패시터의 커버링 전극(covering electrode)에서 서로 닿는 스페이서들과 조합하여 사용된다.
일 개선예에서, 절연 영역 근처의 전극 영역 및 활성 영역은, 반도체 물질, 즉 10-6과 10+12Ωcm 사이, 특히 10-5과 10+10Ωcm 사이의 전기 저항률을 가지는 물질, 예를 들어, 게르마늄, 실리콘 또는 갈륨비소를 포함하는 반도체 영역들이다. 일 구성예에서, 절연 영역 근처에 있는 캐패시터의 전극 영역의 저항률은 도핑에 의해 감소된다.
회로 장치의 일 개선예에서, 절연 영역 근처의 전극 영역 및 활성 영역은 도핑되거나 도핑되지 않은 단결정 영역들이다. 단결정 층들내의 활성 구성요소들의 전자적 특성들이 특히 양호하다. 더욱이, 캐패시터의 단결정 전극의 전기 저항은 도핑에 의해 매우 양호하게 감소될 수 있다. 일 구성예에서, 절연 영역 근처의 전극 영역 및 활성 영역은 100㎚ 이하 또는 심지어는 50㎚ 이하의 두께를 가진다.
다음 개선예에서, 절연층은, 이른바 SOI(Silicon On Insulator) 기판의 경우에서와 같이 캐리어 기판에 인접해 있다. 이러한 타입의 기판들은 간단한 방식으로 제조될 수 있다. 더욱이, 이들 기판들상에 배치된 전자 회로들은 매우 양호한 전자적 특성들을 가진다.
또 다른 개선예에서, 회로 장치는 다수의 논리적 스위칭 기능들을 포함하는 1이상의 프로세서를 포함한다. 일 구성예에서, 회로 장치가 상기 프로세서 이외에 다수의 DRAM(Dynamic Random Access Memory) 메모리 유닛들을 추가적으로 포함하는 경우, 더 사용되는 항목(term)은 임베드된 메모리(embedded memory)이다. 이 회로 장치를 제조하기 위해서, 로직을 제조하기 위해 어떠한 방식으로든 필요한 공정 단계들 및 마스크들 이외에는, 캐패시터 또는 거기에 도전성으로 연결된 트랜지스터들을 제조하기 위해 단지 적은 수의 추가 공정 단계들 및 추가 마스크들만이 요구된다.
또한, 또 다른 실시형태에서, 본 발명은 집적 회로 장치, 특히 본 발명에 따른 회로 장치 또는 그 개선예들 중 하나를 제조하는 방법에 관한 것이다. 본 발명에 따른 방법에서, 다음의 방법 단계들:
- 절연성 물질로 만들어진 절연층 및 반도체 층을 포함하는 기판, 예를 들어 SOI 기판을 제공하는 단계;
- 캐패시터를 위한 1이상의 전극 영역을 형성하고 트랜지스터의 1이상의 활성 영역을 형성하기 위해 상기 반도체 층을 패터닝하는 단계;
- 상기 반도체 층을 패터닝한 후에, 유전층을 생성하는 단계;
- 상기 유전층을 생성한 후에, 전극층을 생성하는 단계; 및
- 상기 절연층과 떨어져 있는 상기 캐패시터의 전극 및 상기 전극층내에 상기 트랜지스터의 제어 전극을 형성하는 단계는 명시된 순서에 제약받지 않고 수행된다.
본 발명에 따른 방법은, 캐패시터와 함께 플래너 필드-효과 트랜지스터를 제조하는데 특히 적합하다. 또한, 본 발명에 따른 회로 장치 및 그 개선예들의 상기 언급된 기술적 효과들도 본 발명에 따른 방법 및 그 개선예들에 적용된다.
도 1 내지 도 12는 트랜지스터-캐패시터 장치의 제조시의 제조 스테이지들을 도시하며, 도 1 내지 도 12는 필드-효과 트랜지스터의 채널에 대해 길이방향으로, 특히 상기 채널내의 전류 흐름에 대해 길이방향으로 놓인 단면 I를 따르는 단면도에 관한 것이다. 단면 I의 위치는 도 13으로부터 명확히 알 수 있다.
트랜지스터-캐패시터 장치의 제조는, 단결정 실리콘으로 만들어진 캐리어 기판(12), 예를 들어 실리콘 이산화물로 만들어진, 이른바 매립된 절연층(buried insulating layer; 14), 및 단결정 실리콘으로 만들어진 얇은 반도체 층(16)을 포함하는 SOI 기판(10)에서부터 시작된다. 예시적인 실시예에서, 캐리어 기판(12)의 두께는 550㎛이고, 절연층(14)의 두께는 100㎚이며, 반도체 층(16)의 두께는 50㎚이다. 상기 반도체 층(16)상에는, 예를 들어 두께가 5㎚인 얇은 실리콘 이산화물 층(18)이 형성된다.
도 1에 예시된 바와 같이, 예를 들어 CVD(Chemical Vapor Deposition) 방법에 의해 실리콘 질화물 층(20)이 SOI 기판(10)상에 증착(deposit)된다. 예시적인 실시예에서, 실리콘 질화물 층(20)은 50㎚의 두께를 가진다.
도 1에 예시된 바와 같이, 리소그래피 방법이 순차적으로 수행된다. 이를 위해, 포토레지스트 층(22)이 전체 영역에 걸쳐 도포되며, 사전설정된 레이아웃에 따라 노광되고 현상된다. 그 후, 예를 들어 건식 에칭 방법에 의해, 하드 마스크(hard mask)로서 역할하는 질화물 층(20), 실리콘 이산화물 층(18) 및 반도체 층(16)이 패터닝된다. 이로 인해, 거의 정사각형인 베이스 영역(base area)을 가지는 레이어 스택부(layer stack; 24)가 유도된다. 이 레이어 스택부(24)는 메사(mesa)라고도 칭해진다. 제조될 필드-효과 트랜지스터를 위한 지오메트리(geometry) 및 캐패시터를 위한 지오메트리가 규정(prescribe)될 수 있으며, 따라서 서로에 대해 독립적으로 최적화된다.
포토리소그래피 방법에 대한 대안예로서, 또 다른 예시적인 실시예에 있어서, 전자 빔 리소그래피 방법 또는 또 다른 적절한 방법이 수행된다. 또 다른 예시적인 실시예에서는 하드 마스크가 사용되지 않는다. 예컨대, 포토레지스트 층(22)이 보다 두껍게 도포된다.
도 2에 예시된 바와 같이, 포토레지스터 층(22)의 잔여 영역들은 이후 제거된다. 포토레지스트 층(22)의 제거 후, 열적 산화가 수행된다. 이 공정에서, 에지들에 바람직하지 않는 채널 형성을 추후에 억제하는 라운딩 산화물 영역(rounding oxide region; 26, 28)들이 반도체 층(16)의 측면 영역에 형성된다. 대안예로서, 절연을 위해, CMP(Chemical Mechanical Polishing) 방법과 연계하여 LOCOS(LOCal Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법을 수행할 수 있다.
그 후, 질화물 층(20) 및 실리콘 이산화물 층(18)의 잔여 영역들이 예를 들어 건식 에칭에 의해 제거된다. 얇은 스크린 산화물(screen oxide)이 후속하는 주입 단계(implantation step)들에 적용될 수 있으나, 이는 도면에는 예시되어 있지 않다.
도 3에 예시된 바와 같이, 그 후, nMOSFET을 제조하기 위해서, 또 다른 포토레지스트 층(30)이 도포되고, 노광되며, 현상되어, 채널 영역 및 트랜지스터의 단자 영역들을 위한 영역들만이 마스킹되지 않는다(반도체 층(16)의 트랜지스터부(16a)를 참조). 이와 대조적으로, 캐패시터를 위해 제공되는 영역이 마스킹된다. 반도체 층(16)의 캐패시터부(16b)를 참조한다. 포토레지스터 층(30)이 현상된 후에는, 이온 주입(31)이 수행되며, 트랜지스터부는 p-도핑, 예를 들어 p 또는 P+가 된다.
도 4에 예시된 바와 같이, 또 다른 포토리소그래피 방법이 순차적으로 수행되며, 여기서는 캐패시터를 제조하기 위해 추가 마스크가 필요하다. 포토레지스트 층(32)이 도포되고, 마스크를 이용하여 노광 및 현상되므로, 트랜지스터부(16a)는 마스킹되고, 캐패시터부(16b)는 마스킹되지 않는다.
그 후, 패터닝된 포토레지스트 층(32)을 이용하여 이온 주입(33)이 수행되고, 캐패시터부(16b)는 강하게(heavily) n-도핑, 즉 n++이 되며, 저부 전극 영역(34)이 생성된다. 마스킹된 트랜지스터부(16a)에서는, 이온 주입(33)시 도핑이 변화되지 않은 상태로 유지된다. 추가 주입의 결과로, 저부 전극 영역(34)은 낮은 임피던스를 얻게 된다. 예컨대, 도핑 밀도는 큐빅 센티미터(cubic centimeter)당 1020개의 도핑 원자들의 수와 같다. 도핑 밀도는 3제곱 센티미터당 1019 내지 1021개의 도핑 원자들의 범위내에 있는 것이 바람직하다. 도핑 밀도가 증가함에 따라, 유전체는 도핑되지 않은 또는 단지 중간보다 강하게(medium-heavily) 도핑된 영역상에서 보다 빠르게 성장한다. 하지만, 도핑 밀도가 증가하면, 형성되는 공간 전하 구역들이 작아지게 되므로 기생 효과들도 적어지게 된다.
도 5에 예시된 바와 같이, 그 후 포토레지스츠 층(32)은 제거된다. 이후, 얇은 실리콘 이산화물 층(40)이 반도체 층(16)의 트랜지스터부(16a)의 커버링되지 않은 영역에 그리고 저부 전극 영역(34)의 커버링되지 않은 영역에 생성되며, 상기 실리콘 이산화물 층은, 트랜지스터의 영역에 게이트 산화물(42)을 형성하고 캐패시터의 영역에 유전체(46)를 형성한다. 예컨대, 실리콘 이산화물 층(40)은 열적으로 성장한다. 예시적인 실시예에서, 실리콘 이산화물 층(40)은 도핑되지 않은 실리콘의 영역에서 2㎚의 두께를 가진다.
대안적인 예시적인 실시예에서, 또 다른 리소그래피 방법을 이용하여, 반도체 층(16)의 트랜지스터부(16b)상의 두께와 상이한 두께를 가지는 유전체 및/또는 상이한 물질로 만들어진 유전체가 캐패시터의 저부 전극 영역(34)상에 생성된다.
도 5에 보다 자세히 예시된 바와 같이, 그 후 인-시튜 또는 후속 도핑된 다결정 실리콘이 증착되어, 폴리실리콘 층(41)이 생성된다. 폴리실리콘 층(41)은, 예컨대 100㎚의 두께와, 3제곱 센티미터당 1021개의 도핑 원자의 도펀트 농도를 가진다. n 도전 타입의 강한 도핑이 부호 n++로 다시 한번 표현된다. 예를 들어, 인 원자들이 도핑 원자들로서 사용된다. 또 다른 예시적인 실시예에서, 폴리실리콘 층(41) 대신에, 적절한 물질의 일함수(work function)를 갖는 대안적인 용이한 도전성 물질이 사용된다.
도 6에 도시된 바와 같이, 특히 게이트 전극(54)을 패터닝하기 위해 또 다른 리소그래피 방법이 순차적으로 수행된다. 이를 위해, 포토레지스터 층이 도포되고, 노광되며 현상되어, 포토레지스트 층 영역(50a, 50b)들이 생성된다. 그 후, 폴리실리콘 층(41) 및 실리콘 이산화물 층(40)이 패터닝, 예를 들어 에칭된다. 이는 포토레지스트 층 영역 50a 밑에 게이트 전극(54)을 유도하고 포토레지스트 층 영역 50b 밑에 커버링 전극(56)을 유도하는 결과를 가져온다. 이 에칭은 각각 반도체 층(16)의 트랜지스터부(16a)상에서 그리고 저부 전극 영역(34)상에서 정지된다.
도 7에 예시된 바와 같이, 포토레지스트 층 영역(50a, 50b)들은 에칭 후에 제거된다. 그 후, 반도체 층(16)의 트랜지스터부(16a)의 상부 영역내에 약하게 도핑된 LDD(Lightly Doped Drain) 영역(58, 59)들을 생성하기 위해서 이온 주입(57)이 수행된다.
이후, 도 8에 도시된 바와 같이, 예를 들어 CVD(Chemical Vapor Deposition) 방법에 의해 전체 면적 위에 얇은 TEOS 층 또는 실리콘 질화물 층이 증착된다. 예시적인 실시예에서, 실리콘 질화물 층(60)은 50㎚의 두께를 가진다. 도 8에 보다 자세히 예시되는 바와 같이, 이후 TEOS 층은 게이트 전극(54)의 측벽들에 스페이서 60 및 62를 형성하고 또한 커버링 전극(56)의 측벽들에 스페이서 64 및 66을 형성하기 위해 비등방성(anisotropic) 에칭 공정으로 에칭 백(etch back)된다. 이 방식으로, 게이트 전극(56)과 커버링 전극(56) 양자 모두는 모든 측면들을 따라 절연된다. 게이트 전극(54) 및 커버링 전극(56)의 측면 영역들에서는 후속 에피택시가 불가능하며, 그 결과로 단락 회로가 회피된다.
이후, 도 9에 예시된 바와 같이, 선택적 에피택시 방법이 수행된다. 단결정 에피택셜 층이 저부 전극 영역(54) 및 LDD 영역(58, 59)들의 커버링되지 않은 영역부들상에서 성장된다. 반도체 층(16)의 단결정 실리콘상에는 에피택셜 영역(70, 74)들이 생성된다. 에피택셜 영역(70, 74)들은 각각 게이트 전극(54) 및 커버링 전극(56)의 높이의 거의 절반까지 연장된다. 또한, 에피택셜 영역(70, 74)들은 "승강된(elevated)" 소스/드레인 영역들로도 칭해진다. 에피택셜 영역(70, 74)들을 위한 에피택셜 층의 두께는 주로 이하에 설명되는 실리사이딩 및 반도체 층(16)의 두께에 따라 달라진다. 실리사이딩은 존재하고 있는 실리콘을 소비하므로, 그 결과 대응하는 많은 양의 실리콘이 이 반응을 위해 제공된다. 이러한 조치는 드레인-소스 영역의 상기 영역내의 채널 단자들의 "벗겨짐(tearing away)"을 방지한다. 에피택셜 영역(72, 76)들이 게이트 전극(54) 및 커버링 전극(56)상에 각각 위치된다. 대안적인 게이트 물질들이 사용되는 경우, 에피택셜 영역(72, 76)들은 존재하지 않는다.
도 10에 도시된 바와 같이, 에피택시 방법 후에는, 고도로 도핑되어 낮은 임피던스의 소스/드레인 영역(80, 82)들을 제조하기 위해, 예를 들어 n++, 즉 강하게 n-도핑된 이온 주입(78)이 수행된다. 또한, 에피택셜 영역(70 내지 76)들은 상기 공정에서도 도핑된다. 여기에서는, CMOS(Complementary Metal Oxide Semiconductor) 공정에서 상보적 트랜지스터들을 가지는 영역들을 분리하기 위해 마스크만 필요하다. 캐패시터의 저부 전극 영역(34)과 소스/드레인 영역(82) 사이에 연결부가 생성된다. 반도체 층(16)의 트랜지스터부(16a)에서 소스/드레인 영역(80, 82)들 사이에 놓인 채널 영역(84)들은 p-도핑되어 있다. 스페이서(60, 62)들 및 게이트 스택은 주입 시 주입 마스크로서 역할한다.
도 11에 예시된 바와 같이, HDD(High Density Drain) 주입 후에 살리사이드(자기-정렬된(self-aligned) 실리사이드) 방법(salicide method)이 수행된다. 이를 위해, 예컨대 니켈 층이 전체 면적 위에 증착된다. 예를 들어, 500℃의 온도에서, 니켈 실리사이드는 에피택셜 영역(70 내지 76)들내에 형성되고, 그에 따라 소스/드레인 영역(80, 82)들, 게이트 전극(54) 및 커버링 전극(56)상에 형성된다(실리사이드 영역(90 내지 96)들을 참조). 또한, 니켈 대신에, 예를 들어 티타늄 실리사이드 또는 코발트 실리사이드를 제조하기 위해, 1400℃보다 높은 녹는점을 갖는 상이한 금속, 특히 내열성 금속을 사용할 수도 있다. 에피택셜 영역(70 내지 76)들은 도 11에 도시된 예시적인 실시예에서 완전히 실리사이드화된다(silicided). 이와 대조적으로, 반도체 층(16) 및 커버링 전극(56)은 실리사이드화되지 않았다. 또 다른 예시적인 실시예에서는, 반도체 층(16) 및 커버링 전극(56)의 영역들도 실리사이드화된다.
이후, 도 12에 예시된 바와 같이, 패시베이션 층(passivation layer; 100), 예를 들어, TEOS(테트라에틸 오쏘실리케이트) 층, BPSG(보로포스포러스 실리케이트 글래스) 층, 또는 또 다른 적절한 물질로 만들어진 층이 도포된다. 포토리소그래피 방법을 이용하여, 콘택 홀(contact hole)들이 패시베이션 층(100)내에서 에칭되고 또한 텅스텐으로 충전(fill)됨에 따라, 예를 들어 순서대로 실리사이드 영역(90, 94, 96)으로 각각 유도되는 연결부(102, 104, 106)들이 생성되게 된다. 이후, 상기 연결부(102 내지 106)들은 또한 금속배선층(metalization layer) 또는 복수의 금속배선층들(미도시됨)의 상호연결부로 연결된다. 이 경우, "백 엔드(back end)"라고도 칭하는 종래의 CMOS 공정이 수행된다.
또한, 일반적으로, 양호한 접착을 위해 또는 확산 배리어로서 콘택 홀들내에 중간층(intermediate layer)들이 도입된다. 이들 중간층은 간명함을 위해 도 12에 예시되어 있지 않다. 예컨대, 상기 층들은 티타늄 질화물을 포함하여 이루어진다.
금속 상호연결부들은, 예를 들어 이른바 듀얼 다마신 방법(dual damascene method)에 의해 제조되어, 구리가 트렌치들내에 충전된다. 그 후, 화학적 기계적 폴리싱(CMP) 방법에 의해 폴리싱이 수행된다. 하지만, 여타의 방법들, 예를 들어 알루미늄 층들의 에칭도 사용된다.
도 13은 플래너 SOI-FET(142) 및 캐패시터(144)를 포함하는 트랜지스터-캐패시터 장치(140)의 평면도를 도시한다.
상기 트랜지스터(142)는 최소 피처 크기(F)의 대략 10배에 해당하는 트랜지스터 폭(W1)을 가진다. 이 트랜지스터 폭 때문에, 연결부(102) 이외에, 실리사이드 영역(90)으로 유도되는 4개의 또 다른 연결부(110 내지 116)들이 존재한다. 마찬가지로, 연결부(104) 이외에, 실리사이드 영역(94)으로 유도되는 4개의 추가 연결부(120 내지 126)들이 존재한다. 연결부(106) 이외에, 실리사이드 영역(96)으로 또한 이에 따라 커버링 전극(56)으로도 유도되는 4개의 또 다른 연결부(130 내지 136)들이 존재한다.
캐패시터(144)의 길이(L1)는 그 폭(B1)보다 상당히 짧다. 예시적인 실시예에서, 상기 폭(B1)은 트랜지스터 폭과 거의 일치한다. 상기 길이(L1)는 단지 상기 폭(B1)의 1/3 정도이다. 이들 치수 때문에 그리고 다수의 연결부(102 내지 136)들로 인해, 캐패시터(144)는 매우 신속하게 전하 반전(charge reversal)을 겪게 된다.
트랜지스터-캐패시터 장치의 바람직한 적용 분야는, 도 14 및 도 15에 예시된 바와 같이, 다이내믹 메모리 셀, 특히 이른바 임베디드 DRAM 메모리 셀(150)이다. 상기 메모리 셀(150)은 단 하나의 액세스 트랜지스터(access transistor; 152) 및 캐패시터(154)를 포함한다. 도 1 내지 도 12를 참조하여 상기 설명된 방법 단계들 또한 상기 메모리 셀(150)의 제조시에 수행된다. 그러므로, 도 14 및 도 15에서, 동일한 소자들은 동일한 참조 부호들로 식별되지만, 소문자 a가 붙는다.
결과적으로, 플래너 전계-효과 트랜지스터(152)는, 특히,
- 제어 전극(54a),
- 게이트 산화물(42a),
- LDD 영역(58a, 59a)들,
- 단자 영역(80a, 82)들, 및
- 스페이서(60a, 62a)들을 포함한다.
캐패시터(154)는,
- 저부 전극 영역(34a),
- 유전체(46a),
- 커버링 전극(66a), 및
- 스페이서(64a)를 포함한다.
단자 영역(80a), 제어 전극(54a) 및 커버링 전극(56a) 위의 에피택셜 영역(70a, 72a, 76a)들 각각은 완전히 실리사이드화되지 않으므로, 실리사이드 영역(90a 내지 96a)들은 상기 에피택셜 영역(70a, 72a, 76a)상에 배치된다.
도 14는 도 15에 도시되고 트랜지스터(152) 채널의 전류 흐름의 길이 방향으로 놓인 단면 II로 메모리 셀(150)을 도시한다. 커버링 전극(56a) 및 게이트 전극(54a)간의 거리는 최소 피처 크기(1F)로 감소되었다. 게이트 전극(54a)에 배치된 스페이서(62a) 및 커버링 전극(56a)에 배치된 스페이서(64a)는 서로 닿아 있으며, 그 결과로 드레인이 실리사이드화되지 않는다. 더욱이, 이는 드레인 측상에는 LDD 영역(59a)만이 존재하지만 추가 단자 영역은 없다는 것도 의미한다. 또한, 연결부도 드레인으로 유도되지 않는다. LDD 영역(59a)은 저부 전극 영역(34a)으로 직접 유도된다. 이에 따라, 저부 전극 영역(34a)의 증가된 접촉 저항은 캐패시터(154)의 방전을 상쇄한다. 또한, 캐패시터(154)의 방전은, 상기 캐패시터의 폭(B2)이 그 길이(L2)보다 상당히 짧다는 사실로 인해 억제된다. 또한, 플래너 SOI 트랜지스터(152)의 작은 누설 전류는 저장 캐패시턴스의 빠른 방전을 막는다.
최소 누설 전류를 가진 최고의 가능한 팩킹 밀도(packing density)를 얻기 위해서, 트랜지스터(152)는 예를 들어 1.5 F 내지 3 F의 작은 트랜지스터 폭(W2)을 갖는다. 캐패시터(154)는 상기 메모리 셀(150)의 요구되는 최소 저장 캐패시턴스에 의해 길이(L2)가 결정되는 수평 스트립의 형태를 가진다. 트랜지스터 폭(W2) 및 캐패시터의 폭(B2)은 거의 일치한다. 예컨대, 편차(deviation)는 50% 미만이다. 캐패시터(154)는 도 13 및 도 14에 도시된 트랜지스터(152)에 대해 축소되어 도시된다.
중간-크기의 SRAM 메모리(Static Random Access Memory) 유닛이 빠른 임베드된 DRAM으로 대체되는 경우, 예를 들어 마이크로프로세서 메모리 계층(hierarchy)의 제 2 및 제 3 액세스 레벨에서, 즉 제 2 및 제 3 레벨 캐시(cache)에서는 다음과 같은 계산 결과가 나온다, 예컨대, 이제까지 SRAM 메모리 셀은 134 F2의 면적을 차지하였으며, 여기서 F는 최소 피처 크기이다. 예컨대, 3.9의 유전 상수(εr)를 가지는 유전체가 사용되는 경우, 다음의 수학식에 따라 메모리 셀당 10 fF의 통상적인 임베드된 DRAM 캐패시턴스(CMEM)를 실현할 수 있다. 산화물 캐패시턴스는 다음과 같다:
COX = εr ε0/tphys = 34.5 fF/㎛2,
여기서, tphys는 산화물 두께이며, 예시적인 실시예에서 1㎚이다. 이로 인해, 저장 캐패시턴스의 요구되는 면적(AMEM)이 유도된다:
AMEM = CMEM/COX = 0.29 ㎛2.
최소 피처 크기(F)가 65㎚이기 때문에, 이는 캐패시턴스의 69 F2 또는 액세스 트랜지스터를 포함하는 전체 메모리 셀의 90 F2에 대응한다. 따라서, 임베드된 DRAM 메모리 셀의 면적은 134 F2의 SRAM 셀 크기보다 훨씬 더 작다.
1㎚의 유효 산화물 두께가 주어진다면, 게이트 및 최상부 실리콘 공핍부(silicon depletion)에 대해 그리고 양자 역학 효과로 인해 0.8㎚의 보정은:
COX = 3.9 ε0/tox = 19 fF/㎛2의 면적당 캐패시턴스를 유도하는 결과를 가져오며, 여기서 1.8㎚인 tox는 전기적 유효 산화물 두께를 나타내고, ε0은 자유 공간(free space)의 유전율(permittivity)을 나타낸다. 금속 게이트를 사용하게 되면, 전기적 유효 산화물 두께는 더 이상 존재하지 않는 게이트 공핍부로 인해 약 0.4㎚만큼 감소되며, 그 결과 면적당 캐패시턴스는 다음과 같이 증가된다:
COX = 3.9 ε0/tox = 24 fF/㎛2.
또한, 본 발명에 따른 캐패시턴스들은, 집적 회로 장치의 전압 공급부에서의, 이른바 스파이크들을 감쇠(attenuating)시키고 크로스토크를 감쇠시키는, 이른바 바이패스 캐패시턴스로서 사용된다. 또한, 이들은 특히 오실레이터(oscillator)들 또는 아날로그-대-디지털 컨버터들내의 아날로그 캐패시턴스들로서 매우 적합하다. 또한, 이 캐패시턴스들은 이른바 혼합-신호 회로(mixed-signal circuit)들, 다시 말해 메모리 셀에서의 아날로그 캐패시턴스들 및 예를 들어 저장 캐패시턴스들을 가지는 회로들에도 또한 사용된다.
다른 예시적인 실시예들에서, εr이 100보다 크고 0.1㎚의 teff보다 작은 유효 산화물 두께들을 가지는 별도의 높은-K DRAM 유전체가 게이트 산화물 대신에 사용된다. 예를 들면, 바륨 스트론튬 티타네이트(barium strontium titanate; BST) 또는 에피택셜 바륨 스트론튬 티타네이트를 들 수 있다. 따라서, DRAM 메모리 셀에 대한 면적 요건은 약 22 F2로 감소된다. SOI 스택들상에 높은-K 유전체를 위한 영역을 한정하기 위해 제 2 추가 마스크가 사용된다.
본 발명의 경우, FET 평면안으로, 즉 이른바 SOI 기판상의 최상부 실리콘안으로 캐패시턴스가 통합된다. 특히, 트랜지스터의 고-품질 게이트 유전체가 캐패시터의 유전체로 이용되는 경우, SOI 캐패시턴스의 제조는 단지 하나의 추가 공정만을 필요로 한다.
이전의 여러가지 기술적 개념에 따라 얻어지는 또 다른 장점들은, 순수 로직 블록(pure logic block)들과 임베드된 DRAM 블록들 사이의 평탄한 전이(planar transition)이다. 더욱이, 깊은 비아(deep via)들 및 콘택들이 회피될 수 있다.
도 1 내지 도 15를 참조하여 설명된 예시적인 실시예들에서, LDD(Lightly Doped Drain) 도핑과 HDD(Highly Doped Drain) 도핑 양자 모두가 수행되었다. 이와 대조적으로, 또 다른 예시적인 실시예에서는, LDD 도핑을 하지 않고 단지 HDD 도핑만이 수행된다.
또 다른 예시적인 실시예에서, 트랜지스터 및 캐패시터는 공간적으로 서로 멀리 떨어져 배치되며, 전용 연결부들이 각각 제공된다.
도 16은 3개의 트랜지스터(M1 내지 M3)를 가지고 또한 캐패시터(Cs)를 가지는 DRAM(Dynamic Random Access Memory) 메모리 셀(200)의 회로도를 도시하며, 이는 도 1 내지 도 12를 참조하여 설명된 방법 단계들로 제작된다. 예컨대, 도 14에 예시된 트랜지스터(152)는 제1경우에서 트랜지스터(M1)이다. 또한, 캐패시터 154는 캐패시터 Cs이다. 제1경우에서, 전기적 도전 연결부는 반도체 층(16)내의 저부 전극 영역(34a)에 인접해 있는 추가 패드로부터 트랜지스터(M2)의 게이트로 유도된다.
대안예로서, 제2경우의 레이아웃은, 트랜지스터 152가 트랜지스터 M2에 대응하고, 캐패시터 154가 캐패시터 Cs에 대응하도록 선택된다. 제2경우에서, 커버링 전극(56a)은 트랜지스터 M1의 일 단자 영역에 그리고 트랜지스터 M2의 게이트에 전기적으로 도전적으로 연결된다.
메모리 셀(200)의 회로는 기록을 위한 서브회로(subcircuit) 및 판독을 위한 서브회로를 포함하며, 캐패시터(Cs)의 전하는 판독 공정 중에 변경되지 않으므로, 그 결과로 판독 작업 후 이 전하를 리프레시(refresh)시킬 필요가 없다.
기록을 위한 서브회로는 기록 트랜지스터(M1) 및 캐패시터(Cs)를 포함한다. 트랜지스터(M1)의 게이트 단자는 기록 워드 라인(WWL)에 연결된다. 트랜지스터(M1)의 소스 단자는 기록 비트 라인(BL1)에 연결된다. 상기 언급된 제1경우에 따라 매우 양호한 전기적 특성들을 가지는 회로 장치의 경우, 트랜지스터(M1)의 드레인 단자는 캐패시터(154)의 저부 전극(34a)에 의해 형성되는 저장 노드(storage node; X)로 유도된다. 캐패시터(Cs 또는 154)의 커버링 전극(56a)은 접지 전위(ground potential; VSS)에 있다. 제2경우에 따른 대안예에서, 트랜지스터(M1)의 드레인 단자는 캐패시터(154)의 커버링 전극(56a)에 의해 형성되는 저장 노드(X)로 유도된다. 캐패시터(Cs)의 저부 전극(34a)은 접지 전위(VSS)에 있다.
판독을 위한 서브회로는 트랜지스터(M2, M3)들을 포함한다. 트랜지스터(M3)의 게이트 단자는 판독 워드 라인(RWL)에 연결된다. 트랜지스터(M3)의 드레인 단자는, 예를 들어 판독 작업의 시작 이전에 동작 전위(VDD)로 하전되는 판독 비트 라인(BL2)에 연결된다. 트랜지스터(M3)의 소스 단자는 트랜지스터(M2)의 일 드레인 단자로 연결된다. 트랜지스터(M2)의 게이트 단자는 저장 노드(X)로 연결된다. 트랜지스터(M2)의 소스 단자는 접지 전위(VSS)에 있다.
트랜지스터(M2)는 증폭기의 임무를 수행하므로, 심지어는 저장 노드(X)상의 전하 손실의 경우에도 여전히 신뢰성있는 판독이 가능하다. 전하 노드(X)상에 양 전하가 존재하는 경우, 트랜지스터(M2)는 스위치-온 상태(switched-on state)에 있으며, 미리하전된(precharged) 판독 비트 라인(BL2)은 판독 작업 시 방전된다.
트랜지스터(M2)의 게이트-소스 캐패시턴스가 캐패시터(Cs)와 병렬로 연결되기 때문에, 유효 저장 캐패시턴스(Ceff)가 증가한다:
CeFF = Cs + CGS(M2),
여기서, Cs는 캐피시터(Cs)의 캐패시턴스이고 CGS는 트랜지스터(M2)의 게이트-소스 캐패시턴스이다. 상기 제조 방법으로 인해, 트랜지스터(M2) 및 저장 캐패시터(Cs)의 면적당 캐패시턴스들은, 예컨대 게이트 산화물 및 캐패시터 유전체가 동일한 유전층내에 생성되고 상기 층이 모든 지점들에서 동일한 층 두께를 가지는 경우, 동일한 크기가 된다.
메모리 셀(200)의 면적 요건은 유효 저장 캐패시턴스(CeFF)로 만들어진 요건들에 의해 결정된다. 작은 누설 전류들 및 높은 트랜지스터 이득(gain)이 주어진다면, 이는 높은 판독 전류를 유도하게 되며, 저장 캐패시터(Cs)의 크기를 감소시킬 수 있다. 캐패시터(Cs)에 요구되는 면적 및 그 전기적 특성들은 다수의 메모리 셀(200)을 가지는 메모리 유닛의 경제적인 제조를 위한 중요한 기준(principal criteria)이다. 또한, 다수의 메모리 셀(200)들을 가지는 메모리 유닛은 프로세서 메모리 계층의 SRAM을 대체하는데 적합하다.

Claims (15)

  1. 집적 회로 장치(140)에 있어서,
    전기적으로 절연되는 절연 영역을 가지고,
    - 상기 절연 영역 근처의 전극 영역(34),
    - 유전 영역(46), 및
    - 상기 절연 영역과 떨어져 있는 전극 영역(56)을 명시된 순서대로 포함하고 또한 캐패시터(144)를 형성하는 영역들의 1이상의 시퀀스를 가지며,
    상기 절연 영역은 평면으로 배치된 절연층(14)의 일부분이고,
    상기 집적 회로 장치(140)의 1이상의 활성 구성요소(142) 및 상기 캐패시터(144)는 상기 절연층(14)의 동일면상에 배치되며, 상기 구성요소(142)의 활성 영역(84) 및 상기 절연 영역 근처의 상기 전극 영역(34)은, 상기 절연층(14)이 배치되는 상기 평면과 평행하게 놓인 평면에 배치되는 것을 특징으로 하는 집적 회로 장치.
  2. 제1항에 있어서,
    1이상의 전계-효과 트랜지스터(142)로서, 그 채널 영역(84)은 상기 활성 영역이고, 상기 채널 영역(84)은 바람직하게는 도핑되거나 도핑되지 않으며, 및/또는
    제어 전극(54)은 상기 절연 영역과 떨어져 있는 상기 전극 영역(56)과 동일한 물질 및/또는 동일한 도펀트 농도의 물질을 포함하고, 및/또는
    제어 전극 절연 영역(42)은 상기 유전 영역(46)과 동일한 물질 및/또는 동일한 두께를 갖는 물질을 포함하며, 및/또는
    상기 제어 전극 절연 영역(42)은 상기 유전 영역(46)과 상이한 물질 및/또는 상이한 두께를 가지는 물질을 포함하는 1이상의 전계-효과 트랜지스터(142)를 특징으로 하는 집적 회로 장치.
  3. 제2항에 있어서,
    상기 전계-효과 트랜지스터(142)는 플래너 전계-효과 트랜지스터이고, 및/또는
    상기 트랜지스터는 단자 영역(80, 82)들과 동일한 도전 타입을 갖지만 최소 1차수의 크기(at least one order of magnitude)만큼 더 작은 도펀트 농도의 도핑을 갖는 보조 단자 영역(58, 59)들을 포함하며, 및/또는
    상기 트랜지스터는, 상기 보조 단자 영역(58, 59)들 근처에 및/또는 상기 단자 영역(80, 82)들 근처에 배치되고 또한 상기 보조 단자 영역(58, 59)들 및/또는 상기 단자 영역(80, 82)들과 상이한 도전 타입의 도핑을 가지는 보조 도핑 영역들을 포함하며, 및/또는
    상기 제어 전극(54)은 금속-반도체 화합물을 포함하는 영역, 특히 실리사이드 영역(92)에 인접해 있는 것을 특징으로 하는 집적 회로 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 트랜지스터(142)의 일 단자 영역(80, 82) 또는 상기 트랜지스터(142)의 양 단자 영역(80, 82)들은 상기 절연층(14)에 인접해 있으며, 및/또는
    1이상의 단자 영역(80, 82)들은 금속-반도체 화합물, 바람직하게는 실리사이드 영역(90, 96)을 포함하는 영역에 인접해 있고, 및/또는
    상기 절연 영역과 떨어져 있는 1이상의 단자 영역(80, 82)의 경계 영역은 상기 활성 영역(84)보다 상기 절연층(14)으로부터 더 멀리 떨어져 있으며, 또는
    상기 절연 영역과 떨어져 있는 상기 1이상의 단자 영역(80, 82)의 경계 영역은, 상기 절연 영역과 떨어져 있는 활성 영역(84)의 경계 영역보다 상기 절연층(14)에 더 가깝게 배치되는 것을 특징으로 하는 집적 회로 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제어 전극(54)의 양면상에 스페이서(60, 62)들이 배치되고, 상기 스페이서들은 상기 제어 전극(54)과 상이한 물질, 바람직하게는 실리콘 이산화물 또는 실리콘 질화물을 포함하거나, 또는 상기 제어 전극(54)과 상이한 물질, 바람직하게는 실리콘 이산화물 또는 실리콘 질화물을 포함하여 이루어지며, 및/또는
    상기 절연 영역과 떨어져 있는 상기 전극 영역(56)의 1이상의 측면에 하나의 스페이서(64, 66)가 배치되고, 이 스페이서는 상기 절연 영역과 떨어져 있는 상기 전극 영역(56)과 상이한 물질, 바람직하게는 실리콘 이산화물 또는 실리콘 질화물을 포함하거나, 또는 상기 절연 영역과 떨어져 있는 상기 전극 영역(56)과 상이한 물질, 바람직하게는 실리콘 이산화물 도는 실리콘 질화물을 포함하여 이루어지고, 및/또는
    상기 제어 전극(54)에 배치된 스페이서(62a) 및 상기 절연 영역과 떨어져 있는 상기 제어 전극(54)에 배치된 스페이서(64a)는 서로 닿아 있는 것을 특징으로 하는 집적 회로 장치.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 필드-효과 트랜지스터(142)의 단자 영역(82) 및 상기 절연 영역 근처에 있는 상기 캐패시터(144)의 전극 영역(34)은 서로 인접해 있으며 그 경계에서 전기적 도전 연결을 가지고, 및/또는
    상기 절연 영역 근처의 상기 전극 영역(34)에 인접해 있는 또 다른 트랜지스터(152)의 단자 영역(59a)은 금속-반도체 화합물을 포함하는 영역, 특히 실리사이드 영역에 인접해 있지 않으며, 및/또는
    다른 단자 영역(80a)은 금속-반도체 화합물을 포함하는 영역(70a)에 인접해 있는 것을 특징으로 하는 집적 회로 장치.
  7. 제6항에 있어서,
    상기 단자 영역(82)에 인접해 있는 상기 절연 영역 근처의 상기 전극 영역(34)의 측면은, 상기 측면에 대해 직각방향으로 놓인 상기 절연 영역 근처의 상기 전극 영역(34)의 측면보다 길고, 바람직하게는 최소 2배 또는 최소 5배 길며,
    상기 트랜지스터(142)는, 바람직하게는 최소 피처 크기(F)의 배수인, 바람직하게는 3-폴드 이상 또는 5-폴드 이상인 트랜지스터 폭(W1)을 가지고, 또는
    상기 단자 영역(82)에 인접해 있는 상기 절연 영역 근처의 상기 전극 영역(34)의 측면에 대해 직각방향으로 놓인 상기 절연 영역 근처의 상기 전극 영역(34)의 일 측면은, 상기 단자 영역(82)에 인접해 있는 상기 측면보다 길고, 바람직하게는 최소 2배 또는 최소 5배가 길며,
    상기 트랜지스터(152)는 상기 최소 피처 크기(F)의 3배보다 좁은, 바람직하게는 상기 최소 피처 크기(F)의 2배보다 좁은 트랜지스터 폭(W2)을 가지는 것을 특징으로 하는 집적 회로 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연 영역 근처의 상기 전극 영역(34)은 단결정 영역, 바람직하게는 도핑된 반도체 영역이고, 및/또는
    상기 활성 영역(84) 및/또는 상기 절연 영역 근처의 상기 전극 영역(34)은 100㎚ 미만 또는 50㎚ 미만의 두께를 가지며, 및/또는
    상기 활성 영역(84)은 단결정 영역, 바람직하게는 도핑되거나 도핑되지 않은 반도체 영역이고, 및/또는
    상기 절연층(14)은, 한 측면에서, 캐리어 기판(12), 바람직하게는, 반도체 물질을 포함하여 이루어지거나 또는 특히 실리콘 또는 단결정 실리콘인 반도체 물질을 포함하여 이루어지는 캐리어 기판에 인접해 있으며, 및/또는
    상기 절연층(14)은 다른 쪽 측면에서 상기 절연 영역 근처의 상기 전극 영역(34)에 인접해 있고, 및/또는
    상기 경계 영역들은 바람직하게는 완전히 서로 평행한 2개의 평면들내에 놓이며, 및/또는
    상기 절연층(14)은 전기적 절연 물질, 바람직하게는 산화물, 특히 실리콘 이산화물을 포함하거나, 또는 포함하여 이루어지고, 및/또는
    상기 활성 구성요소(142)는 트랜지스터, 바람직하게는 전계-효과 트랜지스터, 특히 플래너 전계-효과 트랜지스터인 것을 특징으로 하는 집적 회로 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 유전 영역(46)은 실리콘 이산화물을 포함하거나 또는 포함하여 이루어지며, 및/또는
    상기 유전 영역(46)은 4보다 큰 또는 10보다 큰 또는 50보다 큰 유전 상수를 갖는 물질을 포함하여 이루어지고, 및/또는,
    상기 절연 영역과 떨어져 있는 상기 전극 영역(56)은, 실리콘, 바람직하게는 다결정 실리콘을 포함하거나, 또는 포함하여 이루어지며, 및/또는
    상기 절연 영역과 떨어져 있는 상기 전극 영역(56)은 금속을 포함하거나 또는 포함하여 이루어지고, 및/또는
    상기 절연 영역과 떨어져 있는 상기 전극 영역(56)은 낮은-임피던스 물질, 바람직하게는 티타늄 질화물, 탄탈륨 질화물, 루비듐 또는 고도로 도핑된 실리콘-게르마늄을 포함하며, 및/또는
    상기 절연 영역과 떨어져 있는 상기 전극 영역(56)은, 금속-반도체 화합물을 포함하는 영역, 특히 실리사이드 영역(96)에 인접해 있는 것을 포함하는 것을 특징으로 하는 집적 회로 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 회로 장치는 1이상의 프로세서, 바람직하게는 마이크로프로세서를 포함하며, 및/또는
    상기 캐패시터(154) 및 상기 활성 구성요소(152)는, 특히 다이내믹 RAM 메모리 유닛내의 메모리 셀(150)을 형성하고, 및/또는
    메모리 셀은, 캐패시터(152) 및 단 하나의 트랜지스터(152), 또는 캐패시터(Cs) 및 1이상의 트랜지스터(M1 내지 M3), 바람직하게는 3개의 트랜지스터(M1 내지 M3)를 포함하는 것을 특징으로 하는 집적 회로 장치.
  11. 캐패시터(144)를 구비한 집적 회로 장치(140), 특히 제1항 내지 제10항 중 어느 한 항에 따른 회로 장치(140)를 제조하는 방법에 있어서,
    전기 절연성 물질로 만들어진 절연층(14) 및 반도체 층(16)을 포함하는 기판(10)을 제공하는 단계;
    캐패시터를 위한 1이상의 전극 영역(34)을 형성하기 위해 그리고 트랜지스터(142)를 위한 1이상의 활성 영역(84)을 형성하기 위해 상기 반도체 층(16)을 패터닝하는 단계;
    상기 반도체 층(16)을 패터닝한 후에, 1이상의 유전층(42, 46)들을 생성하는 단계;
    상기 유전층(42, 46)들을 생성한 후에, 전극층(41)을 생성하는 단계; 및
    상기 전극층(41)내에 상기 절연 영역과 떨어져 있는 상기 캐패시터(144)의 전극(56)을 형성하는 단계들이 명시된 순서에 제약받지 않고 수행되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 패터닝하는 단계 이전에, 상기 반도체 층(16)에 1이상의 보조층(18, 20), 바람직하게는 산화물 층(18) 및/또는 실리콘 질화물 층(20)을 도포하는 단계로, 상기 보조층(20)이 바람직하게는 상기 반도체 층(12)의 패터닝 시 하드 마스크로서 역할하는 단계, 및/또는
    바람직하게는 상기 유전층(42, 46)을 생성하는 단계 이전에, 상기 트랜지스터(142)의 채널 영역(84)을 도핑하는 단계,
    바람직하게는 상기 전극층(41)을 형성하는 단계 이전에, 라운딩 산화물(26, 28)을 형성하기 위해 열적 산화를 수행하는 단계, 및/또는
    바람직하게는 상기 유전층(42, 44, 46)을 생성하는 단계 이전에, 상기 절연 영역 근처의 상기 전극(34)을 도핑하는 단계, 및/또는
    상기 유전층(42, 46)과 동시에 상기 트랜지스터(142)의 상기 활성 영역(84)에 있는 유전층을 생성하는 단계, 및/또는
    상기 트랜지스터(142)의 제어 전극(54) 형성과 동시에 상기 절연 영역으로부터 떨어진 전극 영역(56)을 형성하는 단계를 특징으로 하는 방법.
  13. 제11항 또는 제12항에 있어서,
    바람직하게는 상기 트랜지스터(142)의 제어 전극(54)을 패터닝하는 단계 후에, 상기 트랜지스터(142)의 단자 영역(80, 82)들보다 낮은 도펀트 농도를 가지는 보조 단자 영역(59, 59)들을 형성하는 단계, 및/또는
    바람직하게는 상기 제어 전극(54)을 패터닝하는 단계 전에, 보조 도핑 영역들을 형성하는 단계,
    상기 트랜지스터(142)의 제어 전극(54)을 패터닝하는 단계 후에, 또 다른 보조층(60 내지 66), 바람직하게는 실리콘 질화물 층 또는 실리콘 이산화물 층, 특히 TEOS 층을 도포하는 단계, 및/또는
    상기 또 다른 보조층(60 내지 66)을 비등방성 에칭하는 단계를 특징으로 하는 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 절연 영역으로부터 떨어져 있는 상기 전극 영역(56)을 형성하는 단계 후에 및/또는 상기 트랜지스터(142)의 제어 전극(54)을 패터닝하는 단계 후에, 반도체 물질(16)로 만들어진 커버링되지 않은 영역들상에 선택적 에피택시를 수행하는 단계, 및/또는
    상기 절연 영역으로부터 떨어져 있는 상기 전극 영역(56)을 형성하는 단계 후에 및/또는 상기 제어 전극(54)을 패터닝하는 단계 후에 및 바람직하게는 에피택시 후에, 상기 트랜지스터(142)의 단자 영역(70, 72)을 도핑하는 단계를 특징으로 하는 단계.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 전극층(54)상에 커버링되지 않은 반도체 영역들(16)상에 금속-반도체 화합물을 선택적으로 형성하는 단계, 특히 실리사이드를 선택적으로 형성하는 단계를 특징으로 하는 방법.
KR1020057006707A 2002-10-18 2003-10-10 캐패시터들 및 바람직하게는 플래너 트랜지스터들을포함하는 집적 회로 장치 및 제조 방법 KR100757531B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10248723.5 2002-10-18
DE10248723A DE10248723A1 (de) 2002-10-18 2002-10-18 Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren
PCT/DE2003/003354 WO2004038802A2 (de) 2002-10-18 2003-10-10 Integrierte schaltungsanordnung mit kondensatoren und mit vorzugsweise planaren transistoren und herstellungsverfahren

Publications (2)

Publication Number Publication Date
KR20050053780A true KR20050053780A (ko) 2005-06-08
KR100757531B1 KR100757531B1 (ko) 2007-09-11

Family

ID=32087020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057006707A KR100757531B1 (ko) 2002-10-18 2003-10-10 캐패시터들 및 바람직하게는 플래너 트랜지스터들을포함하는 집적 회로 장치 및 제조 방법

Country Status (8)

Country Link
US (1) US7173302B2 (ko)
EP (1) EP1552561B1 (ko)
JP (1) JP2006503439A (ko)
KR (1) KR100757531B1 (ko)
CN (1) CN100557803C (ko)
DE (2) DE10248723A1 (ko)
TW (1) TWI274417B (ko)
WO (1) WO2004038802A2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040097027A1 (en) * 2002-11-14 2004-05-20 Won-Kyu Park Method for manufacturing semiconductor device
FR2872958B1 (fr) * 2004-07-12 2008-05-02 Commissariat Energie Atomique Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede
FR2879020B1 (fr) * 2004-12-08 2007-05-04 Commissariat Energie Atomique Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable
US7915681B2 (en) * 2007-06-18 2011-03-29 Infineon Technologies Ag Transistor with reduced charge carrier mobility
KR101017809B1 (ko) 2008-03-13 2011-02-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5381053B2 (ja) * 2008-12-01 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101894897B1 (ko) * 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8659066B2 (en) 2012-01-06 2014-02-25 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US9461080B2 (en) * 2013-08-02 2016-10-04 Sharp Kabushiki Kaisha Semiconductor device for radiation detection
US10418364B2 (en) * 2016-08-31 2019-09-17 Globalfoundries Inc. Semiconductor device structure with self-aligned capacitor device
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10600778B2 (en) 2017-11-16 2020-03-24 International Business Machines Corporation Method and apparatus of forming high voltage varactor and vertical transistor on a substrate
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
WO2023058594A1 (ja) * 2021-10-08 2023-04-13 株式会社村田製作所 電子素子、および回路装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176757A (en) * 1981-04-22 1982-10-30 Nec Corp Semiconductor device
JPS61113271A (ja) * 1984-11-08 1986-05-31 Matsushita Electronics Corp 半導体記憶素子
JPS62259466A (ja) * 1986-05-02 1987-11-11 Sony Corp メモリ装置
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
JPH05326556A (ja) * 1992-05-18 1993-12-10 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP3107691B2 (ja) * 1993-12-03 2000-11-13 株式会社東芝 半導体記憶装置及びその製造方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3504025B2 (ja) * 1995-06-06 2004-03-08 三菱電機株式会社 半導体装置およびその製造方法
DE19544721C1 (de) * 1995-11-30 1997-04-30 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor
DE59707274D1 (de) 1996-09-27 2002-06-20 Infineon Technologies Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
JP4147594B2 (ja) * 1997-01-29 2008-09-10 セイコーエプソン株式会社 アクティブマトリクス基板、液晶表示装置および電子機器
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
US6133075A (en) * 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
US6140162A (en) * 1998-06-19 2000-10-31 Lg Electronics Inc. Reduction of masking and doping steps in a method of fabricating a liquid crystal display
JP2000022160A (ja) * 1998-07-06 2000-01-21 Hitachi Ltd 半導体集積回路及びその製造方法
JP3399432B2 (ja) * 1999-02-26 2003-04-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JP4963750B2 (ja) * 2000-08-10 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI274417B (en) 2007-02-21
CN1706045A (zh) 2005-12-07
WO2004038802A3 (de) 2004-09-10
DE50312210D1 (de) 2010-01-21
TW200408114A (en) 2004-05-16
US20060022302A1 (en) 2006-02-02
CN100557803C (zh) 2009-11-04
EP1552561A2 (de) 2005-07-13
JP2006503439A (ja) 2006-01-26
EP1552561B1 (de) 2009-12-09
DE10248723A1 (de) 2004-05-06
US7173302B2 (en) 2007-02-06
KR100757531B1 (ko) 2007-09-11
WO2004038802A2 (de) 2004-05-06

Similar Documents

Publication Publication Date Title
US11785759B2 (en) Floating body memory cell having gates favoring different conductivity type regions
US7291877B2 (en) Integrated circuit arrangement with capacitor
US7682896B2 (en) Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
US7060553B2 (en) Formation of capacitor having a Fin structure
US6320225B1 (en) SOI CMOS body contact through gate, self-aligned to source- drain diffusions
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
US7193262B2 (en) Low-cost deep trench decoupling capacitor device and process of manufacture
US5504027A (en) Method for fabricating semiconductor memory devices
US7494850B2 (en) Ultra-thin logic and backgated ultra-thin SRAM
JPH10242420A (ja) 半導体装置およびその製造方法
KR100757531B1 (ko) 캐패시터들 및 바람직하게는 플래너 트랜지스터들을포함하는 집적 회로 장치 및 제조 방법
US6605838B1 (en) Process flow for thick isolation collar with reduced length
US5235189A (en) Thin film transistor having a self-aligned gate underlying a channel region
US20020036347A1 (en) Local interconnect structures and methods
US20220319567A1 (en) Fft-dram

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130823

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150828

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160829

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170825

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee