TWI274417B - Integrated circuit arrangement having capacitors and having preferably planar transistors and fabrication method - Google Patents

Integrated circuit arrangement having capacitors and having preferably planar transistors and fabrication method Download PDF

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TWI274417B
TWI274417B TW092126126A TW92126126A TWI274417B TW I274417 B TWI274417 B TW I274417B TW 092126126 A TW092126126 A TW 092126126A TW 92126126 A TW92126126 A TW 92126126A TW I274417 B TWI274417 B TW I274417B
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Jessica Hartwich
Christian Pacha
Wolfgang Roesner
Thomas Schulz
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Description

1274417 九、發明說明： 【發明所屬之技術領域】 【先前技術】 【發明内容】 本案是有關於 器的積體電路排列 其係依序包含： 一種包含一電絕緣區域與至少一電容 。該電容器係由一序列的區域所形成， 接近該絕緣區域的一電極區域， —介電區域，以及 遠離該絕緣區域的一電極區域。 該電隔離絕緣區域係包含，例如 度時電阻率大於12 匀牡至/皿攝氏20 干入於10 Ωαη (歐姆公分）的_雪 例如氧化物，特別曰一备“ 购電1巴緣材料， 具有在室溫攝氏2〇产_❿日玄 _係包含，例如， 分）的一電絕緣材料。如可以選—〇 公 例如，高度摻雜的多晶石夕。同該電極區域係包含， 電絕緣材料，例如氧化物，如’，介電區域係包含-電常數大約是3·9左右。然而疋二氧化物，其具有一介 電常數的介電材料於該介電ζΐ亦可利用具有明顯較大介 1274417 本案之一目的係明確說明一種具有_ π =的積體電路排列。本案係為使積體電路排列，特別^ 二㈣來製造該積體電路排列成為可能，且尤其是= ς =的微影遮罩來製造。再者，本案係詳細說明一種呈 ’電各器的積體電路排列簡單的製造方法。 ^ 有關該積體電路排列的目的，係藉由具有 項中所明確說明的特徵之積體電路排列而：成，： 由在附屬項中之說明所來詳細闡述。 根據本案的電路排列，絕緣區域係為排列在一 的絕緣層的—部分，電容器與該積體電路排列的至少— 個主動科’触是該顏t路排酬所有絲元件 2該絕緣層的同—側。再者，接近該絕緣區域的電極區 H件的作㈣域，係被排列在與該絕緣層所 的平面平行的平面上。 β 、J!據本案的電路排列係以一簡單的方式所建構，且可 以間早的方式來製造，因為接近魏緣區域的電極區域愈 仙區域係位於-平面中，再者，接近該絕緣區域的電極 區域與作籠域储由該絕緣區域而被絕緣。隨意且可選 擇的電壓因而可被施關電容ϋ的兩個電極區域。 此外’該電容器所具有重要的電性·· _在寄生電容與電阻間關於有益電容之比值係為报 -漏電流少。 •電容的差動非線性(differential n〇niinearity)小，不 1274417 同的差動電容係可歸因於空間電荷區。至於類比電容，差 動電容係在操作點有效的電容。 -在一廣泛的操作點範圍内，電容係為一常數。 -可獲得的電容/區域之比值大，例如大於1〇塵法 拉/平方公釐（femtofarads/mm2)，或是甚至大於2〇塵法拉 /平方公釐(femtofarads / mm2)。 再者，在該主動元件與電容器之間，並不需要另外的 層或是另外的層序列，此可使減少所t要的層與增加積體 電路排列的平面性成為可能。 在個h况中，主動元件係為一場效應電晶體： -場效應電晶體的通道區域係為作用區域。 &竹上’該場效應電晶體、的—控制電極絕緣 容器的介電區域相_料，而該等 _場效應電晶體的控制電極係為—圖樣化的電極層 的-部分’射遠離絕緣區朗電容器、的電極區域也被排 列。該控制電極與遠離絕緣區域的電極區域係包含相同的 材料’該等區域的厚度與其摻雜濃度亦為相當。 僅需要意為製造該電容器與製造場效應電晶體 該等區駐卩可，場效親晶體與電晶體之 以製造同的層中而可—起被圖樣化。一個用 域其摻雜是:;於二該電容器的底部電極區 須的。而僅在料以料通减域時時才必 僅在控制電極絕緣區域的材料及/或絕緣厚度與 1274417 電各器的介電區域不同時，才必須一個另外附加的遮罩。 然而儘管如此，製造該電路排列所需要的遮罩數量仍然是 很小。 在接下來的發展情況中，場效應電晶體係為一種平面 的場效應電晶體，換言之，對於閘電極的控制有效的區域 係與該絕緣層呈平行的狀態。除了 HDD終端區域（高度摻 雜的汲極）外，如果適當的話，場效應電晶體也還包含了 LDD終端區域(輕微摻雜的汲極)或是辅助終端區域及/或 所謂的環形(pocket)歧暈_〇叫，其在此係被設計來做 為輔助摻雜區域。 在其他的配置中，控制電極係與石夕化物區域此連，此 種方式使其可較容易的與該控制電極聯繫，因而同時降低 了接觸電阻與片電阻。 在根據本案電路排列接下的情況中，場效應電晶體的 終端區域係滅連絕緣層。在—種配置中，終端區域同樣地 也與石夕化倾域錢，料導體層在該魏物形成之前盘 =其，區域的厚度係大於接近絕緣區域的電極： 區域％，會呈現足__以形成耗物。 極：下=:::;:=排列在該控制電 =層不同的材料，特別 ::期間做為蟲晶層成長的起始點的材料，例 如，-種氮化石夕材料。間隙壁的使用盆 ^例 側邊區域係被覆蓋住’以至於“=極： 1274417 且可以避免短路。 、在一組態中，間隙壁同樣地可以被排列在遠離絕緣區 域的電極n域的至少—侧，這些間隙壁已完成做為排列在 控制電極的間隙壁的任務。假如排列在閘極上的間隙壁與 排列在電容器的電極上㈣隙壁彼此互相接觸，然後會形 成遮罩’例如此遮罩_成其可在鮮㈣域巾防止換雜 或是矽化(siliddiiig；)。 、、在lx展情況中，接近毗連電晶體一終端區域的絕緣 品或勺電極區域一侧，係、比接近呈橫向於那一^則的絕緣區 域的電極_—側為長，其較佳是至少兩倍長或是至少五 2長〜在此貝例中，電晶體具有一多重最小特徵大小的電 晶體寬度，其較佳是大於三倍或是大於5倍，此等基準其 結果是在電晶體與電容器之間特別的低阻抗連接。此導致 了特別是在類比電路中所謂的類比電容電性的改良，此類 的„的例子是類比數位轉換器。類比餘的其他例 子是所明的方路電容(bypass capadtance)，其可被用來使 在払作電壓線上的或是在一訊號線上的突增瞬間電壓 (voltage spike)平滑。 在另外的發展情況中，相較之下，電極區域的一侧 其係接近橫向於電極區域的那—側，而電極區域的那一側 係接近錢終端區域的絕緣區域，該電極區域的 一側比田比 連終端區___長，其錄是至少祕長或是至少五 倍長。在此實例中，電晶體具有一小於三倍最小特徵大小 的電晶體寬度’魏佳是小於二倍最小特徵大小。藉由此 1274417 基準，特別是在記憶胞元實例中所達到的是電容器的底部 電極的無電抗電阻(nonreactiveresiStance)增加，以及儲存 電各的快速放電也因而被抵銷。 、在下一個發展情況中，場效應電晶體的終端區域與接 近絕緣區域的電容器的電極區域係互相毗連，因而形成電 傳$連接，此產生一種簡單建構的DRAM(動態隨機存取 兄憶體)記憶胞元，並不需要另外的基準以製造與接近絕 緣區=底部電極的接觸。此種發展係特別被用在閘極與 在電谷益的覆蓋電極互相接觸的間隙壁的組合。 。、一兔展情況中，接近絕緣區域的電極區域以及作^ 區域(active region) ’係為一半導體區域，其包含一半導责 材料，例如具有介於1〇·6 一與1〇+12 ^之間的· 率’而特別是介於10-5 Qc„^10'acm之間，例如錯 =或化鎵。接近絕緣區域的電㈣電極區域的御 率可猎由在一组態中的摻雜而降低。 t
電路排列的—個發展情況中，接近絕緣區域的電指 石=:1 區域t?雜或是未摻雜的單晶石夕區域，在單盖 有效成分疋朗的好，再者，電容1、的單晶石” 藉由換而被徹底的降低。在-組態中，細 的電及區域與作用區域其具有小於刚奈米 甚至小於50奈米的厚度。 如發展情況中^連—承餘板的絕緣層，係 用種間早的方法來製造，再者，設置在這些基板上 10 1274417 的電子電路具有特別好的電性。 在另外的發展情況中，電路排列包含至少一種處理 器，此處理器則包括多重邏輯轉換功能。假如，在一組態 中，電路排列除了處理器之外另外還包含多重DRAM記 憶單元(動態隨機存取記憶體），於是一檢索詞(term)也在一 嵌入式記憶體中使用。·為了製造此種電路排列，除了至少 是製造邏輯(logic)所必須的製程步驟與遮罩外，尚僅需要
少數額外的製程步驟與額外的遮罩以製造與其電傳^連 接的電晶體或是電容器。 在另外的方面，本案同時係有關一種製造積體電路排 列的方法，在根據本案或是其發展情況的其中之_時，盆 別是有關製造電路排列的方法。絲據本案的方法中，ς 執行以下的方法步驟，但並不受步驟次序的任何限制·，、 -提供包含由電絕緣材料所製成的絕緣屑乃主曾 體層的一基板，例如SOI基板， 9 -圖樣化該半導體層，以形成做為—
一電極區域與形成，做為一電晶體的至少一二、至少 -在圖樣化該半導體層之後，產生一介電I區域， -在產生該介電層之後，產生一電極層，7 -形成遠離絕緣區域的電容器的—電極，x及 在電極層中的電晶體的一控制電極。弘，以及形成 根據本案的方法是特別適合用來製、告一 器的平面場效應電晶體，以上所述的根：：t有電容 況的電路排列的技術效果，也可適用於 …、發展情 _杨與其發展 π 1274417 情況的方法中。 【實施方式】 第一圖至第十二圖俜^ 製造中的細在—電晶體-電容器排列的 # τ ^弟—圖到第十二圖是有關於沿著剖面 干面I的剖面圖，盆将g女 縱向狀態__、，_^於;:場效應電晶體的通道的
向。此剖面平面在該通道中的電流方 ^ θ ^ 置了由弟十三圖而可更清楚表示。 電^電容器排列的製造係由—⑽基板1〇而開始 包含—種由单晶石夕所製成的載體積板12、-種 切(例如)所製成的所植人絕緣層14，以及一 =早晶㈣製成的薄的半導體層Μ。在此示範性實施 :’載體積板12的厚度為55G微米，絕緣層Μ的厚度 而薄的半導體層16則為50奈米，-具有厚 = ':、不只(例如)的薄—氧化石夕層則已在半導體層化上形
柄m如在 圖中所示’氮切層2G係被沉積在則基 來上’、’儿積係可藉由例如一化學氣相沉積方法(CVD) 5〇^。。在此示範性實施例中，氮化石夕層2〇白勺厚度係為 如在第-圖巾所示，接下來麵行—微影方法，在 尾，-紐層22貞·絲於整個輯上、依照預 疋的佈碌you轉光與顯影。之後，做為硬式遮罩的 I物層20、二氧切層18與半導體層16被圖樣化， 12 1274417 2=:藉由—乾餘刻法來完成。此將導致產生一呈有 成乎疋正方形基底區域的層堆疊24， 電晶體的幾何形狀盥雷交 、衣&的％效應 而可心⑽形狀可㈣指定，也因 而可彼此獨域而最有效的進行。 擇，範性實施例中微侧方法另外的選 L 21 微影方法或是其_合的方法。在另 將=，，並沒有使用硬式遮罩，例如，其係 將先阻層以一較大的厚度施加在表面。 才銘=丄圖所不’絲阻層22剩餘的區域接著被移除， 2之後，接著進行—終端氧化。稍後可 ^ 1、、4°卩分形成不想要通道的®形氧化物區域26、 28，其係在製程中的半導體層16的側邊區域形成。可選 、地，了、、、巴緣的目的’其係可能執行一 方法(區 域性石夕氧化法，Loeal 〇xidatiGn Qf驗⑽试者是一奶 方法（淺溝渠隔離法，ShallQW Tmieh IsGlatkm)並結合一 CMP .方法（化學機械拋光’❿如⑶丨尬—&1 Polishing)。 然後，氮化物層20的剩餘區域與二氧化石夕層18的剩 餘區域接著被歸，例如其射#由—乾_法來進行。 f隨後的植人步驟中，—薄的屏蔽氧够層可被實施，但 是此並未顯示於圖式之中。 、如第二圖所不，之後，為了製造一種nM〇SFET，而 進仃另外的光阻層3〇的塗覆、曝光與顯影，以至於僅有 通道區域以及針對電晶體終端區域的該等區域未被遮 1274417 蔽，可察看半導體層16的電晶體部分16a。相比之下，為 了電谷β所提供的區域係被遮蔽，此可見半導 電容器部分16b。在絲層对已鶴^=== 離子植入3卜此電·部分係為—細雜，也就是說係 為P或者是p+。
如第四圖所示，接著係進行—進一步的光微令 (Ph〇t〇graphy)方法，其中，為了製造電容器必須要有另外 的遮罩。-個光阻層32係接著被塗覆、使用遮罩而進行 曝光，以及顯影，以至於電晶體部分16a係被遮蔽，而電 容器部分16b未被遮蔽。 之後’使用圖樣化的光阻層32來進行離子植入汩， 電容器部分13b係被重度地n_摻雜，也就是n++，因此產
生一底部電極區域34。在遮蔽的電晶體部分16a，在離子 植入期間’其摻雜仍然是未改變。由於另外的植入，該底 部電極區域34得到低的阻抗。舉例來說，摻雜密度她叶 為每立方公分1_個摻_子。此摻雜密度較佳是 刪與廳摻雜原子/立方公分的範圍之間。隨著換雜 密度的增加’其介電㈣增純絲摻雜或是僅為中度 (medimn-heaviiy)摻雜區域更為快速。然而，隨著 度的增加1成的空間電荷區(啊⑽响繼e)變得二 小’以至於可生錢(parasiticeffects)也隨之變小。 t第五圖所顯示，該光阻層32隨之被移除。-個薄 的二乳化碎層40接著在半導體層16的電晶體部分他未 被覆蓋的區域以及在底部電極區域34未被覆蓋的區域產 14 1274417 生’其係為二氧切層在電㈣的區域巾喊—閘極氧化 層二2，與在電容器的區域中形成—介電層46。舉個例子 來，一氧切層40漸漸變熱。在此示範性實施例中， -乳化碎層4G在未摻雜秒的區域中，其係具有」奈米的 在另外的不性貫施例中，使用一種另外的微影方 法，由不同材料所製成的一種介電層及/或具有與在斗 ‘體層16的電晶體部分16b上不同厚度的介電層，其信
在電容器的底部電極區域34上產生。x η如在第五圖中所更進一步顯示的，原處㈣㈣摻雜或 疋隨後摻雜的多晶石夕然後被沉積，因而產生一多晶 41。此等Μ销’舉例而言，其係具有厚度為100奈^ 5==為1()21摻雜原子/立方公分，η傳導型式¥ 2雜係再次以符號奸+來表示。磷原子，例如，其裔 i適二原子。在另外的示範性實施例中’ -種貝
料係㈣= =k41f_i°n)_^怏速物 二所示，接下來係進行-另外的微影方法， 阻層則被塗覆圖54 ’值到期終了時，—走 域5〇a邀5〇h、進订曝先’以及顯影’因而產生光阻層區 樣化，例如使用Γ臭i多晶石夕層41與二氧化石夕層40被圖 *之下完成。此可導難結級層區域 56。此等m2 與在脉層_通之下的覆蓋電極 _係分別終止在半導體層16的電晶體部分i6a 15 1274417 與在底部電極區域34。 女口繁 奋i孩七圖中所顯不，光阻層區域5〇&與501)在蝕刻後 1 曰 除日’然後，進行一離子植人57以產生在半導體層 1 w二日日體。卩分16a上部區域的淡摻雜的LDD區域57 與59(輕微摻雜的汲極）。 八圖中所顯示’—個薄的TE0S層或是氮化石夕層 =二况積在整個區域之上，例如藉由一 CVD方法(化學 二—儿積:Chemical Vap〇r Dep〇siti⑽)之助。如第八圖更 TEQS層係隨後在非等向性似彳製程中被 二，=以在閘電極54的侧壁上形成間隙壁6G與62,也 覆盍電極56的側壁上形成間隙壁6.4與66。在此方法 2 ’閘電極54鄕蓋電極56兩者對於所有_邊皆為絕 π、、接著產生的m並不可能在該閘電極54的側邊 品域以及在該覆蓋電極56的側邊區域，因此，其結果是 可以避免短路的發生。 如第九圖中所顯示，隨之進行―種有選擇性的蟲晶方 -單晶蟲晶層係在LDD區域58與59的未覆蓋區域 部分 與在底部電極區域54的未覆蓋區域部分成#。石曰 區域70與74在半導體層16的單晶石夕上被產生；= 區域70與74其延伸幾乎分別接近該間電極M與該覆蓋 電極56高度的-半。該蟲晶區域70與74也被歸於做為” 高層的”（"elevated”）源極/汲極區域。針對該磊晶區域％ 與74,磊晶層的厚度主要係依據半導體層16的厚度以及 16 1274417 以下所說明的矽化。此等矽化會消耗真有的矽，其結果是 為了此反應必須提供相對應大量的;^夕，此種措施可防止在 、及極-源極區域的區域中通道終端的"撕裂掉，，（tearing a^ay)。磊晶區域72與76係被分別設置在該閘電極54 上與在該覆蓋電極56上，假如可選擇的閘極材料被使用 時’磊晶區域72與76則不會出現。
如第十圖中所顯示，在磊晶法之後，進行一離子植入 78 ’例如n++，也就是重度n_摻雜，其係為了製造高度換 雜的與因此而有低阻抗的源極/汲極區域8〇與82，而磊晶 區域70與76也在此步驟中被摻雜。於此，在一 CM〇s(互 補孟屬氧化物半導體，仏师丨⑽伽町M伽1 流 S⑽i_duct0程中，健為了分開具有互補電晶體的 區域，必須要有一遮罩。在源極/汲極區域幻與電容器的 底口P電極區域34之間會產生一連接，位於在半導體層^ 的電晶體部分16a中的源極/汲極區域80與82之間的通道
區域84仍然是p•摻雜，而間隙壁⑼與62以及間極堆疊 在植入期間係做為一植入遮罩。 如第十目中所顯不，金屬石夕化物方法（自行對準石夕化 物’ self_alignedsilicide)係在励（高密度汲極，High D刪ty Drain )植入之後進行。在其终了時，舉例而言， 一個鎳層係被沉積在整_ ? 貝长正個區域之上。例如，在溫度攝氏 /"，庇日日區域70到76中形成石夕化鎳，也因此在源 極/汲極區域80與82上乂问♦批’、 電極56卜；主在善、在電極上，以及在在覆蓋 明—看矽化物區域9〇到96。其係可能使用 17 1274417 具有溶點大於攝氏1400度的不同的金屬來代替錄，特別 疋可使用一種耐火金屬（refract〇ry metal)，例如其可為了來 製造石夕化鈦(titanium silicide)或是矽化鈷(c〇balt silicide)。 在第十一圖所顯示的示範性實施例中，磊晶區域7〇到76 被完全地矽化，相較之下，半導體層16與覆蓋電極56並 未W被石夕化。而在另外的示範性實施例中，半導體層16 的區域與覆蓋電極56的區域也被矽化。 如第十二圖中所顯示，一鈍化層1〇〇隨之被塗覆，例 如一種TEOS層（四乙基正矽酸鹽，她· orthosilicate)、- BPSQ層(峨事續玻璃，^叩^沖麵 silicate glass)或者是由其他適合的材料所製成的層。接觸 孔（contact holes )被蝕刻至鈍化層1〇〇中，其係使用一種 光摄景>方法進行，並以鎢來填充，舉例來說，因此而產生 連接部分102、104以及106 ’並以此次序而分別通向石夕 化物區域90、94以及96。此連接部分1〇2到1〇6其後也 被連接至一金屬化層或是複數個金屬化層的互連（未顯 示）。-種習用的CMOS製程，也被歸為做為”後端，，（g · end )，其亦於此實例中進行。 為了能有較好的黏著或是做為一擴散阻障層 (diffusion barrier)，另外的中間層通常被引進至接觸孔 中。為了能更清楚的理由，這些中間層並未顯示於第十二 圖中。經由實例，該等層係包含氮化鈦。 而金屬的互連例如係藉由所謂的雙鑲嵌㈣ damascene)方法來製造’其中，鋼係被填充至溝槽裡，然 18 1274417 後，藉由一種化學機械拋光(CMP)方法來進行拋光。然 而，也可使用其他的方法，例如，i呂層的银刻。 第十三圖係顯示電晶體-電容器排列140的平面圖，其 包含一平面SOI_FET 142與一電容器144。 電晶體142係具有相當於大概是最小特徵大小fi〇倍 的一電晶體寬度W1。由於此種電晶體寬度，除了連接部 分102外，有四個通到矽化物區域90的另外的連接部分 110到116。除了連接部分104外，尚有四個通到石夕化物 區域94的另外的連接部分120到126。除了連接部分1〇6 外，同樣地還有四個通到石夕化物區域96的另外的連接部 分 130 到 136。 電容器144的長度L1係比其寬度B1短了非常多。在 示範性實施例中，寬度B1大該相當於電晶體的寬度，而 長度幾乎僅等於寬度B1的三分之一。由於此等大小以及 由於連接部分102到136的多重性，電容器144因而可以 承受非常迅速的電荷反向(charge reversal)。 一電晶體-電容器排列較佳的應用區域是動態的記憶 胞元(dynamic memory cell)，其特別是一種所謂的嵌入式 DRAM(動態隨機存取記憶體)記憶胞元150，如第十四圖 與第十五圖中所示。此記憶胞元150僅包含一存取電晶體 152與一電容器154。以上參考第一圖至第十二圖所描述 說明的方法步驟也已在該記憶胞元150的製造中執行，因 此，在第十四圖與第十五圖中，相同的元件也藉由相同的 參考符號來表明，但是緊接著一個小寫的字母a。 19 1274417 因此’平面場效應電晶體152其备含，特別是： -一控制電極54a， -一閘極氧化層42a， -LDD 區域 58a、59a， -終端區域80a、82 ’以及 ~間隙壁60a、62a。 而電容器154，係包含： 底部電極區域34a， _一介電層46a， -一覆蓋電極66a，以及 -間陳壁64a。 分別在終端區域80a上方、在控制電極54a上方與在 後盍電極56a上方的蠢晶區域7〇a、72a以及76a，其並未 被元全的石夕化，以至於石夕化物區域9〇a到則被設置在 該蟲晶區域70a、72a以及76a上。 第十四圖係顯示在一剖面平面Π的記憶胞元15〇，其 係為第十五圖中所描晝的記憶胞元並為置於電晶體152 的通道中電流方向的縱向上，而在覆蓋電極56a與閘電極 54a之間的距離已經被降低到最小的特徵大小1 F。設置 在閘電極54a的間隙壁62a與設置在覆蓋電極5如的間隙 壁64a係彼此互相接觸，其結果是汲極並沒有被矽化。再 者，此也思味著在汲極端上僅有一 LDD區域59a存在， 而沒有另外的終端區域，也根本沒有連接部分可通到汲 極。此LDD區域59a直接地通到底部電極區域34&，底部 1274417 電極區域34a從而增加的接觸電阻抵銷了該電容器154放 出勺電電各益154所放出的電也由於電容器的寬度B2 係比，、長度L2短了許多的事實而被抵銷。平面s〇I電晶 體152低的漏電流也防止了儲存電容的快速放電。 一為了獲得具有最小漏電流的最高可能組裝密度，電晶 體係具有丨·5 F到3 F(例如）的最小電晶體寬度W2。 電谷為154則具有其長度L2係由記憶胞元15〇需要的最 J儲2電谷所決定的水平條狀的格式，電晶體的寬度— j谷㈣寬* B2幾乎是相當的，f例而言，其偏差係 ;、百分之五十。在第十三圖與第十四圖中關於電晶體 152，該電容器154係被縮小顯示。
田中里的SRAM §己憶單元(靜態隨機存取記憶體， > ^dGm Μ·。0")被—個快速嵌入的DRA]N 級在微處理器記憶體層級的第二與第三存昂 計算結果2在第Γ與第三級高速緩衝儲存器巾，接著是 F2 牛例而B ’ &今SRAM記憶胞元已經具有⑶ 介電常數係為最小的特徵大小。假如使用具有 吊數廪為3.9的一介電声拉耝a丨十《χ、 解的是每個記憶胞元都具有曰牛二:兒’於疋可此了 型的嵌H DRAM t以(femtGfaradS_ 致，氧化輕錢料：聰#、灿下的計算式相一 £ 7 £〇/tPhys-34.5fF/ , 甘占 , ，/x m ， 具中，tphys為氧化層 計係為m此結滅實施例中矣 墦存電谷需要的面積AMEM為 1274417 AMEM = CMEM / COX = 〇·29 "m2。 在最小特徵大小F等於65奈米炼，其相當於69 p 的電容或者是對於包含存取電晶體的整個記憶胞元而< 為90 F2。因此，嵌入式DRAM記憶胞元的面積遠小於 SRAM 134 F2的胞元大小。 ' 對於閘極與頂部的石夕 假設一奈米的有效氧化層厚度、 致應 電容 耗盡的校正為〇·8奈米以及由於量子機械力學 (quantum mechanical effects)，其產生的每個面積的
COX = 3.9 £ 0 / tox = 19 fF / // 9 其中tox等於1 ·8奈米’其代表電有效的氧化層厚度， 而〇則代表自由空間的介電常數。假設使用一金屬閘極 時，由於閘極耗盡已經不再存在，電有效的氧化層厚度备 減少約0.4奈米，其結果是每個面積的電容增加至： COX = 3.9 ε 0 / tox = 24 fF /// m2 〇
根據本案的電容也是被使用來做為所謂的旁路電容 (bypass capacitances)，用以減弱所謂的突波(spike)與檢若 在積體電路排列的電壓供應中的串擾(crosstalk)。它們也 非常地適合做為類比電容，特別是在震盪器或是類比數位 轉換器（analog - to - digital converters)中。 此電容也被使用在所謂的混合訊號電路(mixed-Signai circuits)，也就是使用在具有類比電容的電路，例如在記 憶胞元中的儲存電容。 在其他的示範性實施例中，一種分隔的高介電常數的 22 1274417 DRAM介電層，其中ε r大於100以及有效氧化層厚度比 荨於1的teff為小’此’分隔的南介電常數的dram介 電層係被用來取代閘極氧化層。例如，一種包含欽酸銷鎖 (barium strontium titanate，BST)或者是蠢晶鈦酸銷鋇 (epitaxial barium strontium titanate)。因此，動態隨機存取 記憶體(DRAM)記憶胞元所需的面積因而減少至大概22 F。一個次要附加的遮罩則被用來確定本§〇1堆疊上高介 電苇數介電層區域的界線。 ° 在本案的實例中，電容被集成(integrated)至FET平面 中，也就是說至所謂的在S0I基板上的矽的頂部。假如使 1特別高品質的電晶體閘極介電層做為電容器的介電層 k ’ SOI電容的製造僅需要一個額外的製程步驟。 σ而所提供來超越習用技術概念另外的優點是在純邏 輯兔與敗入式DRAM區塊之間的平面轉 職）’再者，也可以避免深的通孔與接觸。 極）摻雜的汲極）摻雜與獅(高度摻雜的源 性實施例已在蒼考第—圖至第十五圖而M述的示範 /僅進彳=’而在另外的示範性實施例中，相較之 聽（輕高度雜的祕）的_但並未進行 V ^糁雜的汲極）的摻雜。 在另外的較佳實施例中，_ 咖 + 互相被更遠㈣^體與—電容器係彼此 分被分顺供給該電晶體與該電容器。相的連接部 々十、圖係顯示具有三個電晶體M1到也具有一 23 1274417 個電容器Cs的DRAM 4 _ Μδ£*憶胞元20〇 (動態隨機存取記,|·咅 體）的電路圓，此係已經藉由 一 +子取4 述的方法步驟所製造。舉 Θ弟十-圖所闡 曰’於第切財所示之電 :，係為弟-個實例中的電 = 虚在半導静^料’—電傳導連接係由一 ^ ^體層16中的底部電極區域地 墊而通向電晶體M2。 ㈣領外的襯
曰體Si:Ϊ擇的，在第二個實例中的佈局(1，—以電 =體^2相當於電晶體Μ2以及電容器
Hi料定。在第二個實财，覆蓋電極56^ 被電傳導地連接至電晶體_的—個連 晶體M2的閘極。 、運接至電 己it.moo的電路包括一個用以寫入的 ΪΓΠΓ铜輯取的子魏，在魏過程期間電 二荷縣倾t，料是在餘 不必重新補充此電荷。 便'兀
CS。用電以B寫體入^子電路係包含寫入電晶體奶與電容器 電曰曰體Ml的閘極終端係被連接至_寫人字 =;=體M1 _極終端係被連接至-寫入位元 路排列的辦#卜致的具麵卿電性的電 電晶體Ml的汲極係通到一儲存節點χ 容器=的底部電極地而被形成，而電容器 的後盍電極56a係在-接地電位(gr_d p〇ten㈣vss。在 24 1274417 、 致的另一選擇中，電晶體Ml的汲極故端係 通向猎由電容器】54的覆蓋電 、、知系 χ，的 设盍電柽5如而形成的一儲存節點 =Cs的底部電極地則在一—爸地電位卿。 Μ讀取的子電路係包含電晶體m 带 二3的崎端被連接至-讀取字元線祖。而電：
^邮終_接至-讀取位元線心IS ^作電位VDD，例如係在讀取操作的開始之前。 :日t aM3的源極終端被連接至電晶體搬的-個汲極終 =曰Γ2的終端則被連接至儲存節點χ，而電 ' 9源極終端係在接地電位vss。 電晶體M2執行放大器的任務，以至於 存節點X上發生雷许指生u 王戈果在储 — 冑何知失％，仍然可能有可靠的讀取。如 =:存:點上有正電荷χ，於是電晶體M2是在開啟的 被放電預充電的5貝取位碰BL2在讀取操作期間則會 〜因為電晶體]Vt2的閘極_源極電容係以與電容器以平 订而被連接，有效的儲存電容Cell會增加：
Ceff-Cs + CGS (M2) T中’ Cs為電.容器Cs的電容，且⑽為電晶體μ] 源極電容。由於此製造方法’假如閘極氧化層與 、益介電層係在相_介電層中被產生與該層在所有 白勺點皆具有相同的厚度’儲存電容器^每個面積的電容 #電晶體，每個面積的電容會是在相同的強度(例如）。 為圮k、胞200的面積需求係由有效儲存電容ceff 25 1274417 的需要來決定。假設導致南的讀取電流的低漏電流與南電 晶體增益，其可能降低儲存電容器Cs的大小。電容器Cs 所需要的面積與其電性係為具有多重記憶胞元200的記 憶體單元經濟製造的原則標準，具有多重記憶胞元200的 記憶體單元也是適合用來取代在處理器記憶體層級中的 SRAM ^
26 1274417 【圖式簡單說明】 第1圖至第12圖係顯示在積體電晶體_電容器排列的製造 中的製造階段。 衣 第13圖係顯示電晶體-電容器排列的平面圖。 第14圖係顯示具有一電晶體的DRAM記憶胞元的剖面 圖。 一一 口 第15圖係顯示該DRAM記憶胞元的平面圖。 第16圖係顯示具有三個電晶體的一 DRAM記憶胞元的電 【元件符號說明】 UI剖面平面10 SOI基板 12承載基板14絕緣 層 … W半導體層 16a電晶體部分16b電容器部分 18二氧化矽層 20氮化矽層 22光阻層 24芦 堆疊 ^ 26,28氧化物圓形部分 30,32光阻層33注入 _ 34底部電極區域 40二氧化矽層 41多晶矽層 42閘極氧化層 46介電層 50a，50b光阻層區域 54閘電極 56覆蓋電極 57植入 58,59LDD區域 60-66間隙壁 70-76磊晶區域 78注入 80,82源極/没極區域 通道區域 90-96矽化物區域1〇〇鈍化層 102-136連接部分 140電晶體-電容器排列 142場效應電晶體 27 1274417 144電容器 度 B1，B2寬度 150記憶胞元 200記憶胞元 BL1寫入位元線 WWL寫入字元線 VSS接地電位 W1，W2電晶體寬度 L1，L2長 A區域 F最小特徵大小 152場效應電晶體 154電容器 M1-M3電晶體 Cs電容器 BL2讀取位元線RWL讀取字元線 X儲存節點 VDD操作電位
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Claims (1)

1274417 十、申請專利範園： · L 一種積體電路排列(140)，其具有一電隔離絕緣區域，且 · 具有形成一電容器（144)的至少一序列區域，其係依序包含： 接近邊纟巴緣區域的一電極區域(34); 一介電層區域(46)，以及 返離該纟巴緣區域的一電極區域(56)， 该絕緣區域係為排列在一平面中的一絕緣層（丨4)的一部 分’ · 口亥電谷為（144)與該積體電路排列（14〇)的至少一個主動 元件(142)係被排列在該絕緣層（14)的同一侧，且接近該絕緣 區域的該電極區域(34)與該元件(142)的作用區域(84)係被排 列在一平面，該平面係與該絕緣層（14)被排列於其中的平面 互相平行，接近該絕緣區域的該電極區域(34)係為一單晶區 域’該作用區域(84)係為一單晶區域，該介電層區域⑽係 包含二氧化矽，可獲得的電容/區域之比值大於1〇塵法拉 # /平方公釐。 2·如申清專利範圍第1項所述之電路排列(14〇)，其特徵在於 至少一個·t應電晶體(142)，於該場效應電晶體(142)中： 其通道區域(84)為該作用區域，該通道區域(8句較佳為被 換雜或是未被摻雜， 及/或其控制電極(54)係包含與遠離該絕緣區域的該電 29 1274417 極區域(56)相同的材料及/或相同接雜濃度的材料， ‘ 及/或其控制電極絕緣區域⑼係包含與該介電層區域 . (46)相同的材料及/或具有相同厚度的材料， 及/或其控制電極絕緣區域⑼係包含與該介電層區域 (46)不同的材料及/或具有不同厚度的材料。 3.如申請專利範圍第2項所述之電路排賓⑽），其中該場效 應電晶體(122)係為一平面場效應電晶體， 及/或其中該電晶體係包含輔助終端區域(58,59)，其具 鲁 有與-終端區域(80,82)相同傳導形式的一推雜，但具有較: 的摻雜濃度，其相差至少一個等級強度， 及/或其中该電晶體係包含輔助摻雜區域(58,59)，其係 以接近該終端區域(80, 82)及/或接近該辅助終端區域（58， 59)之方式而被排列，且其具有與該終端區域(8〇, 82)及/或 忒輔助終端區域(58, 59)不同傳導形式的一摻雜，及/或其中 該控制電極(54)係毗連包含一金屬_半導體化合物的一區 _ 域，特別是一石夕化物區域(92)。 4·如申請專利範圍第3項所述之電路排列(140)，其中該電晶 體(142)其中一個終端區域(8〇, 82)或是該電晶體(142)的兩個 終端區域(8〇, 82)係批連該絕緣層（丨4)， 及/或其中至少一個終端區域(80, 82)毗連包含一金屬_ 半導體化合物的一區域，其較佳是一矽化物區域(91，％)， 30 1274417 及/或其中至少一個終端區域(8〇, 82)的一邊界區域係遠 · 離該絕緣區域，其較該作用區域(84)更遠離該絕緣層（14)， · 或是 其中至少一終端區域(8〇, 82)的一邊界區域係遠離該絕緣 區域，其係被以比該作用區域(84)中遠離該絕緣區域的一邊 界區域更接近該絕緣層（14)的方式排列二一 5·如申請專利範圍第2項所述之電路排列(14〇)，其中間隙壁 (60, 62)係被排列在該控制電極(54)的兩侧，其間隙壁係包含 ^ 與該控制電極不同的材料，較佳是二氧化矽或是氮化矽，或 者是該間隙壁，係至少包含與該控制電極不同的材料，較佳 疋一氧化梦或是氮化梦， 及/或其中一間隙壁(64, 66)係被排列在遠離該絕緣區域 的該電極區域(56)的至少-侧，該間雜包含與遠離該絕緣 區域的該電極區域(56)不同的材料，較佳是二氧化矽或是氮 化石夕，或者該間隙壁係至少包含由與遠離該絕緣區域的該電 · 極區域(56)不同的材料所組成，較佳是二氧切或是氮切， 及/或其中被排列在該控制電極(54)的一間隙壁(62a)與 被排列在遠離該絕緣區域的該電極區域(56)的一間隙壁(64幻 係彼此互相接觸。 6.如申請專利範圍第2項所述之電路排列(14〇)，其令該場效 應電晶體(142)的-終端區域(82)，與接近該絕緣區域的該電 31 1274417 容器（144)的該電極區域(34)，係互相毗連且具有在邊界的電 傳導連接， ％ 及7或其中與接近該絕緣區域的該電極區域(34)毗連的 該電晶體〇52)的該終端區域㈣，其赵與包含金屬半導 體化合物的-區域相田比連，特別是不與一石夕北物區域相毗 連， 及/或其中其他終端區域(8〇a)係與包含一金屬半導體化 合物的一區域(70a) 相邮t連。 7·如申请專利範圍第6項所述之電路排列⑽），其中接近該 絕緣區域的該電極區域(34)中田比連該終端區域(82)的一侧， 其係比接近該絕緣區域的該電極區域(34)帽向於該侧的一 側為長，触衫少為其2倍長歧至少為其5倍長， 該電晶體(152)較佳具有最小特徵大小(F)的倍數之一電 晶體寬度(W2)，較佳是多於3倍或是多於5倍， 或疋其中接近该絕緣區域的該電極區域(34)的一側，係橫 向於接H緣區域的該電極區域(34)中础連該終端區域 (82)的那-侧’其係比晚連該終端區域㈣的該侧為長，較 佳疋至少為其2倍長或是至少為其5倍長， 忒電晶體(I42)較佳具有小於3倍最小特徵大小_ 一電 晶體長度(勢較佳是小於2倍該最小特徵大小(f)。 1274417 8·如申請專利範圍第2項所述之電路排列(140)，其中該電晶 體(142)其中一個終端區域(80, 82)或是該電晶體(142)的兩個 終端區域(80, 82)係毗連該絕緣層（14)， 及/或其中至少一個終端區域(8〇, 比連包含一金屬一 半導體化合物的一區域，其較佳是一矽化物區域(91，96)， 及/戈其中至少一個終端區域(80, 82)的一邊界區域係遠
離該絕緣區域，其較該作用區域(84)更遠離該絕緣層（14)， 或是 其中至少一終端區域(8〇, 82)的一邊界區域係遠離該絕緣 區域，其係被以比該作用區域(84)中遠離該絕緣區域的一邊 界區域更接近該絕緣層(14)的方式排列。 9·如申請專利範圍第1至8任一項所述之電路排列(14〇)，其 中接近該絕緣區域的該電極區域(34)係為—單晶區域，較佳 是一摻雜的半導體區域，
及/或其中接近該絕緣區域及/或該作用區域(84)的該 電極區域(34) 4有小於卿毫微米(腦⑽咖)或是小於％亳 微米的一厚度， ' 及/或其中該作用區域㈣係為一單晶區域，較佳是一換 雜的或是未摻雜的半導體區域， 及/或其中该絕緣層㈣其一邊係赴連一承载基板⑽， 較佳是包含-铸體㈣或是至少包含—铸體材料，特別 33 1274417 是梦或是單晶石夕， # 及/或其中3亥絶緣層（14)的另一侧係田比連接近該絕緣層 的該電極區域(34)， 及/或其中该邊界區域較佳是完全位於兩個互相平行的 平面中 __ 及/或其中該絕緣層係包含一電絕緣材料，較佳是一種 氧化物，特別是-種二氧切，或至少包含—電絕緣材料， 較佳是一種氧化物，特別是一種二氧化矽， 鲁 及/或其中該主動元件(142)係為一電晶體，較佳是一場 效應電晶體，特別是一平面場效應電晶體。 10·如申請專利範圍第丨至8任一項所述之電路排列(140)，其 中該介電層區域(46)係包含二氧化矽或是至少包含二氧化 石夕， 及/或其中該介電層區域(46)係至少包含具有介電常數 大於4或是大於10或是大於50的一材料， 鲁 及/或其中遠離該絕緣區域的該電極區域(56)係包含 石夕，較佳是-多晶梦，或是至少包含硬，較佳是_多晶石夕， 及/或其中遠離該絕緣區域的該電極區域(56)係包含一 金屬，或是至少包含一金屬， 及/或其中遠離該絕緣區域的該電極區域(56)係包含一 低阻抗材料’較佳是氮化鈦、氮化叙、如或是高度:雜的 34 1274417 矽化鍺， 及/或其中遠離該絕緣層的該電極區域(56)係毗連包含 金屬-半導體化合物的_區域，特別是—魏物區域(96)。 η.如申明專利範圍第1至8任一項所述之電路排列(⑽），其 中該電路排舰包含至少—處雌，擁是—微處理器， 及/或其中該電容器(I54)與該主動元件⑽)係形成一記 憶胞切50)，特別是在一動態隨機存取記憶體(dynamic RAM)記憶單元中， 及7或其中一記憶胞元係包含一電容器（152)與唯一的一 電日日脰(152) ’或是一電容器(Cs)與多於一個的電晶體(Mi 至M3)，較佳是三個電晶體(]^[1至]^3)。 12·種製造具有一電容器（144)的一積體電路排列(HO)之 方法’特別是如前述巾請專纖圍其卜項所述的一電路排 列(140)， 其中下述方法之步驟之執行並不受說明中之次序所限 制： 提供一基板，其係包含由電絕緣材料所製成之一絕緣層 (14)，與一半導體層(16)， 圖樣化該半導體詹（16)，用以形成有關於一電容器的至少 電極區域(34)，以及用以形成有關於一電晶體(142)的至少 一作用區域(84) 35 1274417 在圖樣化該半導體層（16)之後，產生至少一介電層(42 46)， · 在產生該介電層(42, 46)之後，產生一電極層(41)， 形成5亥電谷^§(144)的一電極(56)於該電極層（41)中，且遠 離該絕緣層，接近該絕緣區域的該電極區域(34)係為一單晶 區域，該作用區域(84)係為一單晶區域，該介電層區域(46) 係包含二氧化矽，可獲得的電容/區域之比值大於1〇塵法 拉/平方公釐。 着 13·如申請專利範圍第12項所述之方法，其特徵在於以下所 述之步驟： 在圖樣化之前，將至少一輔助層（18, 20)施加至該半導體 層（16)上’較佳是氮化石夕層(2〇)及/或一種氧化物層（π)， 該輔助層較佳是在該半導體層（16)的圖樣化期間做為一硬式 遮罩， 及/或推雜該電晶體(142)的一通道區域(84)，較佳是在產 · 生該介電層(42, 46)之前， 進行一熱氧化，以形成一圓形氧化物(26, 28)，較佳是在 形成該電極層(41)之前， 及/或摻雜接近該絕緣區域的該電極(34)，較佳是在產生 該介電層(42, 44, 46)之前， 及/或同時產生該介電層(42, 46)以做為在該電晶體(122) 36 1274417 的該作用區域(84)的一介電層， ,心或在形成遠離該絕緣區域的該電極區域(56)時，同時 形成該電晶體(142)的一控制電極(54)。 14·如申請專利範圍第12項或第13項所述之方法，其特徵在 於以下所述之步驟： 形成具有摻雜濃度低於該電晶體⑽)之終端區域(8〇, 82) 的-輔助終端區域(58,59)，較佳是在圖樣化該電晶體(142) 的一控制電極(54)之後， 及/或形成輔助摻雜區域，較佳是在該控制電極(54)的該 圖樣化之前， 在該電晶體(142)的一控制電極(54)之圖樣化之後，施加 上另外的輔助層(60至66)，較佳是氮化矽層或是二氧化矽 層，特別是一TEOS層， 及/或非等向性姓刻該另外的辅助層(6〇至66)。 15·如申請專利範圍第12項所述之方法，其特徵在於以下所 述之步驟： 在由半導體材料(16)所製成的未覆蓋區域實行一選擇性 蠢晶’其係在形成遠離該絕緣層的該電極區域(56)之後，及/ 或在該電晶體(142)的一控制電極(54)之圖樣化之後， 及/或摻雜該電晶體(122)的一終端區域(70, 72)，其係在 形成遠離該絕緣區域的該電極區域(56)之後，及/或在該控 37 1274417 制電極(54)圖樣化之後，較佳是在該蠢晶之後。 16.如申睛專利範圍第12項所述之方法，其特徵在於以下所 述之步驟： 及/或在該電極層(54)及/或未覆蓋的半導體區域(16) 上，選擇性形成一金屬-半導體化合物，特別是選擇性形成 石夕化物。
38 1274417 七、指定代表圖： (一) 本案指定代表圖為：第（13 )圖。 (二) 本代表圖之元件符號簡單說明： I剖面平面 90-96矽化物區域 100鈍化層 102-136連接部分 140電晶體-電容器排列 142場效應電晶體 144電容器 W1寬度 L1長度 B1寬度 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式:
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