JP3664467B2 - 化学機械的研磨を用いたシングルトランジスタ強誘電体メモリセルの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに使用される強誘電体薄膜に関し、特に、化学機械的研磨によって、そのようなメモリを製造するプロセスに関する。
【０００２】
【従来の技術】
以下の米国特許出願は、本明細書中に開示および請求される発明に関連する。「One Transistor Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/812、759、出願日：１９９７年３月９日）、「Two Transistor Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/870、161、出願日：１９９７年６月６日）、「Shallow Junction Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/869、534、出願日：１９９７年６月６日）、「Shallow Junction Ferroelectric Memory Cell Having a Laterally Extending pn-junction and Method of Making Same」（出願番号：08/834、499号、出願日：１９９７年４月４日）、「Ferroelectric Memory Cell for VLSI RAM Array and Method of Making Same」（出願番号：08/870、375、出願日：１９９７年６月６日）、および「Single Transistor Ferroelectric Memory Cell with Asymmetric Ferroelectric Polarization and Method of Making the Same」（出願番号08/905、380、出願日：１９９７年８月４日）。
【０００３】
公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、１つのトランジスタおよび１つのコンデンサを用いて構築される。コンデンサは、一般的に、２つの導電性電極間に強誘電体（ＦＥ）薄膜を挟んで形成される。一般的に、この電極は、白金またはその合金で形成される。このタイプのメモリの読み出し／書き込みシーケンスに関する回路構成は、データのリフレッシュがＦＲＡＭでは必要とされないことを除いては、従来のダイナミックランダムアクセスメモリの回路構成に類似している。しかし、公知のＦＲＡＭは、強誘電体コンデンサに観測される疲労問題を有しており、この問題は、このようなメモリの実用的な汎用を制限する主な障害の１つとなっている。疲労は、スイッチサイクルの数が増加するにつれて生じる、切替可能な分極（蓄えられた不揮発性電荷）の低減から起こる。ここで使用されたように、「スイッチサイクル」とは、メモリにおける消去パルスおよび書き込みパルスの合計を意味する。
【０００４】
上記の問題は解決されており、そのような解決法は、上記の係属中の米国特許出願に記載されている。
【０００５】
【発明が解決しようとする課題】
しかし、上記の出願では、出願時に、製造プロセスが、ＦＥメモリセルの従来のエッチングおよび研磨を含んでいた。このようなプロセスによって製造されたメモリ装置は、出願時の公知の技術に従って製造された装置より優れているが、ＦＥ材料およびその周辺の酸化物を汚染するコンデンサの導電性電極からの金属残渣によって生じる短絡のために問題が生じ得る。さらに、ＦＥ薄膜のドライエッチングによって、ＦＥ薄膜の電気的特性の劣化が生じていた。短絡を引き起こす金属残渣による問題のために、ウェーハ上で素子間の間隔をあけ、素子が一定のサイズを維持することが必要である。これは、装置中で、比較的大きなサイズにコンデンサを維持するためである。本明細書の開示により、上記の問題を取り除く方法が提供される。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、金属残渣による短絡を起こしにくいＦＥＭセルの製造方法を提供することである。本発明の別の目的は、ドライエッチングプロセスによる電気的特性の低下が生じるＦＥ層を有さないＦＥＭセルを提供することである。本発明のさらに別の目的は、微小なコンデンサを有するＦＥＭセルを提供することである。
【０００７】
本発明の上記および他の目的は、図面を参照して以下の説明を読めば、より完全に明確となるであろう。
【０００８】
【課題を解決するための手段】
本発明のシングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲートユニットを構築するためのシリコン基板の準備工程と、基板上にゲートＳｉＯ2層を形成し、それによってゲート領域を形成する工程と、ゲートＳｉＯ2層の上にポリシリコン層を形成する工程と、ポリシリコン層を所望の極性にドーピングする工程と、ポリシリコン層をエッチングしてゲート電極を形成する工程と、ゲート電極の側壁に、ＳｉＯ2ゲート側壁層を形成する工程と、シリコン基板の所定の領域にイオンを注入する工程と、シリコン基板中の注入イオンを拡散させ、ソース領域およびドレイン領域を形成する工程と、ゲート電極およびソース・ドレイン領域を覆うように、ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を形成する工程と、窒化層上に第１のＳｉＯ2絶縁層を形成する工程と、第１のＳｉＯ2絶縁層の上表面が窒化層の最上部と等しい高さになるように、第１のＳｉＯ2絶縁層を化学機械的に研磨する工程と、マスクを用い、窒化層のゲート領域上に位置する部分をエッチングする工程と、ゲート電極の上に下部電極を形成する工程と、下部電極の上表面が第１のＳｉＯ2絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、を包含する。そのことにより、上記目的が達成される。
【０００９】
ある実施形態では、前記下部電極の化学機械的研磨の後に、該下部電極上に強誘電体（ＦＥ）層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、前記ゲート領域に対応する領域内に位置するように、該上部電極を所望の形状にエッチングする工程と、第２のＳｉＯ2絶縁層を該上部電極および該ＦＥ層の上に形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１０】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に交互拡散バリヤを堆積する工程と、該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、該ＦＥ層および該上部電極の上に第２のＳｉＯ2絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１１】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ 2 絶縁層を堆積する工程と、次いで、該堆積されたＳｉＯ 2 絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該堆積されたＳｉＯ 2 絶縁層上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ 2 絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、その後に該上部電極および該ＦＥ層上に第２のＳｉＯ2絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１２】
本発明による他のシングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲートユニットを構築するためのシリコン基板を準備する工程と、該シリコン基板上にゲート領域、ソース領域、およびドレイン領域を形成する工程と、その後に、該ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を、該ゲート領域、ソース領域、およびドレイン領域上に形成する工程と、その後に、該窒化層上に第１の絶縁層を形成する工程と、該第１の絶縁層の上表面が該窒化層の最上部と等しい高さになるように、該第１の絶縁層を化学機械的に研磨する工程と、その後に、前記ゲート領域上の該窒化層を除去して、該窒化層の最上部上と、該第１の絶縁層上と、該窒化層が除去された前記ゲート領域上とに下部電極を形成する工程と、該下部電極の上表面が該第１の絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、を含む。このことにより、上記目的が達成される。
【００１３】
ある実施形態では、前記下部電極の化学機械的研磨の後に、該下部電極上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極上および該ＦＥ層上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１４】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に交互拡散バリヤを堆積する工程と、該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、該ＦＥ層および該上部電極上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１５】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ 2 絶縁層を堆積する工程と、次いで、該堆積されたＳｉＯ 2 絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該堆積されたＳｉＯ 2 絶縁層上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ 2 絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、該上部電極および該ＦＥ層の上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１〜８を参照しながら、本発明によるシングルトランジスタ強誘電体メモリセルの製造方法を説明する。
【００１７】
図１は、強誘電体メモリ（ＦＥＭ）セル（不図示）が上に形成される基板２０を示している。ＦＥＭセルは、シングルトランジスタ装置のゲート領域上に配置される強誘電体（ＦＥ）コンデンサを含む。シングルトランジスタＦＥＭセルの製造プロセスは、上記の特許出願に開示されており、様々なタイプのドーピング、化学蒸着（ＣＶＤ）、およびエピタキシャルプロセスが用いられる。
【００１８】
まず、図１に示すような基板が用意される。基板２０は、ｐ-型のウェルを有する。ｐ-ウェルは、イオン注入および拡散によって形成される。素子は、選択酸化（ＬＯＣＯＳ）法、またはグローバル平坦化を後に行う浅い溝埋込み分離法によって互いに分離される。次に、しきい電圧を適切なイオン注入によって調節する。従来のｎ-チャネルメモリトランジスタは、１０17イオン／ｃｍ3〜１０18イオン／ｃｍ3程度のチャネルドーピングを必要とするが、それに比べてｐ-基板のドーピング密度は極めて低く、１０15イオン／ｃｍ3程度である。
【００１９】
好適な実施形態の次の工程は、ゲートの酸化であり、ここでは、酸化シリコン（ＳｉＯ2）層２３が、ゲート領域２２となる領域上に１０ｎｍを越えない厚みに熱成長される。次に、ポリシリコン層２４が堆積され、所望の極性にドープされる。好適な実施形態においては、この所望の極性は、ｎ+である。ポリシリコン層２４は、所望の形状にエッチングされる。その後、ＳｉＯ2ゲート側壁層２６が形成される。次に、適切なイオンが注入され、ソース領域２８およびドレイン領域３０が形成される。その後、イオンが中和され、これらの領域に対して適切な電気的特性が与えられる。
【００２０】
図２を参照すると、窒化層３２が、１０ｎｍ〜３０ｎｍの厚みに堆積される。この厚みは、ＦＥＭセルの下部電極となるものに指定された厚みに等しい。窒化シリコン（Ｓｉ3Ｎ4）または窒化ホウ素（ＢＮ）が、この工程で使用され得る。次に、本明細書中で第１の絶縁層３４と呼ばれるＳｉＯ2層は、層の厚みがポリシリコン層２４の厚みより大きくなるように堆積される。第１の絶縁層３４（例えばＴＥＯＳによる層）は、ＣＶＤ法によって堆積され得る。
【００２１】
図３に示されるように、構造体を化学機械的研磨（ＣＭＰ）により研磨し、それによって、第１の絶縁層３４の、ポリシリコン層２４上に位置する窒化層３２の高さより上の部分を全て取り除き、第１の絶縁層および窒化層の最上部が等しい高さを有する構造体が形成される。ＣＭＰにより、平滑さが、ウェーハの全表面にわたって５％以内の均一性となり、残留粒子があるべきではない構造体の部分に残留粒子が存在しない。
【００２２】
次に、図４に示されるようにポリシリコンゲート２４の上に位置する窒化層３２は、異方性にエッチングされ、それによってポリシリコン２４が露出する。ＦＥＭセルの下部電極を形成するための層３６を堆積させる。層３６の形成には、白金（Ｐｔ）層、あるいは、Ｐｔ／ＴｉＮ、Ｐｔ／ＴａＳｉＮ、Ｐｔ／ＴｉＳｉＮ、またはＰｔ／ＩｒＯ2等のバリヤ層とＰｔ層との積層構造を用いることができる。図４に示される構造体は、ＣＭＰプロセスに供され、それによって、第１の絶縁層３４の上に位置する層３６の部分および窒化層３２を取り除き、その結果、図５に示されるようにＦＥＭセル下部電極３８が形成される。下部電極３８の厚みは、ポリシリコン層２４の上に堆積される窒化層３２（図３参照）の厚みによって制御される。
【００２３】
シングルトランジスタＭＦＭＯＳ不揮発性メモリセルを製造するためにＣＭＰプロセスを使用することは、特に有益である。その理由は、ＣＭＰプロセスにより、その上に強誘電体層および上部電極が配置されるＭＯＳ構造体が、非常に平坦な表面へとなるからである。従って、ゾルゲル塗布によって形成される強誘電体薄膜が、この素子に適用できる。これにより、強誘電体薄膜が、ウェーハ全体にわたって連続的な状態で形成することが可能となる。ＭＦＭコンデンサ領域は、ＦＥＭセルの上部電極によってのみ規定され、これは、個々の素子のサイズ制限を取り除く。
【００２４】
本実施形態において、ＣＭＰプロセスに研磨テーブルを使用する。研磨テーブルは、回転パッドを備え、製造の様々な状態にあるウェーハが、パッドの上の逆回転支持体上に支持される。ウェーハが回転パッドに近づくと、一般的にアンモニアおよびシリコンベースのスラリーが、研磨媒体として注入される。ウェーハは、スラリーとの化学反応によってその表面上の二酸化シリコンが柔らかくなり、研磨に寄与する機械的部分により、表面が滑らかにされる。一般的に、上記の方法によって、ブランクウェーハに対して５％の表面均一性を得ることが可能であるが、部分的に構築されているウェーハに対してＣＭＰプロセスを用いることによっても５％の表面均一性が達成される。これは、より効率的な素子に寄与し、製造プロセスによる欠陥素子の数が少なくなる。
【００２５】
次に、図６に示されるように、ＦＥ層４０が堆積される。下部電極が化学機械的に研磨された後では構造体の上面が平らなので、ＦＥ層４０は、ＣＶＤ、スパッタリング、およびゾルゲルスピンコート等の通常の任意の技術を用いて製造され得る。その後、上部電極のための層４２が堆積される。層４２の材料は、下部電極３８に使用された材料と同じまたは類似の材料であり、下部電極と同様に堆積され得る。
【００２６】
次に、図７に示されるように、層４２を選択的にエッチングすることにより、上部電極４４が形成される。この特定のエッチングプロセスは、ＦＥ層４０上に層４２からの外来性粒子が存在することに特に問題がないので、ドライエッチングを用いてもよい。
【００２７】
図８は、最終的に製造される素子構造を示す。最終的な構造は、一般的にＳｉＯ2で形成される第２の絶縁層４６を有している。第２の絶縁層４６が形成された後に、第１および第２の絶縁層並びにＦＥ層を貫いて適切なホールを形成し、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線を形成する。
【００２８】
上記装置を形成するための代替の方法は、ポリシリコン層２４のドーピングを行った後、バリヤメタルを用いて、またはバリヤメタルなしで下部電極用金属を堆積することである。この場合には、下部電極およびポリシリコンの両方が同時にエッチングによってパターニングされ、その中間の工程の幾つかを省略することが可能となる。
【００２９】
（第２の実施形態）
図９を参照しながら、本発明の第２の実施形態を説明する。この実施形態について、図５に示されるような構造体が得られた後の工程を説明する。それまでの工程は、第１の実施形態の場合のそれと同様であり省略する。
【００３０】
まず、下部電極３８および第１の絶縁層３４の上に交互拡散（interdiffusion）バリヤ層６０を形成する。バリヤ層６０は下部電極３８が露出するようにエッチングされている。第１の絶縁層３４の上のバリヤ層６０は、ＣＶＤによって、ＴｉＯ2またはＴａ2Ｏ5等の材料で形成され得る。あるいは、下部電極３８の上にマスクを設け、マスクを覆うように交互拡散バリヤ層を形成した後にマスクを外すことによってバリア層６０を形成してもよい。
【００３１】
その後、図１０に示されるように、ＦＥ層６２を上記のように堆積する。次に、上部電極のための層６４が、ＦＥ層６２の上に形成される。
【００３２】
図１１は、ＣＭＰプロセス後の構造体を示す。この構造体は、連続したＦＥ層６２と上部電極６６とを有する。最後に、図１２に示されるように、第２の絶縁層６８が堆積され、その後、構造体に適切なビアが形成され、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線が形成される。この構造は、ＦＥＭセルにおいて、異なった強誘電体キャパシタ部とＭＯＳ部との面積比率を提供する。
【００３３】
（第３の実施形態）
本発明の方法の第３の実施形態を説明する。この実施形態について、図５に示される構造体が得られた後の工程を説明する。それまでの工程は、第１の実施形態のそれと同様であり省略する。本実施形態において、図５に示される第１の絶縁層３４より厚い絶縁層（第１の絶縁層７０）が設けられる。
【００３４】
まず、図１３に示されるように、第１の絶縁層７０を、その上表面７０ａが、ＦＥＭセルの上部電極（図示せず）の上表面の高さと同じになる厚みに堆積させる。ここでも、形成された絶縁層を、ＣＭＰによって所望の厚みになるように研磨し、絶縁層の下部電極上の部分をエッチングして取り除くことによって第１の絶縁層７０を形成してもよい。あるいは、下部電極をマスクし、その上に第１の絶縁層を形成して研磨し、次にマスクを取り外してもよい。
【００３５】
次に、図１４に示されるように、ＦＥ層７２を堆積し、続けて上部電極を形成する層７４を堆積する。その後、図１５に示すように、構造体は、上部電極７６の上表面の高さにまでＣＭＰによって研磨される。ＦＥ層７２は、この特定の実施形態においては、ウェーハ全体にわたって連続的に形成されていない。最後に、図１６に示されるように、第２の絶縁層７８が堆積され、その後に、適切なボアが構造体に形成され、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線が形成される。
【００３６】
本発明は、不揮発性メモリまたは他のプログラム可能な装置を形成するための完全な集積回路製造プロセスの一部であることが理解されるべきである。本方法は、強誘電体材料が、コンデンサまたは他の装置の一部として使用される、あらゆる半導体材料技術に適用できる。
【００３７】
本発明の好適な実施形態およびそのバリエーションが開示されたが、さらなるバリエーションおよび改変が、添付の請求の範囲に規定されるような発明の範囲から逸脱することなく成され得ることが理解されるべきである。
【００３８】
【発明の効果】
本発明によれば、次のような効果が得られる。ＣＭＰ方法を用いて下部電極を形成することによって、強誘電体材料等を汚染する電極の金属残さの発生が抑制できる。このため、素子内における短絡を防ぐことができ、良好な電気特性を有する強誘電体メモリセルが得られる。さらに、短絡を引き起こす金属残さが存在しないので、ウェーハ上の素子間の距離を小さくでき、素子の微細化が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図２】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図３】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図４】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図５】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図６】本発明に第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図７】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図８】本発明によるシングルトランジスタ強誘電体メモリセルの形成工程を示す。
【図９】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１０】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１１】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１２】本発明によるＦＥＭセルを形成するための別の方法における工程を示す。
【図１３】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１４】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１５】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１６】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【符号の説明】
２０ 基板
２２ ゲート領域
２３ 酸化シリコン層
２４ ポリシリコン層（ゲート電極）
２６ ゲート側壁層
２８ ソース領域
３０ ドレイン領域
３２ 窒化層
３４ 第１の絶縁層
３６ 下部電極の形成のための層
３８ 下部電極
４０ 強誘電体層
４２ 上部電極の形成のための層
４４ 上部電極
４６ 第２の絶縁層
４８ ソース電極
５０ ゲート電極
５２ ドレイン電極
【発明の属する技術分野】
本発明は、不揮発性メモリに使用される強誘電体薄膜に関し、特に、化学機械的研磨によって、そのようなメモリを製造するプロセスに関する。
【０００２】
【従来の技術】
以下の米国特許出願は、本明細書中に開示および請求される発明に関連する。「One Transistor Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/812、759、出願日：１９９７年３月９日）、「Two Transistor Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/870、161、出願日：１９９７年６月６日）、「Shallow Junction Ferroelectric Memory Cell and Method of Making Same」（出願番号：08/869、534、出願日：１９９７年６月６日）、「Shallow Junction Ferroelectric Memory Cell Having a Laterally Extending pn-junction and Method of Making Same」（出願番号：08/834、499号、出願日：１９９７年４月４日）、「Ferroelectric Memory Cell for VLSI RAM Array and Method of Making Same」（出願番号：08/870、375、出願日：１９９７年６月６日）、および「Single Transistor Ferroelectric Memory Cell with Asymmetric Ferroelectric Polarization and Method of Making the Same」（出願番号08/905、380、出願日：１９９７年８月４日）。
【０００３】
公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、１つのトランジスタおよび１つのコンデンサを用いて構築される。コンデンサは、一般的に、２つの導電性電極間に強誘電体（ＦＥ）薄膜を挟んで形成される。一般的に、この電極は、白金またはその合金で形成される。このタイプのメモリの読み出し／書き込みシーケンスに関する回路構成は、データのリフレッシュがＦＲＡＭでは必要とされないことを除いては、従来のダイナミックランダムアクセスメモリの回路構成に類似している。しかし、公知のＦＲＡＭは、強誘電体コンデンサに観測される疲労問題を有しており、この問題は、このようなメモリの実用的な汎用を制限する主な障害の１つとなっている。疲労は、スイッチサイクルの数が増加するにつれて生じる、切替可能な分極（蓄えられた不揮発性電荷）の低減から起こる。ここで使用されたように、「スイッチサイクル」とは、メモリにおける消去パルスおよび書き込みパルスの合計を意味する。
【０００４】
上記の問題は解決されており、そのような解決法は、上記の係属中の米国特許出願に記載されている。
【０００５】
【発明が解決しようとする課題】
しかし、上記の出願では、出願時に、製造プロセスが、ＦＥメモリセルの従来のエッチングおよび研磨を含んでいた。このようなプロセスによって製造されたメモリ装置は、出願時の公知の技術に従って製造された装置より優れているが、ＦＥ材料およびその周辺の酸化物を汚染するコンデンサの導電性電極からの金属残渣によって生じる短絡のために問題が生じ得る。さらに、ＦＥ薄膜のドライエッチングによって、ＦＥ薄膜の電気的特性の劣化が生じていた。短絡を引き起こす金属残渣による問題のために、ウェーハ上で素子間の間隔をあけ、素子が一定のサイズを維持することが必要である。これは、装置中で、比較的大きなサイズにコンデンサを維持するためである。本明細書の開示により、上記の問題を取り除く方法が提供される。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、金属残渣による短絡を起こしにくいＦＥＭセルの製造方法を提供することである。本発明の別の目的は、ドライエッチングプロセスによる電気的特性の低下が生じるＦＥ層を有さないＦＥＭセルを提供することである。本発明のさらに別の目的は、微小なコンデンサを有するＦＥＭセルを提供することである。
【０００７】
本発明の上記および他の目的は、図面を参照して以下の説明を読めば、より完全に明確となるであろう。
【０００８】
【課題を解決するための手段】
本発明のシングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲートユニットを構築するためのシリコン基板の準備工程と、基板上にゲートＳｉＯ2層を形成し、それによってゲート領域を形成する工程と、ゲートＳｉＯ2層の上にポリシリコン層を形成する工程と、ポリシリコン層を所望の極性にドーピングする工程と、ポリシリコン層をエッチングしてゲート電極を形成する工程と、ゲート電極の側壁に、ＳｉＯ2ゲート側壁層を形成する工程と、シリコン基板の所定の領域にイオンを注入する工程と、シリコン基板中の注入イオンを拡散させ、ソース領域およびドレイン領域を形成する工程と、ゲート電極およびソース・ドレイン領域を覆うように、ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を形成する工程と、窒化層上に第１のＳｉＯ2絶縁層を形成する工程と、第１のＳｉＯ2絶縁層の上表面が窒化層の最上部と等しい高さになるように、第１のＳｉＯ2絶縁層を化学機械的に研磨する工程と、マスクを用い、窒化層のゲート領域上に位置する部分をエッチングする工程と、ゲート電極の上に下部電極を形成する工程と、下部電極の上表面が第１のＳｉＯ2絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、を包含する。そのことにより、上記目的が達成される。
【０００９】
ある実施形態では、前記下部電極の化学機械的研磨の後に、該下部電極上に強誘電体（ＦＥ）層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、前記ゲート領域に対応する領域内に位置するように、該上部電極を所望の形状にエッチングする工程と、第２のＳｉＯ2絶縁層を該上部電極および該ＦＥ層の上に形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１０】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に交互拡散バリヤを堆積する工程と、該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、該ＦＥ層および該上部電極の上に第２のＳｉＯ2絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１１】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ 2 絶縁層を堆積する工程と、次いで、該堆積されたＳｉＯ 2 絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該堆積されたＳｉＯ 2 絶縁層上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ 2 絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、その後に該上部電極および該ＦＥ層上に第２のＳｉＯ2絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１２】
本発明による他のシングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲートユニットを構築するためのシリコン基板を準備する工程と、該シリコン基板上にゲート領域、ソース領域、およびドレイン領域を形成する工程と、その後に、該ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を、該ゲート領域、ソース領域、およびドレイン領域上に形成する工程と、その後に、該窒化層上に第１の絶縁層を形成する工程と、該第１の絶縁層の上表面が該窒化層の最上部と等しい高さになるように、該第１の絶縁層を化学機械的に研磨する工程と、その後に、前記ゲート領域上の該窒化層を除去して、該窒化層の最上部上と、該第１の絶縁層上と、該窒化層が除去された前記ゲート領域上とに下部電極を形成する工程と、該下部電極の上表面が該第１の絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、を含む。このことにより、上記目的が達成される。
【００１３】
ある実施形態では、前記下部電極の化学機械的研磨の後に、該下部電極上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極上および該ＦＥ層上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１４】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に交互拡散バリヤを堆積する工程と、該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、該ＦＥ層および該上部電極上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１５】
ある実施形態では、前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ 2 絶縁層を堆積する工程と、次いで、該堆積されたＳｉＯ 2 絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、該露出された下部電極上および該堆積されたＳｉＯ 2 絶縁層上にＦＥ層を形成する工程と、該ＦＥ層上に上部電極を形成する工程と、該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ 2 絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、該上部電極および該ＦＥ層の上に第２の絶縁層を形成する工程と、その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１〜８を参照しながら、本発明によるシングルトランジスタ強誘電体メモリセルの製造方法を説明する。
【００１７】
図１は、強誘電体メモリ（ＦＥＭ）セル（不図示）が上に形成される基板２０を示している。ＦＥＭセルは、シングルトランジスタ装置のゲート領域上に配置される強誘電体（ＦＥ）コンデンサを含む。シングルトランジスタＦＥＭセルの製造プロセスは、上記の特許出願に開示されており、様々なタイプのドーピング、化学蒸着（ＣＶＤ）、およびエピタキシャルプロセスが用いられる。
【００１８】
まず、図１に示すような基板が用意される。基板２０は、ｐ-型のウェルを有する。ｐ-ウェルは、イオン注入および拡散によって形成される。素子は、選択酸化（ＬＯＣＯＳ）法、またはグローバル平坦化を後に行う浅い溝埋込み分離法によって互いに分離される。次に、しきい電圧を適切なイオン注入によって調節する。従来のｎ-チャネルメモリトランジスタは、１０17イオン／ｃｍ3〜１０18イオン／ｃｍ3程度のチャネルドーピングを必要とするが、それに比べてｐ-基板のドーピング密度は極めて低く、１０15イオン／ｃｍ3程度である。
【００１９】
好適な実施形態の次の工程は、ゲートの酸化であり、ここでは、酸化シリコン（ＳｉＯ2）層２３が、ゲート領域２２となる領域上に１０ｎｍを越えない厚みに熱成長される。次に、ポリシリコン層２４が堆積され、所望の極性にドープされる。好適な実施形態においては、この所望の極性は、ｎ+である。ポリシリコン層２４は、所望の形状にエッチングされる。その後、ＳｉＯ2ゲート側壁層２６が形成される。次に、適切なイオンが注入され、ソース領域２８およびドレイン領域３０が形成される。その後、イオンが中和され、これらの領域に対して適切な電気的特性が与えられる。
【００２０】
図２を参照すると、窒化層３２が、１０ｎｍ〜３０ｎｍの厚みに堆積される。この厚みは、ＦＥＭセルの下部電極となるものに指定された厚みに等しい。窒化シリコン（Ｓｉ3Ｎ4）または窒化ホウ素（ＢＮ）が、この工程で使用され得る。次に、本明細書中で第１の絶縁層３４と呼ばれるＳｉＯ2層は、層の厚みがポリシリコン層２４の厚みより大きくなるように堆積される。第１の絶縁層３４（例えばＴＥＯＳによる層）は、ＣＶＤ法によって堆積され得る。
【００２１】
図３に示されるように、構造体を化学機械的研磨（ＣＭＰ）により研磨し、それによって、第１の絶縁層３４の、ポリシリコン層２４上に位置する窒化層３２の高さより上の部分を全て取り除き、第１の絶縁層および窒化層の最上部が等しい高さを有する構造体が形成される。ＣＭＰにより、平滑さが、ウェーハの全表面にわたって５％以内の均一性となり、残留粒子があるべきではない構造体の部分に残留粒子が存在しない。
【００２２】
次に、図４に示されるようにポリシリコンゲート２４の上に位置する窒化層３２は、異方性にエッチングされ、それによってポリシリコン２４が露出する。ＦＥＭセルの下部電極を形成するための層３６を堆積させる。層３６の形成には、白金（Ｐｔ）層、あるいは、Ｐｔ／ＴｉＮ、Ｐｔ／ＴａＳｉＮ、Ｐｔ／ＴｉＳｉＮ、またはＰｔ／ＩｒＯ2等のバリヤ層とＰｔ層との積層構造を用いることができる。図４に示される構造体は、ＣＭＰプロセスに供され、それによって、第１の絶縁層３４の上に位置する層３６の部分および窒化層３２を取り除き、その結果、図５に示されるようにＦＥＭセル下部電極３８が形成される。下部電極３８の厚みは、ポリシリコン層２４の上に堆積される窒化層３２（図３参照）の厚みによって制御される。
【００２３】
シングルトランジスタＭＦＭＯＳ不揮発性メモリセルを製造するためにＣＭＰプロセスを使用することは、特に有益である。その理由は、ＣＭＰプロセスにより、その上に強誘電体層および上部電極が配置されるＭＯＳ構造体が、非常に平坦な表面へとなるからである。従って、ゾルゲル塗布によって形成される強誘電体薄膜が、この素子に適用できる。これにより、強誘電体薄膜が、ウェーハ全体にわたって連続的な状態で形成することが可能となる。ＭＦＭコンデンサ領域は、ＦＥＭセルの上部電極によってのみ規定され、これは、個々の素子のサイズ制限を取り除く。
【００２４】
本実施形態において、ＣＭＰプロセスに研磨テーブルを使用する。研磨テーブルは、回転パッドを備え、製造の様々な状態にあるウェーハが、パッドの上の逆回転支持体上に支持される。ウェーハが回転パッドに近づくと、一般的にアンモニアおよびシリコンベースのスラリーが、研磨媒体として注入される。ウェーハは、スラリーとの化学反応によってその表面上の二酸化シリコンが柔らかくなり、研磨に寄与する機械的部分により、表面が滑らかにされる。一般的に、上記の方法によって、ブランクウェーハに対して５％の表面均一性を得ることが可能であるが、部分的に構築されているウェーハに対してＣＭＰプロセスを用いることによっても５％の表面均一性が達成される。これは、より効率的な素子に寄与し、製造プロセスによる欠陥素子の数が少なくなる。
【００２５】
次に、図６に示されるように、ＦＥ層４０が堆積される。下部電極が化学機械的に研磨された後では構造体の上面が平らなので、ＦＥ層４０は、ＣＶＤ、スパッタリング、およびゾルゲルスピンコート等の通常の任意の技術を用いて製造され得る。その後、上部電極のための層４２が堆積される。層４２の材料は、下部電極３８に使用された材料と同じまたは類似の材料であり、下部電極と同様に堆積され得る。
【００２６】
次に、図７に示されるように、層４２を選択的にエッチングすることにより、上部電極４４が形成される。この特定のエッチングプロセスは、ＦＥ層４０上に層４２からの外来性粒子が存在することに特に問題がないので、ドライエッチングを用いてもよい。
【００２７】
図８は、最終的に製造される素子構造を示す。最終的な構造は、一般的にＳｉＯ2で形成される第２の絶縁層４６を有している。第２の絶縁層４６が形成された後に、第１および第２の絶縁層並びにＦＥ層を貫いて適切なホールを形成し、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線を形成する。
【００２８】
上記装置を形成するための代替の方法は、ポリシリコン層２４のドーピングを行った後、バリヤメタルを用いて、またはバリヤメタルなしで下部電極用金属を堆積することである。この場合には、下部電極およびポリシリコンの両方が同時にエッチングによってパターニングされ、その中間の工程の幾つかを省略することが可能となる。
【００２９】
（第２の実施形態）
図９を参照しながら、本発明の第２の実施形態を説明する。この実施形態について、図５に示されるような構造体が得られた後の工程を説明する。それまでの工程は、第１の実施形態の場合のそれと同様であり省略する。
【００３０】
まず、下部電極３８および第１の絶縁層３４の上に交互拡散（interdiffusion）バリヤ層６０を形成する。バリヤ層６０は下部電極３８が露出するようにエッチングされている。第１の絶縁層３４の上のバリヤ層６０は、ＣＶＤによって、ＴｉＯ2またはＴａ2Ｏ5等の材料で形成され得る。あるいは、下部電極３８の上にマスクを設け、マスクを覆うように交互拡散バリヤ層を形成した後にマスクを外すことによってバリア層６０を形成してもよい。
【００３１】
その後、図１０に示されるように、ＦＥ層６２を上記のように堆積する。次に、上部電極のための層６４が、ＦＥ層６２の上に形成される。
【００３２】
図１１は、ＣＭＰプロセス後の構造体を示す。この構造体は、連続したＦＥ層６２と上部電極６６とを有する。最後に、図１２に示されるように、第２の絶縁層６８が堆積され、その後、構造体に適切なビアが形成され、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線が形成される。この構造は、ＦＥＭセルにおいて、異なった強誘電体キャパシタ部とＭＯＳ部との面積比率を提供する。
【００３３】
（第３の実施形態）
本発明の方法の第３の実施形態を説明する。この実施形態について、図５に示される構造体が得られた後の工程を説明する。それまでの工程は、第１の実施形態のそれと同様であり省略する。本実施形態において、図５に示される第１の絶縁層３４より厚い絶縁層（第１の絶縁層７０）が設けられる。
【００３４】
まず、図１３に示されるように、第１の絶縁層７０を、その上表面７０ａが、ＦＥＭセルの上部電極（図示せず）の上表面の高さと同じになる厚みに堆積させる。ここでも、形成された絶縁層を、ＣＭＰによって所望の厚みになるように研磨し、絶縁層の下部電極上の部分をエッチングして取り除くことによって第１の絶縁層７０を形成してもよい。あるいは、下部電極をマスクし、その上に第１の絶縁層を形成して研磨し、次にマスクを取り外してもよい。
【００３５】
次に、図１４に示されるように、ＦＥ層７２を堆積し、続けて上部電極を形成する層７４を堆積する。その後、図１５に示すように、構造体は、上部電極７６の上表面の高さにまでＣＭＰによって研磨される。ＦＥ層７２は、この特定の実施形態においては、ウェーハ全体にわたって連続的に形成されていない。最後に、図１６に示されるように、第２の絶縁層７８が堆積され、その後に、適切なボアが構造体に形成され、ソース電極４８、ゲート電極５０、およびドレイン電極５２の配線が形成される。
【００３６】
本発明は、不揮発性メモリまたは他のプログラム可能な装置を形成するための完全な集積回路製造プロセスの一部であることが理解されるべきである。本方法は、強誘電体材料が、コンデンサまたは他の装置の一部として使用される、あらゆる半導体材料技術に適用できる。
【００３７】
本発明の好適な実施形態およびそのバリエーションが開示されたが、さらなるバリエーションおよび改変が、添付の請求の範囲に規定されるような発明の範囲から逸脱することなく成され得ることが理解されるべきである。
【００３８】
【発明の効果】
本発明によれば、次のような効果が得られる。ＣＭＰ方法を用いて下部電極を形成することによって、強誘電体材料等を汚染する電極の金属残さの発生が抑制できる。このため、素子内における短絡を防ぐことができ、良好な電気特性を有する強誘電体メモリセルが得られる。さらに、短絡を引き起こす金属残さが存在しないので、ウェーハ上の素子間の距離を小さくでき、素子の微細化が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図２】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図３】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図４】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図５】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図６】本発明に第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図７】本発明の第１の実施形態によるシングルトランジスタ強誘電体メモリセルの製造工程を示す。
【図８】本発明によるシングルトランジスタ強誘電体メモリセルの形成工程を示す。
【図９】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１０】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１１】本発明の第２の実施形態によるＦＥＭセルの製造工程を示す。
【図１２】本発明によるＦＥＭセルを形成するための別の方法における工程を示す。
【図１３】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１４】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１５】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【図１６】本発明の第３の実施形態によるＦＥＭセルの製造工程を示す。
【符号の説明】
２０ 基板
２２ ゲート領域
２３ 酸化シリコン層
２４ ポリシリコン層（ゲート電極）
２６ ゲート側壁層
２８ ソース領域
３０ ドレイン領域
３２ 窒化層
３４ 第１の絶縁層
３６ 下部電極の形成のための層
３８ 下部電極
４０ 強誘電体層
４２ 上部電極の形成のための層
４４ 上部電極
４６ 第２の絶縁層
４８ ソース電極
５０ ゲート電極
５２ ドレイン電極
Claims (8)
- シングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法であって、
ＦＥＭゲートユニットを構築するためのシリコン基板の準備工程と、
該基板上にゲートＳｉＯ2層を形成し、それによってゲート領域を形成する工程と、
該ゲートＳｉＯ2層の上にポリシリコン層を形成する工程と、
該ポリシリコン層を所望の極性にドーピングする工程と、
該ポリシリコン層をエッチングしてゲート電極を形成する工程と、
該ゲート電極の側壁に、ＳｉＯ2ゲート側壁層を形成する工程と、
該シリコン基板の所定の領域にイオンを注入する工程と、
該シリコン基板中の該注入イオンを拡散させ、ソース領域およびドレイン領域を形成する工程と、
該ゲート電極および該ソース・ドレイン領域を覆うように、該ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を形成する工程と、
該窒化層上に第１のＳｉＯ2絶縁層を形成する工程と、
該第１のＳｉＯ2絶縁層の上表面が該窒化層の最上部と等しい高さになるように、該第１のＳｉＯ2絶縁層を化学機械的に研磨する工程と、
マスクを用い、該窒化層の該ゲート領域上に位置する部分をエッチングする工程と、
該ゲート電極の上に、下部電極を形成する工程と、
該下部電極の上表面が該第１のＳｉＯ2絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、
を包含する、シングルトランジスタ強誘電体メモリセルの製造方法。 - 前記下部電極の化学機械的研磨の後に、該下部電極上に強誘電体（ＦＥ）層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
前記ゲート領域に対応する領域内に位置するように、該上部電極を所望の形状にエッチングする工程と、
第２のＳｉＯ2絶縁層を該上部電極および該ＦＥ層の上に形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、
該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、
をさらに包含する、請求項１に記載のシングルトランジスタ強誘電体メモリセルの製造方法。 - 前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に交互拡散バリヤを堆積する工程と、
該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、
該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、
該ＦＥ層および該上部電極の上に第２のＳｉＯ2絶縁層を形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、
該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、
をさらに包含する、請求項１に記載のシングルトランジスタ強誘電体メモリセルの製造方法。 - 前記下部電極の化学機械的研磨の後に、前記第１のＳｉＯ2絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ2絶縁層を堆積する工程と、
次いで、該堆積されたＳｉＯ2絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、
該露出された下部電極上および該堆積されたＳｉＯ2絶縁層上にＦＥ層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ2絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、
その後に該上部電極および該ＦＥ層上に第２のＳｉＯ2絶縁層を形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし、所望の位置にボアを形成する工程と、該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、
をさらに包含する、請求項１に記載のシングルトランジスタ強誘電体メモリセルの製造方法。 - シングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法であって、
ＦＥＭゲートユニットを構築するためのシリコン基板を準備する工程と、
該シリコン基板上にゲート領域、ソース領域、およびドレイン領域を形成する工程と、
その後に、該ＦＥＭゲートユニットの下部電極の所望の厚みと等しい厚みを有する窒化層を、該ゲート領域、ソース領域、およびドレイン領域上に形成する工程と、
その後に、該窒化層上に第１の絶縁層を形成する工程と、
該第１の絶縁層の上表面が該窒化層の最上部と等しい高さになるように、該第１の絶縁層を化学機械的に研磨する工程と、
その後に、前記ゲート領域上の該窒化層を除去して、該窒化層の最上部上と、該第１の絶縁層上と、該窒化層が除去された前記ゲート領域上とに下部電極を形成する工程と、
該下部電極の上表面が該第１の絶縁層の上表面と等しい高さになるように、化学機械的研磨を行う工程と、
を含む、シングルトランジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法。 - 前記下部電極の化学機械的研磨の後に、該下部電極上にＦＥ層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
該上部電極上および該ＦＥ層上に第２の絶縁層を形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、
該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、をさらに包含する、請求項５に記載のシングルトランジスタ強誘電体メモリセルの製造方法。 - 前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に交互拡散バリヤを堆積する工程と、
該交互拡散バリヤをエッチングし、前記下部電極の一部を露出させる工程と、
該露出された下部電極上および該交互拡散バリヤ上にＦＥ層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
該上部電極の上表面が、該ＦＥ層の上表面と等しい高さになるように該上部電極を化学機械的に研磨する工程と、
該ＦＥ層および該上部電極上に第２の絶縁層を形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、
該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、
をさらに包含する、請求項５に記載のシングルトランジスタ強誘電体メモリセルの製造方法。 - 前記下部電極の化学機械的研磨の後に、前記第１の絶縁層上に、上表面が上部電極の上表面と同じ高さになる厚みにＳｉＯ2絶縁層を堆積する工程と、
次いで、該堆積されたＳｉＯ2絶縁層をエッチングし、前記下部電極の一部を露出させる工程と、
該露出された下部電極上および該堆積されたＳｉＯ2絶縁層上にＦＥ層を形成する工程と、
該ＦＥ層上に上部電極を形成する工程と、
該上部電極および該ＦＥ層の上表面が、該堆積されたＳｉＯ2絶縁層の上表面と等しい高さになるように該上部電極および該ＦＥ層を化学機械的に研磨する工程と、
該上部電極および該ＦＥ層の上に第２の絶縁層を形成する工程と、
その後に前記基板上にすでに形成されている構造体をタッピングし所望の位置にボアを形成する工程と、
該ボアを用い金属配線を形成し、ソース電極、ゲート電極、およびドレイン電極を形成する工程と、
をさらに包含する、請求項５に記載のシングルトランジスタ強誘電体メモリセルの製造方法。
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