KR100329746B1 - 캐패시터의 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 식각이 용이하면서도 하부전극의 높이를 보다 높일 수 있어 표면적을 증가시킬 수 있는 캐패시터의 하부전극 형성 방법에 관한 것으로, 제1 전도막 패턴을 형성하고, 전체 구조 상에 희생막을 형성하고, 희생막을 선택적으로 식각하여 제1 전도막 패턴 상부 표면을 노출시키는 개구부를 형성하고, 전체 구조 상에 제2 전도막을 형성하고, 개구부 내의 제2 전도막 상에 식각마스크를 형성하고, 희생막 표면이 노출될 때까지 제2 전도막을 전면식각하여 제2 전도막을 제1 전도막 패턴 및 개구부 측면 상에 잔류시킴으로서 실린더 구조의 제2 전도막 패턴을 형성하고, 식각마스크 및 희생막을 제거하여, 제1 전도막 패턴 및 제2 전도막 패턴으로 이루어지는 캐패시터의 하부전극을 노출시키는 캐패시터의 하부전극 형성 방법을 제공한다.
Description
본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 하부전극의 면적을 보다 향상시킬 수 있는 캐패시터의 하부전극 형성 방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리와 읽기 전용 메모리(ROM)로 구분할 수 있다. 특히 읽기/쓰기 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) 및 1Gb(giga bit) DRAM에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 ㎛2로서, 이 경우 셀을 구성하는 캐패시터의 면적은 0.3 ㎛2이하로 작아져야 한다.
이와 같이 반도체 메모리 소자의 고용량화 요구가 높아짐에 따라 보다 작은 면적에 많은 정보를 저장하는 소자의 개발이 진행되고 있다. 지금까지 정보 저장소의 역할을 하는 메모리 셀의 캐패시터 물질로는 SiO2/Si3N4등을 사용하여 왔으나 이들 물질의 유전율이 낮기 때문에 정전용량을 보다 증가시키기 위하여BST((Ba1-xSrx)TiO3)와 같은 고유전 물질을 사용하거나, 하부전극을 실린더형, 스택형 또는 역 스택형 구조로 형성하여 면적을 증가시키는 방법이 이용된다.
도1a는 종래 기술에 따른 캐패시터의 실린더형 하부전극 구조를 보이는 단면도로서, 실리콘 기판(10) 상에 형성된 층간절연막(11)을 통하여 실리콘 기판(10) 내의 접합영역(12)과 접하는 플러그(13), 플러그 상에 차례로 형성된 Ti막(14A) 및 TiN막(14B)으로 이루어지는 확산방지막, 확산방지막 상에 형성된 접착막(15) 및 접착막(15) 상에 형성된 실린더 구조의 하부전극(16A)을 보이고 있다. 이와 같이 형성된 실린더 구조의 하부전극(16A) 상에 유전막 및 상부전극을 차례로 형성한다.
도1a에 도시한 바와 같은 실린더형 캐패시터는 실린더의 높이를 높여서 면적을 증가시킬 수 밖에 없는데, 실린더의 높이가 5000 Å 이상이 되면 구조의 취약으로 인해 실린더 벽이 허물어지기 쉽다. 따라서, 높이의 한계가 있게 된다.
도1b는 종래의 캐패시터의 스택형 하부전극 구조를 보이는 단면도로서, 실리콘 기판(10) 상의 층간절연막(11)을 통하여 접합영역(12) 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성하고 에치백(etch back)하여 플러그(13)를 형성하고, 확산방지막으로서 Ti막(14A) 및 TiN막(14B)을 증착하고 화학적 기계적 연마(chemical mechanical polishing) 공정을 거쳐 평탄화시키고, 100 Å 두께의 접착막(15) 및 하부전극을 이룰 2000 Å 두께의 전도막을 증착한 다음, 전도막 및 접착막(15)을 식각하여 스택형 구조의 하부전극(16B)을 형성한 상태를 보이고 있다. 이와 같이 형성된 스택형 구조의 하부전극(16B) 상에 BST 유전막 및 상부전극을 형성하고 450 ℃ 이상에서 질소 또는 산소 분위기로 열처리하여 셀 구조를 완성한다.
도1b에 도시한 종래의 스택형 구조 역시 전극의 면적을 늘이기 위해서는 하부전극의 높이를 높여야 하므로 하부전극을 이룰 전도막을 두껍게 형성하고 이를 식각하여야 하는데, 두꺼운 전도막을 식각하기가 용이하지 않은 문제점이 있다. 일예로 하부전극으로 주로 이용되는 백금막은 식각이 용이하지 않아 3000 Å 이상의 높이를 얻기가 어렵다고 알려져 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 식각이 용이하면서도 하부전극의 높이를 보다 높일 수 있어 표면적을 증가시킬 수 있는 캐패시터의 하부전극 형성 방법을 제공하는데 그 목적이 있다.
도1a는 종래 기술에 따른 캐패시터의 실린더형 하부전극 구조를 보이는 단면도,
도1b는 종래 기술에 따른 캐패시터의 스택형 하부전극 구조를 보이는 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터의 하부전극 형성 공정 단면도,
도3은 본 발명의 다른 실시예에 따른 캐패시터의 하부전극 구조를 보이는 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
28: 제1 전도막 패턴
29: 실리콘산화막
30: 제2 전도막 패턴
31: 표면에 반구형 결정립을 갖는 폴리실리콘막
상기와 같은 목적을 달성하기 위한 본 발명은 제1 전도막 패턴을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 희생막을 형성하고, 상기 희생막을 선택적으로 식각하여 상기 제1 전도막 패턴 상부 표면을 노출시키는 개구부를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 전도막을 형성하는 제3 단계; 상기 개구부 내의 상기 제2 전도막 상에 식각마스크를 형성하는 제4 단계; 상기 희생막 표면이 노출될 때까지 상기 제2 전도막을 전면식각하여, 상기 제2 전도막을 상기 제1 전도막 패턴 및 상기 개구부 측면 상에 잔류시킴으로써 실린더 구조의 제2 전도막 패턴을 형성하는 제5 단계; 및 상기 식각마스크 및 상기 희생막을 제거하여, 상기 제1 전도막 패턴 및 상기 제2 전도막 패턴으로 이루어지는 캐패시터의 하부전극을 노출시키는 제6 단계를 포함하는 캐패시터의 하부전극 형성 방법을 제공한다.
상기 제1 단계는, 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 플러그 및 확산방지막을 형성하는 단계; 상기 확산방지막 형성이 완료된 전체 구조 상에 접착막 및 상기 제1 전도막을 형성하는 단계; 및 상기 제1 전도막 및 상기 접착막을 선택적으로 식각하여 상기 제1 전도막 패턴을 형성하는 단계를 포함한다.
본 발명은 스택형 구조를 형성한 후 스택형 구조 상에 실린더형 구조를 형성하여 스택형과 실린더형의 복합구조를 갖는 하부전극을 형성하는데 특징이 있다. 이에 따라 물질의 종류에 관계없이 종래 하부전극 보다 높은 구조의 하부전극을 얻을 수 있고, 스택 구조의 측면과 실린더 구조의 측면 및 전면을 모두 전극 면적으로 확보할 수 있게 되어 정전용량을 증가시킬 수 있다.
이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 일실시예에 따른 캐패시터의 하부전극 형성 방법을 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 단결정 기판(20) 상에 층간절연을 위하여 제1 실리콘산화막(21) 및 실리콘질화막(22)을 형성한다. 실리콘질화막(22)은이후의 산화막 식각공정에서 제1 실리콘산화막(21)이 식각되는 것을 방지하기 위한 것으로, 그 두께는 200 Å 내지 500 Å이 되도록 한다.
이어서, 상기 실리콘질화막(22) 및 제1 실리콘산화막(21)을 선택적으로 식각하여 접합영역(23)을 노출시키는 콘택홀을 형성하고, 저압화학기상증착법으로 폴리실리콘막을 형성하고 플라즈마로 전면식각하여 콘택홀 내부에만 폴리실리콘막을 잔류시켜 플러그(24)를 형성한다. 이어서, 직류 스퍼터(sputter)법으로 200 Å 내지 300 Å 두께의 티타늄막을 증착하고 급속 열처리하여 티타늄 실리사이드층(25)을 형성하고, 미반응 티타늄막을 제거한 다음 실리콘질화막(22) 및 티타늄 실리사이드층(25) 상에 화학기상증착법으로 확산방지막(26)을 형성하여 콘택홀 내부를 메운다. 확산방지막(26)은 TiN, TiAlN 또는 TiSiN으로 형성한다.
다음으로, 실리콘질화막(22)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing) 방법으로 확산방지막(26)을 연마하여 평탄화시키고, 확산방지막(26)의 특성 향상을 위한 열처리 공정을 실시한 다음, 50 Å 내지 100 Å 두께의 접착막(27)을 형성한다. 접착막(27)은 TiN, TiAlN 또는 TiSiN으로 형성한다.
이어서, 접착막(27) 상에 2000 Å 내지 3000 Å 두께의 제1 전도막을 증착하고 마스크 작업을 거쳐 스택 구조 형상의 제1 전도막 패턴(28)을 형성한다. 상기 제1 전도막은 폴리실리콘, Pt, Ir 또는 Ru로 형성한다.
다음으로, 도2b에 도시한 바와 같이 전체 구조 상에 SOG(spin on glass)를 코팅하거나 고밀도 플라즈마 화학기상증착법(high density plasma chemical vapor deposition)으로 400 ℃ 이하의 온도에서 5000 Å 내지 10000 Å 두께의 제2 실리콘산화막(29)을 형성하고, 제2 실리콘산화막(29)을 선택적으로 식각하여 제1 전도막 패턴(28)의 상부 표면을 노출시키는 개구부를 형성한다. 이때, 100 Å 내지 200 Å 정도 과도식각(over etching)을 실시한다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상에 폴리실리콘, Pt, Ir 또는 Ru 등으로 1000 Å 내지 2000 Å 두께의 제2 전도막을 형성하고, 개구부 내의 제2 전도막 상에 감광제 등으로 식각마스크(도시하지 않음)를 형성한 다음, 전면식각 공정을 실시하여 제2 실리콘산화막(29) 상의 제2 전도막을 제거한다. 이와 같은 공정으로 제2 전도막이 제1 전도막 패턴(28) 표면 및 개구부 측면에 잔류하여 실린더 구조의 제2 전도막 패턴(30)이 형성된다.
다음으로, 도2d에 도시한 바와 같이 식각마스크 및 제2 실리콘산화막(29)을 식각으로 제거하여 스택 구조의 제1 전도막 패턴(28) 및 실린더 구조의 제2 전도막 패턴(30)으로 이루어지는 캐패시터의 하부전극을 노출시킨다.
도3은 본 발명의 다른 실시예에 따른 캐패시터 하부전극 구조를 보이는 단면도로서, 전술한 본 발명의 일실시예에서 스택 구조의 제1 전도막 패턴(28) 및 실린더 구조의 제2 전도막 패턴(30) 각각을 폴리실리콘막으로 형성하고, 제1 전도막 패턴(28)의 측면과 제2 전도막 패턴(30)의 전 표면에 반구형 결정립(hemispherical grain)을 갖는 폴리실리콘막(31)을 형성하여 표면적을 증가시킨 상태를 보이고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 스택 구조와 실린더 구조의 복합 구조로 이루어지는 캐패시터의 하부전극을 형성함으로써, 종래의 구조 보다 하부전극의 높이를 1.7 배 내지 2배까지 향상시켜 좁은 면적에서 넓은 정전용량을 확보할 수 있으므로 보다 집적화된 소자를 제조 할 수 있다.
Claims (5)
- 캐패시터의 하부전극 형성 방법에 있어서,제1 전도막 패턴을 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 희생막을 형성하고, 상기 희생막을 선택적으로 식각하여 상기 제1 전도막 패턴 상부 표면을 노출시키는 개구부를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제2 전도막을 형성하는 제3 단계;상기 개구부 내의 상기 제2 전도막 상에 식각마스크를 형성하는 제4 단계;상기 희생막 표면이 노출될 때까지 상기 제2 전도막을 전면식각하여, 상기 제2 전도막을 상기 제1 전도막 패턴 및 상기 개구부 측면 상에 잔류시킴으로써 실린더 구조의 제2 전도막 패턴을 형성하는 제5 단계; 및상기 식각마스크 및 상기 희생막을 제거하여, 상기 제1 전도막 패턴 및 상기 제2 전도막 패턴으로 이루어지는 캐패시터의 하부전극을 노출시키는 제6 단계를 포함하는 캐패시터의 하부전극 형성 방법.
- 제 1 항에 있어서,상기 제1 단계는,반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내에 플러그 및 확산방지막을 형성하는 단계;상기 확산방지막 형성이 완료된 전체 구조 상에 접착막 및 상기 제1 전도막을 형성하는 단계; 및상기 제1 전도막 및 상기 접착막을 선택적으로 식각하여 상기 제1 전도막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 전도막 및 상기 제2 전도막을 각각,폴리실리콘, Ir, Ru 또는 Pt로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 전도막 및 상기 제2 전도막 각각을 폴리실리콘막으로 형성하고,상기 제6 단계 후,상기 하부전극 표면에 반구형 결정립을 갖는 폴리실리콘막을 형성하는 제7 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
- 제 2 항에 있어서,상기 확산방지막 및 상기 접착막을 각각,TiN, TiAlN 또는 TiSiN으로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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1999
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