KR100415539B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 토폴로지에 따른 평탄도 저하를 방지하고, 스토리지노드콘택의 내산화성 및 공정 마진을 증가시키는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성한 후 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 콘택홀을 채우며 층간절연막 상에 소정 두께로 잔류하는 실리콘 함유 플러그를 형성하는 단계, 플러그 중에서 층간절연막 상에 잔류하는 부분을 이리듐실리사이드로 바꾸어 콘택홀을 채우는 플러그를 잔류시킴과 동시에 플러그 상부에 이리듐실리사이드 접착층을 형성하는 단계, 이리듐실리사이드 접착층을 선택적으로 식각하여 플러그를 노출시키는 개구부를 형성하는 단계, 개구부를 포함한 전면에 배리어층을 형성하는 단계, 이리듐실리사이드 접착층의 표면이 노출될때까지 배리어층을 평탄화시키되, 이리듐실리사이드 접착층의 손실이 최소화되는 연마조건으로 평탄화시키는 단계, 및 이리듐실리사이드 접착층 상에 하부전극, 유전막 및 상부전극을 차례로 형성하고 이리듐실리사이드 접착층까지 식각하여 캐패시터를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 유전막을 구비하는 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부 전극을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 핀(Pin) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 하부 전극의 유효 표면적을 극대화시키고 있다.
캐패시터의 정전 용량을 확보하기 위한 다른 방안으로 캐패시터 유전체막으로 BST, Ta2O5등과 같은 고유전막이나, SBTN((Sr,Bi)(Ta, Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12)와 같은 강유전막을 이용하고 있으며, 이러한 공유전막이나 강유전막을 적용할 경우 전기적 특성 측면에서 캐패시터의 상/하부전극으로는 백금(Pt), 루테늄(Ru), TiN 등의 전도성 금속이 적용되고 있는 상태이다.
특히, 이와 같은 전도성 금속을 이용하여 캐패시터 하부 전극을 형성할 때, 워드라인, 비트라인과 같은 트랜지스터 제조 공정이 완료된 반도체기판 상에 트랜지스터와의 접속을 위해 스토리지노드콘택 플러그를 먼저 형성하고, 캐패시터 콘택 플러그에 하부전극을 접속시키는 PP(Polysilicon Plug) 구조를 적용하고 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(11)상에 게이트산화막(12) 및 워드라인(13)을 형성한다.
계속해서, 워드라인(13) 양측의 반도체기판(11)에 불순물 이온주입을 통해 소스(14a) 및 드레인(14b)을 형성한 다음, 반도체기판(11)을 포함한 전면에 제1층간절연막(Inter Layer Dielectric; ILD1)(15)을 형성한다.
다음으로, 제1층간절연막(15)을 선택적으로 식각하여 드레인(14b)(또는 소스)이 노출되는 제1콘택홀을 형성한 후, 제1콘택홀을 포함한 전면에 텅스텐을 증착한다.
계속해서, 텅스텐을 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 제1콘택홀에 매립되는 비트라인콘택(BLC), 즉 텅스텐플러그(16)를 형성한다.
그리고, 텅스텐플러그(16)을 포함한 제1층간절연막(15)상에 비트라인용 도전막을 증착한 후, 선택적으로 패터닝하여 텅스텐플러그(16)을 통해 드레인(14b)에 접속되는 비트라인(17)을 형성한다.
다음으로, 비트라인(17)을 포함한 전면에 제2층간절연막(18)을 증착 및 평탄화한 후, 감광막에 의한 마스크(도시 생략)로 제2층간절연막(18)과 제1층간절연막(15)을 식각하여 소스(14a)(또는 드레인)의 표면이 노출되는 제2콘택홀을 형성한다. 여기서, 제2콘택홀은 통상적으로 스토리지노드콘택홀(Storage Node Contact hole)이라 일컫는다.
다음으로, 제2콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백이나 화학적기계적연마를 통해 제2콘택홀에 부분 매립되는 폴리실리콘플러그(19)를 형성한다.
다음으로, 폴리실리콘플러그(19)을 포함한 제2층간절연막(18)상에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘 플러그(19)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(19)상에 티타늄실리사이드(Ti-silicide)(20)를 형성한다.
여기서, 티타늄실리사이드(20)는 폴리실리콘플러그(19)와 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 미반응 티타늄을 제거하고, 티타늄실리사이드(20)를 포함한 제2층간절연막(18)상에 티타늄나이트라이드(TiN)(21)를 형성한 후, 제2층간절연막(18)의 표면이 노출될때까지 티타늄나이트라이드(21)를 화학적기계적연마(CMP) 또는 에치백하여 제2콘택홀을 완전히 매립시키는 티타늄나이트라이드(21)를 잔류시킨다.
이 때, 티타늄나이트라이드(21)는 폴리실리콘플러그(19)과 하부전극간의 상호 확산을 방지하는 배리어메탈(barrier metal)이다.
다음으로, 티타늄나이트라이드(21)를 포함한 제2층간절연막(18)상에 접착층(22)을 형성한 다음, 접착층(22)을 선택적으로 식각하여 티타늄나이트라이드(21)를 노출시키는 제3콘택홀을 형성한다.
여기서, 제3콘택홀은 접착층이 비전도성이기 때문에 후속 확산배리어막을 구비하는 하부전극과 티타늄나이트라이드(21)를 전기적으로 접속시키기 위해 형성되며, 티타늄나이트라이드(21)가 매립된 제2콘택홀보다 그 오픈폭이 더 클 수 있다.
그리고, 접착층(22)은 하부전극과 제2층간절연막(18)간의 접착력을 증가시키기 위한 것으로, IrO2를 이용한다.
도 1b에 도시된 바와 같이, 제3콘택홀이 형성된 접착층(22)을 포함한 전면에 확산배리어막(23), 하부전극(24), 유전막(25), 상부전극(26)을 순차적으로 형성한 후, 상부전극(26)을 먼저 패터닝하고 유전막(25), 하부전극(24), 확산배리어막(23) 및 접착층(22)을 순차적으로 패터닝하여 캐패시터 구조를 형성한다.
상술한 바와 같은 COB(Capacitor Over Bitline) 구조의 종래기술에서는 폴리실리콘플러그, 티타늄실리사이드 및 티타늄나이트라이드로 이루어지는 스토리지노드콘택(SNC) 공정이 매우 중요하다.
스토리지노드콘택 요구되는 사항으로는, 먼저 후속 유전막의 결정화시 필수적인 고온 열처리시 내열성이 요구된다.
그리고, 금속유기증착법(Metal Organic Deposition; MOD), 졸겔(Sol-gel)법으로 유전막 형성시 하부층의 우수한 평탄도가 필요하여 확산배리어막과 플러그 사이에 위치한 접착층은 필수적이며, 그 두께는 얇을수록 좋다, 그 이유는 확산배리어막과 티타늄나이트라이드를 접속시키기 위한 비도전성 접착층의 오픈시 발생한 토폴로지(topology)가 후속 강유전체막 증착에 악영향을 주기 때문이다.
다음으로, 확산배리어막과 티타늄나이트라이드를 연결하는 접착층의 콘택홀 형성시 층간절연막/티타늄나이트라이드 및 층간절연막/접착층 사이의 높은 선택비를 얻어서 후속 유전막의 증착시 토폴로지에 의한 영향이 없어야 한다.
그러나, 도 1a 내지 도 1b에 도시된 종래기술은, 확산배리어막(IrOx/Ir)과 배리어메탈(TiN/TiSi) 사이에 위치한 접착층으로 IrO2를 사용하므로써 접착층 자체의 접착특성은 얻을 수 있으나, IrO2가 반응성이 없는 물질이기 때문에 식각이 물리적인 방법으로만 행해져 접착층 콘택홀 형성시 요구되는 과도식각시 층간절연막과 배리어메탈간의 선택비가 취약해 트렌치('A')를 형성할 수 있는 문제점이 있다(도 2 참조).
이는 후속 진행되는 유전막의 증착시 토폴로지를 만들어서 균일한 두께를 갖는 유전막을 형성할 수 없어서 유전막의 열처리시 크랙등을 유발할 수 있으며, 크랙이 없다하더라도 불균일한 두께의 캐패시터의 패터닝시 어려움이 존재한다.
또한 토폴로지에 의해 유전막에서 필수적인 후속 열처리 공정에서 스토리지노드 콘택 오류의 유발, 및 유전막과 하부전극간의 실제 접촉 면적 감소에 의한 유전막으로부터 나오는 전하 제어의 어려움으로 균일하며 신뢰성있는 소자 구현이 어렵다.
상술한 문제점은 강유전막은 물론 후속 열처리 공정이 요구되는 유전막을 구비하는 모든 반도체소자의 캐패시터에서 나타날 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 토폴로지에 따른 평탄도 저하 및 전기적 특성 저하를 방지하고, 스토리지노드콘택의 내산화성 및 공정 마진을 증가시키는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 공정 단면도,
도 2는 종래기술에 따른 문제점을 도시한 도면,
도 3은 본 발명의 제1실시예에 따른 반도체소자의 구조 단면도,
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체소자의 제조 공정 단면도,
도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조 단면도,
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 제조 공정 단면도,
도 7a 내지 도 7e는 본 발명의 제3실시예에 따른 반도체소자의 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
51 : 반도체기판 52 : 층간절연막
53 : 폴리실리콘플러그 54 : 접착층
55 : 티타늄실리사이드 56a : 티타늄나이트라이드
57 : 확산배리어막 58 : 제1전극
59 : 유전막 60 : 제2전극
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 소정 부분이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀을 채우며 상기 층간절연막 상에 소정 두께로 잔류하는 실리콘 함유 플러그를 형성하는 단계, 상기 플러그 중에서 상기 층간절연막 상에 잔류하는 부분을 이리듐실리사이드로 바꾸어 상기 콘택홀을 채우는 플러그를 잔류시킴과 동시에 상기 플러그 상부에 이리듐실리사이드 접착층을 형성하는 단계, 상기 이리듐실리사이드 접착층을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 단계, 상기 개구부를 포함한 전면에 배리어층을 형성하는 단계, 상기 이리듐실리사이드 접착층의 표면이 노출될때까지 상기 배리어층을 평탄화시키되, 상기 이리듐실리사이드 접착층의 손실이 최소화되는 연마조건으로 평탄화시키는 단계, 및 상기 배리어층 및 상기 이리듐실리사이드 접착층 상에 하부전극, 유전막 및 상부전극을 차례로 형성하고 상기 이리듐실리사이드 접착층까지 식각하여 캐패시터를 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 접착층 적용에 따른 토폴로지 발생을 억제하면서 접속부(플러그/오믹콘택층/배리어층)의 내산화성을 증가시키도록 한 반도체소자 및 그 제조 방법을 제공한다.
도 3은 본 발명의 제1실시예에 따른 반도체 소자를 도시한 구조 단면도로서, 반도체기판에 접속된 캐패시터만을 도시하고 있다.
도 3에 도시된 바와 같이, 반도체기판(31)상에 형성된 층간절연막(32), 층간절연막(32)상에 형성된 접착층(34), 접착층(34) 및 층간절연막(32)을 관통하여 반도체기판(31)에 콘택되며 접착층(34)의 표면과 평탄화되어 형성된 폴리실리콘플러그(33)와 티타늄나이트라이드(36a)의 적층 구조를 갖는 접속부(100), 접속부(100) 및 접착층(34)상에 형성된 확산배리어막(37)을 포함하는 하부전극(38)과 하부전극(38)상에 형성된 유전막(39) 및 유전막(39)상에 형성된 상부전극(40)을 구비하는 캐패시터를 포함한다.
여기서, 접착층(34)은 이리듐과 실리콘이 함유된 금속막, 예컨대 이리듐실리사이드(IrSix)이며, 접속부(100)는 반도체기판(31)상에 적층된 플러그, 오믹콘택층과 배리어층을 포함하는데, 예컨대, 폴리실리콘플러그(33), 티타늄실리사이드(35)및 티타늄나이트라이드(36a)을 포함하되 티타늄나이트라이드(36a)의 높이가 접착층(34)의 표면 높이와 동일하다.
한편, 접속부(100)를 이루는 플러그용 도전막으로는 폴리실리콘외에 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 및 TaSi 중에서 선택되는 적어도 하나 또는 하나 이상이 조합된 것을 이용한다.
그리고, 접속부(100)를 이루는 배리어층으로는 티타늄나이트라이드(76a)외에 TaN과 같은 이원계 질화막, TiSiN, TiAlN, RuTiN과 같은 삼원계 질화막, RuTiO을 이용하며, 아울러 배리어층은 폴리실리콘플러그(33)와 하부전극(38)을 접속시키기 위해 도전성을 갖는다.
그리고, 접속부(100)를 이루는 오믹콘택층으로는 티타늄실리사이드(35)외에 CoSi, MoSi를 이용한다.
그리고, 층간절연막(32)은 BSG(Boron Silicate Glass), BPSG(Boron Phospho Silicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), APL(advanced planarizarion layer) 산화막 및 SOG(Spin On Glass)로 이루어진 그룹중에서 선택되는 적어도 하나 또는 하나 이상 조합된 적층막을 이용한다.
그리고, 산소확산을 억제하는 확산배리어막(37), 하부전극(38) 및 상부전극(40)은 Pt, Ir, IrOx, Ru, RuOx, Rh, RhOx, CaRuO3, SrRuO3, BaRuO3,BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au, Ag, WSi2, TiSi2, MoSix(x=0.3∼2), CoSix(x=1∼2), NbSix(x=0.3∼2), TaSix(x=1∼2), TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN, IrTiN, TaSiN 및 TaAlN로 이루어진 그룹으로부터 선택되는 적어도 하나 또는 둘 이상의 조합으로 이루어진 것을 이용할 수 있다.
그리고, 유전막(39)으로는 Ta2O5, STO(SrTiO3), BST, PZT, PLZT((Pb, La) (Zr, Ti)O3), BTO(BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi)(Ta, Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3)를 포함하는 강유전막 또는 고유전막을 이용한다.
도 4a 내지 도 4e는 본 발명이 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 워드라인, 소스 및 드레인을 구비하는 트랜지스터, 비트라인콘택 및 비트라인(도시 생략)의 형성 공정이 완료된 반도체기판(31)상에 층간절연막(32)을 증착 및 평탄화한다.
다음으로, 층간절연막(32)을 선택적으로 식각하여 반도체기판(31)(소스 또는 드레인)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀이 형성된 층간절연막(32)상에 폴리실리콘(33)을 증착한다. 이때, 폴리실리콘(33)을 포함한 플러그용 도전막은 화학적기상증착법(CVD), 물리적기상증착법(PVD) 또는 원자층증착법(ALD) 중 어느 하나를 이용하여 증착된다.
계속해서, 폴리실리콘(33)을 리세스 에치백하되, 콘택홀 밖의 층간절연막 (32)상에 소정 두께(10Å∼1000Å)만큼 잔류할 정도로 진행한다.
도 4b에 도시된 바와 같이, 고온의 인시튜 환경에서 이리듐을 증착시켜 폴리실리콘(33)의 실리콘 원자와 이리듐의 실리사이드반응에 의한 이리듐실리사이드 (IrSix)(34)를 형성한다.
이 때, 콘택홀 밖의 폴리실리콘은 이리듐실리사이드(34) 형성시 모두 반응하여 소모됨에 따라 층간절연막(32)상에는 존재하지 않고, 콘택홀내 폴리실리콘(33)은 플러그로 작용한다(이하 '폴리실리콘플러그'라 약칭함).
전술한 이리듐실리사이드(34)는, 특히 SiO2계 층간절연막(32)과 이리듐이 함유된 확산배리어막 및 하부전극을 이용하는 경우, 층간절연막(32)의 실리콘과 확산배리어막 및 하부전극의 이리듐을 각각 성분으로 갖고 있으므로 접착력이 우수하다.
이리듐실리사이드의 형성 방법은, 이리듐 증착시 이리듐실리사이드 반응을 위해 이리듐을 500℃∼800℃의 온도에서 인시튜로 증착하고, 이리듐증착후 500℃∼800℃의 온도범위에서 적어도 한번 이상 열처리하여 이리듐실리사이드를 형성한다.
이러한 이리듐실리사이드 형성시, 이리듐과 실리콘의 조성비는 열처리 온도 및 분위기에 의해 결정되고, 조성에 따라 전기전도도의 차이를 보인다.
도 4c에 도시된 바와 같이, 이리듐실리사이드(34)를 선택적으로 식각하여 폴리실리콘플러그(33)와 후속 하부전극을 전기적으로 접속시키기 위한 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 티타늄을 증착하고 급속열처리(RTP)하여 폴리실리콘플러그(33)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(33)상에 티타늄실리사이드(Ti-silicide)(35)를 형성한다.
여기서, 티타늄실리사이드(35)는 폴리실리콘플러그(33)와 하부전극과의 오믹 콘택을 형성해 준다.
계속해서, 미반응 티타늄을 제거하고, 티타늄실리사이드(35)를 포함한 전면에 티타늄나이트라이드(TiN)(36)를 형성한다.
도 4d에 도시된 바와 같이, 접착층(34)의 표면이 노출될때까지 티타늄나이트라이드(36)를 화학적기계적연마(CMP)하여 콘택홀을 완전히 매립시키는 구조로 평탄화된 티타늄나이트라이드(36a)를 형성한다.
이 때, 티타늄나이트라이드(36a)와 접착층(34)의 연마선택비가 50:1∼80:1 정도가 되도록 슬러리 등을 적절하게 사용하므로써 화학적기계적연마에 의한 접착층(74)의 손실을 최소화한다.
한편, 티타늄나이트라이드(36a)와 같은 배리어층은 그 고유의 목적인 콘택저항 감소와 확산방지 특성 향상을 위해 50Å∼5000Å의 두께로 형성하는 것이 바람직하며, N2, N2O, NH3또는 O2등을 이용한 플라즈마 처리를 추가로 실시하므로써 산화방지 특성을 더욱 향상시킬 수 있다.
도 4e에 도시된 바와 같이, 티타늄나이트라이드(36a) 및 접착층(34)상에 확산배리어막(37)을 형성한 후, 확산배리어막(37)상에 하부전극(38), 유전막(39), 상부전극(40)을 차례로 형성한다.
여기서, 유전막(39)은 금속유기증착법(Metal Organic Deposition), 졸겔법(Sol-gel), 스핀온법(Spin-on), 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD) 또는 물리기상증착법(Physical Vapor Deposition; PVD) 중에서 선택되는 하나의 증착법으로 증착되며, 확산배리어막(37), 하부전극(38) 및 상부전극(40)은 금속유기증착법(MOD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD) 중에서 선택되는 하나의 증착법으로 증착된다.
다음으로, 상부전극(40)을 먼저 패터닝하고, 유전막(39), 하부전극(38), 확산배리어막(37) 및 접착층(34)을 순차적으로 패터닝하여 하부전극(38)이 상부전극(40)보다 그 폭이 큰 캐패시터를 형성한다.
이 때, 유전막(39) 패터닝후 300℃∼850℃에서 한번 이상의 열처리를 실시하고, 캐패시터를 형성한 후 캐패시터의 특성을 향상시킬 목적으로 질소를 함유한 가스분위기, 예컨대 암모니아(NH3) 분위기에서 플라즈마처리한다.
예컨대, 저온(300℃∼500℃)에서 플라즈마열처리하거나 또는 UV-O3열처리하여 막내 산소결핍을 충분히 제거한 다음, 막내 잔류하는 탄소, 수소 등의 불순물을제거하여 유전특성을 얻기 위해 500℃∼850℃의 온도로 급속열처리(RTP) 또는 노열처리(Furnace anneal)한다.
후속 공정으로, 도면에 도시되지 않았지만, 캐패시터를 덮는 층간절연막을 형성한 후, 상부전극과 트랜지스터의 소스/드레인을 노출되는 배선용 콘택홀을 형성하고, 배선용 콘택홀을 통해 상부전극에 접속되는 국부배선을 형성한다. 여기서, 국부배선은 트랜지스터와 캐패시터를 전기적으로 접속시키기 위함이다.
그리고, 금속간 절연막 또는 보호막 형성시 유발되는 수소의 캐패시터로의 침투를 방지하기 위한 수소확산방지막을 형성한 후, 보호막을 형성한다.
도 5는 본 발명의 제2실시예에 따른 반도체소자를 도시한 구조 단면도로서, 반도체기판에 접속된 캐패시터를 도시하고 있다.
도 5에 도시된 바와 같이, 반도체기판(51)상에 형성된 층간절연막(52), 층간절연막(52)상에 형성된 접착층(54), 접착층(54) 및 층간절연막(52)을 관통하여 반도체기판(51)에 콘택되며 접착층(54)의 표면과 평탄화된 폴리실리콘플러그(53)과 티타늄나이트라이드(56a)의 적층구조를 갖는 접속부(200), 접속부(200) 및 접착층(54)상에 형성된 확산배리어막(57)을 구비한 하부전극(58)과 하부전극(58)상에 형성된 유전막(59) 및 유전막(59)상에 형성된 상부전극(60)을 구비하는 캐패시터를 포함한다.
여기서, 접착층(54)은 이리듐과 실리콘이 함유된 금속막, 예컨대 이리듐실리사이드(IrSix)이며, 접속부(200)는 반도체기판(51)상에 적층된 플러그, 오믹콘택층과 배리어층을 포함하는데, 예컨대, 폴리실리콘플러그(53), 티타늄실리사이드(55) 및 티타늄나이트라이드(56a)을 포함하되 티타늄나이트라이드(56a)는 폴리실리콘플러그(53)에 비해 그 폭이 더 크다. 즉, 접속부(200)는 상단이 바닥에 비해 더 큰 폭을 갖는다.
한편, 접속부(200)를 이루는 플러그용 도전막으로는 폴리실리콘외에 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 및 TaSi 중에서 선택되는 적어도 하나 또는 하나 이상이 조합된 것을 이용한다.
그리고, 접속부(200)를 이루는 배리어층으로는 티타늄나이트라이드(36a)외에 TaN과 같은 이원계 질화막, TiSiN, TiAlN, RuTiN과 같은 삼원계 질화막, RuTiO을 이용하며, 아울러 배리어층들은 폴리실리콘플러그(53)과 하부전극을 접속시키기 위해 도전성을 갖는다.
그리고, 접속부(200)를 이루는 오믹콘택층으로는 티타늄실리사이드(55)외에 CoSi, MoSi를 이용한다.
그리고, 층간절연막(52)은 BSG, BPSG, HDP 산화막, USG, TEOS, APL 산화막 및 SOG로 이루어진 그룹중에서 선택되는 적어도 하나 또는 하나 이상 조합된 적층막을 이용한다.
그리고, 산소확산을 억제하는 확산배리어막(57), 하부전극(58) 및 상부전극(60)은 Pt, Ir, IrOx, Ru, RuOx, Rh, RhOx, CaRuO3, SrRuO3, BaRuO3,BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au, Ag, WSi2, TiSi2, MoSix(x=0.3∼2), CoSix(x=1∼2), NbSix(x=0.3∼2), TaSix(x=1∼2), TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN, IrTiN, TaSiN 및 TaAlN로 이루어진 그룹으로부터 선택되는 적어도 하나 또는 둘 이상의 조합으로 이루어진 것을 이용할 수 있다.
그리고, 유전막(59)으로는 Ta2O5, STO(SrTiO3), BST, PZT, PLZT((Pb, La) (Zr, Ti)O3), BTO(BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi)(Ta, Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3)를 포함하는 강유전막 또는 고유전막을 이용한다.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 워드라인, 소스 및 드레인을 구비하는 트랜지스터, 비트라인콘택 및 비트라인(도시 생략)의 형성 공정이 완료된 반도체기판(51)상에 층간절연막(52)을 증착 및 평탄화한다.
다음으로, 층간절연막(52)을 선택적으로 식각하여 반도체기판(51)(소스 또는 드레인)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀이 형성된 층간절연막(52)상에 폴리실리콘(53)을 증착한다. 이때, 폴리실리콘(53)을 포함한 플러그용 도전막은 화학적기상증착법(CVD), 물리적기상증착법(PVD) 또는 원자층증착법(ALD) 중 어느 하나를 이용하여 증착된다.
계속해서, 폴리실리콘(53)을 리세스 에치백하되, 콘택홀 밖의 층간절연막 (52)상에 소정 두께(10Å∼1000Å)만큼 잔류할 정도로 진행한다.
도 6b에 도시된 바와 같이, 고온의 인시튜 환경에서 이리듐을 증착시켜 폴리실리콘(53)의 실리콘 원자와 이리듐의 실리사이드반응에 의한 이리듐실리사이드 (IrSix)(54)를 형성한다.
이 때, 콘택홀 밖의 폴리실리콘은 이리듐실리사이드(54) 형성시 모두 반응하여 소모됨에 따라 층간절연막(52)상에는 존재하지 않고, 콘택홀내 폴리실리콘(53)은 플러그로 작용한다(이하 '폴리실리콘플러그'라 약칭함).
전술한 이리듐실리사이드(54)는, 특히 SiO2계 층간절연막(52)과 이리듐이 함유된 확산배리어막 및 하부전극을 이용하는 경우, 하부전극의 들뜸을 억제하는 접착층의 역할을 한다.
이리듐실리사이드의 형성 방법은, 이리듐 증착시 이리듐실리사이드 반응을 위해 이리듐을 500℃∼800℃의 온도에서 인시튜로 증착하고, 이리듐증착후 500℃∼800℃의 온도범위에서 적어도 한 번 이상 열처리하여 이리듐실리사이드를 형성한다.
이러한 이리듐실리사이드 형성시, 이리듐과 실리콘의 조성비는 열처리 온도 및 분위기에 의해 결정되고, 조성에 따라 전기전도도의 차이를 보인다.
도 6c에 도시된 바와 같이, 이리듐실리사이드(54)를 선택적으로 식각하여 폴리실리콘플러그(53)와 후속 하부전극을 전기적으로 접속시키기 위한 콘택홀을 형성하되, 도 4c에 도시된 제1실시예와 다르게 그 폭을 넓힌다.
이 때, 콘택홀 형성을 위한 이리듐실리사이드(54) 식각시, 과도식각으로 인해 폴리실리콘플러그(53) 및 층간절연막(52)이 손실된다.
계속해서, 콘택홀을 포함한 전면에 티타늄을 증착하고 급속열처리(RTP)하여 폴리실리콘플러그(53)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(53)상에 티타늄실리사이드(Ti-silicide)(55)를 형성한다.
여기서, 티타늄실리사이드(55)는 폴리실리콘플러그(53)와 하부전극과의 오믹 콘택을 형성해 준다.
계속해서, 미반응 티타늄을 제거하고, 티타늄실리사이드(55)를 포함한 전면에 티타늄나이트라이드(TiN)(56)를 형성한다.
도 6d에 도시된 바와 같이, 접착층(54)의 표면이 노출될때까지 티타늄나이트라이드(56)를 화학적기계적연마(CMP)하여 콘택홀을 완전히 매립시키는 구조로 평탄화된 티타늄나이트라이드(56a)를 형성한다.
이 때, 티타늄나이트라이드(56a)와 접착층(54)의 연마선택비가 50:1∼80:1 정도가 되도록 슬러리 등을 적절하게 사용하므로써 화학적기계적연마에 의한 접착층(54)의 손실을 최소화한다.
한편, 티타늄나이트라이드(56a)와 같은 배리어층은 그 고유의 목적인 콘택저항 감소와 확산방지 특성 향상을 위해 50Å∼5000Å의 두께로 형성하는 것이 바람직하며, N2, N2O, NH3또는 O2등을 이용한 플라즈마 처리를 추가로 실시하므로써 산화방지 특성을 더욱 향상시킬 수 있다.
도 6e에 도시된 바와 같이, 티타늄나이트라이드(56a) 및 접착층(54)상에 확산배리어막(57)을 형성한 후, 확산배리어막(57)상에 하부전극(58), 유전막(59), 상부전극(60)을 차례로 형성한다.
여기서, 유전막(59)은 금속유기증착법(MOD), 졸겔법, 스핀온법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD) 중에서 선택되는 하나의 증착법으로 증착되며, 확산배리어막(57), 하부전극(58) 및 상부전극(60)은 금속유기증착법(MOD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD) 중에서 선택되는 하나의 증착법으로 증착된다.
다음으로, 상부전극(60)을 먼저 패터닝하고, 유전막(59), 하부전극(58), 확산배리어막(57) 및 접착층(54)을 순차적으로 패터닝하여 하부전극(58)이 상부전극(60)보다 그 폭이 큰 캐패시터를 형성한다.
이 때, 유전막(59) 패터닝후 300℃∼850℃에서 한번 이상의 열처리를 실시하고, 캐패시터를 형성한 후 캐패시터의 특성을 향상시킬 목적으로 질소를 함유한 가스분위기, 예컨대 암모니아(NH3) 분위기에서 플라즈마처리한다.
예컨대, 저온(300℃∼500℃)에서 플라즈마열처리하거나 또는 UV-O3열처리하여 막내 산소결핍을 충분히 제거한 다음, 막내 잔류하는 탄소, 수소 등의 불순물을 제거하여 유전특성을 얻기 위해 500℃∼850℃의 온도로 급속열처리(RTP) 또는 노열처리한다.
후속 공정으로, 도면에 도시되지 않았지만, 캐패시터를 덮는 층간절연막을 형성한 후, 상부전극과 트랜지스터의 소스/드레인을 노출되는 배선용 콘택홀을 형성하고, 배선용 콘택홀을 통해 상부전극에 접속되는 국부배선을 형성한다. 여기서, 국부배선은 트랜지스터와 캐패시터를 전기적으로 접속시키기 위함이다.
그리고, 금속간 절연막 또는 보호막 형성시 유발되는 수소의 캐패시터로의 침투를 방지하기 위한 수소확산방지막을 형성한 후, 보호막을 형성한다.
상술한 바와 같은 제1 및 제2실시예는, 배리어층과 하부전극간 접속을 위한 접착층의 콘택홀을 형성한 후, 배리어층을 접착층의 표면에 평탄화되도록 연마하여 토폴로지를 억제한다.
도 7a 내지 도 7e는 본 발명의 제3실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 워드라인, 소스 및 드레인을 구비하는 트랜지스터, 비트라인콘택 및 비트라인(도시 생략)의 형성 공정이 완료된 반도체기판(71)상에 층간절연막(72)을 증착 및 평탄화한다.
여기서, 층간절연막(72)은 BSG, BPSG, HDP 산화막, USG, TEOS, APL 산화막 및 SOG로 이루어진 그룹중에서 선택되는 적어도 하나 또는 하나 이상 조합된 적층막을 이용한다.
다음으로, 층간절연막(72)을 선택적으로 식각하여 반도체기판(71)(소스 또는 드레인)의 소정 표면이 노출되는 콘택홀을 형성한 후, 콘택홀이 형성된층간절연막(72)상에 폴리실리콘을 증착한다.
계속해서, 폴리실리콘을 리세스 에치백하여 콘택홀내에 매립되는 폴리실리콘플러그(73)를 형성하는데, 폴리실리콘플러그(73)는 반도체기판과 후속 하부전극을 전기적으로 접속시키기 위한 접속부 역할을 한다.
이러한 접속부 역할을 하는 플러그용 도전막으로는 폴리실리콘외에 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 및 TaSi 중에서 선택되는 적어도 하나 또는 하나 이상이 조합된 것을 이용한다.
한편, 플러그용 도전막은 화학적기상증착법(CVD), 물리적기상증착법(PVD) 또는 원자층증착법(ALD) 중 어느 하나를 이용하여 증착된다.
다음으로, 폴리실리콘플러그(73)가 매립된 층간절연막(72)상에 층간절연막(72)과 하부전극간 접착층으로서 이리듐산화막(IrO2)(74)을 증착한다.
여기서, 이리듐산화막(74)은 하부전극과 층간절연막의 접촉이 이루어져 이 계면에서의 하부전극의 산화에 의한 접착력 불량과 이에 따른 막의 들뜸 현상(Lifting)을 방지하기 위한 접착층의 역할을 한다.
이러한 접착층으로는 이리듐산화막(74)외에 IrSix(x=1∼2), Al2O3, Ta2O5, TiOx(x=1∼2), ZrOx(x=1∼2) 및 HfOx(x=1∼2)로 이루어진 그룹중에서 선택되는 적어도 하나를 이용하며, 이들 접착층들은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD)에 의해 50Å∼5000Å의 두께로 증착된다.
한편, 접착층 형성 후 층간절연막(72)과의 접착 특성을 향상시키기 위하여 별도의 열처리 또는 플라즈마 처리를 실시할 수도 있는데, 열처리는 확산로(Diffusion furnace), 또는 급속열처리(RTP)를 이용한다.
상술한 열처리는, He, Ne, Ar, Xe, N2또는 O2의 가스 분위기와 200℃∼800℃의 온도 범위에서 이루어지며, 플라즈마 처리는 O2, O3, N2, N2O 또는 NH3중에서 선택되는 적어도 하나 또는 둘이상의 가스조합에서 이루어진다.
도 7b에 도시된 바와 같이, 감광막에 의한 마스크(도시 생략)로 이리듐산화막(74)을 식각하여 폴리실리콘플러그(73)와 하부전극을 전기적으로 접속시키기 위한 콘택홀을 형성한다.
이 때, 이리듐산화막(74) 식각시 요구되는 과도식각에 의해 층간절연막(72)이 소정 부분 식각되어 폴리실리콘플러그(73)가 돌출되는 형태를 갖는다.
도 7c에 도시된 바와 같이, 콘택홀을 포함한 전면에 티타늄을 증착하고 급속열처리(RTP)하여 폴리실리콘플러그(73)의 실리콘(Si) 원자와 티타늄(Ti)의 반응에 의해 폴리실리콘플러그(73)상에 티타늄실리사이드(Ti-silicide)(75)를 형성한다.
여기서, 티타늄실리사이드(75)는 폴리실리콘플러그(73)와 하부전극과의 오믹 콘택을 형성해 주는 오믹콘택층으로서, 이러한 오믹콘택층으로는 티타늄실리사이드외에 CoSi2, MoSi2를 이용할 수 있다.
계속해서, 미반응 티타늄을 제거하고, 티타늄실리사이드(75)를 포함한 전면에 티타늄나이트라이드(TiN)(76)를 형성한다.
도 7d에 도시된 바와 같이, 접착층(74)의 표면이 노출될때까지 티타늄나이트라이드(76)를 화학적기계적연마(CMP)하여 콘택홀을 완전히 매립시키는 구조로 평탄화된 티타늄나이트라이드(76a)를 형성한다.
이 때, 티타늄나이트라이드(76a)와 접착층(74)의 연마선택비가 50:1∼80:1 정도가 되도록 슬러리 등을 적절하게 사용하므로써 화학적기계적연마에 의한 접착층(74)의 손실을 최소화한다.
상기한 티타늄나이트라이드(76a)는 폴리실리콘플러그(73)와 하부전극간의 상호 확산을 방지하는 배리어층으로서, 상기한 배리어층으로는 TiN, TaN과 같은 이원계 질화막, TiSiN, TiAlN, RuTiN과 같은 삼원계 질화막, RuTiO을 이용할 수 있다.
한편, 티타늄나이트라이드(76a)와 같은 배리어층은 그 고유의 목적인 콘택저항 감소와 확산방지 특성 향상을 위해 50Å∼5000Å의 두께로 형성하는 것이 바람직하며, N2, N2O, NH3또는 O2등을 이용한 플라즈마 처리를 추가로 실시함으로써 산화방지 특성을 더욱 향상시킬 수 있다.
도 7e에 도시된 바와 같이, 티타늄나이트라이드(76a) 및 접착층(74)상에 확산배리어막(77)을 형성한 후, 확산배리어막(77)상에 하부전극(78), 유전막(79), 상부전극(80)을 차례로 형성한다.
이 때, 하부전극(78)으로부터의 산소확산을 억제하는 확산배리어막(77), 하부전극(78) 및 상부전극(80)은 Pt, Ir, IrOx, Ru, RuOx, Rh, RhOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au,Ag, WSi2, TiSi2, MoSix(x=0.3∼2), CoSix(x=1∼2), NbSix(x=0.3∼2), TaSix(x=1∼2), TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN, IrTiN, TaSiN 및 TaAlN로 이루어진 그룹으로부터 선택되는 적어도 하나 또는 둘 이상의 조합으로 이루어진 것을 이용할 수 있다.
그리고, 유전막(79)으로는 Ta2O5, STO(SrTiO3), BST, PZT, PLZT((Pb, La) (Zr, Ti)O3), BTO(BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi)(Ta, Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3)를 포함하는 강유전막 또는 고유전막을 이용하며, 이러한 유전막(79)은 금속유기증착법(MOD), 졸겔법, 스핀온법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD)중에서 선택되는 하나의 증착법으로 증착된다.
다음으로, 상부전극(80)을 먼저 패터닝하고, 유전막(79), 하부전극(78), 확산배리어막(77) 및 접착층(76a)을 순차적으로 패터닝하여 하부전극(78)이 상부전극(80)보다 그 폭이 큰 캐패시터를 형성한다.
이 때, 유전막(79) 패터닝후 300℃∼850℃에서 한번 이상의 열처리를 실시하고, 캐패시터를 형성한 후 캐패시터의 특성을 향상시킬 목적으로 질소를 함유한 가스분위기, 예컨대 암모니아(NH3) 분위기에서 플라즈마처리한다.
예컨대, 저온(300℃∼500℃)에서 플라즈마열처리하거나 또는 UV-O3열처리하여 막내 산소결핍을 충분히 제거한 다음, 막내 잔류하는 탄소, 수소 등의 불순물을제거하여 유전특성을 얻기 위해 500℃∼850℃의 온도로 급속열처리(RTP) 또는 노열처리한다.
후속 공정으로, 도면에 도시되지 않았지만, 캐패시터를 덮는 층간절연막을 형성한 후, 상부전극과 트랜지스터의 소스/드레인을 노출되는 배선용 콘택홀을 형성하고, 배선용 콘택홀을 통해 상부전극에 접속되는 국부배선을 형성한다. 여기서, 국부배선은 트랜지스터와 캐패시터를 전기적으로 접속시키기 위함이다.
그리고, 금속간 절연막 또는 보호막 형성시 유발되는 수소의 캐패시터로의 침투를 방지하기 위한 수소확산방지막을 형성한 후, 보호막을 형성한다.
한편, 본 발명은 강유전막, 고유전율막을 캐패시터의 유전막으로 구비하거나 플러그와 하부전극간 배리어층을 구비하는 모든 반도체소자에 적용 가능하며, 하부전극이 형성될 부분이 평탄화되므로 오목형(concave) 및 실린더형(cylinder) 캐패시터에도 적용할 수 있다.
또한, 본 발명은 트랜지스터의 소스/드레인에 접속되는 캐패시터외에 트랜지스터의 게이트전극과 같은 도전막에 접속되는 캐패시터의 제조에도 적용 가능하며, 비트라인위에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조나, 캐패시터상에 비트라인이 형성되는 CUB(Capacitor Under Bitline) 구조의 반도체소자에 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 토폴로지를 방지하므로써 하부전극과 유전막의 실제 접촉 면적을 증가시켜 캐패시터에서 나오는 전하량 제어가 용이하므로 균일하며 신뢰성있는 반도체소자를 구현할 수 있는 효과가 있다.
또한, 확산배리어막의 균일한 형성으로 인해 유전막의 상형성을 위한 열처리 및 회복열처리시 플러그 및 배리어층의 산화를 막을 수 있으며, 후속 공정 마진을 증가시킬 수 있는 효과가 있다.

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  13. 트랜지스터가 형성된 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 소정 부분이 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우며 상기 층간절연막 상에 소정 두께로 잔류하는 실리콘 함유 플러그를 형성하는 단계;
    상기 플러그 중에서 상기 층간절연막 상에 잔류하는 부분을 이리듐실리사이드로 바꾸어 상기 콘택홀을 채우는 플러그를 잔류시킴과 동시에 상기 플러그 상부에 이리듐실리사이드 접착층을 형성하는 단계;
    상기 이리듐실리사이드 접착층을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 단계;
    상기 개구부를 포함한 전면에 배리어층을 형성하는 단계;
    상기 이리듐실리사이드 접착층의 표면이 노출될때까지 상기 배리어층을 평탄화시키되, 상기 이리듐실리사이드 접착층의 손실이 최소화되는 연마조건으로 평탄화시키는 단계; 및
    상기 배리어층 및 상기 이리듐실리사이드 접착층 상에 하부전극, 유전막 및 상부전극을 차례로 형성하고 상기 이리듐실리사이드 접착층까지 식각하여 캐패시터를 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 접착층을 형성하는 단계는,
    상기 플러그를 포함한 전면에 500℃∼800℃의 온도에서 인시튜로 이리듐을 증착하는 단계; 및
    상기 이리듐 증착후 500℃∼800℃의 온도에서 적어도 한 번 이상 열처리하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 콘택홀이 형성된 상기 층간절연막상에 폴리실리콘을 형성하는 단계; 및
    상기 층간절연막상에 소정 두께만큼 잔류하면서 상기 콘택홀을 채우도록 상기 폴리실리콘을 에치백하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 층간절연막상에 잔류하는 상기 폴리실리콘은 10Å∼1000Å의 두께를 갖는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 배리어층을 평탄화시키는 단계는,
    상기 배리어층과 상기 접착층의 연마선택비가 50:1∼80:1인 조건을 갖는 화학적기계적연마에 의해 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 캐패시터를 형성하는 단계에서,
    상기 하부전극은 확산배리어막을 포함하는 적층구조이되, 상기 확산배리어막, 상기 하부전극 및 상기 상부전극은 TiN, RuTiN, IrTiN, Ir, IrOx, Ru, RuOx, Rh, RhOx, 및 Pt으로 이루어진 그룹중에서 선택되는 적어도 하나 또는 이들의 조합막을 포함함을 특징으로 하는 반도체소자의 제조 방법.
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