KR20010027679A - 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법 - Google Patents

하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법 Download PDF

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Abstract

하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 및 그 제조방법이 개시되어 있다. 본 발명은 층간 절연막을 사이에 두고 기판과 연결되어 있고 강유전막을 구비하는 반도체 장치의 커패시터에 있어서, 상기 기판과 상기 강유전막 사이에 상기 강유전막과 직접 또는 간접으로 접촉되는 금속 실리사이드막이 존재하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다. 여기서, 상기 금속 실리사이드막은 내 산화성이 있는 코발트 또는 니켈 실리사이드막이며 하부전극이나 도전성 플러그 일부 또는 전체를 구성한다.

Description

하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 및 그 제조방법{Capacitor of a semiconductor device having low contact resistance between a lower electrode and a contact plug and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 높아지면서 반도체 기판에서 반도체 소자가 형성될 수 있는 면적은 좁아진다. 반도체 소자 밀도의 증가는 소자들간의 간격을 협소하게 할 뿐만 아니라 각 소자들의 동작 특성에도 영향을 준다.
예컨대, 반도체 장치를 정상적으로 동작시키기 위해선 적정 커패시턴스를 갖는 반도체 커패시터가 반드시 필요한데, 커패시터의 커패시턴스는 전극의 면적에 비례하여 증가된다. 그런데 반도체 장치의 고집적화에 의해 커패시터의 전극 면적이 좁아지면 원하는 커패시턴스를 확보하기 어려워지고 반도체 장치의 동작이 정상적으로 이루어지기 어렵다. 이에 따라, 좁은 전극 면적에서 반도체 장치의 정상 동작에 필요한 적정 커패시턴스를 확보할 수 있는 대안으로 PZT막과 같은 강유전막을 이용하는 방법이 제시된 바 있다.
도 1을 참조하면, 유전막으로 PZT막을 이용하는 종래 기술에 의한 커패시터는 다음과 같은 구성 요소들로 구성되어 있다.
즉, 반도체 기판(10) 상에 층간 절연막(12)이 구비되어 있고, 상기 층간 절연막(12)에 상기 반도체 기판(10)을 노출시키는 콘택홀(14)이 형성되어 있다. 상기 콘택홀(14)에 도핑된 폴리 실리콘막(16)이 채워져 있다. 상기 층간 절연막(12) 상에 상기 도핑된 폴리 실리콘막(16)을 덮는 티타늄막(Ti)(18)이 있고, 그 위에 티타늄 나이트라이드막(TiN)(20)이 형성되어 있다. 상기 티타늄 나이트라이드막(20) 상에 하부전극으로 사용되는 백금막(Pt)(22), 유전막으로 사용되는 PZT막(24), 상부전극을 이루는 이리듐 산화막(IrO2)(26) 및 이리듐막(Ir)(28)이 순차적으로 형성되어 있다.
상기 PZT막(24)은 형성직후 비결정질 상태이다. 비결정질 상태에서 누설전류는 급격히 증가되므로 상기 PZT막(24)이 형성된 결과물은 상기 PZT막(24)의 결정화 온도에서 열처리된다. 즉, 상기 PZT막(24)이 형성된 직후, 그 결과물은 산소 분위기에서 600℃∼800℃정도의 온도로 열처리 된다.
또한, 커패시터를 형성한 후, 그 결과물은 커패시터를 형성하는 과정에서 실시한 식각에 의한 손상 회복 및 커패시터의 안정화를 위해 450℃∼600℃정도의 온도 범위에서 산소 분위기로 열처리 된다.
그런데, 이러한 열처리 과정에서 산소(O2)가 상기 티타늄 나이트라이드막 (20)의 그레인 경계를 통해 상기 콘택홀(14)을 채운 폴리 실리콘 플러그(16)까지 확산하여 실리콘(Si)과 반응함으로써 상기 폴리 실리콘 플러그(16)와 상기 티타늄 나이트라이드막(20) 사이에 실리콘 산화막(SiO2)(미도시)이 형성되어 상기 폴리 실리콘 플러그(16)의 접촉 저항이 급격히 높아진다. 이 결과, 반도체 장치의 동작 속도가 느려지게 된다. 또한, 상기 열처리 과정에서 상기 티타늄 나이트라이드막 (20)을 통해 백금과 실리콘이 상호 확산되어 실리사이드화 반응이 일으나게 된다. 이러한 반응은 상기 PZT막의 특성 저하를 초래하게 된다. 이를 해소하기 위해, 상기 티타늄 나이트라이드막(20) 대신 티타늄 실리사이드막(TiSi2)이나 텅스텐 실리사이드막(WSix)을 고려할 수 있으나, 상기 열처리 공정에서 상기 도핑된 폴리 실리콘막(16)으로부터 도펀트를 흡수하여 상기 도핑된 폴리 실리콘막(16)의 저항이 증가시되는 문제가 있다. 다른 대안으로써, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드와 질소(N)를 포함하는 3성분계 비결정질 물질막이 관심의 대상이 되고 있으나, 아직은 해결해야할 문제가 있고, 실 공정에 적용할 수 있을 정도로 만족할 만한 데이터가 나오지 않고 있다.
또한, 이리듐 산화막(IrO2)이나 루테늄 산화막(RuO2)등을 고려할 수 있으나, 형성시 상(phase) 형성이 어렵고 상기 열처리 과정에서 표면 거칠기(roughness)가 나빠지는 문제가 있다.
이외에도 상기 폴리 실리콘 플러그(16)와 상기 티타늄 나이트라이드막(20) 사이에 이리듐막(Ir)을 구비하여 상기 문제를 해결하려는 시도가 있으나, 여전히 상기 폴리 실리콘 플러그(16)가 산화되는 것을 방지하지 못하고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로써, 강유전막을 구비하되 하부전극과 기판에 닿아있는 도전성 플러그 사이에 낮은 저항을 구현할 수 있고 오믹 접촉 저항을 갖는 반도체 장치의 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 의한 반도체 장치의 커패시터 제조방법에 따라 형성된 커패시터의 단면도이다.
도 2 내지 도 5는 각각 본 발명의 제1 내지 제4 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터의 단면도이다.
도 6 내지 도 10은 본 발명의 제1 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법을 단계별로 나타낸 단면도이다.
도 11은 본 발명의 제2 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법에서 콘택 플러그를 형성하는 단계를 나타낸 단면도이다.
도 12 및 도 13은 본 발명의 제3 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도이다.
도 14 및 도 15는 본 발명의 제4 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법을 단계별로 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호설명*
40:기판. 42:층간 절연막.
44:콘택홀. 46, 80, 94:제1 내지 제3 도전막.
48:금속막. 50:표면 평탄화막.
52, 66:제1 및 제2 금속 실리사이드 플러그.
54, 68:제1 및 제2 부착막.
56, 70, 84:제1 내지 제3 확산 방지막.
58, 72, 86:제1 내지 제3 도전성 금속 산화물막.
60, 74, 88:제1 내지 제3 내열성 금속막.
62, 76, 90, 98:제1 내지 제4 유전막.
64, 78, 92, 100:제1 내지 제4 상부전극.
46a, 46b:제1 및 제2 도전성 플러그.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성된 콘택홀을 구비하는 층간 절연막과 상기 콘택홀을 채운 도전성 플러그와 상기 도전성 플러그를 포함하는 상기 층간 절연막 상에 하부전극, 강유전막 및 상부전극을 순차적으로 구비하는 반도체 장치의 커패시터에 있어서,
상기 도전성 플러그는 적어도 그 상층부에 내 산화성이 있는 금속 실리사이드막이 구비되어 있는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
본 발명의 제1 실시예에 의하면, 상기 도전성 플러그의 하부영역은 도핑된 폴리 실리콘층이고, 상기 하부전극과 접촉되는 상층부는 코발트 실리사이드막 (CoSi2) 또는 니켈 실리사이드막(NiSi)이다.
이때, 상기 금속 실리사이드막의 두께는 50Å∼1,000Å정도이나, 바람직하게는 300Å∼500Å정도이다.
상기 강유전막은 TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, PZT, (Pb, La)(Zr, Ti)O3및 SBT(SrBi2Ta2O9)로 이루어진 군중 선택된 어느 하나이다.
상기 하부전극은 복수개의 물질막으로 구성되어 있다.
본 발명의 제1 실시예에 의하면, 상기 하부전극은 부착막, 확산 방지막, 도전성 금속 산화물막, 내열성 금속막으로 구성되어 있다. 이들 물질막은 기재된 순서대로 아래에서 위로 순차적으로 구비되어 있다.
여기서, 상기 부착막은 티타늄막(Ti)이고, 상기 확산 방지막은 이리듐막(Ir)이며, 상기 도전성 금속 산화물막은 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), (Ca, Sr)RuO3막 또는 LaSrCoO3막이다. 또, 상기 내열성 금속막은 백금막(Pt), 이리듐막(Ir), 루테늄막(Ru), 로듐막(Rh), 오스뮴막(Os) 또는 팔라듐막(Pa)이다.
본 발명의 제2 실시예에 의하면, 상기 도전성 플러그는 내 산화성이 있는 코발트 실리사이드막이다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성된 콘택홀을 구비하는 층간 절연막과 상기 콘택홀을 채운 도전성 플러그와 상기 도전성 플러그를 포함하는 상기 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적으로 구비하는 반도체 장치의 커패시터에 있어서,
상기 하부전극은 순차적으로 적층된 도전막 및 내 산화성 금속 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
여기서, 상기 도전막 및 내 산화성 금속 실리사이드막은 각각 도핑된 폴리 실리콘막 및 코발트 실리사이드막이다. 이때, 상기 내 산화성 금속 실리사이드막의 두께는 500Å∼3,000Å정도이다.
본 발명의 다른 실시예에 의하면, 상기 금속 실리사이드막과 상기 유전막 사이에 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막이 순차적으로 더 적층되어 있다. 이때의 상기 금속 실리사이드막의 두께는 50Å∼1,000Å정도이다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성된 콘택홀을 구비하는 층간 절연막과 상기 콘택홀을 채운 도전성 플러그와 상기 도전성 플러그를 포함하는 상기 층간 절연막 상에 하부전극, 유전막 및 상부전극을 순차적으로 구비하는 반도체 장치의 커패시터에 있어서,
상기 하부전극은 순차적으로 적층된 내 산화성 금속 실리사이드막 및 도전막인 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
여기서, 상기 내 산화성 금속 실리사이드막은 코발트 실리사이드막이고, 상기 도전막은 복수개의 도전성 물질막으로써 상기 내 산화성 금속 실리사이드막 상에 순차적으로 형성된 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 (a) 기판 상에 층간 절연막을 형성하는 단계; (b) 상기 층간 절연막에 콘택홀을 형성하는 단계; (c) 상기 콘택홀에 도전성 플러그를 채우는 단계; (d) 상기 도전성 플러그의 노출부를 내 산화성이 있는 금속 실리사이드막으로 전환시키는 단계; (e) 상기 층간 절연막 상에 상기 금속 실리사이드막을 덮는 하부전극을 형성하는 단계; 및 (f) 상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
이때, 상기 (d) 단계는 (d1) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 금속막을 형성하되, 후속 열처리 공정에서 상기 도전성 플러그를 향한 하향 확산성이 우수한 금속막을 형성하는 단계; (d2) 상기 금속막 상에 표면 평탄화막을 형성하는 단계; (d3) 상기 표면 평탄화막이 형성된 결과물을 열처리하여 상기 도전성 플러그의 상기 금속막과 접하는 영역에 내 산화성 금속 실리사이드막을 형성하는 단계; (d4) 상기 표면 평탄화막 및 상기 금속막을 제거하는 단계; 및 (d5) 상기 표면 평탄화막 및 금속막이 제거된 결과물을 안정화시키는 단계를 더 포함한다.
본 발명의 실시예에 의하면, 상기 하향 확산성이 우수한 금속막은 코발트막으로 형성하는 것이 바람직하고, 상기 표면 평탄화막은 나이트라이드 계열의 물질막, 예컨대, 티타늄 나이트라이드막(TiN)으로 형성하는 것이 바람직하다. 이때의 상기 금속막은 130Å, 상기 표면 평탄화막은 100Å정도의 두께로 각각 형성하는 것이 바람직하다.
상기 표면 평탄화막은 텅스텐 나이트라이드막(WN)으로 형성해도 무방하다.
상기 금속막 및 상기 표면 평탄화막은 스퍼터링(sputtering) 방식으로 형성하는 것이 바람직하나, 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD라 함)방식으로 형성해도 무방하다.
상기 금속막을 형성하기 전에 상기 도전성 플러그의 노출된 표면을 13.56MHz의 라디오 진동수(Radio Freqancy)로 클리닝한다.
상기 클리닝 공정, 금속막 및 표면 평탄화막 형성공정은 인-시츄로 진행한다.
상기 표면 평탄화막이 형성된 결과물은 급속 열처리 방식(Rapid Thermal Prpcessing)방식으로 열처리하는 것이 바람직하다.
이때, 상기 열처리는 질소 분위기에서 실시하되, 400℃∼1,000℃정도의 온도에서, 바람직하게는 480℃에서 90초 정도 실시하는 것이 바람직하다.
상기 (d5) 단계에서, 상기 결과물을 질소 분위기에서 RTP방식으로 열처리 하여 안정화시키되, 650℃정도에서 30초간 열처리하여 안정화시키는 것이 바람직하다.
본 발명의 다른 실시예에 의하면, 상기 열처리 과정에서 상기 도전성 플러그 전체를 상기 내 산화성 금속 실리사이드막으로 전환시킨다.
또한, 상기 금속 실리사이드막은 CVD 또는 스퍼터링 방식으로 직접 형성할 수도 있다.
상기 내 산화성 금속 실리사이드막은 코발트 실리사이드막(CoSi2)으로 형성하는 것이 바람직하다.
이때, 상기 코발트 실리사이드막은 50Å∼1,000Å의 두께로 형성할 수 있으나, 300Å∼500Å정도의 두께로 형성하는 것이 바람직하다.
상기 (e)단계는 상기 층간 절연막 상에 상기 금속 실리사이드막을 덮는 부착막, 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막을 순차적으로 형성하는 단계를 더 포함한다.
이때, 상기 부착막은 티타늄막(Ti)으로 형성하고, 상기 확산 방지막은 이리듐막(Ir) 또는 루테늄막(Ru)으로 형성한다.
상기 도전성 금속 산화물막은 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), (Ca, Sr)RuO3막 또는 LaSrCoO3막으로 형성한다.
상기 내열성 금속막은 백금막(Pt), 이리듐막(Ir), 루테늄막(Ru), 로듐막(Rh), 오스뮴막(Os) 또는 팔라듐막(Pa)으로 형성한다.
상기 유전막은 강유전막으로 형성하되, TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, PZT, (Pb, La)(Zr, Ti)O3및 SBT로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 (a) 기판 상에 층간 절연막을 형성하는 단계; (b) 상기 층간 절연막에 콘택홀을 형성하는 단계; (c) 상기 층간 절연막 상에 상기 콘택홀을 채우는 도전막을 형성하는 단계; (d) 상기 도전막의 노출된 부분을 금속 실리사이드막으로 전환시키는 단계; (e) 상기 금속 실리사이드막 상에 하부전극을 형성하는 단계; 및 (f) 상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 또한 제공한다.
이 과정에서, 상기 (c)단계는 (c1) 상기 층간 절연막 상에 상기 콘택홀을 채우는 제1 도전막을 형성하는 단계; (c2) 상기 제1 도전막의 전면을 상기 층간 절연막이 노출될 때 까지 식각하여 상기 콘택홀에 도전성 플러그를 형성하는 단계; 및 (c3) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 제2 도전막을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 의하면, 상기 (c) 단계는 (1) 상기 층간 절연막 상에 상기 콘택홀을 채우는 도전막을 형성하는 단계; 및 (2) 상기 도전막의 전면을 상기 층간 절연막이 노출되지 않는 범위내에서 소정의 두께가 될 때까지 평탄화 하는 단계를 더 포함한다.
상기 하부전극을 형성하는 단계는 상기 금속 실리사이드막 상에 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막을 순차적으로 형성하는 단계를 더 포함한다.
상기 (d) 단계는 (d1) 상기 제2 도전막 상에 금속막을 형성하되, 후속 열처리 공정에서 상기 제2 도전막을 향한 하향 확산성이 우수한 금속막을 형성하는 단계; (d2) 상기 금속막 상에 표면 평탄화막을 형성하는 단계; (d3) 상기 표면 평탄화막이 형성된 결과물을 열처리하여 상기 제2 도전막과 상기 금속막 사이에 금속 실리사이드막을 형성하는 단계; 및 (d4) 상기 표면 평탄화막 및 금속막을 제거하는 단계를 더 포함한다.
상기 금속막을 형성하기 전에 상기 제2 도전막의 전면을 프리 클리닝 (precleaning)하는 단계; 및 RF 클리닝으로 상기 제2 도전막의 전면을 클리닝하는 단계를 더 실시한다.
상기 RF 클리닝 공정, 금속막 형성 및 표면 평탄화막 형성공정은 인-시츄로 실시한다.
상기 (d3)에서 상기 결과물은 RTP방식으로 열처리한다.
상기 제1 및 제2 도전막은 폴리 실리콘막으로 형성한다.
상기 금속 실리사이드막은 50Å∼1,000Å정도의 두께로 형성하되, 300Å∼500Å정도의 두께로 형성하는 것이 바람직하다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 (a) 기판 상에 층간 절연막을 형성하는 단계; (b) 상기 층간 절연막에 콘택홀을 형성하는 단계; (c) 상기 층간 절연막 상에 상기 콘택홀을 채우는 도전막을 형성하는 단계; (d) 상기 도전막 상에 내 산화성 금속 실리사이드막을 형성하는 단계; 및 (e) 상기 금속 실리사이드막 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 또한 제공한다.
이 과정에서, 상기 (c)단계는 (c1) 상기 층간 절연막 상에 상기 콘택홀을 채우는 제3 도전막을 형성하는 단계; (c2) 상기 제3 도전막의 전면을 상기 층간 절연막이 노출될 때 까지 식각하여 상기 콘택홀을 채우는 도전성 플러그를 형성하는 단계; 및 (c3) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 제4 도전막을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 의하면, (c) 단계는 (1) 상기 층간 절연막 상에 상기 콘택홀을 채우는 도전막을 형성하는 단계; 및 (c2) 상기 도전막의 전면을 평탄화하되, 상기 층간 절연막이 노출되지 않는 범위내에서 평탄화하는 단계를 더 포함한다.
상기 내 산화성 금속 실리사이드막은 하부 전극이며, 코발트 실리사이드막으로 형성하는 것이 바람직하다. 이때의 상기 내 산화성 금속 실리사이드막은 500Å∼3,000Å정도의 두께로 형성하는 것이 바람직하다.
상기 (d) 단계는 (d1) 상기 제4 도전막 상에 금속막을 형성하는 단계; (d2) 상기 금속막 상에 표면 평탄화막을 형성하는 단계; (d3) 상기 표면 평탄화막이 형성된 결과물을 열처리하여 상기 제4 도전막과 상기 금속막 사이에 내 산화성 금속 실리사이드막을 형성하는 단계; (d4) 상기 표면 평탄화막 및 금속막을 제거하는 단계; 및 상기 표면 평탄화막 및 금속막이 제거된 결과물을 열처리하여 안정화시키는 단계를 더 포함한다.
상기 금속막을 형성하기 전에, 상기 제4 도전막의 전면을 평탄화 한 후, 그 전면을 프리 클리닝(precleaning)하는 단계; 및 RF 클리닝으로 상기 제4 도전막의 전면에서 산화막을 제거하는 단계를 더 실시한다.
상기 RF 클리닝 공정, 금속막 및 표면 평탄화막 형성공정은 인-시츄로 실시한다.
상기 제3 및 제4 도전막은 폴리 실리콘막으로 형성하는 것이 바람직하다.
이와 같이, 커패시터의 하부전극과 도전성 플러그 사이에 또는 상기 하부전극과 상기 도전성 플러그와 접촉되어 있는 도전막 사이에 코발트 실리사이드막을 구비하거나 코발트 실리사이드막 자체를 하부전극으로 사용함으로써 강유전막을 유전막으로 구비하는 반도체 장치, 예컨대 FRAM 셀 커패시터의 하부전극과 도전성 플러그 사이의 접촉 저항(contact resistance)을 낮출 수 있고 그 결과 커패시터의 동작 속도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
첨부된 도면들 중, 도 2 내지 도 5는 각각 본 발명의 제1 내지 제4 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터의 단면도이고, 도 6 내지 도 10은 본 발명의 제1 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법을 단계별로 나타낸 단면도이며, 도 11은 본 발명의 제2 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법에서 콘택 플러그를 형성하는 단계를 나타낸 단면도이다. 또한, 도 12 및 도 13은 본 발명의 제3 실시예에 의한 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 단면도이며, 도 14 및 도 15는 본 발명의 제4 실시예에 의한 하부전극과 콘택 플러그 사이에 저 접촉 저항을 갖는 반도체 장치의 커패시터 제조 방법을 단계별로 나타낸 단면도이다.
먼저, 본 발명의 제1 내지 제4 실시예에 의한 하부전극과 도전성 플러그 사이에 저 접촉 저항을 갖는 반도체 장치의 커패시터에 관해 설명한다.
＜제1 실시예＞
도 2를 참조하면, 기판(40) 상에 층간 절연막(42)이 있다. 상기 기판(40)은 반도체 기판이고, 상기 층간 절연막(42)은 질화막(SiN), 산화막(예컨대, 실리콘 산화막(SiO2)), PSG막, BPSG막, TEOS막 및 USG막으로 이루어진 군중 선택된 적어도 어느 하나이다. 상기 층간 절연막(42)에 상기 기판(40)의 소정영역, 예컨대 소오스 또는 드레인 영역을 노출시키는 콘택홀(44)이 형성되어 있다.
도면에 도시하지는 않았지만, 상기 층간 절연막(42)은 금속층간 절연막일 수 있다. 이때, 상기 콘택홀(44)을 통해서 노출되는 영역은 상기 기판(40)과 접촉되어 있는 도전성 패드 층이고, 상기 콘택홀(44)은 비어홀 역할을 한다. 상기 콘택홀(44)은 도전성 플러그(46a, 52)로 채워져 있는데, 상기 콘택홀(44)의 일부는 제1 도전성 플러그(46a)로 채워져 있고, 나머지 부분은 내 산화성 제1 금속 실리사이드 플러그(52)로 채워져 있다. 상기 제1 도전성 플러그(46a)는 도핑된 폴리 실리콘 플러그 또는 그와 함께 다른 도전성 물질막, 예컨대 텅스텐막(W), 탄탈륨막(Ta), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 오스뮴막(Os), 텅스텐 실리사이드막(WSi) 및 텅스텐 나이트라이드막(WN)으로 이루어진 군중 선택된 적어도 어느 하나이다. 그리고 상기 내 산화성 제1 금속 실리사이드 플러그(52)는 오믹 콘택층이며 코발트 실리사이드 플러그 또는 니켈 실리사이드 플러그이다. 이때, 상기 제1 금속 실리사이드 플러그(52)의 두께는 50Å∼1,000Å정도이나, 300Å∼500Å정도가 바람직하다.
상기 층간 절연막(42) 상에 상기 내 산화성 제1 금속 실리사이드 플러그(52)를 덮는 하부전극(51)이 형성되어 있다. 상기 하부전극(51)은 순차적으로 형성된 제1 부착막(54), 제1 확산 방지막(56), 제1 도전성 금속 산화물막(58) 및 제1 내열성 금속막(60)으로 구성되어 있다. 상기 제1 부착막(54)은 상기 제1 확산 방지막(56)과 그 아래의 하부막, 특히 상기 층간 절연막(42) 간의 부착력을 높이기 위한 물질막이다.
예컨대, 상기 층간 절연막(42)이 질화막(SiN)이나 실리콘 산화막(SiO2)이고, 상기 제1 확산 방지막(56)이 이리듐(Ir)인 경우, 상기 두 물질막 사이의 부착력이 약화될 수 있는데, 상기 제1 부착막(54)은 이를 방지하는 역할을 한다. 상기 제1 부착막(54)은 티타늄막(Ti)이다. 이때 상기 제1 부착막(54)의 두께는 50Å정도가 바람직하다.
상기 제1 확산 방지막(56)은 상기 제1 도전성 금속 산화물막(58) 및 그 상부막질과 상기 도전성 물질막(46a, 52)의 반응을 최소화하기 위한 물질막이다. 이러한 목적의 상기 제1 확산 방지막(56)으로 이리듐막이 바람직하나, 루테늄막(Ru)등도 무방하다. 상기 제1 확산 방지막(56)이 이리듐막인 경우, 그 두께는 1,000Å정도가 적당하다. 상기 제1 도전성 금속 산화물막(58)은 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), (Ca, Sr)RuO3막 또는 LaSrCoO3막이다. 상기 제1 도전성 금속 산화물막(58)의 두께는 구성하는 물질에 따라 다를 수 있겠으나 이리듐 산화막(IrO2)인 경우 500Å정도가 바람직하다. 상기 제1 내열성 금속막(60)은 백금막(Pt)이 바람직하나, 이리듐막(Ir), 루테늄막(Ru), 로듐막(Rh), 오스뮴막(Os) 또는 팔라듐막(Pa)도 무방하다. 상기 제1 내열성 금속막(60)이 백금막일 때, 그 두께는 1,500Å정도가 바람직하나, 백금막외의 상기 다른 물질막이 사용될 때, 그 두께는 달라진다. 상기 하부전극(51) 상에 제1 유전막(62) 및 제1 상부전극(64)이 순차적으로 형성되어 있다. 상기 제1 유전막(62)은 강유전막으로써 TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, PZT, (Pb, La)(Zr, Ti)O3및 (SrBi2Ta2O9) (SBT)로 이루어진 군중 선택된 어느 하나의 단일막 또는 복합막이다. 상기 제1 내열성 금속막(60)은 그 자체만으로 커패시터의 하부전극 역할을 한다고 볼 수 있으나, 상기 층간 절연막(42)과 상기 제1 유전막(62) 사이에 형성된 상기 부착막(54) 내지 상기 제1 내열성 금속막(60) 모두가 하부 전극 역할을 한다고 보는 것이 바람직하다.
상기한 바와 같이, 하부전극을 구성하는 주요 물질막이 내열성 금속막이고, 상기 유전막이 강유전막인 커패시터에서 상부전극은 하부전극과 동일한 내열성 금속막으로 형성하는 것이 바람직하다. 따라서, 상기 제1 상부전극(64)을 상기 제1 내열성 금속막(60)과 동일한 물질막으로 간주할 수 있고, 바람직하게는 백금막이다.
이렇게 하여, 상기 제1 부착막(54) 내지 상기 제1 내열성 금속막(60), 상기 제1 유전막(62) 및 상기 제1 상부전극(64)으로 구성되는 강유전막을 구비하는 메모리 장치, 예컨대 FRAM의 셀 커패시터가 구성된다.
＜제2 실시예＞
도 3을 참조하면, 기판(40) 상에 층간 절연막(42)이 형성되어 있고, 상기 층간 절연막(42)에 콘택홀(44)이 형성되어 있다. 상기 콘택홀(44)은 내 산화성 제2 금속 실리사이드 플러그(66)로 채워져 있다. 상기 내 산화성 제2 금속 실리사이드 플러그(66)는 코발트 실리사이드 플러그 또는 니켈 실리사이드 플러그이다. 상기 층간 절연막(42) 상에 상기 내 산화성 제2 금속 실리사이드 플러그(66)를 덮는 하부전극(67)이 형성되어 있다. 상기 하부전극(67)은 순차적으로 형성된 제2 부착막(68), 제2 확산 방지막(70), 제2 도전성 금속 산화물막(72) 및 제2 내열성 금속막(74)으로 구성되어 있다. 상기 하부전극(67) 상에 제2 유전막(76) 및 제2 상부 전극(78)이 순차적으로 형성되어 있다. 상기 제2 부착막(68) 내지 상기 제2 상부전극(78)의 역할이나 두께 또는 재질은 상기 제1 실시예의 제1 부착막(54) 내지 제1 상부전극(64)에 각각 대응한다.
＜제3 실시예＞
도 4를 참조하면, 기판(40) 상에 층간 절연막(42)이 형성되어 있고, 상기 층간 절연막(42)에 상기 기판(40)의 소정영역 또는 상기 기판(40)에 연결되어 있는 패드 층(미도시)이 노출되는 콘택홀(44, 또는 비어홀)이 형성되어 있다. 상기 콘택홀(44)은 제2 도전성 플러그(46b)로 채워져 있다. 상기 제2 도전성 플러그(46b)는 도핑된 폴리 실리콘 플러그이다. 상기 층간 절연막(42) 상에 상기 제2 도전성 플러그(46b)를 덮는 적어도 내 산화성 금속 실리사이드막을 포함하는 하부전극(79)이 형성되어 있다. 예컨대, 상기 하부전극(79)은 순차적으로 형성된 제2 도전막(80), 내 산화성 제1 금속 실리사이드막(82), 제3 확산 방지막(84), 제3 도전성 금속 산화물막(86) 및 제3 내열성 금속막(88)으로 구성되어 있다. 상기 제2 도전막(80)은 도핑된 폴리 실리콘막이다. 상기 내 산화성 제1 금속 실리사이드막(82)은 300Å∼500Å정도의 바람직한 두께를 갖는 코발트 실리사이드막(CoSi2) 또는 니켈 실리사이드막(NiSi)이다. 상기 하부전극(79) 상에 제3 유전막(90) 및 제3 상부전극(92)이 순차적으로 형성되어 있다. 상기 제3 확산 방지막(84) 내지 제3 상부전극(92)은 제1 실시예의 제1 확산 방지막(도 2의 56) 내지 제1 상부전극(64)에 대응하는 물질막들이다.
＜제4 실시예＞
도 5를 참조하면, 기판(40) 상에 층간 절연막(42)이 형성되어 있고, 상기 층간 절연막(42)에 상기 기판(40)의 소정영역 또는 상기 기판(40)에 연결되어 있는 패드 층(미도시)이 노출되는 콘택홀(44, 또는 비어홀)이 형성되어 있다. 상기 콘택홀(44)은 제2 도전성 플러그(46b)로 채워져 있다. 상기 제2 도전성 플러그(46b)는 도핑된 폴리 실리콘 플러그이다. 상기 층간 절연막(42) 상에 상기 제2 도전성 플러그(46b)를 덮는 제3 도전막(94), 내 산화성 제2 금속 실리사이드막(96), 제4 유전막(98) 및 제4 상부전극(100)이 형성되어 있다. 상기 제3 도전막(94)과 상기 내 산화성 제2 금속 실리사이드막(96)은 하부전극을 구성한다. 상기 제3 도전막(94)은 상기 제3 실시예의 제2 도전막(80)과 동일한 물질막이다. 상기 내 산화성 제2 금속 실리사이드막(96)은 코발트 실리사이드막 또는 니켈 실리사이드막으로써 실질적인 하부전극이며 그 두께는 500Å∼3,000Å정도이다. 상기 제4 유전막(98)은 강유전막으로써 상기 제1 실시예의 제1 유전막(도 2의 62)을 구성하는 군중 선택된 어느 한 물질로 이루어진 물질막이다. 상기 제4 상부전극(100)은 상기 제4 유전막(98)이 강유전막인 점을 고려할 때, 상기 제1 내지 제3 실시예의 제1 내지 제3 상부전극과 마찬가지로 백금 등을 포함하는 내열성 금속막 또는 그들의 복합막인 것이 바람직하나, 제4 실시예의 경우 상기 제2 금속 실리사이드막(96)이 하부전극으로 사용된 점을 감안하면 상기 제4 상부전극(100)은 상기 제2 금속 실리사이드막(96)과 동일한 실리사이드막일 수도 있다.
＜제5 실시예＞
제5 실시예에 의한 커패시터는 하부전극이 순차적으로 적층된 내 산화성 금속 실리사이드막 및 도전막으로 구성된 것이 특징이다. 이때, 상기 내 산화성 금속 실리사이드막은 상기 제1 내지 제4 실시예에서와 마찬가지로 코발트 실리사이드막 또는 니켈 실리사이드막이 바람직하고, 그 두께는 50Å∼1,000Å정도이다. 상기 도전막은 복수개의 도전성 물질막으로써, 상기 내 산화성 금속 실리사이드막 상에 순차적으로 형성된 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막이다. 상기 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막은 상기 제1 내지 제4 실시예에서 언급한 바와 같다.
다음에는 상술한 본 발명의 제1 내지 제4 실시예에 의한 하부전극과 도전성 플러그 사이에 낮은 콘택 저항을 갖는 반도체 장치의 커패시터 제조방법에 관해 설명한다.
＜제1 실시예＞
도 6을 참조하면, 기판(40) 상에 층간 절연막(42)을 형성한다. 상기 기판(40)은 반도체 소자들이 형성되는 반도체 기판 또는 절연막이 개재하는 SOI기판 등이 사용된다. 상기 층간 절연막(42)은 질화막(SiN), 산화막(예컨대, 실리콘 산화막(SiO2)), PSG막, BPSG막, TEOS막 및 USG막으로 이루어진 군중 선택된 적어도 어느 하나로 형성하는 것이 바람직하다. 상기 층간 절연막(42)에 사진/식각공정을 적용하여 상기 기판(40)의 소정영역, 예컨대 소오스 또는 드레인영역이 노출되는 콘택홀(44)을 형성한다.
상기 기판(40) 상에는 상기 층간 절연막(42)을 형성하기에 앞서 셀 트랜지스터와 같은 반도체 소자가 형성될 수 있다. 또한, 상기 층간 절연막(42)과 상기 기판(40) 사이에 상기 반도체 소자들을 포함하고 상기 반도체 소자들 사이의 기판(40)과 접촉되는 도전성 패드 층(미도시)을 포함하는 절연막이 더 형성될 수도 있다. 따라서, 상기 콘택홀(44)은 상기 층간 절연막(42) 및 상기 절연막을 관통하여 상기 기판(40)의 소정영역을 노출시키는 콘택홀이 될 수 있다. 또한, 반도체 장치의 고집적화에 따라 콘택홀의 폭이 좁아지는 반면 그 깊이는 깊어지므로, 상기 콘택홀(44)은 상기 절연막이 포함하고 있는 상기 도전성 패드층을 노출시키는 비어홀(via hole)이 될 수도 있다.
상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우는 제1 도전막(46)을 형성한다. 상기 제1 도전막(46)은 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다. 하지만, 상기 제1 도전막(46)은 상기 도핑된 폴리 실리콘막과 함께 다른 도전성 물질막, 예컨대 텅스텐막(W), 탄탈륨막(Ta), 루테늄막(Ru), 이리듐막(Ir), 백금막(Pt), 오스뮴막(Os), 텅스텐 실리사이드막(WSi) 및 텅스텐 나이트라이드막(WN)으로 이루어진 군중 선택된 적어도 어느 하나로 형성할 수도 있다. 상기 제1 도전막(46)의 전면을 상기 층간 절연막(42)이 노출될 때 까지 평탄화 한다. 상기 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함)방식을 이용하여 실시한다.
도 7을 참조하면, 상기 평탄화 결과 상기 콘택홀(44)을 채우는 제1 도전성 플러그(46a)가 형성된다. 상기 제1 도전성 플러그(46a)를 형성한 후, 그 전면을 프리 클리닝(precleaning)한다. 상기 제1 도전성 플러그(46a)가 폴리 실리콘막으로 형성된 경우, 후속 공정을 진행하기 위해 상기 기판(40)을 옮기는 과정에서 또는 상기 프리 클리닝 과정에서 그 전면에 자연 산화막(SiO2)이 형성된다. 따라서, 후속 공정을 진행하기에 앞서, 상기 제1 도전성 플러그(46a) 상에 형성된 산화막(미도시)을 제거한다.
구체적으로, 상기 프리 클리닝을 실시한 다음, 건조한 상태의 결과물을 특정 주파수, 예컨대 13.56MHz의 라디오 주파수(RF)를 이용하여 클리닝한다. 이렇게 함으로써, 상기 제1 도전성 플러그(46a)의 전면에 형성된 산화막이 제거된다. 상기 RF 클리닝은 여러 방법으로 실시할 수 있으나, 스퍼터(sputter)장비 내에서 스퍼트된 이온, 예컨대 알곤이온(Ar+)을 이용하여 실시하는 것이 바람직하다. 계속해서, 상기 RF 클리닝을 실시한 다음, 상기 층간 절연막(42) 상에 상기 제1 도전성 플러그(46a)를 덮는 금속막(48) 및 표면 평탄화막(50)을 순차적으로 형성한다. 상기 금속막(48)은 후속 실리사이드막 형성을 위한 열처리 공정에서 상기 제1 도전성 플러그(46a)를 향한 확산성, 곧 하향 확산성이 우수한 성질을 가질 뿐만 아니라 상기 제1 도전성 플러그(46a)와 반응하여 오믹 콘택층으로 사용되는 금속 실리사이드막을 형성한 후에도 그 후의 공정 및 커패시터 완성후에 있을 커패시터 안정화 공정 또는 공정중에 입은 손상 회복을 위한 열처리 공정에서도 안정한 저항 특성, 예컨대 안정된 쉬트 저항(sheet resistance) 특성을 나타낼 수 있는 금속막으로 형성하는 것이 바람직하다. 상기 금속막(48)은 코발트막(Co)으로 형성하는 것이 바람직하나 니켈(Ni)막으로 형성해도 무방하다. 상기 금속막(48)은 스퍼터링(sputtering)방식 또는 CVD방식으로 형성한다.
상기 금속막(48)은 상기 제1 도전성 플러그(46a) 상부에 금속 실리사이드막을 형성하는데 사용되는 소오스 물질막이다. 따라서, 상기 금속막(48)을 형성할 때, 그 두께는 후속 공정에서 형성하고자 하는 금속 실리사이드막의 두께를 고려하는 것이 바람직하다. 이러한 사항을 고려할 때, 상기 금속막(48)은 130Å정도의 두께로 형성하는 것이 바람직하다.
상기 표면 평탄화막(50)은 후속 실리사이드화 공정에서 상기 금속막(48)의 표면 거칠기가 저하되는데, 이를 방지하기 위한 물질막이다. 상기 표면 평탄화층(50)의 보조적인 역할은 상기 실리사이드화 공정에서 산소(O2)가 상기 금속막(48)을 통과하여 상기 제1 도전성 플러그(46a)와 반응하는 것을 방지하기 하는 것이다. 상기 표면 평탄화층(50)은 티타늄 나이트라이드막(TiN)으로 형성하는 것이 바람직하다. 이때 상기 표면 평탄화막(50)은 100Å정도의 두께로 형성한다. 상기 RF 클리닝 공정, 상기 금속막(48) 형성공정 및 상기 표면 평탄화막(50) 형성 공정은 인-시츄로 진행하는 것이 바람직하다. 이어서, 상기 표면 평탄화막(50)이 형성된 결과물을 열처리 한다.
구체적으로, 상기 표면 평탄화막(50)이 형성된 결과물은 급속 열 처리(Rapid Thermal Processing)방식으로 열처리 하는 것이 바람직하다. 즉, 질소(N2) 분위기 항에서 급속 열처리 하되, 400℃∼1,000℃정도의 온도에서, 바람직하게는 480℃ 정도의 온도에서 90초 정도 실시하는 것이 바람직하다. 상기 급속 열처리 시간은 형성하고자 하는 금속 실리사이드막의 두께에 따라 달라질 수 있다. 이러한 급속 열처리로 상기 금속막(50)을 구성하는 원자(상기 금속막(50)이 코발트막인 경우, Co)가 상기 제1 도전성 플러그(46a)로 급속히 확산되어 그 구성원자(예컨대, 실리콘(Si))와 정해진 비에 따라 반응하게 된다. 상기 반응은 상기 급속 열처리가 종료될 때 까지 계속된다. 상기 열처리 공정으로, 상기 콘택홀(44)을 채우는 상기 제1 도전성 플러그(46a)의 상층부는 내 산화성이 있는 금속 실리사이드막으로 전환된다. 따라서, 상기 콘택홀(44)은 상기 제1 도전성 플러그(46a)와 금속 실리사이드막으로 채워지게 된다. 이후, 상기 표면 평탄화막(50)과 상기 금속막(48)의 잔류막을 인산과 질산의 혼합물을 사용하여 습식식각한다. 그리고 반응 안정화를 위해 상기 습식식각 후의 결과물을 다시 한번 650℃정도에서 급속 열처리 한다. 상기 급속 열처리는 질소 분위기에서 실시하되, 약 30초 동안 실시한다.
도 8을 참조하면, 상기 열처리 및 습식식각으로, 상기 제1 도전성 플러그(46a) 상층부에 내 산화성을 갖는 제1 금속 실리사이드 플러그(52)가 형성된다. 상기 제1 금속 실리사이드 플러그(52)는 오믹 콘택층 사용되며 코발트 실리사이드(CoSi2) 플러그 또는 니켈 실리사이드(NiSi) 플러그이다. 이때, 상기 제1 금속 실리사이드 플러그(52)는 50Å∼1,000Å의 범위내에서 형성할 수 있으나, 300Å∼500Å정도의 두께로 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 층간 절연막(42) 상에 상기 제1 금속 실리사이드 플러그(52) 및 상기 제1 도전성 플러그(46a)로 구성된 도전성 플러그(46a, 52)를 덮는 제1 부착막(54)을 형성한다. 이어서, 제1 확산 방지막(56) 및 제1 도전성 금속 산화물막(58)을 순차적으로 형성한다. 상기 제1 확산 방지막(56)은 상기 제1 도전성 금속 산화물막(58) 및 그 위의 물질막과 상기 제1 부착막(54) 아래에 형성된 상기 제1 금속 실리사이드 플러그(52)를 포함하는 도전성 플러그(46a, 52)가 후속 공정을 진행하는 도중에 반응하는 것을 방지하기 위한 물질막으로 사용된다. 상기 제1 확산 방지막(56)은 이리듐막(Ir)으로 형성하는 것이 바람직하다. 이때, 상기 제1 확산 방지막(56)은 1,000Å정도의 두께로 형성하는 것이 바람직하다. 상기 제1 확산 방지막(56)은 루테늄막(Ru)으로 형성할 수도 있다.
상기 제1 확산 방지막(56)을 형성할 때 고려해야 할 것이 상기 제1 확산 방지막(56)과 그 하부에 형성된 물질막과의 부착특성이다. 그런데, 상기 제1 확산 방지막(56)이 상기한 바와 같이 이리듐막으로 형성되고 상기 층간 절연막(42)이 질화막 또는 실리콘 산화막으로 형성되는 경우, 상기 이리듐막과 상기 질화막 또는 실리콘 산화막 사이의 부착 특성은 저하된다. 따라서, 상기 층간 절연막(42) 상에 상기 제1 부착막(54)이 형성된다. 상기 제1 부착막(54)은 티타늄(Ti)막으로 형성하는 것이 바람직하다. 이때, 상기 제1 부착막(54)은 50Å정도의 두께로 형성하는 것이 바람직하다. 상기 제1 도전성 금속 산화물막(58)은 이리듐 산화막(IrO2)으로 형성하는 것이 바람직하다. 이때, 상기 제1 도전성 금속 산화물막(58)은 500Å정도의 두께로 형성하는 것이 바람직하다. 또한, 상기 이리듐 산화막은 처음에 비결정질 상태로 형성된다. 따라서, 상기 제1 도전성 금속 산화물막(58)을 형성한 다음, 그 결과물을 600℃정도에서 열처리 하여 상기 제1 도전성 금속 산화물막(58)을 결정화 한다. 상기 제1 도전성 금속 산화물막(58)의 형성두께는 물질막에 따라 달라질 수 있다. 예를 들어, 상기 제1 도전성 금속 산화물막(58)은 상기 이리듐 산화막외에 상기 도전성 금속 산화물막은 루테늄 산화막(RuO2), (Ca, Sr)RuO3막 또는 LaSrCoO3막으로 형성할 수 있는데, 이 경우 그 형성두께나 결정화를 위한 열처리 온도는 물질에 따라 달라질 수 있다.
도 10을 참조하면, 상기 제1 도전성 금속 산화물막(58) 상에 제1 내열성 금속막(60), 제1 유전막(62) 및 제1 상부전극(64)을 순차적으로 형성한다. 상기 제1 내열성 금속막(60)과 함께 상기 제1 부착막(54) 내지 제1 도전성 금속 산화물막(58)은 커패시터의 하부전극을 형성하는 것이 사실이나, 실질적인 하부전극 역할을 하는 것은 상기 제1 내열성 금속막(60)이다. 상기 제1 내열성 금속막(60)은 백금막(Pt)으로 형성하는 것이 바람직하고, 이때 그 두께는 1,500Å정도로 형성하는 것이 바람직하다. 상기 제1 내열성 금속막(60)은 상기 백금막(Pt)외에 이리듐막(Ir), 루테늄막(Ru), 로듐막(Rh), 오스뮴막(Os) 또는 팔라듐막(Pa)으로 형성해도 무방한데, 물질막에 따라 형성되는 두께는 달라질 수 있다. 상기 제1 유전막(62)은 통상의 유전막으로 형성할 수도 있으나 강유전막으로 형성하는 것이 바람직하다. 예컨대, 상기 제1 유전막(62)은 PZT막으로 형성하는 것이 바람직하다. 이때, 상기 PZT막은 비 결정질 상태로 형성되고, 이 경우에 누설 전류가 증가되므로 이를 방지하기 위해 상기 제1 유전막(62)을 형성한 직후, 그 결과물을 650℃∼800℃정도의 온도 범위에서, 바람직하게는 700℃에서 열처리한다. 상기 제1 유전막(62)은 상기 PZT막외에 TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, (Pb, La)(Zr, Ti)O3및 SBT로 이루어진 군중 선택된 어느 하나로 형성할 수도 있다. 이때, 그 형성두께나 결정화 온도는 물질에 따라 다를 수 있다.
상기 제1 내열성 금속막(60)이 하부전극을 구성하는 주요 물질막이고, 상기 제1 유전막(62)으로 강유전막이 사용되는 커패시터에서 상기 제1 상부전극(64)은 금속막, 도전성 금속 산화물막, 상기 제1 내열성 금속막(60) 또는 이들의 복합막으로 형성하는 것이 바람직할 수 있다. 예컨대, 상기 제1 상부전극(64)은 백금막으로 형성한다.
이와 같이, 커패시터를 형성한 다음에는 그 결과물을 450℃∼600℃정도의 온도범위에서 열처리하는 것이 바람직한데, 그것은 이러한 열처리로 커패시터의 안정화를 이룰 수 있고, 상기 커패시터 형성후의 식각에 의한 손상을 회복시킬 수 있다. 이러한 목적의 열처리는 산소 분위기에서 실시된다.
상기한 바와 같이, 상기 제1 도전성 금속 산화물막(58) 및 상기 제1 유전막(62) 등을 형성한 다음 그 결정화를 위해, 또 커패시터의 형성한 후 손상 회복 및 안정화를 위해, 각각 600℃∼700℃사이에서 열처리 공정이 실시되는데, 상기 제1 금속 실리사이드 플러그(52), 특히 코발트 실리사이드 플러그는 900℃까지 열적으로 안정된 쉬트 저항(sheet resistance)을 나타낸다. 따라서, 상기 커패시터 제조공정에서 실시되는 열처리로 인해 상기 제1 금속 실리사이드 플러그(52)의 저항 상태는 달라지지 않는다. 즉, 저항이 증가되지 않는다.
＜제2 실시예＞
제2 실시예에 의한 커패시터 제조방법은 상기 제1 실시예에서 상기 도전성 플러그(도 10의 46a, 52) 전체를 금속 실리사이드 플러그로 형성하는 것을 특징으로 한다.
구체적으로, 도 7에 도시한 바와 같이, 층간 절연막(42) 상에 제1 도전성 플러그(46a)를 덮는 금속막(48) 및 표면 평탄화막(50)을 형성하는 단계까지는 제1 실시예에 따라 공정을 진행한다. 이어서, 실리사이드막 형성을 위한 제1 실시예의 열처리 공정에서 상기 제1 도전성 플러그(46a)를 완전히 반응시킨다. 곧, 상기 제1 도전성 플러그(46a) 전체를 금속 실리사이드막이 되게 한다. 따라서, 상기 금속막(48)은 제1 실시예에서 형성할 때 보다 두껍게 형성하는 것이 바람직하다. 곧, 상기 금속막(48)은 130Å이상의 두께로 형성하여 상기 열처리 공정이 완료된 후에도 남아 있게 하는 것이 바람직하다.
이후에 실시되는 상기 표면 평탄화막(50) 및 상기 금속막(48)을 제거하는 공정은 상기 제1 실시예에 따라 진행한다. 이 결과, 도 11에 도시한 바와 같이, 상기 콘택홀(44)은 제2 금속 실리사이드 플러그(66)로 채워진다. 상기 제2 금속 실리사이드 플러그(66)는 코발트 실리사이드 플러그 또는 니켈 실리사이드 플러그로 형성하는 것이 바람직하다.
계속해서, 도 3에 도시한 바와 같이, 상기 층간 절연막(42) 상에 상기 제2 금속 실리사이드 플러그(66)를 덮는 제2 부착막(68), 제2 확산 방지막(70), 제2 도전성 금속 산화물막(72), 제2 내열성 금속막(74), 제2 유전막(76) 및 제2 상부 전극(78)을 순차적으로 형성한다. 상기 제2 부착막(68) 내지 상기 제2 상부전극(78)은 상기 제1 실시예의 제1 부착막(도 10의 54) 내지 제1 상부 전극(도 10의 64)을 형성할 때와 동일한 공정으로 형성한다.
＜제3 실시예＞
제3 실시예에 의한 커패시터 제조방법은 콘택홀을 채우는 도전성 플러그에서 실리사이드막을 배제하고 부착막을 콘택홀을 채우는 도전성 플러그와 동일한 물질막으로 형성하는 것을 특징으로 한다.
구체적으로, 도 12를 참조하면, 제1 실시예에 따라 콘택홀(44)에 제2 도전성 플러그(46b)를 채운다.
도 13을 참조하면, 제1 실시예 처럼 상기 제2 도전성 플러그(46b)의 상부를 금속 실리사이드막으로 전환시키는 대신에 상기 층간 절연막(44) 상에 상기 제2 도전성 플러그(46b)를 덮는 제2 도전막(80)을 형성한다. 상기 제2 도전막(80)의 전면을 상기 층간 절연막(42)이 노출되지 않는 범위내에서 평탄화 한다. 상기 제2 도전막(80)은 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다. 이때, 그 표면에는 자연 산화막 등과 같은 산화막이 생성될 수 있다. 이렇게 생성된 산화막은 습식 세정장치를 이용하여 상기 제2 도전막(80)의 전면을 프리 클리닝한 후, RF클리닝을 실시하는데, 상기 제1 실시예를 따른다. 이후, 상기 제2 도전막(80) 상에 제1 금속 실리사이드막(82), 제3 확산 방지막(84) 및 제3 도전성 금속 산화물막(86)을 순차적으로 형성한다. 상기 제1 금속 실리사이드막(80)은 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성하는 것이 바람직하며, 이때의 두께는 50Å∼1,000Å정도로 형성하되, 300Å∼500Å정도로 형성하는 것이 바람직하다.
구체적으로, 상기 제1 금속 실리사이드막(80)은 상기 제2 도전막(80)의 전면에 금속막 및 표면 평탄화막을 순차적으로 형성한 다음, 그 결과물을 열처리하고, 상기 표면 평탄화막 및 금속막을 순차적으로 제거함으로써 형성된다. 상기 제1 금속 실리사이드막(80)을 형성하기 위한 상기 일련의 과정은 제1 실시예의 상기 제1 금속 실리사이드 플러그(52)를 형성하는 과정을 따른다.
상기 제3 확산 방지막(84) 및 상기 제3 도전성 금속 산화물막(86)은 각각 제1 실시예의 제1 확산 방지막(도 2의 56) 및 제1 도전성 금속 산화물막(도 2의 58)을 형성할 때와 동일한 공정 조건하에서 동일한 물질막으로 형성하는 것이 바람직하다.
이후, 도 4에 도시한 바와 같이, 상기 제3 도전성 금속 산화물막(86) 상에 제3 내열성 금속막(88), 제3 유전막(90) 및 제3 상부전극(92)이 순차적으로 형성하는데, 이들막은 제1 실시예의 제1 내열성 금속막(도 2의 60) 내지 제1 상부 전극(도 2의 64)과 동일한 공정 조건하에서 동일한 물질막으로 형성하는 것이 바람직하다.
한편, 상기 제2 도전성 플러그(46b) 및 상기 제2 도전막(80)은 다음과 같이 동시에 형성할 수도 있다.
즉, 상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우는 도전막(미도시)을 형성한 다음, 그 전면을 평탄화 하되, 상기 층간 절연막(42)이 노출되지 않는 범위내에서 평탄화함으로써 상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우면서 소정의 두께를 갖는 평탄화된 도전막을 형성할 수 있다.
＜제4 실시예＞
제3 실시예와 마찬가지로 콘택홀을 채우는 도전성 플러그에서 실리사이드막을 배제하고 부착막을 콘택홀을 채우는 도전성 플러그와 동일한 물질막으로 형성할 뿐만 아니라 실질적인 하부전극으로 내열성 금속막 대신 금속 실리사이드막을 사용하는 것을 특징으로 한다.
도 14를 참조하면, 제3 실시예에 따라 층간 절연막(42) 상에 제2 도전성 플러그(46b)를 덮는 제3 도전막(94)을 형성한다. 상기 제3 도전막(94)의 전면을 상기 층간 절연막(42)이 노출되지 않는 범위내에서 평탄화한다. 상기 제2 도전성 플러그(46b) 및 상기 제3 도전막(94)은 상기 제3 실시예에서 언급한 바와 같이 동시에 형성할 수도 있다. 상기 제3 도전막(94)의 전면에 생성된 산화막은 제1 실시예 또는 제3 실시예에 따라 제거한다.
도 15를 참조하면, 상기 제3 도전막(94) 상에 제2 금속 실리사이드막(96), 제4 유전막(98) 및 제4 상부 전극(100)을 순차적으로 형성한다. 상기 제2 금속 실리사이드막(96)은 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성한다. 상기 제2 금속 실리사이드막(96)은 상기 제1 실시예의 제1 금속 실리사이드 플러그(52) 또는 제3 실시예의 제1 금속 실리사이드막(도 13의 82) 형성 방법에 따라 형성한다. 다만, 상기 제2 금속 실리사이드막(96)은 상기 제1 금속 실리사이드막(82)과 달리 실질적인 하부전극으로 사용되므로 커패시터의 커패시턴스를 고려한 두께로 형성하는 것이 바람직하다. 따라서, 상기 제1 금속 실리사이드막(82) 보다는 두껍게 형성하는 것이 바람직하다. 예컨대, 상기 제2 금속 실리사이드막(96)은 500Å∼3,000Å정도의 두께로 형성하는 것이 바람직하다. 상기 제4 유전막(98)은 강유전막으로 형성하되, 상기 제1 유전막(도 2의 62)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제4 상부전극(100)은 상기 제4 유전막(98)이 강유전막으로 형성되므로 상기 제1 내지 제3 실시예의 제1 내지 제3 상부전극과 마찬가지로 백금 등을 포함하는 내열성 금속막으로 형성하는 것이 바람직할 것이나 제4 실시예의 경우 실질적인 하부전극이 상기 제2 금속 실리사이드막(96)으로 형성되는 것을 감안하면 상기 제4 상부전극(100)은 상기 제2 금속 실리사이드막(96)과 동일한 금속 실리사이드막으로 형성할 수도 있다.
＜제5 실시예＞
제5 실시예는 제3 실시예에 의한 커패시터 제조방법에서, 제2 도전막(80)을 금속 실리사이드막으로 대체하는 것을 특징으로 한다. 이에 따라, 상기 제3 확산 방지막(84)과 상기 제2 도전성 플러그(46b)를 포함하는 층간 절연막(42) 사이에는 금속 실리사이드막으로 형성되는 단일막이 형성된다. 이때 금속 실리사이드막은 열처리 방식으로 형성하지 않고 스퍼터링 또는 CVD방식을 이용하여 직접 형성한다. 이때, 상기 금속 실리사이드막은 50Å∼1,000Å정도의 두께로 형성한다. 이후의 공정은 제3 실시예를 따른다. 따라서, 제5 실시예의 경우, 하부 전극은 직접적인 방법으로 형성된 금속 실리사이드막과 그 위에 순차적으로 형성된 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막으로 구성된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제1 또는 제2 금속 실리사이드 플러그(52, 66)나 제1 또는 제2 금속 실리사이드막(82, 96)을 형성함에 있어서 열처리 방식 대신 실리사이드막을 구성하는 소오스 가스를 이용하여 CVD 또는 스퍼터링 방식으로 콘택홀 내부 또는 도전막 상에 직접 실리사이드막을 형성할 수도 있다. 또한, 본 발명의 제1 내지 제4 실시예를 조합한 발명을 실시할 수도 있고, 상기 제1 내지 제4 실시예에 기술된 사항을 포함하는 기술적 사상을 하부전극과 도전성 플러그 사이의 콘택이 아닌 다른 콘택, 예컨대 비트라인 콘택이나 셀 간의 상호연결을 위한 콘택에도 적용할 수 있음이 명백하다. 또한, 제3 및 제4 실시예에 의한 커패시터 제조방법에서 상기 제2 도전막(80) 또는 제3 도전막(94)은 상기 제1 도전성 플러그(46a)와 동시에 형성할 수 있다. 즉, 층간 절연막(42) 상에 콘택홀(44)을 채우는 도전막을 형성한 다음, 그 전면을 평탄화 하되, 상기 층간 절연막(42)이 노출되지 않는 범위에서 평탄화한다. 이렇게 함으로써, 상기 콘택홀(44)을 채우는 제1 도전성 플러그(46a)와 함께 상기 제1 도전성 플러그(46a)를 덮는 제2 도전막(80) 또는 제3 도전막(94)이 상기 층간 절연막(42) 상에 형성된다. 이와 같이, 본 발명의 범위는 상술한 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
제1 실시예를 참조하면, 커패시터의 하부전극과 접촉되는 도전성 플러그 상부에 코발트 실리사이드막과 같은 내 산화성 금속 실리사이드막을 형성함으로써, 상기 도전성 플러그를 향한 산소(O2)의 확산 경로(diffusion path)가 증가된다. 따라서, 하부전극을 포함하는 후속 공정에서 상기 도전성 플러그와 하부전극 사이에 콘택 저항을 증가시키는 물질막, 예컨대 SiO2의 형성이 방지된다.
제2 실시예를 참조하면, 도전성 플러그 자체를 금속 실리사이드막으로 형성한다. 따라서, 도전성 플러그 높이 만큼 산소가 아래 방향으로 확산되기 어려워진다. 따라서, 후속 공정의 공정 조건, 예컨대 챔버내에 주입되는 산소 가스양 등을 설정함에 있어서 설정 마진을 높일 수 있다.
제3 실시예를 참조하면, 도전성 플러그 형성물질과 동질의 물질막으로 부착막을 대신하므로 콘택 저항면에서 보다 안정된 하부전극을 제공할 수 있다.
제4 실시예를 참조하면, 제1 및 제2 실시예에 비해 보다 안정된 하부 전극을 제공함과 함께 금속 실리사이드막 자체를 하부전극으로 사용함으로써, 제1 내지 제3 실시예에 비해 단순화된 하부 전극 및 공정을 제공한다.

Claims (20)

  1. 층간 절연막을 사이에 두고 기판과 연결되어 있고 강유전막을 구비하는 반도체 장치의 커패시터에 있어서,
    상기 기판과 상기 강유전막 사이에 상기 강유전막과 직접 또는 간접으로 접촉되는 금속 실리사이드막이 존재하는 것을 특징으로 하는 반도체 장치의 커패시터.
  2. 제 1 항에 있어서, 상기 층간 절연막에 상기 기판을 노출시키는 콘택홀이 형성되어 있고, 상기 콘택홀은 상기 커패시터의 하부전극과 연결되는 도전성 플러그로 채워져 있되, 적어도 그 상부가 상기 금속 실리사이드막인 것을 특징으로 하는 반도체 장치의 커패시터.
  3. 제 2 항에 있어서, 상기 도전성 플러그는 전체가 상기 금속 실리사이드막인 것을 특징으로 하는 반도체 장치의 커패시터.
  4. 제 3 항에 있어서, 상기 하부전극은 상기 금속 실리사이드막과 접촉되는 부착막, 상기 부착막 상에 순차적으로 형성된 확산 방지막, 도전성 금속 산화물막 및 내열성 금속막으로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터.
  5. 제 1 항에 있어서, 상기 금속 실리사이드막은 코발트 실리사이드막 또는 니켈 실리사이드막인 것을 특징으로 하는 반도체 장치의 커패시터.
  6. 제 1 항에 있어서, 상기 강유전막은 TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, PZT, (Pb, La)(Zr, Ti)O3및 SBT로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
  7. 제 4 항에 있어서, 상기 부착막 및 상기 확산 방지막은 각각 티타늄막(Ti) 및 이리듐막(Ir)인 것을 특징으로 하는 반도체 장치의 커패시터.
  8. 제 4 항에 있어서, 상기 도전성 금속 산화물막은 루테늄 산화막(RuO2), 이리듐 산화막(IrO2), (Ca, Sr)RuO3막 또는 LaSrCoO3막인 것을 특징으로 하는 반도체 장치의 커패시터.
  9. 제 4 항에 있어서, 상기 내열성 금속막은 백금막(Pt), 이리듐막(Ir), 루테늄막(Ru), 로듐막(Rh), 오스뮴막(Os) 또는 팔라듐막(Pa)인 것을 특징으로 하는 반도체 장치의 커패시터.
  10. 제 1 항에 있어서, 상기 층간 절연막에 상기 기판을 노출시키는 콘택홀이 형성되어 있고, 상기 콘택홀은 상기 커패시터의 하부전극과 접촉되는 도전성 플러그로 채워져 있으며, 상기 하부전극과 상기 층간 절연막 사이에 상기 도전성 플러그와 접촉되는 상기 금속 실리사이드막이 존재하는 것을 특징으로 하는 반도체 장치의 커패시터.
  11. 제 1 항에 있어서, 상기 커패시터의 하부전극은 전체가 상기 금속 실리사이드막인 것을 특징으로 하는 반도체 장치의 커패시터.
  12. 기판, 상기 기판 상에 형성된 콘택홀을 구비하는 층간 절연막, 상기 콘택홀을 채운 도전성 플러그, 상기 도전성 플러그를 포함하는 상기 층간 절연막 상에 하부전극, 강유전막 및 상부전극을 순차적으로 구비하는 반도체 장치의 커패시터 제조 방법에 있어서,
    상기 기판과 상기 강유전막 사이에 구비되는 상기 물질막중 적어도 선택된 어느 하나의 일부 또는 전체를 내 산화성 금속 실리사이드막으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  13. 제 12 항에 있어서, 상기 도전성 플러그의 상부 또는 전체를 상기 내 산화성 금속 실리사이드막으로 전환시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  14. 제 13 항에 있어서, 상기 도전성 플러그의 상부를 상기 내 산화성 금속 실리사이드막으로 전환시키는 단계는
    (a) 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 금속막을 형성하되, 후속 열처리 공정에서 상기 도전성 플러그를 향한 하향 확산성이 우수한 금속막으로 형성하는 단계;
    (b) 상기 금속막 상에 표면 평탄화막을 형성하는 단계;
    (c) 상기 표면 평탄화막이 형성된 결과물을 열처리하여 상기 도전성 플러그의 상기 금속막과 접하는 영역에 내 산화성 금속 실리사이드막을 형성하는 단계;
    (d) 상기 표면 평탄화막 및 상기 금속막을 제거하는 단계; 및
    (e) 상기 표면 평탄화막 및 상기 금속막이 제거된 결과물을 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  15. 제 12 항에 있어서, 상기 내 산화성 금속 실리사이드막은 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  16. 제 12 항에 있어서, 상기 하부전극을 내 산화성 금속 실리사이드막으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성방법.
  17. 제 16 항에 있어서,상기 하부전극을 내 산화성 금속 실리사이드막으로 형성하는 단계는,
    상기 층간 절연막 상에 상기 도전성 플러그를 덮는 도전막을 형성하는 단계;
    상기 도전막 플러그를 덮는 도전막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 표면 평탄화막을 형성하는 단계;
    상기 표면 평탄화막이 형성된 결과물을 열처리하여 상기 도전성 플러그를 덮는 도전막과 상기 금속막 사이에 내 산화성 금속 실리사이드막을 형성하는 단계; 및
    상기 표면 평탄화막 및 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  18. 제 17 항에 있어서, 상기 금속막을 형성하기 전에,
    상기 도전성 플러그를 덮는 도전막의 전면을 평탄화 한 후, 그 전면을 프리 클리닝(precleaning)하는 단계; 및
    인-시츄 유도 전력(RF) 클리닝으로 상기 도전성 플러그를 덮는 도전막의 전면에서 산화막을 제거하는 단계를 더 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  19. 제 12 항에 있어서, 상기 강유전막은 TiO2, Ta2O5, Al2O3, SiO2/SiN, BaTiO3, SrTiO3, (Ba, Sr)TiO3, Bi4Ti3O12, PbTiO3, PZT, (Pb, La)(Zr, Ti)O3및 SBT로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  20. 제 12 항에 있어서, 상기 하부 전극과 상기 층간 절연막 사이에 상기 도전성 플러그와 접촉되는 상기 내 산화성 금속 실리사이드막을 더 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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