KR19980086199A

KR19980086199A - 강유전체를 이용한 반도체 메모리의 커패시터 형성방법

Info

Publication number: KR19980086199A
Application number: KR1019970022475A
Authority: KR
Inventors: 구주선; 황병근
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-05-31
Filing date: 1997-05-31
Publication date: 1998-12-05

Abstract

SOG(Silicon On Glass)층을 절연막 스페이서로 사용하는 강유전체 반도체 메모리의 커패시터 형성방법에 관하여 개시한다. 본 발명은 층간 절연막이 형성되어 있는 반도체 기판에 매몰 콘택홀을 형성하는 제1 단계와, 매몰 콘택홀을 매립하는 플러그를 형성하는 제2 단계와, 플러그의 상부에 실리사이드층을 형성하는 제3 단계와, 실리사이드층이 형성된 결과물의 전면에 금속층들을 차례로 증착하고 패터닝을 진행하여 실리사이드층과 연결된 장벽층과 스토리지 전극층을 형성하는 제4 단계와, 스토리지 전극이 형성된 결과물의 전면에 SOG(Silicon On Glass)층을 도포하는 제5 단계와, SOG층이 도포된 반도체 기판을 전자빔으로 큐어링하는 제6 단계와, 큐어링이 진행된 SOG층을 식각하여 장벽층 및 스토리지 전극의 양측벽에 절연막 스페이서를 형성하는 제7 단계와, 절연막 스페이서가 형성된 반도체 기판에 강유전체막과 플레이트 전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법을 제공한다.

Description

강유전체를 이용한 반도체 메모리의 커패시터 형성방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 상세하게는 강유전체를 이용한 반도체 메모리의 커패시터 형성방법에 관한 것이다.

디램(DRAM)의 고집적화, 미세화가 진행되면서 정보를 저장하는 커패시터의 면적이 현저하게 줄어들었다. 따라서 커패시터의 필요한 정전용량(capacitance)을 확보하기 위해서 메모리 셀의 구조가 3차원의 입체구조로 바뀌게 되었다. 대표적인 예가 트랜치형 커패시터(Trench type capacitor), 실린더 커패시터(Cylinder type capacitor), 핀형 커패시터(Fin type capacitor) 등이다. 이러한 메모리 커패시터 구조의 입체화는 반도체 장치의 제조공정에 있어 공정수를 증가시키고, 기술개발에도 막대한 부담을 주게된다. 따라서, 스택형 커패시터(stack type capacitor)와 같이 디램(DRAM) 메모리 셀 커패시터의 평면화는 반도체 장치의 제조공정에 있어 가장 바람직한 형태라고 볼 수 있다. 그러나 디램(DRAM)과 같은 반도체 장치에서 커패시터가 차지하는 면적이 이미 줄어들 수 있는 만큼 줄어든 상태에서 산화막과 질화막의 적층구조로 형성한 유전체막으로는 필요로 하는 최소한의 정전용량을 확보할 수 없는 실정이다.

이러한 문제를 해결하기 위하여 최근에는 유전체막의 재료로서 종래의 유전체막보다 유전율이 400배에서 1000배 이상인 고유전율 재료를 사용하여 반도체 메모리의 커패시터를 제조하기 시작하였는데, 그 대표적인 물질이 BST, STO, PZT 및 Y1 등이다.

도 1은 종래의 강유전체를 이용한 반도체 메모리의 커패시터 형성방법에 따라서 공정을 진행하였을 때의 커패시터부의 단면도이다.

도 1을 참조하면, 먼저 트랜지스터가 형성된 반도체 기판(51)상에 층간 절연막(53)을 형성한다. 상기 트랜지스터의 소오스 영역이 노출되도록 상기 층간 절연막(53)을 패터닝하여 콘택홀(54)을 형성하고, 상기 콘택홀(54) 내부를 도전 물질로 메움으로써 플러그(plug, 55)를 형성한다. 이어서, 상기 플러그(55)가 형성된 반도체 기판(51) 상에 금속들을 차례로 증착한 후 상기 플러그(55)와 연결되는 형태로 패터닝 함으로써 스토리지 전극(59)/장벽층(57)을 형성한다. 상기 스토리지 전극(59)이 형성된 반도체 기판의 결과물 상에 일정한 두께를 갖는 질화막을 형성한다. 계속해서, 상기 질화막이 형성된 반도체 기판 전면에 산화막을 형성하여, 패터닝을 진행하여 상기 스토리지 전극의 측벽에는 질화막 스페이서(61)를, 상기 스토리지 전극 사이에는 리세스(recess)된 산화막(63)을 형성한다. 마지막으로 상기 스토리지 전극(59)이 형성된 반도체 기판 상에 강유전 물질과 도전 물질을 차례로 증착하여 플레이트 전극(67)/강유전막(65)을 형성함으로써 강유전체를 이용한 반도체 메모리의 커패시터를 형성하였다.

여기서, 상기 장벽층(57)의 역할은 플러그(55)를 구성하는 도전물질과 커패시터의 스토리지 전극(59)과의 반응 및 확산방지를 위한 층으로 사용되었다.

한편, 일반적인 산화막과 질화막을 순차적으로 적층하여 유전체로 사용하는 반도체 메모리의 커패시터를 형성하는 공정과는 달리 강유전체, 예컨대 BST를 사용하여 커패시터를 형성하는 공정에는 장벽층(57)을 보호하는 역할을 하는 스페이서가 절연막을 이용하여 장벽층(57)의 측벽과 스토리지 전극(59)의 하부 측벽에 형성되어 있다. 이러한 스페이서를 형성하는 이유는 ① 강유전체막(65)과 장벽층(barrier metal, 57)이 직접 접촉이 되는 경우에는 반도체 메모리가 동작 중에 누설전류가 발생하여 반도체 메모리의 전기적인 특성이 저하되는데 이를 방지하기 위함이다. 또한, ②강유전체막(65)을 고온에서 열처리하는 과정에서 장벽층(57)이 산화반응(oxidation)을 일으켜서 반도체 메모리의 전기적인 특성이 저하되는 문제를 방지하기 위함이다. 따라서, 상기 스페이서는 가급적 안정되고 단단한 막질을 갖을수록 위에서 언급한 효과가 커지는 양호한 전기적인 특성을 갖는 반도체 메모리를 구현할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 SOG(Silicon On Glass)층에 전자빔(Electron Beam)을 큐어링(curing)하여 형성한 막을 절연막 스페이서로 활용함으로써 저온에서 형성하였지만 열산화막(thermal oxide layer)과 동등하게 단단하고 안정된 특성을 갖는 반도체 메모리의 커패시터 형성방법을 제공하는데 있다.

도 2 내지 도 7은 본 발명에 따른 강유전체를 이용한 반도체 메모리의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.

도면의 주요부분에 대한 부호의 간단한 설명

100: 반도체 기판,102: 층간절연막,

104: 매몰 콘택홀,106: 플러그,

108: 실리사이드층,110: 장벽층,

112: 스토리지 전극,114: SOG층,

114A: SOG층 하부막 또는 절연막 스페이서,

116: 전자빔(electron beam) 118: 강유전체막,

118: 플레이트 전극.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 층간 절연막이 형성되어 있는 반도체 기판에 매몰 콘택홀을 형성하는 제1 단계와, 상기 매몰 콘택홀을 매립하는 플러그를 형성하는 제2 단계와, 상기 플러그의 상부에 실리사이드층을 형성하는 제3 단계와, 상기 결과물의 전면에 금속층들을 차례로 증착하고 패터닝을 진행하여 상기 실리사이드층과 연결된 장벽층과 스토리지 전극층을 형성하는 제4 단계와, 상기 결과물의 전면에 SOG(Silicon On Glass)층을 도포하는 제5 단계와, 상기 SOG층이 도포된 반도체 기판을 전자빔으로 큐어링하는 제6 단계와, 상기 큐어링이 진행된 SOG층을 식각하여 상기 장벽층 및 스토리지 전극의 양측벽에 절연막 스페이서를 형성하는 제7 단계와, 상기 절연막 스페이서가 형성된 반도체 기판에 강유전체막과 플레이트 전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제6 단계의 전자빔으로 큐어링을 진행하는 방법은 원하는 깊이만큼 단단한 막질을 얻기 위해 전자빔 에너지를 다단계로 조절하여서 500℃ 이하의 온도조건에서 진행하는 것이 적합하다.

바람직하게는, 상기 제 2단계의 플러그를 형성하는 방법은 매몰 콘택홀이 형성된 반도체 기판의 전면에 불순물이 도핑된 폴리실리콘을 도핑하고, 상기 층간절연막이 노출될 때까지 CMP 또는 에치백(etchback)을 진행하여 형성하는 것이 적합하고, 상기 제7 단계의 SOG층을 식각하는 방법은 등방성의 습식식각 방식으로 진행하는 것이 적합하다.

상기 실리사이드층은 TiSi₂, NiSi₂, 및 CoSi₂중에서 하나의 도전물질을 사용하여 형성하고, 상기 장벽층은 TiN, TiSiN, TaSiN, IrO₂및 RuO₂중에서 하나의 물질을 사용하여 형성하고, 상기 스토리지 전극 및 플레이트 전극은 백금을 사용하여 형성하고, 상기 강유전체막은 BST를 사용하여 형성하는 것이 바람직하다.

본 발명에 따르면, SOG층을 사용하여 반도체 메모리 커패시터의 장벽층 및 스토리지 전극 하부 양측벽에 절연막 스페이서를 형성하여 ① 강유전체막과 장벽층의 접촉부분에서 누설전류가 발생하는 것을 억제하고, ② 강유전체막을 고온 열처리할 때에 실리사이드층 및 장벽층이 산화되는 것을 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2를 참조하면, 트랜지스터가 형성된 반도체 기판(100)에 층간절연막(102)을 형성하고, 상기 층간절연막(102)에 트랜지스터의 소오스(미도시)를 노출시키는 매몰 콘택홀(BC: Buried Contact, 104)을 패터닝한다. 이어서, 상기 매몰 콘택홀(BC, 104)이 형성된 반도체 기판에 불순물이 도핑된 도전물질인 폴리실리콘을 매몰 콘택홀(104)을 매립하면서 층간절연막(102) 상에 적층한다. 상기 폴리실리콘이 적층된 반도체 기판에 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 또는 에치백(etch back) 공정을 상기 층간절연막(102)의 표면이 노출될 때까지 진행하여 매몰 콘택홀(104)의 내부에 플러그(plug, 106)를 형성한다.

도 3을 참조하면, 상기 플러그(106)가 형성된 반도체 기판 전면에 Ti, Co 및 Ni로 구성된 금속물질 중에 하나를 증착하고 750℃ 이상에서 급속 열처리(RTA: Rapid Thermal Annealing)를 진행한다. 상기 RTA에 의하여 층간 절연막(102) 상에 있는 금속물질 중에 하나는 실리사이드화 반응을 일으키지 않고 그대로 있으나, 플러그(106) 상에 있는 금속물질 중에 하나는 폴리실리콘과 실리사이드화 반응을 일으켜서 TiSi₂, NiSi₂, 및 CoSi₂중에서 하나인 실리사이드층(108)을 형성한다. 상기 RTA가 완료된 반도체 기판에 황산(H₂SO₄) 세정 공정을 진행함으로써 층간절연막(102) 상에 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다.

도 4를 참조하면, 상기 실리사이드층(108)이 형성된 반도체 기판의 전면에 TiN, TiSiN, TaSiN, IrO₂및 RuO₂중에 하나의 물질을 사용하여 커패시터의 구조물의 각층끼리의 반응 및 확산을 방지하기 위한 장벽층(barrier metal, 110) 및 커패시터의 스토리지(storage) 전극(112)으로 쓰이는 백금을 순차적으로 적층한다. 이어서, 상기 장벽층(110) 및 스토리지 전극(112)을 동시에 건식식각을 이용하여 패터닝 함으로써 상기 실리사이드층(108)과 연결된 장벽층(110) 및 스토리지 전극(112)을 형성한다.

도 5를 참조하면, 상기 스토리지 전극(112) 및 장벽층(110)이 형성된 결과물에 전면에 SOG층(Silicon On Glass, 114)을 코딩한다. 상기 SOG는 유기계나 무기계나 모두 본 발명이 추구하는 효과를 달성하는 것이 가능하다. 이어서, 상기 SOG층(114)이 형성된 반도체 기판을 전자빔(Electron beam, 116)을 사용하여 큐어링(curing)한다. 이때, 전자빔 큐어링 방법은 일반적인 방법과는 달리 전자빔(116)의 에너지 상태를 다단계(multi step)로 조절함으로써 큐어링되는 SOG층(114)의 깊이 및 위치를 조절한다. 즉, 조사되는 전자빔(116)의 에너지가 크면 SOG층(114)의 아랫부분이 큐어링되어 경화되고, 전자빔(116)의 에너지가 작으면 SOG층(114)의 윗부분이 큐어링되어 경화된다. 따라서, 다단계로 에너지가 다른 전자빔(116)을 사용하여 SOG층(114)을 큐어링하여 SOG층(114)의 하부가 좀더 단단하고 안정되게 만든다. 또한, 전자빔(116) 큐어링을 수행하는 조건이 500℃ 이하의 저온인 경우에는 SOG층(114)의 윗부분인 상부막과 아랫부분인 하부막(114A)의 경화도의 차이에 따라 습식 식각율을 다르게 만드는 것이 가능하다.

도 6을 참조하면, 상기 전자빔 큐어링이 진행된 SOG층(114)에 등방성의 식각 예컨대, 습식식각을 수행한다. 이때, SOG층(114)의 상부막과 하부막(114A)의 식각율의 차이에 의하여 SOG층(114)의 상부막만이 제거한다. 따라서, 상기 장벽층(110) 및 스토리지 전극(112) 하부의 양측벽에는 SOG층을 이용하여 형성한 절연막 스페이서(114A) 형성되게 된다. 이러한 SOG층의 하부막으로 형성된 절연막 스페이서(114A)는 500℃ 이하의 저온에서 형성한 막이면서도 막질의 특성이 열산화막과 동등할 정도로 우수하다. 또한, 본 발명의 목적을 달성하는 주요한 특징중에 하나가 된다. 따라서, 이러한 절연막 스페이서(114A)는 반도체 메모리가 동작 중에 후속되는 공정에서 형성되는 강유전체막과 장벽층(110)의 사이에서 발생하는 누설전류를 억제하여 반도체 메모리의 전기적인 특성을 개선할 수 있으며, 상기 장벽층(110)과 실리사이층(108)의 계면에서 발생하는 산화현상을 방지하는 산화 방지 장벽층(oxidation barrier layer)의 역할도 동시에 수행한다.

도 7을 참조하면, 상기 질화막 스페이서(114A)가 형성된 반도체 기판에 BST를 재질로 사용하여 강유전체막(118)을 적층하고, 상기 강유전체막(118)의 상부에 반도체 커패시터의 상부전극인 플레이트 전극(120)을 적층하여, 두 개의 커패시터가 나란히 형성된 형태를 나타낸 단면도이다.

여기서, 상기 플레이트 전극(120)도 스토리지 전극(112)과 동일한 재질인 백금(Pt)을 사용하여 형성한다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, SOG를 전자빔으로 큐어링하여 반도체 메모리 커패시터의 장벽층 및 스토리지 전극의 양측벽에 절연막 스페이서를 형성함으로써, ① 반도체 메모리에 있어서 강유전체막과 장벽층간의 누설전류를 줄이고, ② 500℃ 이하의 저온에서 열산화막 수준의 막질을 갖는 절연막 스페이서를 형성할 수 있다.

Claims

층간 절연막이 형성되어 있는 반도체 기판에 매몰 콘택홀을 형성하는 제1 단계;

상기 매몰 콘택홀을 매립하는 플러그를 형성하는 제2 단계;

상기 플러그의 상부에 실리사이드층을 형성하는 제3 단계;

상기 결과물의 전면에 금속층들을 차례로 증착하고 패터닝을 진행하여 상기 실리사이드층과 연결된 장벽층과 스토리지 전극층을 형성하는 제4 단계;

상기 결과물의 전면에 SOG(Silicon On Glass)층을 도포하는 제5 단계;

상기 SOG층이 도포된 반도체 기판을 전자빔으로 큐어링하는 제6 단계;

상기 큐어링이 진행된 SOG층을 식각하여 상기 장벽층 및 스토리지 전극의 양측벽에 절연막 스페이서를 형성하는 제7 단계; 및

상기 절연막 스페이서가 형성된 반도체 기판에 강유전체막과 플레이트 전극을 형성하는 제8 단계를 구비하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제 2단계의 플러그를 형성하는 방법은 매몰 콘택홀이 형성된 반도체 기판의 전면에 불순물이 도핑된 폴리실리콘을 도핑하고, 상기 층간절연막이 노출될 때까지 CMP 또는 에치백(etchback)을 진행하여 형성하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제3 단계의 실리사이드층은 TiSi₂, NiSi₂, 및 CoSi₂중에서 선택된 하나의 도전물질을 사용하여 형성한 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제4 단계의 장벽층은 TiN, TiSiN, TaSiN, IrO₂및 RuO₂중에서 선택된 하나의 물질을 사용하여 형성한 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제6 단계의 전자빔으로 큐어링을 진행하는 방법은 원하는 깊이만큼 단단한 막질을 얻기 위하여 전자빔 에너지를 다단계(Multi step)로 조절하여 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제7 단계의 SOG층을 식각하는 방법은 등방성의 습식식각 방식으로 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 스토리지 전극 및 플레이트 전극은 백금을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제6 단계의 전자빔을 큐어링하는 조건은 온도를 500℃ 이하에서 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.
제1항에 있어서, 상기 제8 단계의 강유전체막은 BST막을 사용하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성방법.