KR20030028045A - 강유전성 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
콘택 플러그와 하부 전극 사이의 저항 증가를 방지할 수 있는 강유전성 메모리 장치 및 그 형성 방법이 개시된다. 이 장치는, 기판에 형성되며 적어도 한 곳에 콘택홀을 가지는 층간 절연막, 콘택 홀을 채우는 폴리실리콘 콘택 플러그, 상기 콘택 플러그를 커버하도록 콘택 플러그 및 층간 절연막 위에 형성되는 보조 폴리실리콘층 패턴, 보조 폴리실리콘층 패턴의 상부에 형성된 금속 실리사이드막 패턴, 금속 실리사이드막 패턴 위로 차례로 형성되는 캐퍼시터 하부 전극, 강유전막 패턴, 상부 전극을 구비하여 이루어진다. 또한, 방법은, 기판에 형성된 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 CVD 방식으로 폴리실리콘 적층을 실시하는 단계, 층간 절연막이 드러나도록 폴리실리콘층에 대한 평탄화 식각을 실시하여 콘택 플러그를 형성하는 단계, 보조 폴리실리콘층 적층을 실시하는 단계, 보조 폴리실리콘층 위에 금속 실리사이드층을 형성하는 단계, 하부 전극층을 형성하는 단계를 구비하여 이루어진다.
Description
본 발명은 강유전성 메모리 장치(FRAM:Ferroelectric Random Acess Memorry) 및 그 형성 방법에 관한 것으로, 특히, 강유전성 메모리 장치의 콘택 및 캐퍼시터 구조와 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부 전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9] 등으로 대표될 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체 소자를 이용한 메모리 장치의 연구가 많이 이루어지고 있다. 강유전체를 형성하기 위해서는 PZT, SBT 등의 강유전성 물질들이 페로브스카이트 구조라는 강유전성 구조를 가지도록 해야 한다. 그리고, 이런 구조는 통상 이들 강유전성 물질을 아몰퍼스 기타 상태로 적층한 뒤 산화성 분위기에서 고온, 가령, 700도씨 정도로 가열하여 결정화시킬 때 얻어질 수 있다.
한편, 강유전성 메모리 장치에서 캐퍼시터 하부 전극과 기판의 도전 영역은 콘택을 통해 연결되는 경우가 대부분이다. 콘택 플러그를 형성함에 있어서, 층간 절연막에 콘택 홀을 형성하고 이 콘택 홀을 도전막으로 채운 뒤 층간 절연막 위쪽에 형성된 도전막 잔류물을 제거하는 방법이 전형적으로 사용된다. 이때, 도전막으로는 폴리실리콘층 등을 주로 사용하게 된다. 그리고, 강유전성 메모리 장치의 하부 전극이나 상부 전극은 산소 분위기 어닐링을 견딜 수 있는 귀금속을 주로 사용한다.
그런데, 폴리실리콘으로 형성된 콘택 플러그 위로 강유전체 캐퍼시터의 하부 전극이 닿도록 형성되면 하부 전극을 이루는 금속과 콘택 플러그를 이루는 폴리실리콘층 사이에는 쇼트키 장벽(Schottky barrier)이 형성된다. 하부 전극의 종류에 따라서는, 가령, 백금의 경우, 콘택 플러그의 상면에 산소가 확산되어 부도체인 실리콘 산화막이 형성되는 경우도 있다. 그러므로, 하부 전극과 콘택 플러그 사이의 계면 저항이 증가하고, 저항 증가로 인하여 소자의 동작이 열화되거나 중단되는 문제가 발생한다.
이런 콘택 계면 저항의 증가를 방지하기 위해 콘택 플러그를 이루는 폴리실리콘층과 하부 전극을 형성하는 귀금속 사이에 이들의 중간적 특성을 지니는 금속 실리사이드를 형성시키는 방법을 사용할 수 있다. 즉, 금속 실리사이드층을 형성하여 콘택 계면에서 오믹 콘택이 이루어지도록 한다. 금속 실리사이드를 형성하는 콘택 및 캐퍼시터 형성 방법에서는 먼저 앞서 언급된 것과 같은 방법으로 콘택 플러그 형성을 한 뒤, 콘택 플러그가 형성된 기판 전면에 금속막을 형성하고 실리사이드화를 위한 열처리를 한다. 실리사이드화가 이루어지지 않은 층간 절연막 상층의 금속막을 제거한다. 실리사이드화가 이루어진 콘택 플러그 위로 금속 하부 전극, 강유전체막, 상부 전극으로 캐퍼시터를 형성한다.
그러나, 이러한 금속 실리사이드를 하부 전극과 콘택 플러그 계면에 형성하는 경우에도 폴리실리콘이 콘택 홀을 완전히 채우지 못해서 심(Seam)이나 보이드가 생기면 금속 실리사이드를 형성하는 종래의 방법에도 문제가 발생할 수 있다.
도1 내지 도4는 금속 실리사이드를 콘택 플러그에 형성하는 경우에 종래에 발생할 수 있는 문제점을 나타내기 위한 공정 단면도들이다.
도1을 참조하면, 먼저 기판에 하부 구조가 형성된다. 가령, 소자 분리막(11)이 형성된 기판(10)에 게이트 절연막, 게이트막을 적층 패터닝하여 게이트 패턴(13)을 만들고 이를 이온주입 마스크로 삼아 이온주입을 함으로써 트랜지스터를 형성한다. 트랜지스터의 도전 영역에 캐퍼시터 하부 전극 콘택 패드, 비트라인 콘택 패드를 형성할 수도 있다. 트랜지스터가 형성된 기판에 제1 층간 절연막(15)을 형성하고 패터닝하여 비트라인 콘택 홀을 형성한다. 도전막 적층과 패터닝을 통해 비트라인 콘택 플러그(17)와 비트라인(19)을 형성한다. 비트라인 위로 제2 층간 절연막(21)을 형성하고 패터닝하여 캐퍼시터 하부 전극 콘택 홀(23)을 형성한다. 캐퍼시터 하부 전극 콘택 홀(23)이 드러나는 단면에서 비트라인 및 비트라인 콘택 플러그는 드러나지 않으므로 도면에서 점선으로 도시된다.
도2를 참조하면, 캐퍼시터 하부 전극 콘택 홀(3)이 형성된 기판에 CVD 방법으로 폴리실리콘을 적층하고 CMP로 평탄화 식각하여 콘택 플러그(25)를 형성하면서 제2 층간 절연막(21)이 드러나도록 한다. 이때 폴리실리콘층이 충분한 두께로 적층되지 않거나, 콘택 홀의 기하학적 특성에 의해 콘택 홀의 중심부에 폴리실리콘이 채워지지 않아 심(Seam:27)이나 보이드(void)가 발생할 수 있다. 심(27)이나 보이드는 폴리실리콘층에 대한 평탄화 식각의 과정을 통해서도 제거되지 않고 콘택 플러그(25) 내에 잔존하기 쉽다.
도3을 참조하면, 콘택 플러그(25)가 형성된 기판에 스퍼터링 등의 방법으로 텅스텐, 코발트, 티타늄 등의 금속 가운데 하나를 적층한다. 이때 보이드나 심(27)은 금속층으로 덮여 표면에 드러나지 않는다. 그리고 열처리를 통해 이들 금속층과 콘택 플러그(25)를 이루는 폴리실리콘층 상단이 반응하여 금속 실리사이드(29)를 형성하도록 한다. 콘택 플러그 영역을 제외하면 금속과 반응할 실리콘층이 없으므로 콘택 플러그(251) 상부에만 금속 실리사이드(29)가 형성된다. 단, 심(27)이 형성된 영역에는 금속이 실리사이드화 되지 않는다. 따라서, 금속 실리사이드와 금속 사이의 식각 선택비를 이용하여 미반응 금속층을 제거하면 콘택 플러그(251) 내의 심(27) 부분은 금속층이 제거되어 다시 밖으로 드러난다.
도4를 참조하면, 심(27) 위로 접착층, 하부 전극층, 강유전막, 상부 전극층이 적층된다. 이들 막에 대한 패터닝으로 접착층 패턴(311), 하부 전극(331), 강유전막 패턴(351), 상부 전극(371)으로 이루어진 강유전성 캐퍼시터가 형성된다. 심의 영향으로 하부 전극(331)과 콘택 플러그(251)의 접촉 면적이 줄어들어 콘택의 계면저항이 상승하는 결과를 가져온다. 후속 공정을 통해 강유전막의 강유전 특성을 발현하도록 산화 분위기 열처리가 이루어진다면 콘택 플러그(251)를 형성하는 폴리실리콘이 보이드나 심을 통해 확산된다. 그 결과, 얇은 접착층 패턴(311)을 뚫고 콘택 홀에서 실리콘이 삐져나오게 된다. 삐져나온 실리콘은 고온 산화성 분위기에서 산화되어 하부 전극(331)과 콘택 플러그(251) 사이에 위치하면서 하부 전극(331)과 콘택 플러그(251) 사이의 전기신호 흐름을 저해하게 된다.
또한, 금속 실리사이드(29)를 콘택 플러그(251) 상부에 형성하는 경우에서, 금속 실리사이드(29)를 형성하는 열처리 단계나 후속의 열처리 단계에서 층간 절연막(21)과 콘택 플러그(251) 및 콘택 플러그(251) 상단의 금속 실리사이드(29) 사이에 열적 스트레스가 심화된다. 이런 열적 스트레스는 콘택 플러그(251)를 둘러싼 층간 절연막(21)이나, 금속 실리사이드(29)의 깨어짐, 벗겨짐 등의 현상을 초래하여 강유전체 메모리의 동작 불량을 유발할 수 있다.
본 발명은 상술한 종래 강유전성 메모리 장치의 문제점을 해결하기 위한 것으로, 콘택 플러그와 하부 전극 사이의 계면 저항이 콘택 플러그 형성시의 보이드나 심으로 인하여 비정상적으로 증가하는 것을 방지할 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 콘택 플러그 상부에 금속 실리사이드화가 이루어질 때 열적 스트레스가 집중되어 구조 손상을 초래하는 문제를 방지할 수 있는 강유전성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 금속 실리사이드를 콘택 플러그에 형성하는 경우에 종래에 발생할 수 있는 문제점을 나타내기 위한 공정 단면도들이다.
도5 내지 도7은 본 발명에 따른 COB 타입 FRAM의 캐퍼시터 형성 방법의 특징적 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 강유전성 메모리 장치는 기판에 형성되며 적어도 한 곳에 콘택홀을 가지는 층간 절연막, 콘택 홀을 채우는 폴리실리콘 콘택 플러그, 상기 콘택 플러그를 커버하도록 콘택 플러그 및 층간 절연막 위에 형성되는 보조 폴리실리콘층 패턴, 보조 폴리실리콘층 패턴의 상부에 형성된 금속 실리사이드막 패턴, 금속 실리사이드막 패턴 위로 차례로 형성되는 캐퍼시터 하부 전극, 강유전막 패턴, 상부 전극을 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 보조 폴리실리콘층 패턴과 하부 전극 사이에는 도전성 산소 베리어 패턴이나 접착층 패턴이 더 개재될 수 있다. 보조 폴리실리콘층 패턴에서 상부 전극까지의 각 패턴의 외곽선은 하나의 식각 마스크에 의한 연속적인 패터닝에 의해 상하로 서로 연속되게 형성될 수 있다. 보조 폴리실리콘층 패턴과 콘택 플러그를 이루는 폴리실리콘층은 그 계면에서 불연속면을 이룬다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 형성된 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 CVD 방식으로 폴리실리콘 적층을 실시하는 단계, 층간 절연막이 드러나도록 폴리실리콘층에 대한 평탄화 식각을실시하여 콘택 플러그를 형성하는 단계, 보조 폴리실리콘층 적층을 실시하는 단계, 보조 폴리실리콘층 위에 금속 실리사이드층을 형성하는 단계, 하부 전극층을 형성하는 단계를 구비하여 이루어진다.
본 발명에서 하부 전극층 위쪽에 강유전막, 상부 전극층이 연속하여 적층되고 상부 전극층에서 보조 폴리실리콘층까지 한 번의 노광 공정을 이용하여 패터닝될 수 있다. 금속 실리사이드층은 보조 폴리실리콘층과 무관하게 CVD 방식으로 적층될 수도 있으나, 보조 폴리실리콘층을 적층한 뒤 금속층 적층과 열처리를 통한 실리사이드화를 통해 형성하는 방법을 많이 사용한다. 금속 실리사이드층 형성 뒤에 하부 전극층을 위한 도전성 접착층, 하부 산화를 막기 위한 산소 베리어층을 추가적으로 형성하는 것이 바람직하다.
본 발명에서 콘택 플러그 형성을 위한 폴리실리콘층과 보조 폴리실리콘층은 불연속적으로 적층되지만 서로의 접착성을 높이고 보이드나 심을 없애기 위해 동일한 성분으로 형성하는 것이 바람직하다.
금속 실리사이드 형성을 위한 금속으로는 텅스텐, 코발트, 티타늄 등을 사용할 수 있으며, 산소 베리어층으로는 티타늄, 티타늄 알미늄 질화막, 티타늄 질화막 등을 사용할 수 있다.
하부나 상부 전극으로는 이리듐, 백금, 루테늄 등의 귀금속, 이들의 산화물로 이루어진 단일막 혹은 이들의 조합막을 사용할 수 있으며, 강유전막으로는 PZT, BST 등의 강유전성 물질을 사용할 수 있음은 이미 이 기술분야에 널리 알려진 것이다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도5는 도1 내지 도2에서 본 종래의 콘택 플러그 형성 방법과 같이 층간 절연막(21)에 형성된 콘택 홀에 폴리실리콘 콘택 플러그(25)를 형성한 상태에서 다시 보조 폴리실리콘층(41) 적층을 실시하고 표면에 금속 실리사이드층(43)을 형성한 상태를 나타낸다. 이상의 과정에서, 콘택 플러그(25) 형성을 위한 평탄화 식각 과정에서 드러난 보이드나 심에 대해 보조 폴리실리콘층(41) 적층시 갭 필이 이루어질 수 있다. 또한, 층간 절연막(21) 및 콘택 플러그(25) 위로 보조 폴리실리콘층(41)을 적층하는 과정에서 보이드나 심이 가려지게 된다. 따라서, 보조 폴리실리콘층(41) 표면에 티타늄, 코발트, 텅스텐 등의 금속을 적층하고 열처리를 통해 금속 실리사이드층(43)을 만드는 과정에서 금속 실리사이드층(43)은 보조 폴리실리콘층(41) 표면 전체에 형성된다. 즉, 보이드나 심에 의해 실리사이드화가 이루어지지 않는 부분은 보조 폴리실리콘층(41) 표면에 존재하지 않는다.
도6은 도5의 상태에서 금속 실리사이드층(43) 위로 산소 베리어층(31), 하부 전극층(33), 강유전막(35), 상부 전극층(37)을 차례로 적층한 상태를 나타낸다. 산소 베리어층(31)은 하부 전극층(33)으로 이리륨 같은 산소 베리어의 성질을 가진 막을 사용할 경우 생략될 수 있다. 산소 베리어층(31)이 생략되는 것과 무관하게 금속 실리사이드층(43)과 하부 금속층(33) 사이의 접착력을 높이기 위해 티타늄 같은 접착층을 더 사용할 수 있다.
상부 및 하부 전극층(33,37)으로는 백금, 이리듐, 루테늄, 오스뮴 등의 귀금속과 이들의 도전성 산화물 가운데 적어도 하나 구비하는 단층 혹은 복층막으로 이루어질 수 있으며, 강유전막(35)은 PZT[Pb(Zr,Ti)O3]나 기타 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 강유전성 물질로 알려진 물질들을 스퍼터링, 졸-겔 도포법 등으로 적층한 뒤 산화 분위기 700도씨 정도의 고온으로 열처리하여 형성할 수 있다.
도7을 참조하면, 도6의 상태에서 식각 마스크를 형성하고, 상부 전극층(37), 강유전막(35), 하부 전극층(33)을 차례로 식각하는 패터닝을 하여 셀(Cell)별로 분리된 캐퍼시터를 형성한다. 캐퍼시터는 하부 전극(331), 강유전막 패턴(351), 상부 전극(371)으로 이루어진다. 계속되는 식각을 통해 산소 베리어층 패턴(311'), 금속 실리사이드층 패턴(431), 보조 폴리실리콘층 패턴(411)을 형성하고 층간 절연막(21)을 드러나게 한다. 그리고, 통상적으로 강유전막(35)에 대한 식각시의 손상을 치유하기 위한 어닐링이 더 실시된다.
결과적으로 얻어진 도7의 단면을 참조하면, 본 발명에서 보조 폴리실리콘층(41) 적층과정에서 콘택 플러그(25)의 심이나 보이드는 대부분 없어질 수 있다. 또한, 콘택 플러그(25)에 보이드나 심이 있는 경우에도 보조 폴리실리콘층(41) 및 금속 실리사이드층(43)으로 폐쇄된다. 따라서, 강유전막(35)을 적층하고 열처리하거나 강유전막을 패터닝한 후 치유를 위한 열처리를 할 때 심이 직접 드러나 다른 물질층, 가령 산소 베리어층(31)과 접하고, 실리콘이 보이드를 통해 확산되는 것을 막을 수 있다. 즉, 실리콘이 확산되면서 산소 베리어층(31)을 뚫고 나와 실리콘 산화막 같은 절연막을 콘택 상부에 형성하는 것을 막을 수 있다.
셀별 캐퍼시터 형성을 위한 패터닝에 따라 보조 폴리실리콘층 패턴의 주변이 드러날 경우, 강유전막 치유를 위한 열처리에 따라 주변은 산화될 수 있다. 그러나, 산소 베리어층이 넓은 면쪽에서의 보조 폴리실리콘층 패턴으로의 산소 유입을 방지하므로 하부 전극과 콘택 플러그 사이의 보조 폴리실리콘층 패턴은 대부분이 도전성 폴리실리콘으로 남게 된다. 즉, 하부 전극과 콘택 플러그 사이의 저항은 큰 영향을 받지 않는다.
본 발명에 따르면, COB 타입의 FRAM의 캐퍼시터를 형성하는 과정에서 캐퍼시터 하부 전극 콘택 플러그 상부에 심이나 보이드가 형성되는 것을 방지할 수 있고, 따라서, 심이나 보이드가 콘택 플러그와 하부 전극 사이의 저항 증가 요인으로 작용하는 것을 방지할 수 있다.
Claims (10)
- 기판,상기 기판 위에 형성되며 적어도 한 곳에 콘택 홀을 가지는 층간 절연막,상기 콘택 홀을 채우는 폴리실리콘 콘택 플러그,상기 콘택 플러그를 커버하도록 상기 콘택 플러그 및 상기 층간 절연막 위에 형성되는 보조 폴리실리콘층 패턴,상기 보조 폴리실리콘층 패턴의 상부에 형성된 금속 실리사이드층 패턴,상기 금속 실리사이드층 패턴 위로 차례로 형성되는 캐퍼시터 하부 전극, 강유전막 패턴, 상부 전극을 구비하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 보조 폴리실리콘층 패턴과 상기 하부 전극 사이에 도전성 산소 베리어 패턴 및 도전성 접착층 패턴 가운데 적어도 하나가 더 개재되어 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 보조 폴리실리콘층 패턴에서 상기 상부 전극까지의 각 패턴의 외곽선이 상하로 서로 연속되게 형성되는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 콘택 플러그 및 상기 보조 폴리실리콘층 패턴의 폴리실리콘은 불연속적계면을 형성하되, 동일한 성분으로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 금속 실리사이드층 형성을 위한 금속은 텅스텐, 코발트, 티타늄 가운데 하나인 것을 특징으로 하는 강유전성 메모리 장치.
- 제 1 항에 있어서,상기 금속 실리사이드층 패턴과 상기 하부 전극 사이에 산소 베리어층 패턴이 더 구비되며, 상기 산소 베리어층 패턴은 티타늄, 티타늄 알미늄 질화막, 티타늄 질화막 가운데 하나로 형성됨을 특징으로 하는 강유전성 메모리 장치.
- 기판에 층간 절연막을 적층하는 단계,상기 층간 절연막에 콘택 홀을 형성하는 단계,상기 콘택 홀이 형성된 기판에 CVD 방식으로 폴리실리콘층 적층을 실시하는 단계,상기 층간 절연막이 드러나도록 상기 폴리실리콘층에 대한 평탄화 식각을 실시하여 상기 콘택 홀에 콘택 플러그를 형성하는 단계,상기 콘택 플러그 및 상기 층간 절연막 위에 보조 폴리실리콘층을 적층하는 단계,상기 보조 폴리실리콘층 위에 금속 실리사이드층을 형성하는 단계,상기 금속 실리사이드층 위에 하부 전극층을 형성하는 단계를 구비하여 이루어지는 강유전성 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 금속 실리사이드층 위에 산소 베리어용 도전층을 적층하는 단계가 더 구비되는 강유전성 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 금속 실리사이드층을 형성하는 단계는 상기 보조 폴리실리콘층 위에 금속층을 적층하는 단계와 열처리를 통해 상기 금속층과 상기 보조 폴리실리콘층 상면에 실리사이드화 반응을 일으키는 단계를 구비하여 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 하부 전극층 위에 강유전막, 상부 전극층을 차례로 적층하는 단계,상기 상부 전극층 위에 식각 마스크를 형성하는 단계,상기 식각 마스크를 이용하여 상기 상부 전극층, 상기 강유전막, 상기 하부 전극층을 차례로 식각하여 캐퍼시터를 형성하는 단계,상기 캐퍼시터의 강유전막 패턴 치유를 위한 열처리를 실시하는 단계가 더 구비되는 강유전성 메모리 장치 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050110114A1 (en) * | 2003-11-25 | 2005-05-26 | Texas Instruments, Incorporated | Capacitor formed on a recrystallized polysilicon layer and a method of manufacture therefor |
| US9559059B2 (en) * | 2014-10-29 | 2017-01-31 | Globalfoundries Inc. | Methods of forming an improved via to contact interface by selective formation of a conductive capping layer |
| US9466530B2 (en) * | 2014-10-29 | 2016-10-11 | Globalfoundries Inc. | Methods of forming an improved via to contact interface by selective formation of a metal silicide capping layer |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005451A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 고집적 기억소자 및 그 제조방법 |
| KR19990041029A (ko) * | 1997-11-20 | 1999-06-15 | 김영환 | 고집적 기억 소자 및 그 제조방법 |
| KR20000003482A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 캐패시터 형성 방법 |
| KR20010013595A (ko) * | 1997-06-09 | 2001-02-26 | 엔, 마이클 그로브 | 개선된 장벽 특성을 나타내는 결정 퍼로브스카이트강유전체 셀을 어닐링하는 방법 |
| KR20010027679A (ko) * | 1999-09-15 | 2001-04-06 | 윤종용 | 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법 |
-
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-
2002
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010013595A (ko) * | 1997-06-09 | 2001-02-26 | 엔, 마이클 그로브 | 개선된 장벽 특성을 나타내는 결정 퍼로브스카이트강유전체 셀을 어닐링하는 방법 |
| KR19990005451A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 고집적 기억소자 및 그 제조방법 |
| KR19990041029A (ko) * | 1997-11-20 | 1999-06-15 | 김영환 | 고집적 기억 소자 및 그 제조방법 |
| KR20000003482A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 캐패시터 형성 방법 |
| KR20010027679A (ko) * | 1999-09-15 | 2001-04-06 | 윤종용 | 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663356B1 (ko) * | 2005-02-14 | 2007-01-02 | 삼성전자주식회사 | 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들 |
| CN112271255A (zh) * | 2020-10-23 | 2021-01-26 | 湘潭大学 | 一种铁电电容器和存储单元及其制备方法 |
| CN112271255B (zh) * | 2020-10-23 | 2023-06-09 | 湘潭大学 | 一种铁电电容器和存储单元及其制备方法 |
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