KR20030032459A - 강유전성 메모리 장치 및 그 형성 방법 - Google Patents

강유전성 메모리 장치 및 그 형성 방법 Download PDF

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Abstract

강유전성 메모리 장치 및 그 형성 방법이 개시된다. 본 장치는 트랜지스터 등의 하부 구조를 가지는 반도체 기판, 기판에 적층된 층간 절연막, 층간 절연막을 관통하며, 저부는 기판의 도전역 일부와 접속되는 하부 콘택 플러그, 하부 콘택 플러그와 연속하여 그 상부에 그리고 상기 층간 절연막 상면보다 높은 수준으로 형성되며, 너비가 하부 콘택 플러그 이상으로 형성되는 상부 콘택 플러그, 상부 콘택 플러그를 감싸도록 형성되는 캐퍼시터 하부 전극, 강유전막, 캐퍼시터 상부 전극을 구비하여 이루어진다. 본 방법은, 트랜지스터 등의 하부 구조가 형성된 반도체 기판에 하층 및 상층 층간 절연막을 차례로 적층하는 단계, 패터닝을 통해 상층 및 하층 층간 절연막에 기판의 도전역 일부를 드러내는 콘택 홀을 형성하는 단계, 콘택 홀을 도전층으로 채워 콘택 플러그를 형성하는 단계, 상층 층간 절연막을 제거하여 콘택 플러그의 상층을 드러내는 단계, 노출된 콘택 플러그를 감싸며 하부 전극, 강유전막, 상부 전극으로 이루어진 캐퍼시터를 형성하는 단계를 구비하여 이루어진다.

Description

강유전성 메모리 장치 및 그 형성 방법 {FRAM AND METHOD OF FORMING THE SAME}
본 발명은 강유전성 메모리 장치(FRAM:Ferroelectric Random Acess Memorry) 및 그 형성 방법에 관한 것으로, 특히, COB(Capacitor Over Bit line) 구조를 가지는 강유전성 메모리 장치 및 그 형성 방법에 관한 것이다.
강유전체는 외부 전계를 가하면 분극(Polarization)이 발생하고 외부 전계가 제거되어도 분극 상태가 상당 부분 잔존되는 물질이며, 자발 분극의 방향을 외부전계의 변화를 통해 조절할 수 있는 물질로서, PZT[Pb(Zi,Ti)O3], SBT[SrBi2T2aO9] 등으로 대표될 수 있다. 이러한 강유전체의 성질은 현재 널리 사용되는 이진 메모리(binari memory) 소자의 기본 원리와 합치되는 점을 가진다. 그러므로 FRAM(Ferroelectric Random Access Memory) 등 강유전체 소자를 이용한 메모리 장치의 연구가 많이 이루어지고 있다.
FRAM 장치의 통상적 강유전체 캐퍼시터 구조는 이리듐이나 백금같은 귀금속류 및 그 산화물을 상하 전극으로 이용하고 평편한 하부 전극 위에 강유전체 박막을 졸-겔법, 스퍼터링, CVD 등으로 형성하는 평면적 구조(Planar structure)를 가진다. 그러나, 다른 반도체 메모리 장치와 같이 고집적화의 경향에 따라 FRAM도 셀 면적이 작아지고, 캐퍼시터 할당 면적이 줄어들기 때문에 적정한 캐퍼시터 용량을 확보하기 위해 캐퍼시터를 입체적으로 형성할 필요성이 높아진다. 그런데, 캐퍼시터의 입체적 형성은 제작을 위한 추가 공정 도입이 필요하고 따라서 추가 공정을 단순화할 수 있는 방법을 찾는 것이 요청되고 있다.
FRAM과 매우 비슷한 구조를 가지는 DRAM의 경우, COB 구조의 캐퍼시터 형성에서 스토리지 노드 콘택과 캐퍼시터 하부 전극을 함께 형성하는 경우가 많다. 그러나, FRAM의 캐퍼시터는 강유전막 형성시의 전극 산화를 막기 위해 전극 물질로 백금, 이리듐, 기타 귀금속 계열의 물질을 사용하므로 스토리지 노드 콘택과 하부 전극을 함께 형성하는 것이 적당하지 않다. 즉, 귀금속 계열 물질은 가격이 높아 사용을 줄일 필요가 있으며, 종류에 따라 전기 저항이 높아 콘택 플러그로 적당하지 않을 수 있다. 또한, 콘택 홀의 가로세로비가 높을 경우 귀금속 물질에 의한 갭 필이 원활히 이루어지지 않을 수 있다.
한편, COB 구조의 캐퍼시터 가운데 실린더형의 경우, 실린더 측면을 사용하므로 실린더 높이를 높여 하부 전극 표면적을 확장할 수 있다. 그러나, FRAM에서 실린더형 캐퍼시터를 채용할 경우, 실린더 형성을 위한 하부전극 홀에서 가로세로비가 크면 하부전극 물질의 스탭 커버리지(step coverage) 특성에 따라 실린더 형성이 어려워지고, 하부전극 분리를 위한 CMP 기술이 성숙되지 않아 공정 실시가 어렵다.
절연막에 홀을 형성하고 홀 내에 콘포말한 하부전극층을 형성하는 실린더형과 달리, 스택형 캐퍼시터에서는 하부전극층을 두껍게 적층하고 패터닝하여 콘택 플러그를 덮는 하부전극을 형성한다. 이 경우, 하부전극층의 상당부분을 제거하므로 고가의 귀금속 소모가 많고, 하부전극층에 대한 식각이 어려워 패터닝이 어렵다.
이상의 문제를 회피하면서 FRAM에서 입체적 구조의 캐퍼시터를 형성하는 방법으로, 도1을 통해 알 수 있는 것과 같이 기판(10) 위에 층간 절연막을 하층 층간 절연막(12)과 상층 층간 절연막의 두 개의 층으로 형성하고, 각 층간 절연막에 각각의 콘택 플러그(14,18)를 형성하여 상하로 연결시키고, 상층 층간 절연막을 제거하여 상층 콘택 플러그(18)를 노출시키는 방법을 고려할 수 있다. 도1에는 이런 방법을 통해 형성된 FRMA 장치의 캐퍼시터도 도시되어 있다. 이 경우, 노출된 상층 콘택 플러그(18) 위로 하부 전극(22), 강유전막 패턴(24) 및 상부 전극(26)을 형성하여 캐퍼시터(20)를 이루게 된다. 상층 콘택 플러그 자체가 하부 전극의 일부를 이룰 수도 있다. 이때, 도드러지고 노출된 상층 콘택 플러그 표면에 하부전극면이 형성되므로 입체적 구조로 면적이 증가된 캐퍼시터 형성이 가능해진다. 이런 종래의 기술들은 미국특허번호 5,582,436. 미국특허번호 5,499,207, 미국특허번호 6,043,526 등에 개시되어 있다.
그러나. 상층 콘택 플러그를 노출시키는 방법 역시 콘택 플러그 노출을 위해서는 상층 층간 절연막을 적층하고 여기에 하부 콘택 플러그와 정렬되는 상부 콘택 플러그를 형성하기 위해 추가 공정이 필요하다. 또한, 고집적화가 계속되면 노광 공정의 마아진이 줄어들면서 각 층 사이의 정렬이 어긋날 가능성이 높아진다.
본 발명은 상술한 종래의 입체적 구조를 가진 FRAM 캐퍼시터 형성 방법들에서의 문제점들을 경감하기 위한 것으로, 공정을 단순화하는 동시에 입체적 구성을 통해 캐퍼시터 용량을 늘일 수 있는 강유전성 메모리 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 층간의 오정렬에 의한 공정 불량을 줄일 수 있는 강유전성 메모리 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
도1은 종래의 강유전성 캐퍼시터 형성 방법에 의해 형성된 캐퍼시터의 일 예를 나타내는 공정 단면도,
도2 내지 도6은 본 발명 방법의 일 실시예에 따른 공정의 각 단계를 나타내는 공정 단면도들,
도7은 본 발명의 다른 실시예에서 도6을 대체하는 특징적 공정 단계를 나타내는 공정 단면도.
상기 목적을 달성하기 위한 본 발명의 강유전성 메모리 장치는 트랜지스터 등의 하부 구조를 가지는 반도체 기판, 기판에 적층된 층간 절연막, 층간 절연막을 관통하며, 저부는 기판의 도전역 일부와 접속되는 하부 콘택 플러그, 하부 콘택 플러그와 연속하여 그 상부에 그리고 상기 층간 절연막 상면보다 높은 수준으로 형성되며, 너비가 하부 콘택 플러그 이상으로 형성되는 상부 콘택 플러그, 상부 콘택 플러그를 감싸도록 형성되는 캐퍼시터 하부 전극, 강유전막, 캐퍼시터 상부 전극을 구비하여 이루어진다.
상부 콘택 플러그를 감싸도록 형성되는 캐퍼시터 하부 전극, 강유전막, 캐퍼시터 상부 전극은 콘택 플러그 주변으로 일정 폭을 가지도록 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명의 방법은, 트랜지스터 등의 하부 구조가 형성된 반도체 기판에 하층 및 상층 층간 절연막을 차례로 적층하는 단계, 패터닝을 통해 상층 및 하층 층간 절연막에 기판의 도전역 일부를 드러내는 콘택 홀을 형성하는 단계, 콘택 홀을 도전층으로 채워 콘택 플러그를 형성하는 단계, 상층 층간 절연막을 제거하여 콘택 플러그의 상층을 드러내는 단계, 노출된 콘택 플러그를 감싸며 하부 전극, 강유전막, 상부 전극으로 이루어진 캐퍼시터를 형성하는 단계를 구비하여 이루어진다.
콘택 홀을 드러내는 단계는 캐퍼시터 박막화 경향에 따라 많은 정전 용량을 확보하는 것이 주된 관심이 된다. 따라서, 상층 층간 절연막 부분에 형성되는 콘택의 폭을 증가시키는 것이 필요하며, 하층 층간 절연막 부분에 형성되는 콘택 홀의 폭보다 상층 층간 절연막 부분에 형성되는 콘택의 폭을 증가시키는 것이 바람직하다. 콘택의 폭을 차별화하는 방법으로, 등방성 및 건식 이방성 식각을 조합하고, 각 층의 절연막이 특정 에천트에 대해 식각 선택비를 가지도록 하는 방법을 사용할 수 있다.
또한, 식각 공정의 마아진을 높이고, 층간 절연막과 위에 형성될 전극막 등과의 접착성을 높이기 위해 하층 및 상층 층간 절연막 위에 각각 하층 식각 저지막과 상층 식각 저지막을 더 형성하여 사용할 수 있다.
노출된 콘택 플러그를 감싸는 캐퍼시터를 형성하는 단계는, 노출된 콘택 플러그가 형성된 기판에 하부 전극층, 강유전막, 상부 전극층을 차례로 적층하고 패터닝하여 형성하는 것으로 이루어질 수 있다. 혹은, 캐퍼시터 형성 단계는 먼저 하부 전극층 적층과 패터닝을 통해 하부 전극을 형성하고, 강유전막과 상부 전극층을 적층한 뒤 필요에 의해 패터닝을 하는 방법에 의해 이루어질 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도2 내지 도6은 본 발명 방법의 일 실시예에 따른 공정의 각 단계를 나타내는 공정 단면도들이며, 도7은 본 발명의 다른 실시예에서 특징적 공정 단계를 나타내는 공정 단면도이다.
도2를 참조하여 설명하면, 먼저, 반도체 기판(10) 상에 소자 분리막(11)을 형성한다. 소자 분리막(11)에 의해 구분되는 활성 영역에 게이트 절연막을 형성하고, 기판 전면에 게이트막, 캡핑막을 적층, 패터닝하여 게이트 전극(13)을 이룬다. 이온주입을 통해 활성 영역에 게이트 전극(13) 좌우로 소오스/드레인 영역(15)을 형성하여 MOS 트랜지스터 구조가 이루어진다. 소오스/드레인 영역(15)에는 대개 패드(17)를 형성한다. 패드(17) 위로 제1 층간 절연막(21) 적층, 패터닝을 실시하여 도시되지 않은 비트라인 콘택 홀을 형성한다. 도전층을 적층 패터닝하여 도시되지 않은 비트라인 콘택과 비트라인을 형성한다. 비트라인 콘택은 드레인 영역에 형성된 패드(17)와 도시되지 않은 부분에서 접속된다.
도시되지 않은 비트라인 및 제1 층간 절연막(21) 위로 서로 다른 식각선택비를 가지는 제2 층간 절연막(31), 제3 층간 절연막(35)을 형성하고, 바람직하게는 도시된 바와 같이 제2 층간 절연막(31) 위와 제3 층간 절연막(35) 위에 각각 제1 식각 저지막(33), 제2 식각 저지막(37)을 형성한다. 통상 각 층간 절연막(21,31,35)은 실리콘 산화막으로 형성하며, 제2 층간 절연막(31)이 제3 층간 절연막(35)에 비해 식각율이 높도록 한다. 가령, 제2 층간 절연막(31)은 HDP CVD(High Density Plasma Chemical Vapor Deposition)막, TEOS(Tetra Ethyl Ortho Silicate)막 등으로 형성하고, 제3 층간 절연막(35)은 SOG(Spin On Glass) 계열막, BPSG(Bro-Phospho-Silcate-Glass)막 등으로 형성할 수 있다.
도2 및 도3을 참조하여 설명하면, 노광과 식각에 의한 패터닝 공정으로 도2의 제3, 제2, 제1 층간 절연막(35,31,21)과 제2 및 제1 식각 저지막(37,33)을 식각하여 소오스 영역의 패드(17)를 드러내는 캐퍼시터 하부전극 콘택 홀(39)을 형성한다. 제2 식각 저지막 패턴(37')은 초기 콘택 홀 형성시 콘택 홀의 폭을 일정하게 하는 하드 마스크의 역할을 주로 한다. 캐퍼시터 하부전극 콘택 홀(39)을 형성하기 위하여 패드(19) 위쪽의 막들을 식각하는 방법으로 습식, 건식 식각 모두를 사용할 수 있고, 혹은 건식 이방성 식각 후 습식 식각하거나, 단계에 따라 이방성을 약화시키는 방법을 사용할 수도 있다.
가령, 제2 식각 저지막 위에 미도시된 포토레지스트 패턴을 형성하고 제2 식각 저지막(37)을 식각하여 하드 마스크를 형성한다. 하드 마스크, 즉, 제2 식각 저지막 패턴(37')을 식각 마스크로 하부 막들(35,33,31,21)에 대해 이방성 식각을 실시한다. 이때 식각 마스크의 폭은 최종적으로 원하는 콘택 플러그의 폭보다 작게 한다. 그리고, 이미 형성된 콘택 홀에 등방성 식각, 대개는 습식 식각을 추가한다. 습식 식각에 의해 제3 층간 절연막(35)에 형성된 콘택 홀 부분은 제2 층간 절연막(31)에 형성된 콘택 홀 부분에 비해 빠르게 폭이 확장된다. 결과적으로, 제3 층간 절연막(35) 부분의 폭(A)이 제2 층간 절연막(31) 부분의 폭(B)보다 넓은 콘택 홀(39)이 형성된다.
도3 및 도4을 참조하여 설명하면, 도3의 상태에서 하드 마스크를 제거한다. 콘택 플러그용 도전막을 기판 전면에 적층한다. 도전막으로는 텅스텐, 폴리실리콘, 티타늄 질화막, 티타늄, 티타늄 실리사이드, 코발트 실리사이드 등을 적어도 하나 선택하여 사용할 수 있다. 적층은 CVD, ALD(Atomic Layer Deposition), 스퍼터링을 이용하여 형성할 수 있으나, 갭 필이 용이한 CVD가 바람직하다. 가령, 콘택 홀(39)이 형성된 기판에 우선 CVD로 베리어 메탈의 역할을 하는 티타늄 질화막/티타늄막을 증착하고, 이어서 스탭 커버리지 능력이 우수한 텅스텐을 증착하여 콘택 홀(39)을 채운다. 그리고, 텅스텐 CMP(Chemical Mechanical Polishing)를 실시하여 콘택 플러그(41)만 남기고 콘택 플러그(41) 주위에는 제3 층간 절연막(35)이 드러나게 한다. 한편, 하드 마스크는 콘택 플러그를 위한 도전층 적층 전에 제거되지 않고 CMP를 실시하는 단계에서 텅스텐막, 베리어 메탈막과 함께 제거될 수도 있다.
도5를 참조하면, 도4 상태의 기판에 대해 제3 층간 절연막(35) 식각을 실시한다. 따라서 콘택 플러그(41) 가운데 폭이 넓은 상부(411)가 제2 층간 절연막(31)위로 돌출된 상태를 이루게 된다. 식각은 습식 혹은 건식으로 이루어질 수 있다. 이때 제1 식각 저지막(33)은 제3 층간 절연막(35)을 제거하여 콘택 플러그 상부(411)를 돌출시키는 단계에서 식각 저지막의 역할을 한다. 동시에 제1 식각 저지막(33)이 접착층에 적합한 재질로 이루어질 경우, 제거되지 않고 잔류하면서 돌출된 콘택 플러그 상부(411) 위로 하부 전극층을 형성할 때 하부 전극층과 제2 층간 절연막(31) 사이에서 접착층의 역할을 할 수 있다. 따라서, 제 1 및 제 2 식각 저지막은 접착층 역할에 적합한 실리콘 질화막, 실리콘 질화산화막, 티타늄 산화막, 티타늄 질화막, 티타늄 질화막/ 티타늄의 이중막, 티타늄 알미늄 질화막 등 가운데 하나로 형성하는 것이 바람직하다.
도6을 참조하면, 콘택 플러그 상부(411)가 제1 식각 저지막(33) 위로 노출된 상태를 이루는 도5의 단계에서 하부 전극층, 강유전체 박막 및 상부 전극층을 차례로 적층한다. 그리고, 이들 막을 역으로 패터닝하여 하부 전극(22), 강유전체 패턴(24), 상부 전극(26)으로 이루어진 강유전체 캐퍼시터(20)를 형성한다. 하부 전극층 형성 전에 기판에 노출된 상부 콘택 플러그(411) 위로 별도의 접착층, 산소 베리어층을 각각 혹은 함께 형성할 수 있다. 접착층으로는 티타늄, 티타늄 질화막/티타늄, 티타늄 알미늄 질화막 등을 사용할 수 있다. 하부 전극층이 백금 같이 산소 베리어의 역할을 할 수 없는 경우, 별도로 이리듐층 같은 산소 베리어층을 추가하는 것이 바람직하다.
하부 전극층 및 상부 전극층은 백금, 이리듐, 루테늄, 오스뮴, 팔라듐, 로듐 등의 귀금속과 이들의 도전성 산화물 가운데 적어도 하나 구비하는 단층 혹은 복층막으로 이루어질 수 있으며, 강유전막은 PZT[Pb(Zr,Ti)O3]나 기타 SrTiO3, BaTiO3, BST[(Ba,Sr)TiO3], SBT(SrBi2Ta2O9), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등 강유전성 물질로 알려진 물질들을 사용할 수 있다. 강유전막은 스퍼터링, 졸-겔 도포법 등으로 적층한 뒤 산화 분위기 700도씨 정도의 고온으로 열처리하여 형성하거나, CVD 방법으로 적층한 뒤 400 내지 500도씨 정도로 어닐링하여 형성할 수 있다.
도7은 이상에서 살펴본 것과 다른 실시예에서 도6을 대신하여 이루어질 수 있는 공정 단계를 나타낸다. 이 실시예에서 두 개의 인근 캐퍼시터만 통합된 강유전체 패턴 및 상부 전극을 가지는 것으로 도시되나. 통상 복수의 캐퍼시터가 행열 형태로 형성된 FRAM의 셀 영역에는 행열 가운데 행방향 혹은 열방향으로 복수개의 셀에 공통되는 라인형 캐퍼시터 상부 전극이 형성될 수 있다.
도7을 참조하면, 콘택 플러그(41) 상부(411)가 제1 식각 저지막(33) 위로 노출된 도5의 상태에서 하부 전극층을 적층하고 패터닝하여 하부 전극(22)을 먼저 형성한다. 하부 전극(22) 위로 강유전체 박막(24')과 상부 전극층(26')을 적층한다. 상부 전극층(26') 및 강유전체 박막(24')에 대해서는 FRAM 장치의 설계상의 필요에 따라 캐퍼시터별로 혹은 도시된 바와 같이 가령 두 개의 캐퍼시터를 함께 연결하는 상태로 패터닝을 실시한다. 콘택 플러그 상부와 하부 전극층 사이에 접착층 및 산소 베리어층을 형성하는 것, 상하부 전극층의 재질 및 형성 방법, 강유전체 박막의 재질 등에 대해서는 도6에 대한 설명과 동일한 설명이 이루어질 수 있다.
본 발명에 따르면, 입체적 구성을 통해 캐퍼시터 용량을 늘일 수 있는 강유전성 메모리 장치를 간략화된 공정을 통해 형성할 수 있다. 또한, 층간의 오정렬에 의한 공정 불량을 줄여 신뢰성 있는 공정을 통해 불량을 줄일 수 있다.

Claims (11)

  1. 기판,
    상기 기판에 적층된 층간 절연막,
    상기 층간 절연막을 관통하며, 저부는 상기 기판의 도전역 일부와 접속되는 하부 콘택 플러그,
    상기 하부 콘택 플러그와 연속되도록 상기 하부 콘택 플러그 상부에 상기 층간 절연막 상면으로부터 돌출되도록 형성되며, 너비가 상기 하부 콘택 플러그 이상으로 형성되는 상부 콘택 플러그,
    돌출된 상기 상부 콘택 플러그를 위쪽에서 감싸도록 형성되며, 하부 전극, 강유전막 패턴, 상부 전극을 구비하는 강유전체 캐퍼시터를 가지는 강유전성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하부전극은 상기 콘택 플러그를 커버하면서 상기 콘택 플러그 주변으로 일정 폭을 가지도록 형성되는 것을 특징으로 하는 강유전성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 하층 층간 절연막 위에 식각 저지막이 구비되는 것을 특징으로 하는 강유전성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 식각 저지막은 실리콘 질화막, 실리콘 질화산화막, 티타늄 산화막, 티타늄 질화막, 티타늄 질화막/ 티타늄의 이중막, 티타늄 알미늄 질화막 가운데 하나로 형성됨을 특징으로 하는 강유전성 메모리 장치.
  5. 도전역을 가지는 기판에 하층 층간 절연막과 상층 층간 절연막을 차례로 적층하는 단계,
    패터닝을 통해 상기 상층 층간 절연막과 상기 하층 층간 절연막에 상기 도전역의 적어도 일부를 드러내는 콘택 홀을 형성하는 단계,
    상기 콘택 홀을 도전층으로 채워 콘택 플러그를 형성하는 단계,
    상기 상층 층간 절연막을 제거하여 상기 콘택 플러그의 상부을 드러내는 단계,
    노출된 상기 콘택 플러그의 상부를 감싸며, 하부 전극, 강유전막, 상부 전극으로 이루어진 캐퍼시터를 형성하는 단계를 구비하여 이루어지는 강유전성 메모리 장치 형성 방법.
  6. 제 5 항에 있어서,
    상기 콘택 홀을 형성하는 단계는:
    상기 상층 층간 절연막 부분에 형성되는 콘택 홀의 폭이 상기 하층 층간 절연막 부분에 형성되는 콘택 홀의 폭보다 크도록 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  7. 제 6 항에 있어서,
    상기 상층 층간 절연막은 상기 하층 층간 절연막보다 특정 에천트에 대해 식각율이 높은 것으로 형성하고,
    상기 콘택 홀을 형성하는 단계에서 식각은 상기 도전역을 드러내는 작은 폭의 콘택 홀을 이방성 식각으로 형성하는 제1 단계와 상기 작은 폭의 콘택 홀을 상기 특정 에천트로 등방성 식각하여 폭을 확장하는 제2 단계로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  8. 제 5 항에 있어서,
    상기 하층 층간 절연막 형성 후 상기 상층 층간 절연막을 형성하기 전에 식각 저지막을 형성하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  9. 제 5 항에 있어서,
    상기 캐퍼시터를 형성하는 단계는;
    노출된 상기 콘택 플러그의 상부가 형성된 기판에 하부 전극층, 강유전막, 상부 전극층을 차례로 적층하는 단계와
    상기 상부 전극층, 상기 강유전막, 상기 하부 전극층을 차례로 패터닝하는단계로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  10. 제 5 항에 있어서,
    상기 캐퍼시터를 형성하는 단계는;
    노출된 상기 콘택 플러그의 상부가 형성된 기판에 하부 전극층을 형성하고 패터닝하여 상기 하부 전극을 형성하는 단계와
    상기 하부 전극 위로 강유전막과 상부 전극층을 적층하는 단계 및
    상기 상부 전극층 및 상기 강유전막을 패터닝을 하는 단계로 이루어지는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
  11. 제 10 항에 있어서,
    상기 캐퍼시터는 복수로 형성되며,
    상기 상부 전극층 및 상기 강유전막을 패터닝을 하는 단계에서는 복수개의 상기 캐퍼시터 가운데 적어도 2개는 공통되는 강유전막 및 상부 전극을 가지도록 패터닝을 실시하는 것을 특징으로 하는 강유전성 메모리 장치 형성 방법.
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