JP2010182889A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 結晶性の良い強誘電体膜を有する半導体記憶装置及びその製造方法を提供する。
【解決手段】 単半導体基板と、前記半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ及び前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグと、前記プラグ上に形成され単結晶構造を有する下部電極と、前記下部電極上に形成された強誘電体膜と前記強誘電体膜上に形成された上部電極と、を備えることを特徴とする半導体記憶装置。
【選択図】 図１

Description

本発明は、半導体記憶装置、特に強誘電体膜を用いた不揮発性半導体記憶装置及びその製造方法に関する。

強誘電体を利用した不揮発性半導体記憶装置であるＦｅＲＡＭ（Ferroelectric Random Access Memory）は高速書き込み、低消費電力及び書き換え高書き換え可能回数等の観点から盛んに開発が行われている。近年の半導体装置の微細化に伴い、ＦｅＲＡＭの微細化も進んできている。ＦｅＲＡＭは強誘電体薄膜キャパシタを有した構造であるため、微細化に伴うキャパシタの接触面積が小さくなることが問題となっている。ここで、接触面積とはキャパシタ電極と電極間に形成された強誘電体薄膜との接触面積のことである。

接触面積がある一定の大きさよりも小さくなると強誘電体薄膜と電極間の信号量が急激に減少してしまう。この信号量の減少により、微細化を進めることが困難となっている。そこで、従来のスタック構造に換えて下部電極を釣鐘状に加工し、その下部電極の上部及び側部に強誘電体薄膜を形成する構造が提案されている（例えば、特許文献１参照。）。この構造を用いることによって、強誘電体薄膜と電極との接触面積を増大させ、信号量を増大させている。

ところで、強誘電体薄膜キャパシタの特性は、強誘電体薄膜の材料及びその結晶構造に密接に関連することが知られている。強誘電体薄膜は、シリコン基板のトランジスタとは異なり、結晶化していなければ強誘電体として機能しないため、その材料の選択は重要である。しかし、下部電極を釣鐘状に加工した場合、下部電極側面上の強誘電体薄膜が結晶化しない、或いは強誘電体薄膜の組成比が結晶化した際に変化してしまう等の問題があった。

特開２００５−２５１９８５

本発明は、結晶性の良い強誘電体膜を有する半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ及び前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグと、前記プラグ上に形成され単結晶構造を有する下部電極と、前記下部電極上に形成された強誘電体膜と前記強誘電体膜上に形成された上部電極と、を備えることを特徴とする半導体記憶装置。

また、本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタ及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグを形成する工程と、前記プラグ上に形成され単結晶構造を有する下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、を備えることを特徴とする。

本発明によれば、結晶性の良い強誘電体膜を有する半導体記憶装置及びその製造方法を提供することができる。

本発明の実施形態の一態様に係る半導体記憶装置を模式的に示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置における各層の結晶構造を表す模式図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。 本発明の実施形態の一態様に係る半導体記憶装置の製造方法を示した断面図である。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体記憶装置の断面図及び平面図である。図１に示す半導体記憶装置は、シリコン基板１上にゲート電極２が形成されており、ゲート電極２の側壁にはゲート側壁絶縁膜３が形成されている。ゲート電極２は、例えば、多結晶シリコン膜、タングステン珪化（ＷＳｉ）膜、或いはそれらの積層構造等からなるポリサイド構造を用いることができる。また、ゲート側壁絶縁膜３は、例えば、シリコン窒化膜等からなる。

ゲート電極２及びゲート側壁絶縁膜３に対して自己整合的にｎ型或いはｐ型の不純物拡散領域４が設けられている。上記のシリコン基板１上のゲート電極２、ゲート側壁絶縁膜３及び不純物拡散領域４等によりＭＯＳ（Metal Oxide Semiconductor）トランジスタが構成されている。また、不純物拡散領域４上にはシリサイド層５が形成されている。

このＭＯＳトランジスタ及びシリサイド層５上には表面が平坦化された層間絶縁膜６が形成されている。層間絶縁膜６は、例えば、ホウ素リンシリケートガラス（ＢＰＳＧ：Boron Phosphorous Silicon Glass）からなる。層間絶縁膜６中には不純物拡散領域４上に形成されたシリサイド層５と後述する強誘電体キャパシタとを電気的に接続するコンタクトプラグ７が形成されている。

本実施形態ではコンタクトプラグ７は単結晶シリコン膜で形成されている。層間絶縁膜６上には、例えば、酸化アルミニウム（Ａｌ２Ｏ３）或いはシリコン窒化膜（ＳｉＮ）等からなる水素バリア膜９が形成されていても構わない。水素バリア膜８は上層に形成される強誘電体膜からのＰｂ元素等が層間絶縁膜６へ拡散することを抑制する効果等を有している。従って、強誘電体膜としてＰｂ元素を含まないものを用いる場合には形成しなくても構わない。

コンタクトプラグ７上及び、層間絶縁膜６上の所定の位置には、シリコン膜９が形成されている。コンタクトプラグ７を単結晶シリコン膜により形成することによって、コンタクトプラグ７の上部に形成されるシリコン膜９を単結晶シリコン膜とすることができる。すなわち、コンタクトプラグ７の単結晶シリコンをエピタキシャル成長させることによりシリコン膜９を形成することができる。

シリコン膜９上には、柱状、或いは９０度よりも小さいテーパー角を有し、上部にいくにつれて径が小さくなるように形成された釣鐘状の下部電極１０が形成されている。下部電極１０は、ペロブスカイト構造を有する単結晶金属膜からなり、例えば、ＳｒＲｕＯ３等からなる。

ここで、下部電極１０を柱状、或いは釣鐘状に形成した場合、上部に形成される強誘電体膜１１と下部電極１０との接触面積を増大させることができるため望ましい。下部電極１０は単一の材料から形成されている必要はなく積層構造となっていても構わない。また、シリコン膜９と下部電極１０とをまとめて下部電極と呼んでも構わない。

下部電極１０上には、下部電極１０を覆うように強誘電体膜１１が形成されている。特に、釣鐘状の下部電極１０を単結晶金属膜とすることにより、釣鐘状電極側面に形成された強誘電体膜１１が下部電極１０と格子整合し、特性が向上するため望ましい。

強誘電体キャパシタのリーク特性やＣ−Ｖ特性、分極特性（分極量、飽和特性など）、インプリント特性（一方向に分極を向け保持した場合にその方向へ分極が向き易くなる現象）、疲労特性（分極反転による分極量の劣化挙動）、リテンション特性（保持された分極量の劣化挙動）などのキャパシタ特性は、電極の材料とその結晶構造に密接に関連するので、その材料の選択は重要である。

強誘電体膜として、Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3（ＰＺＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＩＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）などのペロブスカイト構造を基本とした結晶構造を有し、残留分極を有する材料が使用される場合には、下部電極としてＩｒ，ＩｒＯ2，Ｐｔなどが使用される。強誘電体膜１１の結晶性は下地となる下部電極１０の結晶性に影響を受けることが知られており、下部電極１０を結晶化させることにより強誘電体膜１１の結晶性も良くなると考えられる。

強誘電体膜１１上には、例えば、Ｐｔ，Ｉｒ，ＩｒＯ2，Ｒｕ，ＲｕＯ2，ＳｒＲｕＯ3（ＳＲＯ），ＬａＮｉＯ3（ＬＮＯ），（Ｌａ，Ｓｒ）ＣｏＯ3（ＬＳＣＯ）などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物などからなる上部電極１２が形成されている。下部電極１０は単一の材料から形成されている必要はなく積層構造となっていても構わない。

本実施形態では、下部電極１０として強誘電体膜１１と同じ結晶構造を有するペロブスカイト型単結晶金属膜を用いて下部電極１０を形成している。下部電極１０にペロブスカイト型単結晶金属膜を用いることによって、強誘電体膜１１が結晶化する際に下部電極１０の結晶配列と格子整合するために強誘電体膜１１の結晶性が向上する。上記した下部電極１０、強誘電体薄膜１１及び上部電極１２により強誘電体キャパシタが構成されている。

続いて、本発明の実施形態の一態様に係る半導体記憶装置の製造方法について説明する。図２乃至図１３は本発明の実施形態の一態様に係る半導体記憶装置の製造工程を模式的に示した断面図及び平面図である。図２乃至図１３を参照して本発明の実施形態の一態様に係る半導体記憶装置の製造方法について順を追って説明する。なお、ここでは、強誘電体膜１２としてＰＺＴを用いる場合について説明する。

はじめに、図２に示すように、シリコン基板などの半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法などによって所定のパターンの素子分離絶縁膜を形成する。その後、半導体基板１上の素子分離絶縁膜で囲まれる領域上にＭＯＳトランジスタを、下記のように形成する。

たとえば、半導体基板１上にシリコン酸化膜などのゲート絶縁膜、砒素をドープしたｎ型多結晶シリコン膜、窒化シリコン膜などのゲートキャップ膜を順に積層させて形成した後、通常のリソグラフィ法とＲＩＥ（Reactive Ion Etching）法によって、所定の形状に加工して、積層膜からなるゲート電極２を形成する。ついで、このゲート電極２をマスクとしてイオン注入を行い、熱処理を行って、所定の導電型のソース／ドレイン領域４をゲート電極２の線幅方向両側の半導体基板１表面に形成する。

その後、シリコン窒化膜などの絶縁膜を、半導体基板１上に形成し、ＲＩＥ法を用いた異方性エッチングによって、半導体基板１表面に堆積した絶縁膜を除去し、ゲート電極２の線幅方向側面にのみ絶縁膜を残すように加工して、ゲート側壁絶縁膜３を形成し、素子分離絶縁膜で囲まれる所定の領域にＭＯＳトランジスタが形成される。

次に、ゲート電極２及び不純物拡散領域４上にＮｉ、Ｔａ等の金属膜を堆積した後、過熱を行うことによって、シリサイド層５を形成する。その後、シリコン基板１上全面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜６となるＢＰＳＧ膜を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法によって、その上面を平坦化する。さらに、ＢＰＳＧ膜６上に、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法、ＣＶＤ法等を用いて水素バリア膜８となる酸化アルミニウム（Ａｌ２Ｏ３）膜を形成する（図２）。

Ａｌ２Ｏ３膜８形成後、例えば、ＲＩＥ（Reactive Ion Etching）法等によりＡｌ２Ｏ３膜及びＢＰＳＧ膜６を、順次、異方性エッチングし、ＭＯＳトランジスタの一方のソース／ドレイン領域４に連通するコンタクトホールを形成する。このコンタクトホールの内部にエピタキシャル成長法等を用いてコンタクトプラグ７となる単結晶シリコンプラグ７を形成する。

続いて、単結晶シリコンプラグ７を核としたＳＥＧ（Selective Epitaxial Growth）法によってＢＰＳＧ膜６及び単結晶シリコンプラグ７上にシリコン膜９を成長させる。シリコン膜９は単結晶シリコンプラグ７を核として成長形成されるため、単結晶シリコンプラグと同じ結晶構造を有している。次に、そのシリコン膜９上に下部電極１０となるペロブスカイト型単結晶金属膜をスパッタ法等によって形成し、さらにそのペロブスカイト型単結晶金属膜１０上に、第１のハードマスク１３としてシリコン窒化膜を、第１のハードマスク１４上に第２のハードマスク１４としてシリコン酸化膜を、例えば、ＣＶＤ法等によって形成する（図３）。下部電極１０としてＩｒを用いる場合には、ヒロック形成を防止するために、３００℃以上の高温でスパッタ法を用いて成膜することが望ましい。

本実施形態では、単結晶構造のシリコン膜９上に下部電極１０を形成するため、単結晶構造のシリコン膜９と格子整合した単結晶の下部電極１０を形成することが可能となる。

その後、シリコン酸化膜１５上に、例えば、塗布法等を用いてレジスト膜を形成し、フォトリソグラフィ法によってレジスト膜のパターニングを行う。パターニングされたレジスト膜をマスクとして、例えば、ＲＩＥ法等により、第２のハードマスク１４及び第１のハードマスク１３のパターニングを行う。次に、パターニングされた第２のハードマスク１４及び第１のハードマスク１３をマスクとしてペロブスカイト型単結晶金属膜１０及びシリコン膜９を、順次、異方性エッチングして柱状或いは釣鐘状の下部電極１０を形成する。

下部電極１０形成後、第２のハードマスク１４及び第１のハードマスク１３を除去することにより、下部電極１０表面を露出させる（図４）。

その後、この下部電極１０表面上にＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いてＰＺＴ膜１１を形成する。ＭＯＣＶＤ法で形成した膜は、膜内部の欠陥が少なく、電極界面の欠陥も少ないことから、良好な分極特性を有するとともに、疲労特性、インプリント特性、リテンション特性などに対する信頼性もよいので、成膜にＭＯＣＶＤ法を用いることが望ましい。ここで、ＢＰＳＧ膜６上にＡｌ２Ｏ３膜８が形成されているため、ＰＺＴ膜１１とＢＰＳＧ膜６とが反応することを抑制することができる。

また、ＭＯＣＶＤ法は、電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、均一な高品質膜が大面積で得られること、成膜速度が速いこと、強誘電体膜（ＰＺＴ膜）１１の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点を有することからも、強誘電体膜（ＰＺＴ膜）１１の形成には望ましい。

前記したように、本実施形態では、単結晶構造のシリコン膜９上に下部電極１０を形成し、単結晶構造のシリコン膜９と単結晶の下部電極１０を格子整合させている。従来の釣鐘状の下部電極では、側面上に形成したＰＺＴ膜を結晶化させることが困難であったが、本実施形態では下部電極をＰＺＴ膜１１と同じ構造を有した単結晶構造により形成しているため、側面上に形成したＰＺＴ膜１１を下部電極１０に対して格子整合させ、結晶化させることが可能となる。従って、ＰＺＴ膜１１を下部電極１０と同じ結晶構造とすることにより、ＰＺＴ膜１１の結晶化が促進され特性の良いキャパシタを形成することができる。

図５は本発明の実施形態の一態様に係る半導体記憶装置における各層の結晶構造を表す模式図である。図５に示すように、ペロブスカイト型単結晶金属膜１０とＰＺＴ膜１１の結晶構造がほぼ同じであるため、ＰＺＴ膜１１を容易に結晶化させることができる。

ＰＺＴ膜１１を形成する場合には、ソースとして液体原料が用いられるのが一般的であるが、たとえば、ＴＨＦ（Tetrahydrofuran）を溶媒として、Ｐｂ（ｄｐｍ）2／ＴＨＦ、Ｔｉ（ｉＰｒ）2（ｄｐｍ）2／ＴＨＦ、Ｚｒ（ｉＰｒ）2（ｄｐｍ）2／ＴＨＦをソース原料として用いて、成膜温度を６００℃以上で、酸素を反応ガスとして成膜を行う。ＰＺＴ膜１１を成膜した後、４００〜６００℃の温度で熱処理を行うことにより、ＰＺＴ膜１１の結晶化を行う。

次に、ＰＺＴ膜１１上にＰｔ等からなる上部電極１２を形成する（図６）。上部電極１２形成後、上部電極１２上に層間膜１５を形成した後、ＣＭＰ法によって、その上面を平坦化する（図７）。

続いて、層間膜１５上にレジスト、またはシリコン酸化膜からなるハードマスクによって構成される所定の形状のマスク材１６を形成する。マスク材１６のパターン寸法は、下部電極１０を加工する際に用いたパターンよりも少し大きめのパターンを用いることが望ましい（図８）。マスク材１６形成後、マスク材１６をマスクとして、エッチングにより、層間膜１５、上部電極１２、ＰＺＴ膜１１を加工する（図９）。この時、図９に示すように、下部電極間の領域において強誘電体が残っていても構わない。加工後、マスク材１６を除去する。この工程で加工形成された強誘電体キャパシタはコンタクトプラグ７との接続部の周囲にＡｌ2Ｏ3などの水素バリア層８を介した構造を有することになる。

層間膜１５、上部電極１２、ＰＺＴ膜１１の加工後、図１０に示すように、酸化膜等で再度層間膜１５を埋め込み、ＣＭＰ法によって、その上面を平坦化する。

続いて、図１１に示すように、配線用のパターニングを行い、層間膜１５のエッチングを行う。この時、配線層を形成する単結晶シリコンプラグ７の表面を露出させる必要がある。その後、スパッタ法により配線層１７となる金属膜、例えば、Ｗ膜やＣｕ膜を埋め込み、ＣＭＰ法によって、その上面を平坦化する（図１２）。続いて、再度層間膜１５を埋め込み、図１の構造が形成される。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば、前記実施形態では、一つのトランジスタと一つのキャパシタを並列に接続した構成を1セルとし、それを直列に接続したＣｈａｉｎ（鎖状の等価回路）構成を採っているＣｈａｉｎ−ＦｅＲＡＭの構造に関して述べたが、それ以外の構成でも構わない。

１ シリコン基板
２ ゲート電極
３ ゲート側壁絶縁膜
４ 不純物拡散領域
５ シリサイド層
６ 層間絶縁膜
７ コンタクトプラグ
８ 水素バリア膜
９ シリコン膜
１０ 下部電極
１１ 強誘電体膜
１２ 上部電極
１３ 第１のハードマスク
１４ 第２のハードマスク
１５ 層間膜
１６ マスク材
１７ 配線層

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された電界効果型トランジスタと、
   前記電界効果型トランジスタ及び前記半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜中に形成され、前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグと、
   前記プラグ上に形成され単結晶構造を有する下部電極と、
   前記下部電極上に形成された強誘電体膜と
   前記強誘電体膜上に形成された上部電極と、
   を備えることを特徴とする半導体記憶装置。
2. 前記プラグと前記下部電極の間に前記プラグに対して格子整合する下地層が設けられていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記下部電極は、柱状或いは釣鐘状の構造を有することを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記下部電極は、前記プラグ或いは前記下地層に対して格子整合したペロブスカイト構造を有する金属膜からなることを特徴とする請求項１乃至３記載の半導体記憶装置。
5. 半導体基板上に電界効果型トランジスタを形成する工程と、
   前記電界効果型トランジスタ及び前記半導体基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜中に前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグを形成する工程と、
   前記プラグ上に形成され単結晶構造を有する下部電極を形成する工程と、
   前記下部電極上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を備えることを特徴とする半導体記憶装置の製造方法。

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