JP2018014484A - 半導体記憶素子その他の素子およびその製造方法 - Google Patents
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Abstract
Description
前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、前記半導体から離れるほど面積は同じかもしくは広くなり、前記断面の最小幅は100nm以下であって、前記導体と前記半導体の間の最も短い距離は、前記断面の最小幅の2倍以上であることを特徴とする半導体記憶素子である。
請求項2に係る発明は、前記隔壁は、エッチング速度の異なる2つ以上の材料の積層から成ることを特徴とする請求項1に記載の半導体記憶素子である。
請求項3に係る発明は、前記記憶体は緩衝絶縁体と強誘電体の積層から成り、前記強誘電体は前記半導体と直接には接触せず、前記緩衝絶縁体は前記隔壁よりも比誘電率が高い誘電体であることを特徴とする請求項1又は2に記載の半導体記憶素子である。
請求項4に係る発明は、ゲート、ソース、ドレイン、基板の4端子を備えたトランジスタであって、ゲート端子は前記導体に接続され、前記ゲート端子と基板端子との間に印加される電圧は前記記憶体と前記半導体から成る積層に印加される電圧と等しく、ソース端子はソース領域に接続され、ドレイン端子はドレイン領域に接続され、前記ソース領域および前記ドレイン領域は、互いに重複しない前記半導体の一部であって、前記記憶体が前記半導体と接する面を間に挟み境界を接して両側に並ぶことを特徴とする請求項3に記載の半導体記憶素子である。
請求項5に係る発明は、基板の上に聳立する突起型構造体を形成し、前記突起型構造体の幅は100nm以下でありかつ高さは幅の2倍以上であって、
前記突起型構造体を隔壁で覆い、前記隔壁で覆われた前記突起型構造体を上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって、幅が100nm以下の溝を前記隔壁の中に形成する素子の製造方法である。
請求項6に係る発明は、前記突起型構造体は有機物から成り、前記隔壁は無機物から成り、前記突起型構造体を酸素プラズマエッチングで選択的に除去することを特徴とする請求項5に記載の素子の製造方法である。
請求項7に係る発明は、前記突起型構造体は2層以上の積層から成り、このうち少なくとも最下層を除く他の層を選択的に除去することを特徴とする請求項5に記載の製造方法である。
請求項8に係る発明は、前記基板は2層以上の積層から成ることを特徴とする請求項5,6,7のいずれか1項に記載の素子の製造方法である。
請求項9に係る発明は、前記隔壁は、エッチング速度の異なる2つ以上の材料の積層から成ることを特徴とする請求項5,6,7,8のいずれか1項に記載の素子の製造方法である。
請求項10に係る発明は、前記溝の開口部に基板から上に向かうほど広くなるような傾斜をつけることを特徴とする請求項5,6,7,8,9のいずれか1項に記載の素子の製造方法である。
請求項11に係る発明は、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に電気的導体を入れることを特徴とする電気配線の製造方法である。
請求項12に係る発明は、前記隔壁は光を遮断する材料であって、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に光透過材料を入れることを特徴とする光配線の製造方法である。
請求項13に係る発明は、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に記憶体を入れることを特徴とする記憶素子の製造方法である。
請求項14に係る発明は、前記基板の少なくとも表面は半導体であって、前記隔壁を形成する前には、あらかじめ前記突起型構造体に対して自己整合的に前記ソース領域と前記ドレイン領域を前記半導体の中に形成し、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法である。
請求項15に係る発明は、前記記憶体は有機金属気相成長法により成膜した強誘電体を含むことを特徴とする請求項14に記載の強誘電体ゲートトランジスタの製造方法である。
請求項16に係る発明は、前記突起型構造体の幅を2種類以上設け、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた2個以上の幅の異なる溝の中に記憶体を同時に成膜して得られた2個以上の素子で構成され、前記溝の幅を変えることで前記溝の内部に充填される前記記憶体の基前記板からの高さを制御し、各素子の記憶機能の強さを可変にすることを特徴とする電子回路の製造方法である。
請求項17に係る発明は、半導体の上に突起型構造体を形成し、前記突起型構造体に対して自己整合的にソース領域とドレイン領域を形成し、前記半導体および前記突起型構造体の上を覆うように隔壁を形成し、前記突起型構造体とその周囲の隔壁とを上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって隔壁の中に溝を形成し、前記隔壁のうち前記溝の壁面であるところの高さは、前記溝の幅に相当する距離だけ前記溝の中心から離れた位置における前記隔壁の高さと比べて、同じかまたはより低く、前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法である。
請求項18に係る発明は、請求項4に記載の半導体記憶素子1個を1個のメモリセルとし、前記メモリセルを基板面内に2行2列以上で規則的に配列したメモリセルアレイであって、共通のメモリセルアレイに属するメモリセルの基板端子同士は互いに同電位であり、横方向の一列に並んだ2個以上のメモリセルのゲート端子同士を電気的に短絡するゲート線と、縦方向の一列に並んだ2個以上のメモリセルのドレイン端子同士を電気的に短絡するドレイン線と、縦方向の一列に並んだ2個以上のメモリセルのソース端子同士を電気的に短絡するソース線を備え、ドレイン線はソース線と並行し、ゲート線はドレイン線およびソース線と直交し、ドレイン線を構成するためのドレイン端子同士の短絡およびソース線を構成するためのソース端子同士の短絡は、両者共にコンタクトホールを介することなく、各メモリセルのドレイン領域およびソース領域に相当する半導体の活性領域同士の連結によってなされていることを特徴とするメモリセルアレイである。
請求項19に係る発明は、前記メモリセルは縦方向の隣接する二列毎に対を組み、各一対の中で1本のソース線を共有し、ソース線を挟んで両側にドレイン線を有し、二列のメモリセルはソース線に対して左右対称な配置を有することを特徴とする請求項18に記載のメモリセルアレイである。
請求項20に係る発明は、
請求項1,2,3,4のいずれか1項に記載の半導体記憶素子をメモリセルとし、前記メモリセルを、基板面内には2行2列以上で規則的に配列し、かつ、前記基板に垂直な方向すなわち高さ方向には2階以上の階層に積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層同士が互いに対を組み、各対の中では上下のメモリセルが導体を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士が導体を共有することを特徴とするメモリセルアレイである。
請求項21に係る発明は、請求項18のメモリセルアレイを1階層単位とし、前記階層単位を2階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイである。
請求項22に係る発明は、請求項19のメモリセルアレイを1階層単位とし、前記階層単位を2階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイである。
あるいは、隔壁として光が不透過な材料を用い本発明によって形成した深溝に光透過材料を埋め込むことで光配線を作製できる。
また例えば、基板として半導体を用い、隔壁として絶縁体を用いて、本発明により形成した深溝に強誘電体や磁性体などの不揮発記憶機能を有する機能性材料と電極導体を埋め込むことでデータ不揮発のトランジスタを作製できる。
エッチングは、化学反応による化学的エッチング、または加速したエッチング種の衝突衝撃により削る物理的エッチング、またはそれら両方の成分の混合によるエッチングの3通りに大別される。物理的エッチングではエッチングにより飛散した物質が直上の側壁に再付着してエッチング種を遮蔽するため、エッチング完了後の断面形状は上底よりも下底が長い台形型になる傾向があり、エッチング対象が厚いほどこの傾向は顕著である。また難エッチング材料であるほど、化学的反応性の乏しさ故にエッチング加工の際に物理的エッチング成分は欠かせないため、エッチング後の断面は台形になる傾向が強い。
本発明によれば、上記のようなHとLの相関関係が解消される以外にも、難エッチング材料であることが多い強誘電体をエッチングすることなくFeFETを製造できる点で、Hを大きくできる利点が得られる。強誘電体の多くは難エッチング材料であり、すなわち、化学反応性に乏しく、かつエッチング速度が遅い。従って、エッチングする際には物理エッチング要素が欠かせない。当然、エッチング後の断面は台形になる傾向が強くなる他、マスク材料と強誘電体とのエッチング選択比はあまり大きく出来なかった。マスク材料が有機物のレジストか金属やシリコンおよびそれらの酸化物や窒化物などの無機物かにかかわらずエッチング選択比は大きくできない。
015024(7pp).)。したがってPt/CaxSr1-xBi2Ta2O9の積層をエッチングで加工する場合には、その後の報告(Le Van Hai, et al. , Japanese Journal of Applied Physics 54, 088004 (2015).)にあるように、CaxSr1-xBi2Ta2O9の上辺の最小値100nm、そのときの膜厚の最大値190nmの組み合わせがエッチングによる加工限界に近いと考えられる。その結果、従来のプレーナー型FeFETの製造方法ではHを厚くできずにメモリウィンドウが抑制されるという難点があったが、本発明によればこれが解消される。
本発明の実施の形態は、図1a、1b、1cに示すような断面構造を有する半導体記憶素子である。すなわち、半導体基板1の上に記憶体2と導体3を重ねた積層構造を有し、前記記憶体2の底面12は半導体基板1に接し、前記記憶体2の上面10は導体3に接し、前記記憶体2の側面11は隔壁4に接して囲まれた半導体記憶素子である。導体3と半導体をゲート電極と基板電極として用いる。記憶体2が積層から成る場合は、記憶体2のうち少なくとも導体3と接する部分は導体ではなく、また、記憶体2のうち少なくとも半導体と接する部分は半導体ではない。
V(c)0.8 V(d)1.1 Vだった。すなわち、FeFETのHが大きいほどメモリウィンドウは広くなる傾向が確かに見られた。なお、ゲート幅(W)は図6(b)(c)(d)のFeFETの順に80μm、200μm、200μmであった。メモリウィンドウはゲート幅の大きさには依存しない。
などである。
基板を用意し(手順1)、この上に幅が100nm以下の突起状構造体を形成し(手順2)、これを隔壁で覆う(手順3)。突起状構造体の上部が露出するまで上から切削(手順4)した後、突起状構造体を除去する(手順5)。
本発明では、突起状構造体が積層からなることもある。突起型構造体の最下層を除く他の層を選択的に除去する場合で、かつ、単一の深溝の製造方法の概略図を図17に、高密度に集積した深溝の製造方法の概略図を図18に、各々示した。
次に(2)ハフニウム酸化物を含む高誘電体をバッファ絶縁体として製膜する。
次に(3)電子線描画等のリソグラフィで、深溝の原型となる有機物のレジストのパターンをバッファ絶縁体上に立てる。パターンの線幅は100nm以下で、高さはその2倍以上である。
次に(4)深溝の原型となるパターンをマスクにしてバッファ絶縁体をエッチングし基板表面を露出させる。
次に(6)深溝の原型となるパターンを覆うように、隔壁となる絶縁体を成膜する。この絶縁体はシリコン酸化物、シリコン窒化物、アルミ酸化物、ハフニウム酸化物等の材料を用いた積層から成り、2層のこともあり、あるいは3層以上のこともある。成膜の順番すなわち積層の順番はすべての組み合わせがあり得る。例えば2層の場合は、先にシリコン酸化物次にシリコン窒化物のこともあればその逆のこともあるし、先にハフニウム酸化物次にシリコン酸化物のこともあればその逆のこともある。
(7)全体を上からエッチングする。エッチングしたくない領域はあらかじめ保護膜で覆っておく。エッチング時間は、深溝の原型となるパターンの上部が露出するまでの時間になるように調整する。好適なエッチング条件は、隔壁に用いた材料の主要な部分の選択的エッチングに適したプロセスガスを用いて垂直方向の異方性が強まるような条件である。例えば、隔壁が主にシリコン酸化物から成る場合には、プロセスガスにアルゴンとCF4を用いて、アンテナRFとバイアスRFが各々250W、300Wの誘導結合プラズマ型反応性イオンエッチング(ICP-RIE)を用いるとよい。
次に、(9)露出している深溝の原型となるパターンを、隔壁およびバッファ絶縁体に対して選択的に除去し深溝を形成する。深溝の原型となるパターンがレジストの場合は酸素プラズマエッチングで除去するとよい。
次に(10)強誘電体を深溝の上から成膜する。強誘電体を成膜する前に、本製造工程の初期で基板表面に注入されたイオンを活性化するためのアニールを行いFeFETのソースとドレインを形成することもある。強誘電体の成膜条件は、段差被覆性の良い成膜方法、例えば有機金属気相成長法や原子層堆積法などで成膜する。強誘電体材料は、この例のようにバッファ絶縁体がハフニウム酸化物を含む高誘電体である場合には、SrBi2Ta2O9やCaxSr1-xBi2Ta2O9などのビスマス層状ペロブスカイト型強誘電体を用いる。
(13)レジストパターンを型にして導体のみ、もしくは導体と強誘電体の両方をエッチングする。この目的のためのレジストパターンの位置は、基板上でのその射影像が、本製造工程の初期に深溝の原型として使ったパターンの射影像を覆う位置である。必然的に、FeFETのゲートは基板上のチャネル領域を覆う。
(14)最後にレジストを除去し、ソース、ドレイン、基板、ゲートへのコンタクトホールの形成を適宜行う。図25の製造方法を用いて、金属-強誘電体-絶縁体-半導体のいわゆるMFIS構造から成るFeFETを製造できる。本発明によれば、FeFETのチャネル長は工程(3)の深溝の原型となるパターンの幅で決定され、FeFETの実効的な厚さは工程(9)の深溝の深さで決定されるため、FeFETの基板面内での微細化と大きなメモリウィンドウの確保を両立することができる。
上記工程(1)から(14)に例示した材料のうち、工程(3)でバッファ絶縁体上に立てる深溝の原型となるパターンの材料を有機物のレジストではなく無機物のポリシリコンなどの耐熱性の材料に変更することで、工程(3)以降でより高いプロセス温度を利用することができるようになる。このことは工程(6)で隔壁となる絶縁体を成膜する際により高い成膜温度の利用を可能にし、その結果、隔壁となる絶縁体の質の向上が期待できる。
本発明にかかる電子回路の製造方法を図27を用いて説明する。図25および図26に一例を示したFeFETの製造工程と本質的には同様であるが、図25の(3)に相当する工程、すなわち、バッファ絶縁体上にリソグラフィでレジストをパタニングする工程で、溝の原型となるパターンは幅の広いものと狭いものの複数種類を形成する。その結果、同一基板上に複数の幅の異なる溝が形成される。この基板上に記憶機能を有する材料を適切な管理膜厚で同時に成膜する。幅の狭いパターンを原型とする溝には、その容積の多くの割合を記憶機能を有する材料が占めることで、最終的に記憶機能を有する材料の実効的な高さが大きくなる。
また、幅の広い溝から製造されたFeFETの強誘電体は実効的に薄いため、FeFETのメモリウィンドウは小さく、FeFETの不揮発記憶機能は弱くなる。FeFETでは、強誘電体の膜厚が減るにつれてメモリウィンドウが減少し、素子の記憶機能が低下することはすでに知られている(特許文献1)。幅の広いパターンを原型とする溝の上から成膜した強誘電体が溝の底面と側面のみを覆う実例として、図28の左側に断面SEM写真を右側に被写体の説明を示した。
<手順1>半導体基板の表面にバッファ絶縁体を成膜し、その上に有機物の突起型構造体を形成する。突起状構造体をマスクにしてバッファ絶縁体をエッチングしたあと、突起状構造体とバッファ絶縁体をマスクにして自己整合的に、半導体基板上にソースとドレインのためのイオン注入を行う。基板上でソースとドレインの間の距離はチャネル長(L)である。
<手順2>突起状構造体を隔壁で覆う。
<手順3>全体を上からエッチングする。このとき、隔壁の高さは、突起状構造体の中心のから左右に距離Lだけ離れた位置における隔壁の高さH1よりも、突起状構造体の側面に接する隔壁の高さH2のほうが、より低くなるまでエッチングする。
<手順5>溝の上から強誘電体を成膜する。
<手順6>強誘電体の上から導体を成膜する。
<手順7>導体をリソグラフィとエッチングで溝の真上にゲート形状に成形する。
本発明により製造されたFeFETは、強誘電体を埋め込む溝が浅いため、回転塗布による金属有機化合物分解法(MOD)やスパッタ等の物理成膜法などの段差被覆性が必ずしも高くない成膜方法によっても強誘電体を成膜することができる。本発明にかかる浅い溝に埋め込む強誘電体の比誘電率は100よりも小さい材料が望ましい。
以上のように、本発明によれば、難エッチング材料である強誘電体材料をエッチングすること無しに、チャネル長100nm以下で強誘電体の実効的な厚さ(H)がその2倍以上の高アスペクトな強誘電体ゲートトランジスタ(FeFET)のゲート積層構造を製造することが出来る。しかしFeFETを強誘電体層のエッチング無しに製造出来るという利点を生かすためには、FeFETを集積して回路化する場合にも回路製造上の工夫が必要である。すなわち、強誘電体層のエッチングを要するコンタクトホール形成の頻度を下げるような回路レイアウトの工夫が必要である。
FeFETを集積して回路化する好適な例としてNAND型フラッシュメモリアレイおよびNOR型フラッシュメモリアレイが挙げられる。これらのフラッシュメモリを強誘電体NANDおよび強誘電体NORと称する。強誘電体NANDおよび強誘電体NORのいずれのメモリアレイにおいても、1個のメモリセルが1個のFeFETである。半導体プロセスの世代に特徴的な最小加工寸法をFとすると、強誘電体NANDは1メモリセルの占有面積を4F2まで縮小し集積度が高いかわりにメモリセルへのアクセス方法をルールで制約するという特徴を持つ。強誘電体NORではメモリセルへのランダムアクセスを可能にするかわりに1メモリセルの占有面積を4F2よりも緩めて集積度を下げることを甘受するという特徴を持つ。強誘電体NANDは、その高集積性によって、コンタクトホール形成の頻度は既に従来から最低限に抑えられている。一方で強誘電体NORは、従来のメモリセルのレイアウトのままではソースもしくはドレイン端子用コンタクトホール形成の頻度が高いため、埋め込み型のFeFETのゲート積層構造が強誘電体エッチングレスで製造できるという利点を十分に生かせなかった。
本発明は、メモリセルへのランダムアクセスが可能で、かつ、コンタクトホール形成の頻度が少ない強誘電体NORのメモリセルアレイを提供する。本発明に係る強誘電体NORのメモリセルアレイは、半導体基板上に形成する活性領域の形状に特徴を有する。図30に1メモリセルの占有面積が8F2の場合(図30(a)のA)および6F2の場合(図30(b)のA)の強誘電体NORの半導体基板上の活性領域の形状を例示する。これらの活性領域は梯子に似た形状を特徴とする。この形状を採用することで、共通の電位を与えたいドレイン領域同士をコンタクトホールを介さずに短絡することができる。同様に、共通の電位を与えたいソース領域同士を、コンタクトホールを介さずに短絡することができる。
本発明に係る強誘電体NORのメモリセルアレイは、メモリセルのFeFETの形状および製造方法を限定しない。すなわち、本発明に係る強誘電体NORのメモリセルアレイを構成するメモリセルは埋め込み型のFeFETであってもよいし、プレーナー型のFeFETであってもよい。
1個のメモリセルが埋め込み型のnチャネル型FeFETである場合を例にとり、1メモリセルの占有面積が8F2の場合(図30(a))および6F2の場合(図30(b))について、強誘電体NORのメモリセルアレイの製造工程の概略を工程AからFに例示する。メモリセルであるFeFETは、図30(a)図30(b)の工程Cの図では埋め込み型の場合を表現しているが、前述のように、プレーナー型であってもよい。
強誘電体NORのメモリセルアレイの等価回路を1メモリセルの占有面積が8F2の場合(図31(a))および6F2の場合(図31(b))について示す。ひとつのメモリセルアレイを共有するメモリセルの基板端子同士は互いに同電位で、これをウェル電位と称する。ウェルは、例えば、図30(a)図30(b)の工程Aに見られるような梯子上の活性領域とその輪郭を成す素子分離領域を形成する前に、メモリセルアレイとなるべき領域にp型の深いイオン注入を行うことにより形成される。メモリセルに共通のp型のウェルを面内2次元的にも深さ方向にも取り囲むような形状になるように、あらかじめn型のウェルを深くかつ広く形成しておくこともある。
本発明に係る強誘電体NORを動作させるための電圧印加条件の例を、1メモリセルの占有面積が8F2の場合(図32(a))および6F2の場合(図32(b))について示す。図32の例では、メモリセルはnチャネル型のFeFETである。メモリセルは埋め込み型のFeFETであってもよいし、プレーナー型のFeFETであってもよい。nチャネル型のFeFETのId-Vg特性を測定すると、反時計回りの向きにId-Vgヒステリシス曲線を描く。すなわち大まかに言うと、基板端子に対してゲート端子に負の電圧パルスを与えるとFeFETのしきい値(Vth)は高くなり、基板端子に対してゲート端子に正の電圧パルスを与えるとFeFETのVthは低くなる。一方、フローティングゲート型やMONOS型などの電子捕獲型のフラッシュメモリセルは、FeFETとは向きが反対のId-Vg曲線を示す。例えばnチャネル型の電子捕獲型のフラッシュメモリセルのId-Vg特性を測定すると、時計回りの向きにId-Vgヒステリシス曲線を描く。
強誘電体NORのメモリセルアレイの動作を図32の例を用いて説明する。すべての動作条件を網羅するのに、a,b,c,dの4個のメモリセルがあれば足りる。まず、強誘電体NORのメモリセルアレイを一括消去する。一括消去の動作では、メモリセルであるnチャネル型のFeFETのゲート端子に対して、基板端子すなわちnウェルに正の電圧パルスを与える。これは基板端子に対してゲート端子に負の電圧パルスを与えることと、相対的に同じである。従って、一括消去によって、メモリセルa,b,c,dのVthは高い側に揃う。次に、強誘電体NORのメモリセルアレイにランダムに書き込む。このランダム書込みの動作では、書込むべく選択したメモリセルaの基板端子すなわちnウェルに対して、ゲート端子に正の電圧パルスを与え、メモリセルaのVthを低い側に動かす。
選択メモリセルaに書き込む際には、非選択メモリセルb,c,dのVthはその時の高低に依らず変化の少ないことが求められる。すなわち、強誘電体NORのメモリセルアレイには書き込みディスターブ耐性が求められる。また、選択メモリセルaを読み出す際には、選択メモリセルaのVthが読み出し動作の繰り返しによっても変化の少ないこと、および非選択メモリセルb,c,dのVthはその時の高低に依らず変化の少ないことが求められる。すなわち、強誘電体NORのメモリセルアレイには読み出しディスターブ耐性が求められる。
本発明に係る強誘電体NORは、1メモリセルの占有面積が8F2の場合(図30(a))に、6F2の場合(図30(b))よりも書込みディスターブ耐性が高いという特徴を持つ。以下にこれを説明する。1メモリセルの占有面積が8F2の場合(図33(a))および6F2の場合(図33(b))を想定し、強誘電体NORの書き込みディスターブ耐性を最も厳しい2条件に対して調べた。すなわち、選択メモリセルaに書き込む際に、非選択メモリセルbが消去状態であってその消去状態を維持できるかどうか、かつ、非選択メモリセルdが書込み状態であってその書込み状態を維持できるかどうかを調べた。具体的には、消去条件:Ve1=Ve2=5.7
Vで一括消去後、書き込み条件:Vw1=7.2 Vでランダムにメモリセルを選択して書込む過程で、 非選択メモリセルb、dに隣接する選択メモリセルaに書き込んでいる状況を想定した。このとき、非選択メモリセルbは消去後に非選択となり、非選択メモリセルdは書込み後に非選択となったものと想定した。これらのメモリセルb、dに対して、書き込みディスターブの最も厳しい2条件に相当する電圧条件を与えて、その後読み出し動作を行うことによりVthを測定した。
メモリセルとして、ゲートエリアサイズがL=10μm、W=150μmのプレーナー型のFeFET一個を用意した。ゲート積層構造はIr / CSBT / HfO2/Siである。 CSBTの膜厚は約400nmである。図32(a)(b)の表記を用いると、消去条件はVe1=Ve2=5.7 V、書き込み条件はVw1=7.2 V、読み出し条件はVr1=1.6 V, Vr2=0.1Vで、Id=1.5E-6Aを示すVgをVthと判定した。書き込み電圧パルスの幅は10μsで、消去電圧パルスの幅はそれよりも十分長く1msとした。
1メモリセルの占有面積が8F 2 の場合(図33(a))
メモリセルbの状態はVe1=Ve2=5.7 Vで消去された状態で、Vthの初期値はVth=1.52Vであった。メモリセルdの状態はVw1=7.2 Vで書込まれた状態で、Vthの初期値はVth=0.46Vであった。これらのメモリセルbとdの書き込みもしくは消去状態を維持したまま、近接するメモリセルaにのみ書込む場合を想定した。具体的には、Vw1=7.2 VとVw2(変数)を印加し、その都度、メモリセルbとdのVthを読み出した。Vw2(変数)は0Vから7.2Vまで変化させた。その結果、図33(a)に見られるように、Vw2=4.8 VのときにメモリセルbとメモリセルdのVthの差は、0V≦Vw2≦7.2Vの範囲で最大のΔVth =0.96Vとなった。Vw2=4.8 Vのとき、メモリセルbのVth=1.46V、メモリセルdのVth=0.50V、を各々読み出した。
1メモリセルの占有面積が6F 2 の場合(図33(b))
メモリセルbの状態はVe1=Ve2=5.7 Vで消去された状態で、Vthの初期値はVth=1.49Vであった。メモリセルdの状態はVw1=7.2 Vで書込まれた状態で、Vthの初期値はVth=0.47Vであった。これらのメモリセルbとdの書き込みもしくは消去状態を維持したまま、近接するメモリセルaにのみ書込む場合を想定した。具体的には、Vw1=7.2 VとVw2(変数)を印加し、その都度、メモリセルbとdのVthを読み出した。Vw2(変数)は0Vから7.2Vまで変化させた。その結果、図33(b)に見られるように、Vw2=7.2VのときにメモリセルbとメモリセルdのVthの差は、0V≦Vw2≦7.2Vの範囲で最大のΔVth =0.70Vとなった。Vw2=7.2 Vのとき、メモリセルbのVth=1.22V、メモリセルdのVth=0.52V、を各々読み出した。
上記の結果から、1メモリセルの占有面積が8F2の場合は1メモリセルの占有面積が6F2の場合よりも、メモリセルbとメモリセルdのVthの差が大きくなるようなVw2を選ぶことが出来るから、書込みディスターブ耐性がより高く優れていると言える。
また、本発明によれば、難エッチング材料である強誘電体材料をエッチングすること無しに、チャネル長100nm以下で強誘電体の実効的な厚さ(H)がその2倍以上の高アスペクトな強誘電体ゲートトランジスタ(FeFET)のゲート積層構造を製造することが出来る。この利点を生かし、FeFETをメモリセルとしてこれを3次元的に集積したメモリセルアレイを製造することが出来る。図34に強誘電体NORメモリセルアレイの製造方法の一例を、図35に強誘電体NANDメモリセルアレイの製造方法の一例をそれぞれ示す。本発明に係る3次元的メモリセルアレイの製造工程では、半導体を成膜により形成すること以外は前述のメモリセル単体の製造工程の例と基本的には同じであるため再度の詳細な記載を割愛する。成膜により形成される半導体とは、例えば、亜鉛(Zn)、ガリウム(Ga)、インジウム(In)、スズ(Sn)の各単体酸化物やこれらの複合酸化物を基体とする酸化物半導体の他に、ポリシリコンなど、製造方法が単結晶バルク成長ではなく膜の堆積であるような半導体を指す。
強誘電体NORメモリセルアレイ(図34)、強誘電体NANDメモリセルアレイ(図35)ともに、メモリセルを面内には2行2列以上で規則的に配列し、高さ方向には2階以上の階層に積み重ねたメモリセルアレイである。それらは、高さ方向において、最隣接する階層が互いに対を組み、各対の中では共有するゲート端子を挟んで上下に鏡像反転の位置関係を持ってメモリセルを積み重ねることを特徴としている。1階層あたり面内に、図34では6F2の、図35では4F2の高集積性を有し、それらがn階の多数階層に積み重なることで、本発明によればビットコストの低いメモリセルアレイを提供できる。
2 記憶体
3 導体
4 隔壁
10 上面
11 側面
12 底面
Claims (22)
- 半導体と記憶体と導体を重ねた積層構造を有し、前記記憶体は互いに区別し得る安定な状態を2つ以上有し同時には前記状態の1つを選択する物体であって、
前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、前記半導体から離れるほど面積は同じかもしくは広くなり、前記断面の最小幅は100nm以下であって、前記導体と前記半導体の間の最も短い距離は、前記断面の最小幅の2倍以上であることを特徴とする半導体記憶素子。 - 前記隔壁は、エッチング速度の異なる2つ以上の材料の積層から成ることを特徴とする請求項1に記載の半導体記憶素子。
- 前記記憶体は緩衝絶縁体と強誘電体の積層から成り、前記強誘電体は前記半導体と直接には接触せず、前記緩衝絶縁体は前記隔壁よりも比誘電率が高い誘電体であることを特徴とする請求項1又は2に記載の半導体記憶素子。
- ゲート、ソース、ドレイン、基板の4端子を備えたトランジスタであって、ゲート端子は前記導体に接続され、前記ゲート端子と基板端子との間に印加される電圧は前記記憶体と前記半導体から成る積層に印加される電圧と等しく、ソース端子はソース領域に接続され、ドレイン端子はドレイン領域に接続され、前記ソース領域および前記ドレイン領域は、互いに重複しない前記半導体の一部であって、前記記憶体が前記半導体と接する面を間に挟み境界を接して両側に並ぶことを特徴とする請求項3に記載の半導体記憶素子。
- 基板の上に聳立する突起型構造体を形成し、前記突起型構造体の幅は100nm以下でありかつ高さは幅の2倍以上であって、
前記突起型構造体を隔壁で覆い、前記隔壁で覆われた前記突起型構造体を上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって、幅が100nm以下の溝を前記隔壁の中に形成する素子の製造方法。 - 前記突起型構造体は有機物から成り、前記隔壁は無機物から成り、前記突起型構造体を酸素プラズマエッチングで選択的に除去することを特徴とする請求項5に記載の素子の製造方法。
- 前記突起型構造体は2層以上の積層から成り、このうち少なくとも最下層を除く他の層を選択的に除去することを特徴とする請求項5に記載の製造方法。
- 前記基板は2層以上の積層から成ることを特徴とする請求項5,6,7のいずれか1項に記載の素子の製造方法。
- 前記隔壁は、エッチング速度の異なる2つ以上の材料の積層から成ることを特徴とする請求項5,6,7,8のいずれか1項に記載の素子の製造方法。
- 前記溝の開口部に基板から上に向かうほど広くなるような傾斜をつけることを特徴とする請求項5,6,7,8,9のいずれか1項に記載の素子の製造方法。
- 請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に電気的導体を入れることを特徴とする電気配線の製造方法。
- 前記隔壁は光を遮断する材料であって、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に光透過材料を入れることを特徴とする光配線の製造方法。
- 請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に記憶体を入れることを特徴とする記憶素子の製造方法。
- 前記基板の少なくとも表面は半導体であって、前記隔壁を形成する前には、あらかじめ前記突起型構造体に対して自己整合的に前記ソース領域と前記ドレイン領域を前記半導体の中に形成し、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法。
- 前記記憶体は有機金属気相成長法により成膜した強誘電体を含むことを特徴とする請求項14に記載の強誘電体ゲートトランジスタの製造方法。
- 前記突起型構造体の幅を2種類以上設け、請求項5,6,7,8,9,10のいずれか1項に記載の方法で得られた2個以上の幅の異なる溝の中に記憶体を同時に成膜して得られた2個以上の素子で構成され、前記溝の幅を変えることで前記溝の内部に充填される前記記憶体の基前記板からの高さを制御し、各素子の記憶機能の強さを可変にすることを特徴とする電子回路の製造方法。
- 半導体の上に突起型構造体を形成し、前記突起型構造体に対して自己整合的にソース領域とドレイン領域を形成し、前記半導体および前記突起型構造体の上を覆うように隔壁を形成し、前記突起型構造体とその周囲の隔壁とを上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって隔壁の中に溝を形成し、前記隔壁のうち前記溝の壁面であるところの高さは、前記溝の幅に相当する距離だけ前記溝の中心から離れた位置における前記隔壁の高さと比べて、同じかまたはより低く、前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法。
- 請求項4に記載の半導体記憶素子1個を1個のメモリセルとし、前記メモリセルを基板面内に2行2列以上で規則的に配列したメモリセルアレイであって、共通のメモリセルアレイに属するメモリセルの基板端子同士は互いに同電位であり、横方向の一列に並んだ2個以上のメモリセルのゲート端子同士を電気的に短絡するゲート線と、縦方向の一列に並んだ2個以上のメモリセルのドレイン端子同士を電気的に短絡するドレイン線と、縦方向の一列に並んだ2個以上のメモリセルのソース端子同士を電気的に短絡するソース線を備え、ドレイン線はソース線と並行し、ゲート線はドレイン線およびソース線と直交し、ドレイン線を構成するためのドレイン端子同士の短絡およびソース線を構成するためのソース端子同士の短絡は、両者共にコンタクトホールを介することなく、各メモリセルのドレイン領域およびソース領域に相当する半導体の活性領域同士の連結によってなされていることを特徴とするメモリセルアレイ。
- 前記メモリセルは縦方向の隣接する二列毎に対を組み、各一対の中で1本のソース線を共有し、ソース線を挟んで両側にドレイン線を有し、二列のメモリセルはソース線に対して左右対称な配置を有することを特徴とする請求項18に記載のメモリセルアレイ。
- 請求項1,2,3,4のいずれか1項に記載の半導体記憶素子をメモリセルとし、前記メモリセルを、基板面内には2行2列以上で規則的に配列し、かつ、前記基板に垂直な方向すなわち高さ方向には2階以上の階層に積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層同士が互いに対を組み、各対の中では上下のメモリセルが導体を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士が導体を共有することを特徴とするメモリセルアレイ。
- 請求項18のメモリセルアレイを1階層単位とし、前記階層単位を2階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイ。
- 請求項19のメモリセルアレイを1階層単位とし、前記階層単位を2階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する2つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイ。
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