KR20190035734A - 반도체 기억소자, 그 밖의 소자 및 그 제조방법 - Google Patents

반도체 기억소자, 그 밖의 소자 및 그 제조방법 Download PDF

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KR20190035734A
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Abstract

본 발명은, 폭이 100nm 이하이고 높이가 폭의 2배 이상인 하이 어스팩트(high-aspect)한 형상의 기억체를 이용한 반도체 기억소자와 그 제조방법을 제공한다. 반도체기판(1) 상에 기억체(2)와 도체(3)를 중첩한 적층구조를 가지고, 기억체(2)의 바닥면(12)은 반도체기판(1)에 접하며, 기억체(2)의 상면(10)은 도체(3)에 접하고, 기억체(2)의 측면(11)은 격벽(4)에 접하여 둘러싸이며, 기억체(2)의 바닥면(12)의 폭은 100nm 이하로서, 도체(3)와 반도체기판(1) 사이의 가장 짧은 거리는, 기억체(2)의 바닥면(12) 폭의 2배 이상으로서, 기억체(2)의 측면(11)의 폭은 바닥면(12)보다 위인 어느 위치에서도 바닥면(12)의 폭과 동일하고 일정하거나, 또는 바닥면(12) 이외의 바닥면(12)보다 위인 위치에서 가장 넓은 것을 특징으로 하는 반도체 기억소자.

Description

반도체 기억소자, 그 밖의 소자 및 그 제조방법
본 발명은, 반도체 기억소자, 그 밖의 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는, 폭이 100nm 이하이고 높이가 폭의 2배 이상인 하이 어스팩트(high-aspect)한 형상의 기억체 등의 구조체를 이용한 미세고집적인 반도체 기억소자, 그 밖의 소자와 그 제조방법에 관한 것이다.
기능성 재료를 이용한 반도체 기억소자는, 기능성 재료의 막두께가 수십 나노미터 이상이어야 겨우 그 고유의 기능을 발휘한다. 예를 들어, 기능성 재료의 하나인 강유전체를 이용한 강유전체 게이트 트랜지스터에서는, 강유전체의 막두께가 감소함에 따라서 메모리 윈도우가 감소하여, 소자의 기억기능이 저하한다(특허문헌 1). 또한, 강유전체는 에칭하기 어려운 재료인 경우가 많아, 에칭 완료까지 소실되지 않는 에칭 선택비가 높은 마스크 재료를 찾는 것은 어려우며, 따라서 에칭 전 강유전체의 막두께를 두껍게 함으로써 강유전체 게이트 트랜지스터의 메모리 윈도우를 확산하는 것에는 한계가 있다.
또한, 강유전체의 에칭에 따른 측벽의 경사각은 높은 각도가 바람직한데, 실제로는 90도에 근접시키는 것은 어렵다. 예를 들어, 에칭에 따른 강유전체 게이트 트랜지스터의 시작(試作)에서는, 게이트 금속 길이가 100nm인 경우에 강유전체의 아랫바닥은 약 배인 200nm 이상인 것이, 비특허문헌 1의 소자의 단면사진의 에칭 흔적으로부터 알 수 있다. 비특허문헌 1에 따르면, 이후에 강유전체의 측벽의 에칭 데미지를 회복하기 위하여 강유전체에 의한 측벽의 피복이 필요하여, 게이트 금속 길이가 100nm인 강유전체 게이트 트랜지스터의 반도체 기판 상에서의 점유 길이는 최종적으로는 200nm 이하로 할 수 없다.
재료의 에칭에 상관없는 다른 성형방법으로서 홈의 형 안에 재료를 채우는 방법을 들 수 있다. 하지만, 종래에는 홈을 깊게 가공하면 홈의 폭을 축소하는 것이 어렵다는 문제가 있었다. 예를 들어, 종래에 반도체 디바이스에 홈구조를 응용하는 예로서, MEMS의 실리콘 디그 딥(dig deep)과 다마신(damascene)법에 따른 동배선, 리플레이스먼트 게이트를 들 수 있다. MEMS 등의 제작공정에서는, 처음으로 실리콘 또는 실리콘 산화물 내에 안쪽으로 깊은 홈을 생성하는 요청이 있다. 실리콘 또는 실리콘계 재료에 직접적으로 깊은 홈을 생성하는 방법으로서 Bosch법을 비롯하는 수직이방성 에칭 수법이 고도로 발전하고 있다(비특허문헌 2).
또한, 반도체 회로에서 사용되는 다마신법에 따른 동배선은, 실리콘 산화물에 먼저 홈을 파고 거기에 도체인 동재료를 매립하고 나서 CMP 등의 평탄화 기술을 이용하여 여분의 부분을 절삭하고, 홈의 다마신법에 의하여 만들어지고 있다(특허문헌 2). 비특허문헌 2, 특허문헌 2 모두에 벌크의 실리콘계 재료를 직접 파 들어가기 때문에, 홈을 깊게 하면 홈의 폭을 작게 하는 것이 어렵다. 한편, MEMS의 실리콘 디그 딥과 다마신법에 따른 동배선에 공통되는 제조방법의 특징으로서, 홈이 되는 영역 이외를 보호층으로 덮고 나서 홈을 절삭하기 때문에, 보호막은 홈의 네거티브 패턴인 것을 들 수 있다.
또한, 트랜지스터의 게이트 도체를 다마신법의 응용에 의하여 형성하는 다마신 게이트 또는 리플레이스먼트 게이트라고 불리는 구조도 있다. 이 경우, 게이트 도체의 형이 되는 더미게이트는 종래의 폴리실리콘 게이트 트랜지스터의 제조 프로세스와의 정합성을 중시한 폴리실리콘으로 형성되어 있고, 더미게이트는 에칭으로 형성된다(특허문헌 3). 불소계 가스나 취화수소 등의 할로겐계 가스를 이용한 드라이에칭이나 웨트에칭이 이용되며, 역시 홈을 깊게 하면 홈의 폭을 작게 하는 것이 어렵다. 리플레이스먼트 게이트의 용도에서는 소자의 미세화에 맞추어 홈의 폭을 좁게 하고 싶은 한편으로 홈을 깊게 하는 이점은 없으므로, 어스팩트비가 작은 홈으로도 충분하다. 리플레이스먼트 게이트의 방법을 이용한 강유전체 게이트 트랜지스터의 제조방법에서는, 예를 들어 비특허문헌 3에 따르면, 강유전체를 채우기 전의 홈의 폭은 200nm이고, 홈의 깊이는 명시되어 있지 않지만 50nm 정도인 것이 비특허문헌 3 중의 도면으로부터 알 수 있다.
특허문헌 1: 일본특허공보 제5414036호 특허문헌 2: 일본공개특허공보 2008-41783호 특허문헌 3: 일본공개특허공보 2004-31753호
비특허문헌 1: Le Van Hai, et al., Japanese Journal of Applied Physics 54, 088004(2015). 비특허문헌 2: 덴소 테크니컬 리뷰 Vol.6 No.2 2001, J.Ohara, et al., pp.72-77. 비특허문헌 3: Fengyan Zhang, et al., Japanese Journal of Applied Physics 40, pp.L635-L637(2001).
본 발명은, 반도체 기억소자, 그 밖의 소자의 기억체, 그 밖의 구조체의 실효적인 두께가 면내 스케일링에 의한 제약을 받지 않고, 폭이 100nm 이하이고 높이가 폭의 2배 이상인 하이 어스팩트한 기억체를 이용한 반도체 기억소자, 그 밖의 소자와 그 제조방법을 제공하는 것을 목적으로 한다.
제 1 항에 따른 발명은, 반도체와 기억체와 도체를 중첩한 적층구조를 가지고, 상기 기억체는 서로 구별할 수 있는 안정적인 상태를 2가지 이상 가지며, 동시에 상기 상태 중 하나를 선택하는 물체로서,
상기 기억체가 마주보는 2면 중 1면은 상기 반도체에 접하고, 또 다른 1면은 상기 도체에 접하며, 상기 기억체의 측면은 상기 2면과는 평행하지 않고, 상기 기억체의 측면은 격벽에 접하여 둘러싸이며, 상기 기억체의, 상기 반도체와 평행한 방향의 단면은, 상기 반도체와 접하는 면에서 가장 면적이 좁고, 상기 반도체로부터 멀어질수록 면적은 같거나 혹은 넓어지며, 상기 단면의 최소폭은 100nm 이하로서, 상기 도체와 상기 반도체 사이의 가장 짧은 거리는, 상기 단면의 최소폭의 2배 이상인 것을 특징으로 하는 반도체 기억소자이다.
제 2 항에 따른 발명은, 제 1 항에 있어서, 상기 격벽은, 에칭 속도가 다른 2개 이상의 재료의 적층으로 이루어지는 것을 특징으로 하는 반도체 기억소자이다.
제 3 항에 따른 발명은, 제 1 항 또는 제 2 항에 있어서, 상기 기억체는 완충절연체와 강유전체의 적층으로 이루어지고, 상기 강유전체는 상기 반도체와 직접적으로는 접촉하지 않으며, 상기 완충절연체는 상기 격벽보다 비유전률이 높은 유전체인 것을 특징으로 하는 반도체 기억소자이다.
제 4 항에 따른 발명은, 제 3 항에 있어서, 게이트, 소스, 드레인, 기판의 4단자를 구비한 트랜지스터로서, 게이트 단자는 상기 도체에 접속되고, 상기 게이트 단자와 기판 단자 사이에 인가되는 전압은 상기 기억체와 상기 반도체로 이루어지는 적층에 인가되는 전압과 같으며, 소스 단자는 소스 영역에 접속되고, 드레인 단자는 드레인 영역에 접속되며, 상기 소스 영역 및 상기 드레인 영역은, 서로 중복되지 않는 상기 반도체의 일부로서, 상기 기억체가 상기 반도체와 접하는 면을 사이에 끼우고 경계를 접하여 양측에 늘어서는 것을 특징으로 하는 반도체 기억소자이다.
제 5 항에 따른 발명은, 기판 상에 솟아있는 돌기형 구조체를 형성하고, 상기 돌기형 구조체의 폭은 100nm 이하이며 또한 높이는 폭의 2배 이상으로서, 상기 돌기형 구조체를 격벽으로 덮고, 상기 격벽으로 덮인 상기 돌기형 구조체를 위에서부터 기판을 향하는 방향으로 절삭한 후, 상기 돌기형 구조체를 선택적으로 제거하는 것에 의하여, 폭이 100nm 이하인 홈을 상기 격벽 내에 형성하는 소자의 제조방법이다.
제 6 항에 따른 발명은, 제 5 항에 있어서, 상기 돌기형 구조체는 유기물로 이루어지고, 상기 격벽은 무기물로 이루어지며, 상기 돌기형 구조체를 산소 플라즈마 에칭으로 선택적으로 제거하는 것을 특징으로 하는 소자의 제조방법이다.
제 7 항에 따른 발명은, 제 5 항에 있어서, 상기 돌기형 구조체는 2층 이상의 적층으로 이루어지고, 이 중 적어도 최하층을 제외하는 다른 층을 선택적으로 제거하는 것을 특징으로 하는 제조방법이다.
제 8 항에 따른 발명은, 제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 기판은 2층 이상의 적층으로 이루어지는 것을 특징으로 하는 소자의 제조방법이다.
제 9 항에 따른 발명은, 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 격벽은, 에칭 속도가 다른 2개 이상의 재료의 적층으로 이루어지는 것을 특징으로 하는 소자의 제조방법이다.
제 10 항에 따른 발명은, 제 5 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 홈의 개구부에 기판으로부터 위를 향할수록 넓어지는 경사를 주는 것을 특징으로 하는 소자의 제조방법이다.
제 11 항에 따른 발명은, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 전기적 도체를 넣는 것을 특징으로 하는 전기배선의 제조방법이다.
제 12 항에 따른 발명은, 상기 격벽은 빛을 차단하는 재료로서, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 광투과재료를 넣는 것을 특징으로 하는 광배선의 제조방법이다.
제 13 항에 따른 발명은, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 기억체를 넣는 것을 특징으로 하는 기억소자의 제조방법이다.
제 14 항에 따른 발명은, 상기 기판의 적어도 표면은 반도체로서, 상기 격벽을 형성하기 전에는, 미리 상기 돌기형 구조체에 대하여 자기정합적으로 상기 소스 영역과 상기 드레인 영역을 상기 반도체 내에 형성하고, 제 5 항 내지 제 10 항 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 강유전체 재료를 넣는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법이다.
제 15 항에 따른 발명은, 제 14 항에 있어서, 상기 기억체는 유기금속 기상성장법에 의하여 성막한 강유전체를 포함하는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법이다.
제 16 항에 따른 발명은, 상기 돌기형 구조체의 폭을 2종류 이상 설치하고, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 2개 이상의 폭이 다른 홈 내에 기억체를 동시에 성막하여 얻어진 2개 이상의 소자로 구성되며, 상기 홈의 폭을 변경함으로써 상기 홈의 내부에 충전되는 상기 기억체의 상기 기판으로부터의 높이를 제어하고, 각 소자의 기억기능의 강도를 가변으로 하는 것을 특징으로 하는 전자회로의 제조방법이다.
제 17 항에 따른 발명은, 반도체 상에 돌기형 구조체를 형성하고, 상기 돌기형 구조체에 대하여 자기정합적으로 소스 영역과 드레인 영역을 형성하며, 상기 반도체 및 상기 돌기형 구조체 상을 덮도록 격벽을 형성하고, 상기 돌기형 구조체와 그 주위의 격벽을 위에서부터 기판을 향하는 방향으로 절삭한 후, 상기 돌기형 구조체를 선택적으로 제거함으로써 격벽 내에 홈을 형성하며, 상기 격벽 중 상기 홈의 격벽인 곳의 높이는, 상기 홈의 폭에 상당하는 거리만큼 상기 홈의 중심으로부터 멀어진 위치에 있어서의 상기 격벽의 높이에 비하여, 같거나 혹은 보다 낮고, 상기 홈 내에 강유전체 재료를 넣는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법이다.
제 18 항에 따른 발명은, 제 4 항에 기재된 반도체 기억소자 1개를 1개의 메모리셀로 하고, 상기 메모리셀을 기판면 내에 2행 2열 이상으로 규칙적으로 배열한 메모리셀 어레이로서, 공통의 메모리셀 어레이에 속하는 메모리셀의 기판 단자끼리는 서로 동일한 전위이며, 가로방향의 1열에 늘어선 2개 이상의 메모리셀의 게이트 단자끼리를 전기적으로 단락하는 게이트선과, 세로방향의 1열에 늘어선 2개 이상의 메모리셀의 드레인 단자끼리를 전기적으로 단락하는 드레인선과, 세로방향의 1열에 늘어선 2개 이상의 메모리셀의 소스 단자끼리를 전기적으로 단락하는 소스선을 구비하고, 드레인선은 소스선과 평행하며, 게이트선은 드레인선 및 소스선과 직교하고, 드레인선을 구성하기 위한 드레인 단자끼리의 단락 및 소스선을 구성하기 위한 소스 단자끼리의 단락은, 모두 컨택트홀을 통하지 않고, 각 메모리셀의 드레인 영역 및 소스 영역에 상당하는 반도체의 활성 영역끼리의 연결에 의하여 이루어져 있는 것을 특징으로 하는 메모리셀 어레이이다.
제 19 항에 따른 발명은, 제 18 항에 있어서, 상기 메모리셀은 세로방향의 인접하는 2열마다 쌍을 이루고, 각 1쌍 내에 1개의 소스선을 공유하며, 소스선을 사이에 끼우고 양측에 드레인선을 가지고, 2열의 메모리셀은 소스선에 대하여 좌우 대칭인 배치를 가지는 것을 특징으로 하는 메모리셀 어레이이다.
제 20 항에 따른 발명은, 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 기억소자를 메모리셀로 하고, 상기 메모리셀을, 기판면 내에는 2행 2열 이상으로 규칙적으로 배열하며, 또한 상기 기판에 수직인 방향, 즉 높이방향으로는 2층 이상의 계층에 적층한 메모리셀 어레이로서, 높이방향으로는 상하로 가장 근접하는 2개의 계층끼리가 서로 쌍을 이루고, 각 쌍 내에는 상하의 메모리셀이 도체를 사이에 끼우고 면대칭으로 마주보며, 상하의 마주보는 메모리셀끼리가 도체를 공유하는 것을 특징으로 하는 메모리셀 어레이이다.
제 21 항에 따른 발명은, 제 18 항의 메모리셀 어레이를 1계층 단위로 하고, 상기 계층 단위를 2층 이상 적층한 메모리셀 어레이로서, 높이 방향으로는 상하로 가장 근접하는 2개의 계층 단위끼리가 서로 쌍을 이루며, 각 쌍 내에서는 상하의 메모리셀이 게이트선을 사이에 끼우고 면대칭으로 마주보고, 상하의 마주보는 메모리셀끼리가 게이트선을 공유하는 것을 특징으로 하는 메모리셀 어레이이다.
제 22 항에 따른 발명은, 제 19 항의 메모리셀 어레이를 1계층 단위로 하고, 상기 계층 단위를 2층 이상 적층한 메모리셀 어레이로서, 높이 방향으로는 상하로 가장 근접하는 2개의 계층 단위끼리가 서로 쌍을 이루며, 각 쌍 내에서는 상하의 메모리셀이 게이트선을 사이에 끼우고 면대칭으로 마주보고, 상하의 마주보는 메모리셀끼리가 게이트선을 공유하는 것을 특징으로 하는 메모리셀 어레이이다.
본 발명에서는, 에칭 속도가 빠른 재료로 이루어지는 돌기형 구조체를 에칭 속도가 상대적으로 느린 재료의 격벽으로 덮고, 상부로부터 이방적으로 절삭하여 돌기형 구조체의 두부를 노출시키며, 돌기형 구조체를 선택적으로 에칭으로 제거함으로써, 격벽 내에 하이 어스팩트한 홈을 남긴다. 돌기형 구조체를 선택적으로 에칭하여 노출한 홈의 바닥면은, 에칭 조건을 적절하게 조정함으로써 표면의 손상도 적고 계면준위도 수용할 수 있을 정도로 적게 하는 것이 가능하다. 이러한 홈 내에 단차피복성이 양호한 성막방법으로 기능성 재료를 성막하여 매립한 것을 반도체 기억소자에 이용한다.
본 발명에 따르면, 하이 어스팩트한 형상을 가지는 기능성 재료를 기판 상의 격벽 내에 설치하는 것이 가능하여, 전자 디바이스의 제조공정으로서 유효하다. 예를 들어, 격벽으로서 절연체를 이용하고, 본 발명에 의하여 형성한 깊은 홈에 전기적 도체를 매립함으로써 전기배선을 제작할 수 있다.
또는, 격벽으로서 광불투과성 재료를 이용하여 본 발명에 의하여 형성한 깊은 홈에 광투과성 재료를 매립함으로써 광배선을 제작할 수 있다.
또한 예를 들어, 기판으로서 반도체를 이용하고, 격벽으로서 절연체를 이용하며, 본 발명에 의하여 형성한 깊은 홈에 강유전체나 자성체 등의 비휘발 기억기능을 가지는 기능성 재료와 전극도체를 매립함으로써 데이터 비휘발 트랜지스터를 제작할 수 있다.
본 발명은, 종래의 강유전체를 에칭에 의하여 성형하는 방법에 비하여, 상당한 하이 어스팩트한 형상이며, 또한 에칭 데미지가 적은 강유전체 게이트 트랜지스터를 제공한다.
에칭은, 화학반응에 따른 화학적 에칭, 또는 가속한 에칭종(種)의 충돌 충격에 의하여 절삭하는 물리적 에칭, 또는 그들 양쪽 성분의 혼합에 의한 에칭의 3종류로 크게 구분된다. 물리적 에칭에서는 에칭에 의하여 비산한 물질이 바로 위의 측벽에 다시 부착되어 에칭종을 차폐하기 때문에, 에칭 완료 후의 단면 형상은 윗바닥보다 아랫바닥이 긴 사다리꼴 형태가 되는 경향이 있고, 에칭 대상이 두꺼울수록 이러한 경향은 현저하다. 또한, 에칭하기 어려운 재료일수록, 화학적 반응성의 부족함 때문에 에칭 가공시에 물리적 에칭 성분은 빠뜨릴 수 없기 때문에, 에칭 후의 단면은 사다리꼴이 되는 경향이 강하다.
본 발명에 따르면, 종래의 플레너형 FeFET의 제조방법과 달리, FeFET의 제조시에 반드시 도체와 강유전체를 일체로서 자기정합적으로 게이트 적층 에칭과 이온주입과 고온 어닐링의 3공정을 행할 필요가 없다. 이 때문에, 도체를 성막하기 전에 강유전체 다결정화를 위한 고온 어닐링을 행한 후에 도체를 성막하여 성형하는 것이 가능해진다. 고온 어닐링 온도는, 예를 들어 SrBi2Ta2O9나 CaxSr1 - xBi2Ta2O9 등의 비스무트층상 페로브스카이트형 강유전체를 이용하는 경우에는 약 800℃이고, 이러한 고온에 견디어 도체의 성질을 유지하는 금속은 반응성이 부족한 Pt나 Ir 등의 귀금속으로 한정되어 있었다. 귀금속은 고가로 가격도 불안정하다는 어려움이 있었다. 또한, Pt나 Ir의 특징인 화학적인 안정성은 바꿔말하면 반응성이 부족하다고 하는 것으로, 화학적 반응성의 부족함 때문에, 반응성 에칭이 아니라 물리 에칭을 주로 하는 에칭으로 성형하여야만 하여, 가공 정밀도가 좋지 않다는 어려움도 있었다.
본 발명에 의하여 도체에 높은 내열성을 요구하지 않아도 되므로, 고가의 귀금속재료가 아닌 염가의 도체재료를 전극으로서 선택할 수 있게 된다. 염가의 도체재료로는, 예를 들어 알루미늄, 티타늄, 하프늄, 탄탈, 실리콘 또는 그들의 질화물이나 화합물 중 도전성을 가지는 것을 들 수 있다. 그들은 Pt나 Ir에 비하면 보다 높은 화학반응성을 가지므로, 에칭으로 성형할 때에 가공 정밀도가 보다 양호하고, 따라서 미세가공에 유리하다.
본 발명에 따르면, 강유전체 게이트 트랜지스터의 소스·드레인간 거리, 즉 채널 길이(L)를 축소하는 것과는 독립적으로 강유전체의 실효적인 두께(H)를 크게 하는 것이 가능하다. H는 도체와 완충절연체의 사이에 위치하는 강유전체가 차지하는 높이이다.
본 발명에 따르면, H는 적어도 L의 2배 이상의 값을 확보할 수 있다(H=2L). 따라서, 본 발명에 따르면, L이 100nm보다 적고 또한 메모리 윈도우가 커서 다값 기억도 가능한 강유전체 게이트 트랜지스터를 제조할 수 있다. 일반적으로, FeFET의 메모리 윈도우를 크게 확보하기 위하여는, FeFET의 게이트-기판 사이에 인가되는 전압 중에서, 강유전체에 인가되는 전압의 비율을 가급적 크게 하는 것이 필요하다. FeFET의 게이트-기판 사이에 인가되는 전압(VALL)은, 강유전체(첨자 F)와 완충절연체(첨자 I)와 반도체(첨자 S)로 분배된다. MFIS는 간략적으로는 정전용량의 직렬접속으로 간주된다. 축적되는 전하밀도(Q)는 공통이므로, Q=CFХVF=CIХVI=Q5이다. CF는 강유전체의 단위면적당 정전용량, VF는 강유전체에 분배되는 전압, CI는 완충절연체의 단위면적당 정전용량, VI는 완충절연체에 분배되는 전압, QS는 반도체의 표면전하밀도이다. 반도체의 표면포텐셜을 ΨS로 하고, VALL=VF+VI+ΨS이므로, VALL-ΨS=VFХ(1+CF/CI)가 성립한다. ΨS는 반도체의 불순물농도와 QS에 의하여 특정된다. 따라서, VALL과 ΨS가 거의 일정한 경우를 생각하면, FeFET의 메모리 윈도우를 넓게 확보할 목적으로 VF를 크게 하기 위하여는, CF/CI를 가급적 작게 하는 것이 좋다. CF/CI를 작게 하기 위하여는, CI를 크게 하거나 혹은 CF를 작게 해야만 한다. CI를 크게 하기 위하여는 완충절연체를 고유전체재료로 하고, 또한 얇게 하는 것이 유효하다. CF를 작게 하기 위하여는 강유전체를 비유전률(εF)이 낮은 재료로 하고, 또한 두껍게 하는 것이 유효하다.
하지만, 현실적으로는, 강유전체의 εF는 높은 경우가 많고, 그 경우에는 강유전체의 실효적인 두께(H)를 크게 하는 것 밖에 없다. 예를 들어, 비스무트층상 페로브스카이트형 강유전체인 SrBi2Ta2O9는 180의 비유전률을 가진다(참고문헌: S.Sakai, et al., Japanese Juornal of Applied Physics, Vol.43(2004) pp.7876-7878). 종래의 플레너형 FeFET의 제조공정 중에서는, 강유전체는 에칭에 의하여 성형된 결과, 단면이 사다리꼴이 되고, 사다리꼴의 윗바닥에 상당하는 금속 게이트 길이는 아랫바닥에 상당하는 소스·드레인간 거리, 즉 채널 길이(L)보다 짧았다. 따라서, 어느 금속 게이트 길이에 대하여 강유전체의 실효적인 두께(H)를 크게 하면 L도 증가한다는 바람직하지 않은 상관이 있었다.
본 발명에 따르면 이러한 문제가 해소되어, L을 축소하는 것과는 독립적으로 H를 크게 하는 것이 가능하다.
본 발명에 따르면, 상기와 같은 H와 L의 상관관계가 해소되는 것 이외에도, 에칭하기 어려운 재료인 경우가 많은 강유전체를 에칭하지 않고 FeFET를 제조할 수 있는 점에서, H를 크게 할 수 있다는 이점이 얻어진다. 강유전체의 대부분은 에칭하기 어려운 재료이고, 즉 화학반응성이 부족하며, 또한 에칭 속도가 느리다. 따라서, 에칭할 때에는 물리 에칭 요소를 빠뜨릴 수 없다. 당연히, 에칭 후의 단면은 사다리꼴이 되는 경향이 강해지는 것 이외에, 마스크 재료와 강유전체의 에칭 선택비는 너무 크게 할 수 없었다. 마스크 재료가 유기물의 레지스트나 금속이나 실리콘 및 그들의 산화물이나 질화물 등의 무기물인지에 상관없이 에칭 선택비는 크게 할 수 없다.
이 때문에, 마스크가 소실되기 전에 강유전체의 에칭을 완료시키기 위하여는, 강유전체의 막두께는 너무 크게 할 수 없었다. 예를 들어, 막두께 150nm의 비스무트층상 페로브스카이트형 강유전체인 CaxSr1 - xBi2Ta2O9를 에칭으로 가공한 경우의 단면 형상은 바람직하게는 직사각형인 부분이 현실적으로는 사다리꼴이 되어, 140nm에서 190nm의 윗변으로부터 시작된 에칭은 종료시에는 아랫바닥이 각 윗바닥의 배 이상이 된다. 초기 막두께 150nm의 Pt는, 막두께 150nm의 CaxSr1 - xBi2Ta2O9의 에칭을 완료한 후에는 150nm보다 얇게 보이는 것으로부터, 에칭 마스크가 에칭 중에 소멸되어 있는 것을 알 수 있다(참고문헌: L.V.Hai, et al., Semiconductor Science and Technology, Vol.30(2015) 015024(7pp.)). 따라서, Pt/CaxSr1 - xBi2Ta2O9의 적층을 에칭으로 가공하는 경우에는, 그 후의 보고(Le Van Hai, et al., Japanese Journal of Applied Physics 54, 088004(2015).)에 있는 바와 같이, CaxSr1-xBi2Ta2O9의 윗변의 최소값 100nm, 그때의 막두께의 최대값 190nm의 조합이 에칭에 따른 가공 한계에 가깝다고 생각된다. 그 결과, 종래의 플레너형 FeFET의 제조방법에서는 H를 두껍게 할 수 없어 메모리 윈도우가 억제된다는 어려움이 있었는데, 본 발명에 따르면 이것이 해소된다.
본 발명에 따르면, 폭이 다른 돌기형 구조체로부터 출발하여 동일 기판 상에 상이한 폭의 홈을 공존시킴으로써, 강유전체의 실효적인 두께(H)가 다른 트랜지스터를 동일 기판 상에 배치하는 것이 가능하다. 깊은 홈의 폭에 따라서 적절한 평면상 관리 막두께를 선택함으로써, H가 다른 강유전체 게이트 트랜지스터를 제작할 수 있다. 폭이 작은 홈에는 강유전체를 홈의 상부까지 충전하여 H가 큰 비휘발 기억소자가 생긴다. 폭이 큰 홈에는 바닥면과 벽면에만 존재하는 강유전체 박막이 고유전체로서 작용하는 H가 작은 기억기능이 없는 소자가 생긴다.
또한, 본 발명에 따르면, 트랜지스터의 게이트뿐만 아니라, 소스 및 드레인 상에도 깊은 홈을 형성하여 이들 중에 기능성 재료를 매립할 수 있다. 본 발명에 따르면, 기능성 재료가 에칭 데미지를 받지 않고, 기능성 재료의 기판면 내에서의 폭을 100nm 이하까지 축소하여도 실효적인 두께를 폭의 2배 이상으로 확보할 수 있다. 기능성 재료의 성능을 희생하여 실효적인 두께를 얇게 하지 않고 기판면 내에서의 미세 고집적화가 가능하므로, 본 발명에 의하여 제조한 소자의 성능은 스케일링에 따른 제약을 받기 어렵다.
본 발명에 따르면, 채널 길이의 스케일링의 제약을 받지 않고 메모리 윈도우를 넓게 확보하는 FeFET를 제공할 수 있는 것 이외에, 강유전체 성막의 공정 직전까지는 종래의 실리콘 CMOS 프로세스와 제조장치를 공유할 수 있고, 또한 강유전체의 에칭 성형도 불필요하며 강유전체 재료의 비산에 따른 장치 오염의 우려도 적다. 따라서, 종래의 플레너형 FeFET와 비교하여, 본 발명에 따른 FeFET 제조에서는 양산시의 설비투자를 삭감할 수 있다. 강유전체의 에칭 성형이 불필요하다는 것에 의하여, 에칭 데미지에 의하여 FeFET의 데이터 보유 특성이나 데이터 갱신 내성 등의 강유전체에 유래하는 중요한 성능을 손상시키는 리스크도 줄일 수 있다. 강유전체에 한정되지 않고 다른 대부분의 기능성 재료에 공통의 과제인 에칭 데미지를 회피할 수 있음으로써, 기능성 재료 본래의 성능을 손상시키지 않고 디바이스화하는 것이 가능해진다.
도 1은, 본 발명의 실시형태에 따른 반도체 기억소자의 단면도이다. (a) 평평한 경우, (b) 물결면의 경우, (c) 내부에 빈 구멍을 포함하는 경우를 나타낸다.
도 2는, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다.
도 3은, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다. 격벽에 둘러싸여져 있지 않은 부분은, 도체의 바로 아래만을 남기고 제거된다.
도 5는, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다. 격벽이 2층인 경우를 나타낸다.
도 6은, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다. 강유전체 게이트 트랜지스터(FeFET)이다. (a) 개략도, (b), (c), (d) L이 공통적으로 약 100nm이고 H가 다른 소자의 각각의 단면 SEM 사진과 그 개략도 및 드레인 전류-게이트 전압(Id-Vg) 특성의 실측 데이터. (b) H=370nm, (c) H=420nm, (d) H=540nm.
도 7은, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다. 동시에 자기정합적으로 강유전체도 에칭하는 경우도 있다.
도 8은, 본 발명의 다른 실시형태에 따른 반도체 기억소자의 단면도이다. 복수의 FeFET를 고밀도로 집적한 경우이다.
도 9는, 본 발명의 다른 실시형태인 깊은 홈의 제조방법의 예를 나타내는 개략도이다.
도 10은, 기판 상에 형성한 돌기형 구조체의 단면 SEM 사진으로, 순서 2에 상당하는 일례를 나타낸다.
도 11은 3층의 적층으로 이루어지는 기판 상에 폭 69.5nm, 높이 481nm의 돌기형 구조체를 형성한 것의 단면 SEM 사진이다.
도 12는, 돌기형 구조체를 격벽으로 덮은 것의 단면 SEM 사진으로, 순서 3에 상당하는 일례이다.
도 13은, 돌기형 구조체를 격벽으로 덮은 후, 돌기형 구조체의 상부가 노출될 때까지 위에서부터 절삭한 것의 단면 SEM 사진으로, 순서 4에 상당하는 일례이다.
도 14는 돌기형 구조체를 격벽으로 덮은 후, 돌기형 구조체의 상부가 노출될 때까지 위에서부터 절삭하여, 돌기형 구조체를 도중까지 제거한 것의 단면 SEM 사진으로, 순서 5의 도중 단계에 상당하는 일례이다.
도 15는 순서 5의 완료 후에 상당하는 일례인 단면 SEM 사진이다.
도 16은 본 발명의 다른 실시형태인 깊은 홈을 고밀도로 집적한 경우의 제조방법의 예를 나타내는 개략도이다.
도 17은 깊은 홈의 제조방법을 나타내는 개략도이다.
도 18은 고밀도로 집적한 깊은 홈의 제조방법의 개략도이다.
도 19는 기판의 최상층을 돌기형 구조체와 자기정합적으로 에칭한 경우이며, 또한 단일한 깊은 홈의 제조방법의 개략도이다.
도 20은, 고밀도로 집적한 깊은 홈의 제조방법의 개략도이다.
도 21은 본 발명의 일 실시형태인 깊은 홈의 제조방법으로, 격벽이 적층인 경우이다.
도 22는, 기판 혹은 돌기형 구조체가 적층인 경우이며, 깊은 홈의 바닥부에 이들의 일부를 의도적으로 남긴 경우를 나타내는 도면이다.
도 23은, 적층의 격벽을 이용하여 깊은 홈의 상부 개구를 확장한 제조공정 도중의 단면 SEM 사진을 나타낸다. 좌측은 원래의 사진이고, 우측은 피사체의 구조를 설명하기 위한 개략도이다. 유기물의 돌기형 구조체를 제거하기 전의 단계를 나타내는 도면이다.
도 24는, 격벽을 적층으로 하고, 고밀도로 집적한 깊은 홈의 제조방법의 개략도이다.
도 25는, 단(單)소자의 제조공정의 일례를 나타내는 도면이다.
도 26은, FeFET를 동일 기판 상에 고집적화하는 경우의 제조공정의 일례를 나타내는 도면이다.
도 27은, 본 발명에 따른 전자회로의 제조방법을 나타내는 도면이다.
도 28은, 강유전체가 홈의 바닥면과 측면만을 덮는 실례를 나타내는 도면이고, 좌측은 단면 SEM 사진이며, 우측은 피사체의 설명을 나타낸다.
도 29는 본 발명의 다른 일 실시형태인 FeFET의 제조방법을 나타내는 도면이다.
도 30은, 본 발명에 따른 메모리셀 어레이의 형상을 설명하는 도면이다. 면내의 집적도가 (a) 8F2인 경우, (b) 6F2인 경우이다.
도 31은, 본 발명에 따른 메모리셀 어레이의 등가회로를 설명하는 도면이다. 면내의 집적도가 (a) 8F2인 경우, (b) 6F2인 경우이다.
도 32는, 본 발명에 따른 메모리셀 어레이의 동작 조건을 설명하는 도면이다. 면내의 집적도가 (a) 8F2인 경우, (b) 6F2인 경우이다.
도 33은, 본 발명에 따른 메모리셀 어레이의 기록 디스터브 내성의 측정결과를 나타낸 도면이다. 면내의 집적도가 (a) 8F2인 경우, (b) 6F2인 경우이다.
도 34는, 본 발명에 따른 면내의 집적도가 6F2로 랜덤 액세스 가능한 다계층 메모리셀 어레이의 제조공정의 개략을 나타낸 도면이다.
도 35는, 본 발명에 따른 면내의 집적도가 4F2인 다계층 메모리셀 어레이의 제조공정의 개략을 나타낸 도면이다.
본 발명에 있어서의 기억체란, 전체에 혹은 부분적으로 기억성능을 가지는 입체를 의미한다. 즉, 기억체는, 기억기능을 가지는 재료 단독으로 이루어지는 입체의 경우도 있고, 기억기능을 가지는 재료의 층과 기억기능을 가지지 않는 재료의 층의 적층으로 이루어지는 입체를 나타내는 경우도 있다. 기억체의 일례로서, 강유전체와 상유전체의 2층으로 이루어지는 입체를 들 수 있다.
본 발명의 실시형태는, 도 1의 (a), (b), (c)에 나타내는 바와 같은 단면구조를 가지는 반도체 기억소자이다. 즉, 반도체 기판(1) 상에 기억체(2)와 도체(3)를 중첩한 적층구조를 가지고, 상기 기억체(2)의 바닥면(12)은 반도체 기판(1)에 접하며, 상기 기억체(2)의 상면(10)은 도체(3)에 접하고, 상기 기억체(2)의 측면(11)은 격벽(4)에 접하여 둘러싸인 반도체 기억소자이다. 도체(3)와 반도체를 게이트 전극과 기판 전극으로서 이용한다. 기억체(2)가 적층으로 이루어지는 경우에는, 기억체(2) 중 적어도 도체(3)와 접하는 부분은 도체가 아니고, 또한 기억체(2) 중 적어도 반도체와 접하는 부분은 반도체가 아니다.
본 발명에 따른 반도체 기억소자는, 그 형상에 3가지 특징을 가진다. 3가지 특징이란, 즉 (1) 상기 기억체의 바닥면(12)의 폭이 100nm 이하인 것, (2) 상기 기억체(2)의 상면(10)과 바닥면(12) 사이의 가장 짧은 거리는 상기 바닥면(12)의 폭의 2배 이상인 것, (3) 상기 기억체(2)의 측면(11)의 폭은 바닥면(12)보다 위의 어느 위치에서도 바닥면(12)의 폭과 동일하고 일정하거나, 혹은 바닥면(12) 이외의 바닥면(12)보다 위의 위치에서 가장 넓은 것이다.
상기 기억체(2)의 측면(11)은, 도 1의 (a)와 같이 평평한 것도 있지만, 도 1의 (b)와 같이 물결면인 것도 있으며, 또한 도 1의 (c)와 같이 완만한 곡면인 것도 있다. 그리고, 상기 기억체(2)는, 도 1의 (a), (b)와 같이 기밀하게 막혀 있는 것도 있지만, 도 1의 (c)와 같이 내부에 공공을 포함하는 것도 있다.
상기 기억체(2) 중 격벽(4)으로 둘러싸여 있지 않은 부분은, 도 1의 (a), (b), (c), 도 2와 같이, 격벽(4)의 외측으로도 돌출되어 존재하는 것도 있지만, 도 3과 같이, 모두 제거된 것도 있고, 또는 도 4와 같이 도체(3)의 바로 아래만을 남기고 제거된 것도 있다. 도 3과 같은 형상은, 예를 들어 기억체(2)의 상면(10)을 격벽(4)의 상면의 높이와 동일해질 때까지 절삭 혹은 연마한 후에 도체(3)를 형성함으로써 실현된다. 또한, 도 4와 같은 형상은, 예를 들어 도체(3)를 기억체(2) 상에 성막한 후에 리소그래피와 에칭에 의하여 성형하고, 동시에 기억체(2)도 자기정합적으로 성형함으로써 실현된다.
도 1의 (a), (b), (c), 도 2, 도 3, 도 4에 예시한 본 발명의 실시형태에서는, 어떤 경우에도, 상기 기억체(2)의 측면(11)의 폭은 바닥면(12)보다 위의 어느 위치에서도 바닥면(12)의 폭과 같아 일정하거나, 또는 바닥면(12) 이외의 바닥면(12)보다 위의 위치에서 가장 넓다. 이러한 단면 형상은 하이 어스팩트한 홈을 먼저 준비하고 그 홈 내에 기억체(2)를 매립하는 제조방법 특유이다. 본 발명과는 다른 방법, 예를 들어 기억체(2)를 하이 어스팩트하게 직접 에칭하는 성형방법에서는, 기억체(2)의 측면의 폭은, 반도체 기판(1)에 접하는 바닥면(12)에서 가장 넓고, 반도체(3)측을 향하여 위로 갈수록 좁아지는 점에서, 본 발명과는 다르다.
본 발명의 일 실시형태인 반도체 기억소자는, 그 격벽이 2층 이상의 적층인 것도 있다. 예를 들어, 격벽이 2층인 경우를 도 5에 나타낸다. 반도체 기판 및 기억체에 직접적으로 접하는 격벽 a는, 보다 외측에 위치하는 격벽 b와는 에칭속도가 다르다. 격벽 a를 격벽 b보다 에칭속도가 빠른 재료로 한 경우에는, 예를 들어 격벽 a로서 실리콘 산화물을 이용하고, 격벽 b로서 실리콘 질화물, 티타늄, 티탄 산화물, 티탄 질화물, 알루미늄 산화물, 알루미늄 질화물 등을 이용하며, 에칭은 격벽 a의 실리콘 산화물을 선택적으로 빠르게 에칭하는 조건으로 행한다. 예를 들어, CF4 등의 불소계 가스를 프로세스 가스로서 이용한 반응성 이온 에칭(RIF)이 이것에 상당한다.
본 발명의 일 실시형태는 또한, 예를 들어 도 6과 같은 강유전체 게이트 트랜지스터(FeFET)인 것도 있다. 격벽은 도 1과 같은 단층인 것도 있지만, 도 2에서 나타낸 바와 같이 2층 이상인 것도 있다. 도 6에서는 3층이다. 에칭속도가 다른 2개 이상의 재료의 적층을 격벽에 이용하면, 에칭에 의하여 깊은 홈의 개구부가 위를 향할수록 개방되는 것과 같은 경사를 줄 수 있다.
도 6의 (a)는, 금속-강유전체-절연체-반도체의 MFIS 구조라고 불리는 적층구조를 가지는 FeFET이다. 그러한 소스 및 드레인 영역은 완충(버퍼)절연체의 형상을 근거로, 이온주입법 등에 의하여 자기정합적으로 반도체 기판 상에 형성되어 있다. 도 6의 FeFET의 채널 길이, 즉 소스 영역과 드레인 영역 사이의 거리(L)는, 버퍼 절연체의 아랫바닥의 길이와 같아진다. 또한, 도 6의 FeFET의 강유전체의 실효적인 두께(H)는 완충절연체 상면으로부터 도체 하면까지의 거리이다. 따라서, 본 발명의 일 실시형태인 FeFET의 강유전체의 실효적인 두께(H)는 깊은 홈의 깊이에 의존하며, 강유전체의 관리 막두께(d)에 의하지 않는다. 여기에서, 관리 막두께란 요철이 없는 수평면 상에 성막한 경우의 막두께를 가리킨다. FeFET의 본방 시료와 동시 혹은 직전이나 직후에, 요철이 없는 수평면, 예를 들어 패턴이 없는 실리콘 결정기판 상에 막두께 모니터로서 동일한 조건으로 성막한다. 그 막두께를 엘립소미터(ellipsometer) 등의 비파괴측정법이나 단면 SEM상 관찰 등의 파괴측정법으로 측정함으로써, 본방 시료를 파괴하지 않고 본방 시료 상에 성막된 정확한 막두께를 알 수 있다. 이와 같은 수평면 상의 막두께의 파악은 비교적 쉽다. 그것과 수직인 방향, 예를 들어 깊은 홈의 내벽으로의 성막속도는 수평면 상보다 일반적으로 느리다.
본 발명의 일 실시형태인 FeFET를 제작하기 전에는, 예정하고 있는 성막방법과 성막조건을 이용한 시험성막을 행함으로써, 강유전체의 수평면 상에서의 성막속도(Va)(nm/sec), 깊은 홈의 내벽으로의 성막속도(Vb)(nm/sec)의 2가지 정보와, 깊은 홈의 폭(L)(nm)을 사전에 파악해 두면 좋다. Va와 Vb의 관계를, 예를 들어 Vb=kХVa로 표현한다. 깊은 홈의 내벽으로의 성막속도는 수평면보다 일반적으로 느리기 때문에, 0<k=1이다. 깊은 홈에 강유전체의 박막을 간극없이 매립하는 데에 필요한 성막시간(t)(sec)으로 하면, 2ХVbХt=L, 즉 2ХkХVaХt=L의 관계가 성립한다. 강유전체에 한정되지 않고 다른 재료여도, 이러한 관계식은 성립한다. 바꿔말하면, 깊은 홈에 강유전체의 박막을 간극없이 매립하기 위한 성막시간(t)(sec)은 t=L(2ХkХVa)이고, 그때에 막두께 모니터 시료를 이용하여 확인할 수 있는 수평면에서의 관리 막두께(d)는 d=VaХt=L/(2Хk)이다.
본 발명의 일 실시형태인 반도체 기억소자에서는, 깊은 홈 내에 매립하는 기억체를 유기금속 기상성장(MOCVD)법에 의하여 성막하는 경우도 있다. MOCVD법은 단차피복성이 양호한 특징을 가진다. 예를 들어, 도 3의 FeFET의 제조공정에서는, 강유전체 재료를 MOCVD법에 의하여 적절한 성막 조건으로 성막함으로써, 깊은 홈의 내벽면 및 수평면 상으로의 성막속도의 비, 즉 상기의 k=Vb/Va의 값을 1에 근접시키는 것이 가능하다. 하이 어스팩트한 깊은 홈에 효율적으로 기억체를 매립하기 위하여는, k가 보다 크고, 1에 가까울수록 좋다. 예를 들어, L=80nm인 깊은 홈 내에 강유전체를 매립하는 경우, k=1이라면 d는 최저 40nm일 경우에 깊은 홈의 바닥면까지 강유전체의 박막을 간극없이 매립할 수 있다.
본 발명에 따른 FeFET, 즉 매립형 FeFET에서는, 메모리 윈도우를 넓게 확보하기 위하여는 강유전체의 실효적인 막두께를 크게 하면 좋고, 이것은 매립한 홈을 깊게 설계하는 것에 의하여 실현되며, 채널 길이(L)에는 의존하지 않는다. 도 6의 (b), (c), (d)에 실험결과의 일례를 나타낸다. 이들은 H가 다른 FeFET의 각각의 단면 SEM 사진과 그 개략도 및 드레인 전류-게이트 전압(Id-Vg) 특성의 실측 데이터를 나타내고 있다. 단면 SEM 사진으로부터 판단하면, (b) H=370nm, (c) H=420nm, (d) H=540nm이었다. 도 6의 (b), (c), (d)에 예시한 3개의 FeFET에 공통하여, L은 약 100nm이었다. 또한, 이들의 FeFET에 공통하여, 게이트 적층 구조의 MFIS는 이 순서로 Ir, Ca-Sr-Bi-Ta-O 산화물의 CSBT 강유전체, HfO2 절연체, Si 반도체이었다. 이들의 CSBT는 MOCVD법에 의하여 성막되었다. 또한, 이들의 FeFET에 공통하여, 소스·드레인은 P+의 이온 주입에 의하여, 돌기형 구조체에 자기정합적으로 Si 반도체기판 상에 형성되고, 가속에너지는 5keV, 도즈는 5E12이었다. 그리고, 이들의 FeFET에 공통하여, Ir의 상부전극을 에칭에 의하여 형성한 후에, 약 800℃, 30분간의 다결정화 어닐링을 산소와 질소의 혼합가스 중에서 행하였다. 도 6의 (b)의 FeFET는, 도 6의 (c), (d)의 FeFET보다 약간 높은 온도에서 어닐링되었다. 도 6의 (b), (c), (d)에 예시한 3개의 FeFET에 대하여, Vg를 ±4의 범위로 소인하면서 Id를 측정하여 Id-Vg 곡선을 조사하였다. Id=1.0E-9(A/㎛)를 나타내는 Vg를 Vth로 판정하고, Id-Vg 곡선 상의 좌우 2개의 Vth의 차를 메모리 윈도우로 정의하였다. 그 결과, 각 메모리 윈도우는 도 6의 (b) 0.6V, (c) 0.8V, (d) 1.1V이었다. 즉, FeFET의 H가 클수록 메모리 윈도우는 넓어지는 경향이 확실하게 보였다. 한편, 게이트 폭(W)은 도 6의 (b), (c), (d)의 FeFET의 순서로 80㎛, 200㎛, 200㎛이었다. 메모리 윈도우는 게이트 폭의 크기에는 의존하지 않는다.
본 발명의 일 실시형태인 반도체 기억소자에서는, FeFET의 메모리 윈도우를 넓게 확보할 목적으로, CF/CI를 가급적 작게 하기 위하여, CI를 크게 한다. FeFET의 동작 중의 준비되지 않은 차지 주입이나 리크 전류를 피하여 FeFET의 성능을 유지하기 위하여는, 완충절연체의 물리 막두께를 극단적으로 얇게 하는 것은 유익하지 않다. 따라서, CI를 크게 하기 위하여는, 완충절연체에 인가되는 전압의 비율을 가급적 작게 한다. 이러한 목적을 위하여는, 비유전률(εI)이 높은 고유전체(high-k)재료를 완충절연체에 이용하는 것이 유효하다. 완충절연체는 강유전체의 다결정화를 목적으로 한 고온소성시에 일어나는, 강유전체와 반도체 사이의 원소의 상호확산을 방지하는 역할을 가진다. 이러한 점에 있어서, 예를 들어 SrBi2Ta2O9나 CaxSr1 -xBi2Ta2O9 등의 비스무트층상 페로브스카이트형 강유전체와 함께 FeFET에 이용하는 완충절연체로서 적합한 high-k 재료는, HfO2나 (HfO2)y(Al2O3)1-y 등이다.
본 발명의 일 실시형태인 반도체 기억소자는, 에칭에 의하여 성형된 완충절연체와, 그것에 자기정합적인 위치관계에 있는 소스 및 드레인 영역을 가지는 반도체기판과, 마찬가지로 완충절연체에 자기정합적인 위치관계에 있는 격벽 중의 깊은 홈이 먼저 제작되고, 그 후에 깊은 홈 내에 유기금속 기상성장법에 의하여 강유전체가 매립된 FeFET이다. 도체를 강유전체 상에 성막하고, 게이트 전극 형상으로 에칭하여 성형한다. 도체를 성형할 때에는, 도 7과 같이, 동시에 자기정합적으로 강유전체도 에칭하는 경우도 있다. 또한, 도체 및 강유전체의 상부는 화학기계연마(CMP)법 등의 표면평탄화법에 의하여 자기정합적으로 성형되는 경우도 있다. 이상과 같이 강유전체에 의한 인접소자간의 연결을 끊은 결과, 도 8과 같이 복수의 FeFET를 고밀도로 집적한 경우여도, 인접 FeFET간에서 옆의 FeFET에 잘못하여 데이터를 기록하는 등의 오동작을 방지할 수 있다.
본 발명의 일 실시형태인 깊은 홈의 제조방법의 예를 개략도(도 9)로 설명한다.
기판을 준비하고(순서 1), 이 위에 폭이 100nm 이하인 돌기형 구조체를 형성하며(순서 2), 이것을 격벽으로 덮는다(순서 3). 돌기형 구조체의 상부가 노출될 때까지 위에서부터 절삭(순서 4)한 후, 돌기형 구조체를 제거한다(순서 5).
도 10은, 어느 기판 상에 형성한 돌기형 구조체의 단면 SEM 사진으로, 순서 2에 상당하는 일례이다. 돌기형 구조체의 폭은 82nm, 높이는 525nm이다. 기판은 적층인 경우도 있다. 도 11은, 3층의 적층으로 이루어지는 기판 상에 폭 69.5nm, 높이 481nm의 돌기형 구조체를 형성한 것의 단면 SEM 사진이다. 도 12는 돌기형 구조체를 격벽으로 덮은 것의 단면 SEM 사진으로, 순서 3에 상당하는 일례이다. 도 13은, 돌기형 구조체를 격벽으로 덮은 후, 돌기형 구조체의 상부가 노출될 때까지 위에서부터 절삭한 것의 단면 SEM 사진으로, 순서 4에 상당하는 일례이다. 도 14는, 돌기형 구조체를 격벽으로 덮은 후, 돌기형 구조체의 상부가 노출될 때까지 위에서부터 절삭하고, 돌기형 구조체를 도중까지 제거한 것의 단면 SEM 사진으로, 순서 5의 도중 단계에 상당하는 일례이다. 도 15는, 순서 5의 완료 후에 상당하는 일례인 단면 SEM 사진이다.
도 10에서 14까지 사진에 보이는 돌기형 구조체는 탄소를 포함하는 유기물로, 도 14, 도 15에서 돌기형 구조체를 제거한 방법은 산소 플라즈마 에칭이다. 격벽은 실리콘 산화물이다. 어떤 도면에서도, 좌측은 원래의 사진이고, 우측은 피사체의 구조를 설명하는 개략도이다.
본 발명의 일 실시형태인 깊은 홈을 고밀도로 집적한 경우의 제조방법의 예를 개략도(도 16)로 설명한다. 기판을 준비하고(순서 1), 이 위에 폭이 100nm 이하인 돌기형 구조체를 형성하며(순서 2), 이것을 격벽으로 덮는다(순서 3). 돌기형 구조체의 상부가 노출될 때까지 위에서부터 표면평탄화 연마를 행한다(순서 4). 그 후, 돌기형 구조체를 제거한다(순서 5).
본 발명에서는, 돌기형 구조체가 적층으로 이루어지는 경우도 있다. 돌기형 구조체의 최하층을 제외한 다른 층을 선택적으로 제거하는 경우이고, 또한 단일한 깊은 홈의 제조방법의 대략도를 도 17에, 고밀도로 집적한 깊은 홈의 제조방법의 개략도를 도 18에 각각 나타내었다.
본 발명에서는 또한, 기판이 적층으로 이루어지는 경우도 있다. 기판의 최상층을 돌기형 구조체와 자기정합적으로 에칭한 경우이고, 또한 단일한 깊은 홈의 제조방법의 개략도를 도 19에, 고밀도로 집적한 깊은 홈의 제조방법의 개략도를 도 20에 각각 나타내었다.
본 발명의 일 실시형태인 깊은 홈의 제조방법에서는, 격벽이 적층인 경우도 있다. 예를 들어, 도 21과 같이, 외측의 격벽 b의 재료로서, 내측의 격벽 a보다 에칭속도가 느린 재료를 선택한 경우, 적절한 조건으로 위에서부터 동시에 에칭하면, 격벽 a의 감소가 격벽 b보다 빠르기 때문에, 깊은 홈의 상부 개구가 바닥부보다 넓어진다. 기판 또는 돌기형 구조체가 적층인 경우에는, 도 22와 같이 깊은 홈의 바닥부에 이들의 일부를 의도적으로 남기는 경우도 있다.
도 23에, 적층의 격벽을 이용하여 깊은 홈의 상부 개구를 넓힌 제조공정 도중의 단면 SEM 사진을 나타낸다. 좌측은 원래의 사진이고, 우측은 피사체의 구조를 설명하는 개략도이다. 도 23에서는, 아직 유기물의 돌기형 구조체를 제거하기 전 단계이다. 도 23의 적층 격벽은, 격벽 a가 실리콘 산화물, 격벽 b가 알루미늄 산화물이다. 적절한 에칭 조건을 선택함으로써, 깊은 홈의 개구부에 기판으로부터 위를 향할수록 넓어지는 것과 같은 경사를 주는 경우도 있다. 예를 들어, 도 23과 같이, 적절한 에칭 조건에 따르면, 깊은 홈의 상부 개구는 역삼각형의 형상까지 확장하는 것도 가능하다. 마찬가지로 격벽을 적층으로 하고, 고밀도로 집적한 깊은 홈의 제조방법의 개략도를 도 24에 나타내었다.
본 발명의 일 실시형태는, 상술한 제조방법으로 형성된 깊은 홈에 기능성 재료를 매립한 전자 디바이스이다. 깊은 홈에 매립하는 물질은 특별히 한정되지 않는다. 예를 들어, 강유전체 재료나 자성체 재료, 전하포획 재료 등의 기억체를 매립한 기억소자를 들 수 있다. 또한, 도체를 매립한 전기배선을 들 수 있다. 그리고, 광투과재료를 매립한 광배선을 들 수 있다. 어떤 경우에도, 본 발명에 따르면, 매립하는 물질은 직접 에칭되는 경우가 없으므로 에칭 데미지를 받는 리스크가 억제된다. 또한, 에칭이 어려운 재료여도 폭 100nm 이하로 실효적인 높이가 폭의 2배를 넘는 하이 어스팩트한 형상으로 쉽게 성형할 수 있으므로, 재료에 유래하는 에칭 가공 정밀도에 상관없이, 기판 내에서 고집적화하는 것이 가능하다. 깊은 홈에 상기 각종 재료를 매립하는 방법은, 단차피복성이 뛰어난 CVD나 MOCVD법이 유효하다.
본 발명의 일 실시형태인 매립형 강유전체 게이트 전계 효과 트랜지스터(FeFET)의 제조방법에 대하여 상세하게 설명한다. 도 25에 단소자의 제조공정의 일례를 나타내었다. 우선, (1) 표면을 불산 처리한 실리콘 반도체 기판을 준비한다.
다음으로, (2) 하프늄 산화물을 포함하는 고유전체를 버퍼 절연체로서 제조한다.
다음으로, (3) 전자선묘화 등의 리소그래피로, 깊은 홈의 원형이 되는 유기물의 레지스트 패턴을 버퍼절연체 상에 세운다. 패턴의 선폭은 100nm 이하이고, 높이는 그 2배 이상이다.
다음으로, (4) 깊은 홈의 원형이 되는 패턴을 마스크로 하여 버퍼절연체를 에칭하여 기판 표면을 노출시킨다.
다음으로, (5) 깊은 홈의 원형이 되는 패턴과 버퍼절연체에 대하여 자기정합적으로, 기판 표면에 이온주입한다. 주입된 이온은 후술하는 활성화 어닐링을 거쳐, FeFET의 소스와 드레인을 형성한다. 주입조건은, 예를 들어 기판이 p형이면, 기판을 국소적으로 n형화하는 이온을 얕게 주입하면 된다. 예를 들어, 1가의 인(P+)을 가속 에너지 5keV, 도즈양 5Х1012/cm2의 조건으로 이온주입하는 경우도 있다.
다음으로, (6) 깊은 홈의 원형이 되는 패턴을 덮도록, 격벽이 되는 절연체를 성막한다. 이러한 절연체는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물 등의 재료를 이용한 적층으로 이루어지고, 2층인 경우도 있고, 또는 3층 이상인 경우도 있다. 성막의 순번, 즉 적층의 순번은 모든 조합이 있을 수 있다. 예를 들어, 2층인 경우에는, 먼저 실리콘 산화물, 다음으로 실리콘 질화물인 것도 있고, 그 반대인 것도 있으며, 먼저 하프늄 산화물, 다음으로 실리콘 산화물인 것도 있고, 그 반대인 것도 있다.
(7) 전체를 위에서 에칭한다. 에칭하고 싶지 않은 영역은 사전에 보호막으로 덮어 둔다. 에칭시간은, 깊은 홈의 원형이 되는 패턴 상부가 노출될 때까지의 시간이 되도록 조정한다. 적합한 에칭 조건은, 격벽에 이용한 재료의 주요한 부분의 선택적 에칭에 적합한 프로세스 가스를 이용하여 수직방향의 이방성이 강해지는 조건이다. 예를 들어, 격벽이 주로 실리콘 산화물로 이루어지는 경우에는, 프로세스 가스에 아르곤과 CF4를 이용하여, 안테나 RF와 바이어스 RF가 각각 250W, 300W의 유도결합 플라즈마형 반응성 이온에칭(ICP-RIE)을 이용하면 된다.
다음으로, 옵션으로서 필요에 따라서, (8) 홈의 상부 개구부를 확장하기 위한 에칭을 행하는 경우도 있다. 에칭하고 싶지 않은 영역을 보호막으로 덮은 후, 격벽을 이루는 적층 중 내측을 외측보다 선택적으로 RIE 등으로 에칭하는 조건이나, 또는 기판에 대하여 경사 윗방향으로부터 아르곤 이온 밀링 등으로 이방적으로 에칭하는 조건을 이용하면 된다.
다음으로, (9) 노출하고 있는 깊은 홈의 원형이 되는 패턴을, 격벽 및 버퍼절연체에 대하여 선택적으로 제거하여 깊은 홈을 형성한다. 깊은 홈의 원형이 되는 패턴이 레지스트인 경우에는 산소 플라즈마 에칭으로 제거하면 좋다.
다음으로, (10) 강유전체를 깊은 홈의 위에서부터 성막한다. 강유전체를 성막하기 전에, 본 제조공정의 초기에서 기판 표면에 주입된 이온을 활성화하기 위한 어닐링을 행하여 FeFET의 소스와 드레인을 형성하는 경우도 있다. 강유전체의 성막조건은, 단차피복성이 양호한 성막방법, 예를 들어 유기금속 기상성장법이나 원자층 퇴적법 등으로 성막한다. 강유전체 재료는, 이러한 예와 같이 버퍼절연체가 하프늄 산화물을 포함하는 고유전체인 경우에는, SrBi2Ta2O9나 CaxSr1 - xBi2Ta2O9 등의 비스무트층상 페로브스카이트형 강유전체를 이용한다.
다음으로, (11) 도체를 성막한다. 도체의 성막보다 전 또는 성막보다 후에, 강유전체의 다결정화를 목적으로 한 고온 어닐링을 행한다. 강유전체에 SrBi2Ta2O9나 CaxSr1-xBi2Ta2O9 등의 비스무트층상 페로브스카이트형 강유전체를 이용하는 경우에는, 다결정화를 위한 어닐링 온도는 약 700℃에서 800℃ 사이의 고온인 경우가 많다. 강유전체 다결정화 어닐링은, 본 제조공정의 초기에서 기판 표면에 주입된 이온을 활성화하기 위한 어닐링이 아직 이루어져 있지 않은 경우에는, 이것을 겸하는 경우도 있다. 강유전체 다결정화 어닐링은, 도체를 성막하여 게이트 형상으로 성형한 후에 행하는 경우도 있는데, 도체의 성막 전에 행하는 경우도 있다. 어닐링을 도체의 성막 후에 행하는 경우는, 도체에는 고온내성이 요구된다. 고온내성을 가지는 도체재료로서 플래티늄이나 이리듐 등의 귀금속을 이용하는 경우가 많다. 또한, 원자층 퇴적법 등의 적절한 성막방법에 따르면, 티타늄이나 탄탈의 질화물도 고온내성을 가지는 경우도 있다. 한편, 어닐링을 도체의 성막 전에 행하는 경우에는, 도체에는 고온내성이 요구되지 않으므로, 플래티늄이나 이리듐 이외의 염가의 도체재료로도 선택지가 넓어진다. 염가의 도체재료란 예를 들어, 알루미늄, 티타늄, 하프늄, 탄탈, 실리콘, 또는 그들의 질화물이나 화합물 중 도전성을 가지는 것을 들 수 있다.
(12) 도체 상에는, FeFET의 게이트 형상으로 레지스트 패턴을 리소그래피로 형성한다.
(13) 레지스트 패턴을 형으로 하여 도체만 혹은 도체와 강유전체 양쪽을 에칭한다. 이러한 목적을 위한 레지스트 패턴의 위치는, 기판 상에서의 그 사영상(射影像)이, 본 제조공정의 초기에 깊은 홈의 원형으로 사용한 패턴의 사영상을 덮는 위치이다. 필연적으로, FeFET의 게이트는 기판 상의 채널 영역을 덮는다.
(14) 마지막에 레지스트를 제거하고, 소스, 드레인, 기판, 게이트에 대하여 컨택트홀을 적절하게 형성한다. 도 25의 제조방법을 이용하여, 금속-강유전체-절연체-반도체의 이른바 MFIS 구조로 이루어지는 FeFET를 제조할 수 있다. 본 발명에 따르면, FeFET의 채널 길이는 공정 (3)의 깊은 홈의 원형이 되는 패턴의 폭으로 결정되고, FeFET의 실효적인 두께는 공정 (9)의 깊은 홈의 깊이로 결정되기 때문에, FeFET의 기판면 내에서의 미세화와 큰 메모리 윈도우의 확보를 양립할 수 있다.
상기 공정 (1) 내지 (14)에 예시한 재료 중, 공정 (3)에서 버퍼 절연체 상에 세우는 깊은 홈의 원형이 되는 패턴의 재료를 유기물의 레지스트가 아닌 무기물의 폴리실리콘 등의 내열성 재료로 변경함으로써, 공정 (3) 이후에서 보다 높은 프로세스 온도를 이용할 수 있게 된다. 이것은 공정 (6)에서 격벽이 되는 절연체를 성막할 때에 보다 높은 성막온도의 이용을 가능하게 하고, 그 결과, 격벽이 되는 절연체 질의 향상을 기대할 수 있다.
도 26에, FeFET를 동일 기판 상에 고집적화하는 경우의 제조공정의 일례를 나타낸다. 도 25에서 일례를 나타낸 FeFET 단소자의 제조공정과 본질적으로는 같지만, 도 25의 (7)에 상당하는 공정, 즉 깊은 홈의 원형이 되는 패턴의 상부가 노출될 때까지 절삭하는 공정에서는, 도 26에 나타낸 바와 같이 화학기계연마(CMP)법으로 표면을 평탄화하는 경우도 있다. 또한, 도 25의 (12) 내지 (14)에 상당하는 공정, 즉 도체를 게이트의 형상으로 가공하는 공정에서는, 가공방법에 CMP법을 채용하면, 깊은 홈의 개구부에 매립된 도체가 자기정합적으로 FeFET의 채널 영역 바로 위의 위치에 맞기 때문에, 마스크 매수의 삭감으로 이어져 바람직하다.
본 발명의 일 실시형태인 전자회로는, 폭이 다른 홈 내에 기억기능을 가지는 재료를 동시에 성막하여 얻어진 2개 이상의 소자로 구성되고, 홈의 폭을 바꿈으로써 홈의 내부에 충전되는 기억기능을 가지는 재료의 기판으로부터의 높이를 제어하여, 각 소자의 기억기능의 강도를 가변으로 하는 것을 특징으로 하는 전자회로이다. 본 발명에 의하여 기억소자와 비기억소자를 쉽게 혼재(混載)하게 할 수 있다.
본 발명에 따른 전자회로의 제조방법을 도 27을 이용하여 설명한다. 도 25 및 도 26에 일례를 나타낸 FeFET의 제조공정과 본질적으로 같지만, 도 25의 (3)에 상당하는 공정, 즉 버퍼 절연체 상에 리소그래피로 레지스트를 패터닝하는 공정에서, 홈의 원형이 되는 패턴은 폭이 넓은 것과 좁은 것의 복수 종류를 형성한다. 그 결과, 동일 기판 상에 복수의 폭이 다른 홈이 형성된다. 이러한 기판 상에 기억기능을 가지는 재료를 적절한 관리 막두께로 동시에 성막한다. 폭이 좁은 패턴을 원형으로 하는 홈에는, 그 용적의 대부분의 비율을 기억기능을 가지는 재료가 차지함으로써, 최종적으로 기억기능을 가지는 재료의 실효적인 높이가 커진다.
한편, 폭이 넓은 패턴을 원형으로 하는 홈에서는, 그 바닥면과 측면만을 기억기능을 가지는 재료가 덮고, 최종적으로 기억기능을 가지는 재료의 실효적인 높이가 작아진다. 기억기능을 가지는 재료의 예로서 강유전체를 이용하고, 본 발명을 이용하여 FeFET를 제조하면, 폭이 좁은 홈으로부터 제조된 FeFET의 강유전체는 실효적으로 두껍기 때문에, FeFET의 메모리 윈도우는 크며, FeFET는 비휘발 기억기능을 강하게 발현한다.
또한, 폭이 넓은 홈으로부터 제조된 FeFET의 강유전체는 실효적으로 얇기 때문에, FeFET의 메모리 윈도우는 작으며, FeFET의 비휘발 기억기능은 약해진다. FeFET에서는, 강유전체의 막두께가 감소함에 따라서 메모리 윈도우가 감소하고, 소자의 기억기능이 저하하는 것은 이미 알려져 있다(특허문헌 1). 폭이 넓은 패턴을 원형으로 하는 홈의 위로부터 성막한 강유전체가 홈의 바닥면과 측면만을 덮는 실례로서, 도 28의 좌측에 단면 SEM 사진을, 우측에 피사체의 설명을 나타내었다.
본 발명의 또 다른 일 실시형태인 FeFET의 제조방법에 대하여 도 29를 이용하여 설명한다.
<순서 1> 반도체 기판의 표면에 버퍼 절연체를 성막하고, 그 위에 유기물의 돌기형 구조체를 형성한다. 돌기형 구조체를 마스크로 하여 버퍼 절연체를 에칭한 후, 돌기형 구조체와 버퍼 절연체를 마스크로 하여 자기정합적으로, 반도체 기판 상에 소스와 드레인을 위한 이온주입을 행한다. 기판 상에서 소스와 드레인 사이의 거리는 채널 길이(L)이다.
<순서 2> 돌기형 구조체를 격벽으로 덮는다.
<순서 3> 전체를 위에서부터 에칭한다. 이때, 격벽의 높이는, 돌기형 구조체의 중심으로부터 좌우로 거리(L)만큼 떨어진 위치에 있어서의 격벽의 높이(H1)보다, 돌기형 구조체의 측면에 접하는 격벽의 높이(H2)가, 보다 낮아질 때까지 에칭한다.
<순서 4> 돌기형 구조체를 산소 플라즈마로 선택적으로 에칭하고, 얕은 홈을 형성한다.
<순서 5> 홈의 위에서부터 강유전체를 성막한다.
<순서 6> 강유전체의 위에서부터 도체를 성막한다.
<순서 7> 도체를 리소그래피와 에칭으로 홈의 바로 위에 게이트 형상으로 성형한다.
본 발명에서는, 홈의 형이 되는 돌기형 구조체의 폭을 100nm 이하로 함으로써, 채널 길이가 100nm 이하인 FeFET를, 강유전체의 에칭에 의존하지 않고 제조할 수 있다. 격벽을 강유전체 및 버퍼절연체보다 낮은 유전률의 재료로 제조함으로써, FeFET의 게이트-기판간의 정전용량을 채널 영역에서 유효하게 높일 수 있다. 게이트-소스·드레인간 오버랩 영역에서의 게이트-기판간의 정전용량은 채널 영역에서의 게이트-기판간의 정전용량보다 작아진다. 격벽이 두꺼울수록 이러한 경향은 강해진다.
본 발명에 의하여 제조된 FeFET는, 강유전체를 매립하는 홈이 얕기 때문에, 회전도포에 의한 금속유기화합물 분해법(MOD)이나 스퍼터 등의 물리성막법 등의 단차피복성이 반드시 높지 않은 성막방법에 의하여도 강유전체를 성막할 수 있다. 본 발명에 따른 얕은 홈에 매립하는 강유전체의 비유전률은 100보다 작은 재료가 바람직하다.
이상과 같이, 본 발명에 따르면, 에칭하기 어려운 재료인 강유전체 재료를 에칭하지 않고, 채널 길이 100nm 이하이고 강유전체의 실효적인 두께(H)가 그 2배 이상인 하이 어스팩트한 강유전체 게이트 트랜지스터(FeFET)의 게이트 적층구조를 제조할 수 있다. 하지만, FeFET를 강유전체층의 에칭 없이 제조할 수 있다는 이점을 살리기 위하여는, FeFET를 집적하여 회로화하는 경우에도 회로제조상의 궁리가 필요하다. 즉, 강유전체층의 에칭을 필요로 하는 컨택트홀 형성의 빈도를 낮추는 회로 레이아웃의 궁리가 필요하다.
FeFET를 집적하여 회로화하는 적합한 예로서 NAND형 플래시 메모리 어레이 및 NOR형 플래시 메모리 어레이를 들 수 있다. 이들 플래시 메모리를 강유전체 NAND 및 강유전체 NOR이라고 한다. 강유전체 NAND 및 강유전체 NOR의 어떤 메모리 어레이에 있어서도, 1개의 메모리셀이 1개의 FeFET이다. 반도체 프로세스의 세대에 특징적인 최소 가공치수를 F라고 하면, 강유전체 NAND는 1 메모리셀의 점유 면적을 4F2까지 축소하여 집적도가 높은 대신 메모리셀로의 액세스 방법을 룰로 제약한다는 특징을 가진다. 강유전체 NOR에서는 메모리셀로의 랜덤 액세스를 가능하게 하는 대신에 1 메모리셀의 점유 면적을 4F2보다 완화하여 집적도를 낮추는 것을 감수한다는 특징을 가진다. 강유전체 NAND는, 그 고집적성에 의하여, 컨택트홀 형성의 빈도는 이미 기존보다 최저한으로 억제되고 있다. 한편으로, 강유전체 NOR은, 기존의 메모리셀의 레이아웃 상태에서는 소스 혹은 드레인 단자용 컨택트홀 형성의 빈도가 높기 때문에, 매립형 FeFET의 게이트 적층구조를 강유전체 에칭없이 제조할 수 있다는 이점을 충분히 살릴 수 없었다.
본 발명은, 메모리셀로의 랜덤 액세스가 가능하고, 또한 컨택트홀 형성의 빈도가 적은 강유전체 NOR의 메모리셀 어레이를 제공한다. 본 발명에 따른 강유전체 NOR의 메모리셀 어레이는, 반도체 기판 상에 형성하는 활성 영역의 형상에 특징을 가진다. 도 30에 1 메모리셀의 점유 면적이 8F2인 경우(도 30의 (a)의 A) 및 6F2인 경우(도 30의 (b)의 A)의 강유전체 NOR의 반도체 기판 상의 활성 영역의 형상을 예시한다. 이들 활성 영역은 사다리와 유사한 형상을 특징으로 한다. 이러한 형상을 채용함으로써, 공통의 전위를 부여한 드레인 영역끼리를 컨택트홀을 통하지 않고 단락시킬 수 있다. 마찬가지로, 공통의 전위를 부여하고자 하는 소스 영역끼리를, 컨택트홀을 통하지 않고 단락시킬 수 있다. 본 발명에 따른 강유전체 NOR 메모리셀 어레이는, 메모리셀의 FeFET의 형상 및 제조방법을 한정하지 않는다. 즉, 본 발명에 따른 강유전체 NOR의 메모리셀 어레이를 구성하는 메모리셀은 매립형 FeFET여도 좋고, 플레너형 FeFET여도 좋다. 1개의 메모리셀이 매립형의 n채널형 FeFET인 경우를 예로 들어, 1 메모리셀의 점유 면적이 8F2인 경우(도 30의 (a)) 및 6F2인 경우(도 30의 (b))에 대하여, 강유전체 NOR의 메모리셀 어레이의 제조공정의 개략을 공정 A에서 F에 예시한다. 메모리셀인 FeFET는, 도 30의 (a) 및 (b)의 공정 C의 도면에서는 매립형인 경우를 표현하고 있지만, 상술한 바와 같이, 플레너형이어도 좋다.
강유전체 NOR의 메모리셀 어레이의 등가회로를 1 메모리셀의 점유면적이 8F2인 경우(도 31의 (a)) 및 6F2인 경우(도 31의 (b))에 대하여 나타낸다. 하나의 메모리셀 어레이를 공유하는 메모리셀의 기판 단자끼리는 서로 같은 전위이고, 이것을 웰전위라고 한다. 웰은, 예를 들어 도 30의 (a) 및 (b)의 공정 A에 보이는 바와 같은 사다리 상의 활성 영역과 그 윤곽을 이루는 소자분리 영역을 형성하기 전에, 메모리셀 어레이가 되어야 할 영역에 p형의 깊은 이온 주입을 행함으로써 형성된다. 메모리셀에 공통의 p형 웰을 면내 2차원적으로도 깊이방향으로도 둘러싸는 것과 같은 형상이 되도록, 사전에 n형 웰을 깊게 또한 넓게 형성해 두는 경우도 있다.
본 발명에 따른 강유전체 NOR을 동작시키기 위한 전압인가 조건의 예를, 1 메모리셀의 점유면적이 8F2인 경우(도 32의 (a)) 및 6F2인 경우(도 32의 (b))에 대하여 나타낸다. 도 32의 예에서는, 메모리셀은 n채널형 FeFET이다. 메모리셀은 매립형 FeFET이어도 좋고, 플레너형 FeFET이어도 좋다. n채널형 FeFET의 Id-Vg 특성을 측정하면, 반시계 방향으로 Id-Vg 히스테리시스 곡선을 그린다. 즉, 대략적으로 말하면, 기판 단자에 대하여 게이트 단자에 마이너스 전압펄스를 주면 FeFET의 임계값(Vth)은 높아지고, 기판 단자에 대하여 게이트 단자에 플러스의 전압펄스를 주면 FeFET의 Vth는 낮아진다. 한편, 플로팅 게이트형이나 MONOS형 등의 전자포획형 플래시 메모리셀은, FeFET와는 반대 방향의 Id-Vg 곡선을 나타낸다. 예를 들어, n채널형의 전자포획형의 플래시 메모리셀의 Id-Vg 특성을 측정하면, 시계방향으로 Id-Vg 히스테리시스 곡선을 그린다.
강유전체 NOR의 메모리셀 어레이의 동작을 도 32의 예를 이용하여 설명한다. 모든 동작 조건을 망라하기 위하여는, a, b, c, d의 4개의 메모리셀이 있으면 충분하다. 우선, 강유전체 NOR의 메모리셀 어레이를 일괄 소거한다. 일괄 소거의 동작에서는, 메모리셀인 n채널형의 FeFET의 게이트 단자에 대하여, 기판 단자, 즉 n웰에 플러스의 전압펄스를 부여한다. 이것은 기판 단자에 대하여 게이트 단자에 마이너스의 전압펄스를 부여하는 것과 상대적으로 같다. 따라서, 일괄 소거에 의하여, 메모리셀 a, b, c, d의 Vth는 높은 측에 모인다. 다음으로, 강유전체 NOR의 메모리셀 어레이에 랜덤으로 입력한다. 이러한 랜덤 입력의 동작에서는, 입력하기 위하여 선택한 메모리셀 a의 기판 단자, 즉 n웰에 대하여, 게이트 단자에 플러스의 전압펄스를 주고, 메모리셀 a의 Vth를 낮은 측으로 이동시킨다.
선택 메모리셀 a에 입력할 때에는, 비선택 메모리셀 b, c, d의 Vth는 그때의 높낮이에 상관없이 변화가 적은 것이 요구된다. 즉, 강유전체 NOR의 메모리셀 어레이에는 기록 디스터브 내성이 요구된다. 또한, 선택 메모리셀 a를 판독할 때에는, 선택 메모리셀 a의 Vth가 판독 동작의 반복에 의하여도 변화가 적은 것, 및 비선택 메모리셀 b, c, d의 Vth는 그때의 높낮이에 상관없이 변화가 적은 것이 요구된다. 즉, 강유전체 NOR의 메모리셀 어레이에는 판독 디스터브 내성이 요구된다.
본 발명에 따른 강유전체 NOR은, 1 메모리셀의 점유 면적이 8F2인 경우(도 30의 (a))에, 6F2인 경우(도 30의 (b))보다 기록 디스터브 내성이 높다는 특징을 가진다. 이하에 이것을 설명한다. 1 메모리셀의 점유 면적이 8F2인 경우(도 33의 (a)) 및 6F2인 경우(도 33의 (b))를 상정하고, 강유전체 NOR의 기록 디스터브 내성을 가장 엄격한 2조건에 대하여 조사하였다. 즉, 선택 메모리셀 a에 기록할 때에, 비선택 메모리셀 b가 소거 상태로 그 소거 상태를 유지할 수 있는지 아닌지, 및 비선택 메모리셀 d가 기록 상태로 그 기록 상태를 유지할 수 있는지 아닌지를 조사하였다. 구체적으로는, 소거조건: Ve1=Ve2=5.7V로 일괄 소거한 후, 기록조건: Vw1=7.2V로 랜덤으로 메모리셀을 선택하여 기록 과정에서, 비선택 메모리셀 b, d에 인접하는 선택 메모리셀 a에 기록하고 있는 상황을 상정하였다. 이때, 비선택 메모리 b는 소거 후에 비선택이 되고, 비선택 메모리셀 d는 입력 후에 비선택으로 된 것으로 상정하였다. 이들 메모리셀 b, d에 대하여, 기록 디스터브가 가장 엄격한 2조건에 상당하는 전압조건을 주고, 그 후에 판독 동작을 하는 것에 의하여 Vth를 측정하였다. 메모리셀로서, 게이트 에리어 사이즈가 L=10㎛, W=150㎛의 플레너형의 FeFET 1개를 준비하였다. 게이트 적층 구조는 Ir/CSBT/Hf02/Si이다. CSBT의 막두께는 약 400nm이다. 도 32의 (a), (b)의 표기를 이용하면, 소거조건은 Ve1=Ve2=5.7V, 기록조건은 Vw1=7.2V, 판독조건은 Vr1=1.6V, Vr2=0.1V이고, Id=1.5E-6A를 나타내는 Vg를 Vth로 판정하였다. 기록 전압 펄스의 폭은 10㎲이고, 소거 전압 펄스의 폭은 그보다 충분히 길게 1ms로 하였다.
1 메모리셀의 점유 면적이 8F 2 인 경우(도 33의 (a))
메모리셀 b의 상태는 Ve1=Ve2=5.7
V로 소거된 상태에서, Vth의 초기값은 Vth=1.52V이었다. 메모리셀 d의 상태는 Vw1=7.2V로 기록된 상태에서, Vth의 초기값은 Vth=0.46V이었다. 이들 메모리셀 b와 d의 기록 혹은 소거상태를 유지한 상태로, 근접하는 메모리셀 a에만 기록하는 경우를 상정하였다. 구체적으로는, Vw1=7.2V와 Vw2(변수)를 인가하고, 그때마다 메모리셀 b와 d의 Vth를 판독하였다. Vw2(변수)는 0V에서 7.2V까지 변화시켰다.
그 결과, 도 33의 (a)에 보이는 바와 같이, Vw2=4.8V일 때에 메모리셀 b와 메모리셀 d의 Vth의 차이는, 0V=Vw2≤=7.2V의 범위에서 최대 △Vth=0.96V가 되었다. Vw2=4.8V일 때, 메모리셀 b의 Vth=1.46V, 메모리셀 d의 Vth=0.50V를 각각 판독하였다.
1 메모리셀의 점유 면적이 6F 2 인 경우(도 33의 (b))
메모리셀 b의 상태는 Ve1=Ve2=5.7
V로 소거된 상태에서, Vth의 초기값은 Vth=1.49V이었다. 메모리셀 d의 상태는 Vw1=7.2V로 기록된 상태에서, Vth의 초기값은 Vth=0.47V이었다. 이들 메모리셀 b와 d의 기록 혹은 소거 상태를 유지한 상태로, 근접하는 메모리셀 a에만 기록하는 경우를 상정하였다. 구체적으로는, Vw1=7.2V와 Vw2(변수)를 인가하고, 그때마다 메모리셀 b와 d의 Vth를 판독하였다. Vw2(변수)는 0V에서 7.2V까지 변화시켰다.
그 결과, 도 33의 (b)에 보이는 바와 같이, Vw2=7.2V일 때에 메모리셀 b와 메모리셀 d의 Vth의 차이는, 0V=Vw2≤=7.2V의 범위에서 최대 △Vth=0.70V가 되었다. Vw2=7.2V일 때, 메모리셀 b의 Vth=1.22V, 메모리셀 d의 Vth=0.52V를 각각 판독하였다.
상기 결과로부터, 1 메모리셀의 점유 면적이 8F2인 경우에는 1 메모리셀의 점유 면적이 6F2인 경우보다, 메모리셀 b와 메모리셀 d의 Vth의 차이가 커지는 Vw2를 선택할 수 있으므로, 기록 디스터브 내성이 보다 높아 뛰어나다고 할 수 있다.
또한, 본 발명에 따르면, 에칭하기 어려운 재료인 강유전체 재료를 에칭하지 않고, 채널 길이 100nm 이하에서 강유전체의 실효적인 두께(H)가 그 2배 이상인 하이 어스팩트한 강유전체 게이트 트랜지스터(FeFET)의 게이트 적층구조를 제조할 수 있다. 이러한 이점을 살려서, FeFET를 메모리셀로 하고 이것을 3차원적으로 집적한 메모리셀 어레이를 제조할 수 있다. 도 34에 강유전체 NOR 메모리셀 어레이의 제조방법의 일례를, 도 35에 강유전체 NAND 메모리셀 어레이의 제조방법의 일례를 각각 나타낸다. 본 발명에 따른 3차원적 메모리셀 어레이의 제조공정에서는, 반도체를 성막에 의하여 형성하는 것 이외에는 상술한 메모리셀 단독의 제조공정의 예와 기본적으로는 동일하므로, 또다시 상세하게 기재하지 않는다. 성막에 의하여 형성되는 반도체란, 예를 들어, 아연(Zn), 갈륨(Ga), 인듐(In), 주석(Sn)의 각 단독 산화물이나 이들의 복합산화물을 기체로 하는 산화물 반도체 이외에, 폴리실리콘 등 제조방법이 단결정 벌크 성장이 아닌 막의 퇴적인 반도체를 가리킨다.
강유전체 NOR 메모리셀 어레이(도 34), 강유전체 NAND 메모리셀 어레이(도 35) 모두 메모리셀을 면내에는 2행 2열 이상으로 규칙적으로 배열하고, 높이방향으로는 2층 이상의 계층에 적층한 메모리셀 어레이이다. 그들은 높이방향에 있어서, 가장 인접하는 계층이 서로 쌍을 이루고, 각 쌍 중에서는 공유하는 게이트 단자를 사이에 끼우고 상하로 거울상 반전의 위치관계를 가지고 메모리셀을 적층하는 것을 특징으로 하고 있다. 1층당 면내에, 도 34에서는 6F2의, 도 35에서는 4F2의 고적층성을 가지고, 그들이 n층의 복수 계층으로 적층됨으로써, 본 발명에 따르면 비트 코스트가 낮은 메모리셀 어레이를 제공할 수 있다.
1: 기체(반도체 기판)
2: 기억체
3: 도체
4: 격벽
10: 상면
11: 측면
12: 바닥면

Claims (22)

  1. 반도체와 기억체와 도체를 중첩한 적층구조를 가지고, 상기 기억체는 서로 구별할 수 있는 안정적인 상태를 2가지 이상 가지며, 동시에 상기 상태 중 하나를 선택하는 물체로서,
    상기 기억체의 마주보는 2면 중 1면은 상기 반도체에 접하고, 다른 1면은 상기 도체에 접하며, 상기 기억체의 측면은 상기 2면과는 평행하지 않고, 상기 기억체의 측면은 격벽에 접하여 둘러싸이며, 상기 기억체의, 상기 반도체와 평행한 방향의 단면은, 상기 반도체와 접하는 면에서 가장 면적이 좁고, 상기 반도체로부터 멀어질수록 면적은 같거나 혹은 넓어지며, 상기 단면의 최소폭은 100nm 이하로서, 상기 도체와 상기 반도체 사이의 가장 짧은 거리는, 상기 단면의 최소폭의 2배 이상인 것을 특징으로 하는 반도체 기억소자.
  2. 제 1 항에 있어서,
    상기 격벽은, 에칭 속도가 다른 2개 이상의 재료의 적층으로 이루어지는 것을 특징으로 하는 반도체 기억소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기억체는 완충절연체와 강유전체의 적층으로 이루어지고, 상기 강유전체는 상기 반도체와 직접 접촉하지 않으며, 상기 완충절연체는 상기 격벽보다 비유전률이 높은 유전체인 것을 특징으로 하는 반도체 기억소자.
  4. 제 3 항에 있어서,
    게이트, 소스, 드레인, 기판의 4단자를 구비한 트랜지스터로서, 게이트 단자는 상기 도체에 접속되고, 상기 게이트 단자와 기판 단자 사이에 인가되는 전압은 상기 기억체와 상기 반도체로 이루어지는 적층에 인가되는 전압과 같으며, 소스 단자는 소스 영역에 접속되고, 드레인 단자는 드레인 영역에 접속되며, 상기 소스 영역 및 상기 드레인 영역은, 서로 중복되지 않는 상기 반도체의 일부로서, 상기 기억체가 상기 반도체와 접하는 면을 사이에 끼우고 경계를 접하여 양측에 늘어서는 것을 특징으로 하는 반도체 기억소자.
  5. 기판 상에 솟아있는 돌기형 구조체를 형성하고, 상기 돌기형 구조체의 폭은 100nm 이하이며 또한 높이는 폭의 2배 이상으로서,
    상기 돌기형 구조체를 격벽으로 덮고, 상기 격벽으로 덮인 상기 돌기형 구조체를 위에서부터 기판을 향하는 방향으로 절삭한 후, 상기 돌기형 구조체를 선택적으로 제거하는 것에 의하여, 폭이 100nm 이하인 홈을 상기 격벽 내에 형성하는 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 돌기형 구조체는 유기물로 이루어지고, 상기 격벽은 무기물로 이루어지며, 상기 돌기형 구조체를 산소 플라즈마 에칭으로 선택적으로 제거하는 것을 특징으로 하는 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 돌기형 구조체는 2층 이상의 적층으로 이루어지고, 이 중 적어도 최하층을 제외한 다른 층을 선택적으로 제거하는 것을 특징으로 하는 소자의 제조방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판은 2층 이상의 적층으로 이루어지는 것을 특징으로 하는 소자의 제조방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 격벽은, 에칭 속도가 다른 2개 이상의 재료의 적층으로 이루어지는 것을 특징으로 하는 소자의 제조방법.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 홈의 개구부에 기판으로부터 위를 향할수록 넓어지는 경사를 주는 것을 특징으로 하는 소자의 제조방법.
  11. 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 전기적 도체를 넣는 것을 특징으로 하는 전기배선의 제조방법.
  12. 상기 격벽은 빛을 차단하는 재료로서, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 광투과재료를 넣는 것을 특징으로 하는 광배선의 제조방법.
  13. 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 기억체를 넣는 것을 특징으로 하는 기억소자의 제조방법.
  14. 상기 기판의 적어도 표면은 반도체로서, 상기 격벽을 형성하기 전에는, 미리 상기 돌기형 구조체에 대하여 자기정합적으로 상기 소스 영역과 상기 드레인 영역을 상기 반도체 내에 형성하고, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 상기 홈 내에 강유전체 재료를 넣는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 기억체는 유기금속 기상성장법에 의하여 성막한 강유전체를 포함하는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법.
  16. 상기 돌기형 구조체의 폭을 2종류 이상 설정하고, 제 5 항 내지 제 10 항 중 어느 한 항에 기재된 방법으로 얻어진 2개 이상의 폭이 다른 홈 내에 기억체를 동시에 성막하여 얻어진 2개 이상의 소자로 구성되며, 상기 홈의 폭을 변경함으로써 상기 홈의 내부에 충전되는 상기 기억체의 상기 기판으로부터의 높이를 제어하고, 각 소자의 기억기능의 강도를 가변으로 하는 것을 특징으로 하는 전자회로의 제조방법.
  17. 반도체 상에 돌기형 구조체를 형성하고, 상기 돌기형 구조체에 대하여 자기정합적으로 소스 영역과 드레인 영역을 형성하며, 상기 반도체 및 상기 돌기형 구조체 상을 덮도록 격벽을 형성하고, 상기 돌기형 구조체와 그 주위의 격벽을 위에서부터 기판을 향하는 방향으로 절삭한 후, 상기 돌기형 구조체를 선택적으로 제거함으로써 격벽 내에 홈을 형성하며, 상기 격벽 중 상기 홈의 벽면인 곳의 높이는, 상기 홈의 폭에 상당하는 거리만큼 상기 홈의 중심으로부터 멀어진 위치에 있어서의 상기 격벽의 높이에 비하여, 동일하거나 또는 보다 낮고, 상기 홈 내에 강유전체 재료를 넣는 것을 특징으로 하는 강유전체 게이트 트랜지스터의 제조방법.
  18. 제 4 항에 기재된 반도체 기억소자 1개를 1개의 메모리셀로 하고, 상기 메모리셀을 기판면 내에 2행 2열 이상으로 규칙적으로 배열한 메모리셀 어레이로서, 공통의 메모리셀 어레이에 속하는 메모리셀의 기판 단자끼리는 서로 동일한 전위이며, 가로방향의 1열로 늘어선 2개 이상의 메모리셀의 게이트 단자끼리를 전기적으로 단락하는 게이트선과, 세로방향의 1열로 늘어선 2개 이상의 메모리셀의 드레인 단자끼리를 전기적으로 단락하는 드레인선과, 세로방향의 1열로 늘어선 2개 이상의 메모리셀의 소스 단자끼리를 전기적으로 단락하는 소스선을 구비하고, 드레인선은 소스선과 병행하며, 게이트선은 드레인선 및 소스선과 직교하고, 드레인선을 구성하기 위한 드레인 단자끼리의 단락 및 소스선을 구성하기 위한 소스 단자끼리의 단락은, 양자 모두에 컨택트홀을 통하지 않고, 각 메모리셀의 드레인 영역 및 소스 영역에 상당하는 반도체의 활성 영역끼리의 연결에 의하여 이루어져 있는 것을 특징으로 하는 메모리셀 어레이.
  19. 제 18 항에 있어서,
    상기 메모리셀은 세로방향의 인접하는 2열마다 쌍을 이루고, 각 1쌍 내에 1개의 소스선을 공유하며, 소스선을 사이에 끼우고 양측에 드레인선을 가지고, 2열의 메모리셀은 소스선에 대하여 좌우 대칭인 배치를 가지는 것을 특징으로 하는 메모리셀 어레이.
  20. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 기억소자를 메모리셀로 하고, 상기 메모리셀을, 기판면 내에는 2행 2열 이상으로 규칙적으로 배열하며, 또한 상기 기판에 수직인 방향, 즉 높이 방향으로는 2층 이상의 계층에 적층한 메모리셀 어레이로서, 높이 방향으로는 상하로 가장 근접하는 2개의 계층끼리가 서로 쌍을 이루고, 각 쌍 내에서는 상하의 메모리셀이 도체를 사이에 끼우고 면대칭으로 마주보며, 상하의 마주보는 메모리셀끼리가 도체를 공유하는 것을 특징으로 하는 메모리셀 어레이.
  21. 제 18 항의 메모리셀 어레이를 1계층 단위로 하고, 상기 계층 단위를 2층 이상 적층한 메모리셀 어레이로서, 높이 방향으로는 상하로 가장 근접하는 2개의 계층 단위끼리가 서로 쌍을 이루며, 각 쌍 내에서는 상하의 메모리셀이 게이트선을 사이에 끼우고 면대칭으로 마주보고, 상하의 마주보는 메모리셀끼리가 게이트선을 공유하는 것을 특징으로 하는 메모리셀 어레이.
  22. 제 19 항의 메모리셀 어레이를 1계층 단위로 하고, 상기 계층 단위를 2층 이상 적층한 메모리셀 어레이로서, 높이 방향으로는 상하로 가장 근접하는 2개의 계층 단위끼리가 서로 쌍을 이루며, 각 쌍 내에서는 상하의 메모리셀이 게이트선을 사이에 끼우고 면대칭으로 마주보고, 상하의 마주보는 메모리셀끼리가 게이트선을 공유하는 것을 특징으로 하는 메모리셀 어레이.
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