CN109643720A - 半导体存储元件、其他元件及其制造方法 - Google Patents

半导体存储元件、其他元件及其制造方法 Download PDF

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Abstract

提供一种使用宽度为100nm以下且高度为宽度的2倍以上的高纵横比的形状的存储体的半导体存储元件和其制造方法。一种半导体存储元件，具有在半导体基板(1)之上堆叠存储体(2)和导体(3)的层叠构造，存储体(2)的底面(12)与半导体基板(1)接触，存储体(2)的上表面(10)与导体(3)接触，存储体(2)的侧面(11)与隔壁(4)接触而被包围，存储体(2)的底面(12)的宽度是100nm以下，导体(3)与半导体基板(1)之间的最短的距离是存储体(2)的底面(12)的宽度的2倍以上，存储体(2)的侧面(11)的宽度在比底面(12)靠上的任何位置都与底面(12)的宽度相同而一定、或在底面(12)以外的比底面(12)靠上的位置最宽。

Description

半导体存储元件、其他元件及其制造方法
技术领域
本发明涉及半导体存储元件、其他元件及其制造方法。更详细地讲，涉及使用宽度为100nm以下、高度为宽度的2倍以上的高纵横比的形状的存储体等构造体的微细高集成的半导体存储元件、其他元件和其制造方法。
背景技术
对使用功能性材料的半导体存储元件而言，功能性材料的膜厚有几十纳米以上才发挥其固有的功能。例如在使用作为功能性材料之一的强电介体的强电介体栅极晶体管中，随着强电介体的膜厚减小而存储窗减小，元件的存储功能下降(专利文献1)。此外，强电介体多数情况下为难蚀刻材料，难以找到直到蚀刻完成为止不消失的高蚀刻选择比的掩模材料，因而，通过将蚀刻前的强电介体的膜厚加厚来扩大强电介体栅极晶体管的存储窗是有限的。
此外，由强电介体的蚀刻带来的侧壁的倾斜角希望为高角度，但实际上难以接近90度。例如在利用蚀刻的强电介体栅极晶体管的试制中，从非专利文献1的元件的截面照片的蚀刻痕可以看到，在栅极金属长为100nm的情况下强电介体的下底为约成倍的200nm以上。根据非专利文献1，在此基础上还为了将强电介体的侧壁的蚀刻损伤恢复而需要用强电介体覆盖侧壁，栅极金属长为100nm的强电介体栅极晶体管在半导体基板上所占的长度最终不能成为200nm以下。
作为不依赖材料的蚀刻的其他成形方法，可以举出在槽的模中埋入材料的方法。但是，以往如果将槽较深地加工则有难以缩小槽的宽度的问题。例如以往，作为对半导体器件应用槽构造的例子，可以举出MEMS的硅深挖、基于镶嵌法的铜布线、替换栅极。在MEMS等的制作工序中，首先有在硅或硅氧化物中挖掘进深较深的槽的要求。作为在硅或硅系材料上直接挖掘深槽的方法，以Bosch法为代表的垂直各向异性蚀刻的方法高度地发展(非专利文献2)。
此外，在半导体电路中使用的通过镶嵌法形成的铜布线，是在硅氧化物上首先挖掘槽，在槽中埋入导体的铜材料后利用CMP等平坦化技术将多余的部分削掉，通过槽的镶嵌法来制作的(专利文献2)。非专利文献2、专利文献2都将大量的硅类材料直接挖进，所以如果将槽加深，则难以使槽的宽度变小。另外，作为在MEMS的硅深挖和基于镶嵌法的铜布线中共通的制造方法的特征，可以举出为了在用保护膜覆盖成为槽的区域以外后将槽切削，保护膜是槽的负片图案。
此外，还有将晶体管的栅极导体通过镶嵌法的应用而形成的称作镶嵌栅极或替换栅极的构造。在此情况下，作为栅极导体的模的伪栅极由重视与以往的多晶硅栅极晶体管的制造工艺的相容性的多晶硅形成，伪栅极通过蚀刻形成(专利文献3)。采用使用氟类气体或溴化氢等卤素类气体的干式蚀刻或湿式蚀刻，依然是如果将槽加深则难以使槽的宽度变小。在替换栅极的用途中，想要匹配于元件的微细化而使槽的宽度变窄，但另一方面没有将槽加深的优点，所以用纵横比小的槽就足够。在使用替换栅极的方法的强电介体栅极晶体管的制造方法中，例如根据非专利文献3，将强电介体埋入之前的槽的宽度是200nm，槽的深度虽然没有明述，但从非专利文献3中的附图可以读出是50nm左右。
现有技术文献
专利文献
专利文献1：日本特许第5414036号公报
专利文献2：日本特开2008－41783号公报
专利文献3：日本特开2004－31753号公报
非专利文献
非专利文献1：Le Van Hai，et al.，JapaneseJournal of Applied Physics 54，088004(2015).
非专利文献2：デンソーテクニカルレビューVol.6No.2 2001，J.Ohara，et al.，pp.72－77.
非专利文献3：Fengyan Zhang，et al.，Japanese Journal of AppliedPhysics40，pp.L635－L637(2001).
发明内容
发明要解决的课题
本发明的目的是提供一种半导体存储元件及其他元件的存储体、其他构造体的有效的厚度不受面内定标的制约、使用宽度为100nm以下且高度为宽度的2倍以上的高纵横比的存储体的半导体存储元件、其他元件和其制造方法。
用来解决课题的手段
有关技术方案1的发明是一种半导体存储元件，具有将半导体、存储体和导体堆叠的层叠构造，上述存储体是具有2个以上相互能够区分的稳定的状态、同时选择上述状态中的1个状态的物体，其特征在于，上述存储体的相对的两面中的一面与上述半导体接触，另一面与上述导体接触，上述存储体的侧面不与上述两面平行，上述存储体的侧面与隔壁接触而被包围，上述存储体的与上述半导体平行的方向的截面在与上述半导体接触的面中面积最小，越远离上述半导体则面积相同或越大，上述截面的最小宽度是100nm以下，上述导体与上述半导体之间的最短的距离是上述截面的最小宽度的2倍以上。
有关技术方案2的发明是技术方案1所述的半导体存储元件，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。
有关技术方案3的发明是技术方案1或2所述的半导体存储元件，其特征在于，上述存储体由缓冲绝缘体和强电介体的层叠体构成，上述强电介体不与上述半导体直接接触，上述缓冲绝缘体是相对介电常数比上述隔壁高的电介体。
有关技术方案4的发明是技术方案3所述的半导体存储元件，其特征在于，上述半导体存储元件是具备栅极端子、源极端子、漏极端子、基板端子这4个端子的晶体管，栅极端子与上述导体连接，施加在上述栅极端子与基板端子之间的电压与施加在由上述存储体和上述半导体构成的层叠体上的电压相等，源极端子与源极区域连接，漏极端子与漏极区域连接，上述源极区域及上述漏极区域是上述半导体的相互不重复的一部分、并且在中间夹着上述存储体与上述半导体接触的面并使边界接触地排列在两侧。
有关技术方案5的发明是一种元件的制造方法，其特征在于，形成耸立在基板上的突起型构造体，上述突起型构造体的宽度是100nm以下，并且高度是宽度的2倍以上；用隔壁覆盖上述突起型构造体，将被上述隔壁覆盖的上述突起型构造体从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在上述隔壁中形成宽度为100nm以下的槽。
有关技术方案6的发明是技术方案5所述的元件的制造方法，其特征在于，上述突起型构造体由有机物构成，上述隔壁由无机物构成，将上述突起型构造体通过氧等离子蚀刻来选择性地除去。
有关技术方案7的发明是技术方案5所述的元件的制造方法，其特征在于，上述突起型构造体由2层以上的层叠体构成，将其中的至少除了最下层以外的其他层选择性地除去。
有关技术方案8的发明是技术方案5～7中任一项所述的元件的制造方法，其特征在于，上述基板由2层以上的层叠体构成。
有关技术方案9的发明是技术方案5～8中任一项所述的元件的制造方法，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。
有关技术方案10的发明是技术方案5～9中任一项所述的元件的制造方法，其特征在于，对于上述槽的开口部赋予从基板越朝上则越宽的倾斜。
有关技术方案11的发明是一种电气布线的制造方法，其特征在于，在通过技术方案5～10中任一项所述的元件的制造方法得到的上述槽中装入电导体。
有关技术方案12的发明是一种光布线的制造方法，其特征在于，上述隔壁是遮断光的材料，在通过技术方案5～10中任一项所述的元件的制造方法得到的上述槽中装入光透射材料。
有关技术方案13的发明是一种存储元件的制造方法，其特征在于，在通过技术方案5～10中任一项所述的元件的制造方法得到的上述槽中装入存储体。
有关技术方案14的发明是一种强电介体栅极晶体管的制造方法，其特征在于，上述基板的至少表面是半导体，在形成上述隔壁之前，预先在上述半导体中对于上述突起型构造体自匹配地形成上述源极区域和上述漏极区域，在通过技术方案5～10中任一项所述的方法得到的上述槽中装入强电介体材料。
有关技术方案15的发明是技术方案14所述的强电介体栅极晶体管的制造方法，其特征在于，上述存储体包含通过有机金属气相成长法成膜的强电介体。
有关技术方案16的发明是一种电子电路的制造方法，其特征在于，将上述突起型构造体的宽度设置两种以上，上述电子电路由在通过技术方案5～10中任一项所述的方法得到的2个以上的宽度不同的槽中使存储体同时成膜而得到的2个以上的元件构成，通过改变上述槽的宽度，控制向上述槽的内部填充的上述存储体距上述基板的高度，使各元件的存储功能的强度可变。
有关技术方案17的发明是一种强电介体栅极晶体管的制造方法，其特征在于，在半导体之上形成突起型构造体，对于上述突起型构造体自匹配地形成源极区域及漏极区域，以将上述半导体及上述突起型构造体之上覆盖的方式形成隔壁，将上述突起型构造体和其周围的隔壁从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在隔壁中形成槽，上述隔壁中的作为上述槽的壁面的部分的高度与从上述槽的中心离开了相当于上述槽的宽度的距离的位置处的上述隔壁的高度相比，相同或更低，在上述槽中装入强电介体材料。
有关技术方案18的发明是一种存储单元阵列，以1个技术方案4所述的半导体存储元件为1个存储单元，在基板面内将上述存储单元有规则地排列2行2列以上而成，其特征在于，属于共同的存储单元阵列的存储单元的基板端子彼此相互为同电位；具备将在横向的一列中排列的2个以上的存储单元的栅极端子彼此电气短路的栅极线、将在纵向的一列中排列的2个以上的存储单元的漏极端子彼此电气短路的漏极线、以及将在纵向的一列中排列的2个以上的存储单元的源极端子彼此电气短路的源极线，漏极线与源极线并行，栅极线与漏极线及源极线正交，用来构成漏极线的漏极端子彼此的短路及用来构成源极线的源极端子彼此的短路双方都不经由接触孔，而通过半导体的活性区域彼此的连结来进行，该半导体的活性区域相当于各存储单元的漏极区域及源极区域。
有关技术方案19的发明是技术方案18所述的存储单元阵列，其特征在于，上述存储单元按纵向的相邻的每两列而组成对，在各一对中共用1条源极线，夹着源极线而在两侧具有漏极线，两列的存储单元具有相对于源极线左右对称的配置。
有关技术方案20的发明是一种存储单元阵列，以技术方案1～4中任一项所述的半导体存储元件为存储单元，在基板面内将上述存储单元有规则地排列2行2列以上、并且在与上述基板垂直的方向即高度方向上堆叠为2层以上的层级而成，其特征在于，在高度方向上上下最接近的2个层级彼此相互组成对，在各对中，上下的存储单元夹着导体而面对称地相对，上下的相对的存储单元彼此共用导体。
有关技术方案21的发明是一种存储单元阵列，以技术方案18的存储单元阵列为1层级单位、将上述层级单位堆叠2层以上而成，其特征在于，在高度方向上上下最接近的2个层级单位彼此相互组成对，在各对中，上下的存储单元夹着栅极线而面对称地相对，上下的相对的存储单元彼此共用栅极线。
有关技术方案22的发明是一种存储单元阵列，以技术方案19的存储单元阵列为1层级单位，将上述层级单位堆叠2层以上而成，其特征在于，在高度方向上上下最接近的2个层级单位彼此相互组成对，在各对中，上下的存储单元夹着栅极线而面对称地相对，上下的相对的存储单元彼此共用栅极线。
发明效果
在本发明中，将由蚀刻速度快的材料形成的突起型构造体用蚀刻速度相对慢的材料的隔壁覆盖，从上部各向异性地切削而使突起型构造体的头部露出，并通过蚀刻将突起型构造体选择性地除去，从而在隔壁之中留下高纵横比的槽。关于将突起型构造体选择性地蚀刻而露出的槽的底面，通过适当地调整蚀刻条件，能够减小到表面的损伤也少、界面能级也能够接纳的程度。将在该槽中通过阶差覆盖性好的成膜方法使功能性材料成膜并埋入的构造用于半导体存储元件。
根据本发明，能够将拥有高纵横比的形状的功能性材料设置到基板上的隔壁之中，作为电子器件的制造工序是有效的。例如，作为隔壁而使用绝缘体，在通过本发明形成的深槽中埋入电导体，由此能够制作电气布线。
或者，作为隔壁而使用光不透射的材料，在通过本发明形成的深槽中埋入光透射材料，从而能够制作光布线。
此外，例如作为基板而使用半导体，作为隔壁而使用绝缘体，在通过本发明形成的深槽中埋入强电介体或磁性体等的具有非易失性存储功能的功能性材料和电极导体，从而能够制作数据非易失的晶体管。
本发明与以往的将强电介体通过蚀刻成型的方法相比，提供非常高纵横比的形状且蚀刻损伤少的强电介体栅极晶体管。
蚀刻大体分为基于化学反应的化学蚀刻、或通过加速的蚀刻种的碰撞冲击来切削的物理蚀刻、或基于它们两者的成分的混合的蚀刻这3种。在物理蚀刻中，因蚀刻而飞散的物质再附着到正上方的侧壁而将蚀刻种遮蔽，所以蚀刻完成后的截面形状有成为下底比上底长的梯形的趋势，蚀刻对象越厚，该趋势越显著。此外，越是难蚀刻材料，越缺乏化学反应性，所以在蚀刻加工时物理蚀刻成分越不能缺少，所以蚀刻后的截面成为梯形的趋势较强。
根据本发明，与以往的平面型FeFET的制造方法不同，在FeFET的制造时不一定需要将导体和强电介体作为一体而自匹配地进行栅极层叠蚀刻、离子注入和高温退火这3个工序。因此，能够在使导体成膜之前进行用于强电介体多结晶化的高温退火后使导体成膜而成型。例如在使用SrBi2Ta2O9或CaxSr1－xBi2Ta2O9等的铋层状钙钛矿型强电介体的情况下，高温退火温度是约800℃，能承受该高温而保持导体的性质的金属限于缺乏反应性的Pt及Ir等贵金属。贵金属有昂贵且价格也不稳定的缺点。此外，作为Pt及Ir的特征的化学稳定性换句话讲是缺乏反应性，因为缺乏化学反应性，所以必须通过不是反应性蚀刻、而是以物理蚀刻为主的蚀刻来成形，还有加工精度不好的缺点。
通过本发明，不对导体要求高耐热性就足够，结果，能够选择便宜的导体材料作为电极，而不是昂贵的贵金属材料。便宜的导体材料，例如可以举出铝、钛、铪、钽、硅或它们的氮化物或化合物中的拥有导电性的材料。由于它们与Pt或Ir相比拥有更高的化学反应性，所以在通过蚀刻成形时加工精度更好，因而有利于微细加工。
根据本发明，能够与将强电介体栅极晶体管的源极·漏极间距离即沟道长(L)缩小独立地增大强电介体的有效的厚度(H)。H是位于导体与缓冲绝缘体之间的强电介体所占的高度。
根据本发明，H至少能够确保L的2倍以上的值(H≥2L)。因而，根据本发明，能够制造L比100nm小且存储窗大、还能够多值存储的强电介体栅极晶体管。通常，为了将FeFET的存储窗确保得大，在向FeFET的栅极－基板间施加的电压中，需要尽可能增大向强电介体施加的电压的比例。向FeFET的栅极－基板间施加的电压VALL被分配给强电介体(尾标F)、缓冲绝缘体(尾标I)和半导体(尾标S)。MFIS简略地可以看作静电电容的串联连接。由于积蓄的电荷密度Q是共通的，所以Q＝CF×VF＝CI×VI＝QS。CF是强电介体的每单位面积的静电电容，VF是向强电介体分配的电压，CI是缓冲绝缘体的每单位面积的静电电容，VI是向缓冲绝缘体分配的电压，QS是半导体的表面电荷密度。设半导体的表面电势为ΨS，由于是VALL＝VF+VI+ΨS，所以VALL－ΨS＝VF×(1+CF/CI)成立。ΨS由半导体的杂质浓度和QS确定。因而，如果考虑VALL和ΨS大致一定的情况，则以将FeFET的存储窗确保得大为目的，为了增大VF，优选的是尽可能减小CF/CI。为了减小CF/CI，必须增大CI或减小CF。为了增大CI，有效的是使缓冲绝缘体为高电介体材料且薄。为了减小CF，有效的是使强电介体为相对介电常数εF低的材料且厚。
但是，在现实中，强电介体的εF多数情况下较高，在此情况下只能增大强电介体的有效的厚度H。例如作为铋层状钙钛矿型强电介体的SrBi2Ta2O9拥有180的相对介电常数(参考文献：S.Sakai，et al.，Japanese Journal of Applied Physics，Vol.43(2004)pp.7876－7878)。在以往的平面型FeFET的制造工序中，强电介体是通过蚀刻来成形的，结果，截面成为梯形，相当于梯形的上底的金属栅极长比相当于下底的源极·漏极间距离即沟道长(L)短。因而，有如果相对于某个金属栅极长将强电介体的有效的厚度(H)增大则L也增加这样的不好的相关性。
根据本发明，消除了该问题，能够与缩小L独立地增大H。
根据本发明，除了消除上述那样的H与L的相关关系以外，还在不用将大多为难蚀刻材料的强电介体蚀刻就能够制造FeFET这一点上，能得到能够增大H的优点。强电介体大多是难蚀刻材料，即缺乏化学反应性，并且蚀刻速度慢。因而，在蚀刻时物理蚀刻要素不可或缺。当然，除了蚀刻后的截面成为梯形的趋势变强以外，掩模材料与强电介体的蚀刻选择比没怎么变大。不论掩模材料是有机物的抗蚀剂还是金属或硅及它们的氧化物或氮化物等的无机物，蚀刻选择比都不能变大。
因此，为了在掩模消失之前完成强电介体的蚀刻，没能使强电介体的膜厚太大。例如，将作为膜厚150nm的铋层状钙钛矿型强电介体的CaxSr1－xBi2Ta2O9通过蚀刻来加工的情况下的截面形状虽然优选的是长方形，但在现实中成为梯形，从140nm至190nm的上边开始的蚀刻在结束时，下底成为各上底的2倍以上。初始膜厚150nm的Pt在完成膜厚150nm的CaxSr1－xBi2Ta2O9的蚀刻后看起来比150nm薄，所以可知蚀刻掩模在蚀刻中消减(参考文献：L.V.Hai，et al.，Semiconductor Science and Technology，Vol.30(2015)015024(7pp).)。因而，在将Pt/CaxSr1－xBi2Ta2O9的层叠体通过蚀刻加工的情况下，如其后的报告(Le Van Hai，et al.，Japanese Journal of Applied Physics 54，088004(2015).)中所述那样，可以认为CaxSr1－xBi2Ta2O9的上边的最小值100nm、此时的膜厚的最大值190nm的组合接近于基于蚀刻的加工极限。结果，在以往的平面型FeFET的制造方法中，有不能使H变厚、存储窗被抑制的缺点，而根据本发明，消除了该缺点。
根据本发明，从宽度不同的突起型构造体出发，在同一基板上使不同宽度的槽共存，由此能够将强电介体的有效的厚度H不同的晶体管配置到同一个基板上。通过根据深槽的宽度在适当的平面上选择管理膜厚，能够制作出H不同的强电介体栅极晶体管。对于宽度小的槽，能够将强电介体填充到槽的上部来实现H大的非易失性存储元件。对于宽度大的槽，可实现仅存在于底面和壁面的强电介体薄膜作为高电介体发挥作用的H小的没有存储功能的元件。
此外，根据本发明，不仅在晶体管的栅极上，在源极及漏极上也能够形成深槽而在它们之中埋入功能性材料。根据本发明，功能性材料不会受到蚀刻损伤，即使将功能性材料的基板面内的宽度缩小到100nm以下，有效的厚度也能够确保宽度的2倍以上。不用牺牲功能性材料的性能来使有效的厚度变薄就能够实现基板面内的微细高集成化，所以通过本发明制造出的元件的性能不易受到定标(scaling)的制约。
根据本发明，除了能够提供不受沟道长的定标的制约而将存储窗确保得大的FeFET以外，在强电介体成膜的工序之前能够与以往的硅CMOS工艺共用制造装置，此外，也不需要强电介体的蚀刻成型，由强电介体材料的飞散造成的装置污染的担心也变少。因而，与以往的平面型FeFET相比，在本发明的FeFET制造中能够削减量产时的设备投资。由于不需要强电介体的蚀刻成型，因此还能够减小因蚀刻损伤而损害FeFET的数据保持特性、数据改写耐受性等来源于强电介体的重要的性能的风险。不限于强电介体，能够避免在其他的许多功能性材料中共通的课题的蚀刻损伤，由此能够不损害功能性材料的本来的性能地进行器件化。
附图说明
图1是有关本发明的实施方式的半导体存储元件的剖视图。(a)表示平坦的情况，(b)表示波面的情况，(c)中表示包含空孔的情况。
图2是有关本发明的其他实施方式的半导体存储元件的剖视图。
图3是有关本发明的其他实施方式的半导体存储元件的剖视图。
图4是有关本发明的其他实施方式的半导体存储元件的剖视图。关于没有被隔壁包围的部分，仅保留导体的正下方而除去。
图5是有关本发明的其他实施方式的半导体存储元件的剖视图。表示隔壁为2层的情况。
图6是有关本发明的其他实施方式的半导体存储元件的剖视图。是强电介体栅极晶体管(FeFET)。(a)是概略图，(b)、(c)、(d)是L共通地约为100nm、H不同的元件各自的截面SEM照片和其概略图及漏极电流－栅极电压(Id－Vg)特性的实测数据。(b)中H＝370nm，(c)中H＝420nm，(d)中H＝540nm。
图7是有关本发明的其他实施方式的半导体存储元件的剖视图。也有同时自匹配地将强电介体也蚀刻的情况。
图8是有关本发明的其他实施方式的半导体存储元件的剖视图。是将多个FeFET高密度地集成的情况。
图9是表示作为本发明的其他实施方式的深槽的制造方法的例子的概略图。
图10是在基板上形成的突起状构造体的截面SEM照片，表示相当于步骤2的一例。
图11是在由3层的层叠体构成的基板上形成了宽度69.5nm、高度481nm的突起状构造体的结构的截面SEM照片。
图12是将突起状构造体用隔壁覆盖的结构的截面SEM照片，是相当于步骤3的一例。
图13是将突起状构造体用隔壁覆盖后从上方切削直到突起状构造体的上部露出的结构的截面SEM照片，是相当于步骤4的一例。
图14是将突起状构造体用隔壁覆盖后从上方切削直到突起状构造体的上部露出、并且将突起状构造体除去到中途的截面SEM照片，是相当于步骤5的中途阶段的一例。
图15是作为相当于步骤5完成后的一例的截面SEM照片。
图16是表示将作为本发明的其他实施方式的深槽高密度地集成的情况下的制造方法的例子的概略图。
图17是表示深槽的制造方法的概略图。
图18是高密度地集成的深槽的制造方法的概略图。
图19是将基板的最上层与突起型构造体自匹配地蚀刻的情况、并且是单一的深槽的制造方法的概略图。
图20是高密度地集成的深槽的制造方法的概略图。
图21是作为本发明的一实施方式的深槽的制造方法，是隔壁为层叠体的情况。
图22是表示基板或突起状构造体为层叠体的情况、并且在深槽的底部将它们的一部分有意地保留的情况的图。
图23表示使用层叠体的隔壁将深槽的上部的开口扩大的制造工序的中途的截面SEM照片。左侧是照片的原图，右侧是说明被摄体的构造的概略图。是表示将有机物的突起状构造体除去之前的阶段的图。
图24是使隔壁为层叠体、高密度地集成的深槽的制造方法的概略图。
图25是表示单元件的制造工序的一例的图。
图26是表示将FeFET高集成到同一个基板上的情况下的制造工序的一例的图。
图27是表示有关本发明的电子电路的制造方法的图。
图28是表示强电介体仅将槽的底面和侧面覆盖的实例的图，左侧是截面SEM照片，右侧表示被摄体的说明。
图29是表示作为本发明的另一形态的FeFET的制造方法的图。
图30是说明有关本发明的存储单元阵列的形状的图。(a)是面内的集成度为8F2的情况，(b)是面内的集成度为6F2的情况。
图31是说明有关本发明的存储单元阵列的等价电路的图。(a)是面内的集成度为8F2的情况，(b)面内的集成度为6F2的情况。
图32是说明有关本发明的存储单元阵列的动作条件的图。(a)是面内的集成度为8F2的情况，(b)面内的集成度为6F2的情况。
图33是表示有关本发明的存储单元阵列的写入干扰耐受性的测定结果的图。(a)是面内的集成度为8F2的情况，(b)面内的集成度为6F2的情况。
图34是表示有关本发明的面内的集成度是6F2、能够随机访问的多层级存储单元阵列的制造工序概略的图。
图35是表示有关本发明的面内的集成度是4F2的多层级存储单元阵列的制造工序概略的图。
标号说明
1 基体(半导体基板)
2 存储体
3 导体
4 隔壁
10 上表面
11 侧面
12 底面
具体实施方式
本发明的存储体，是指整体上或部分地具有存储功能的立体。即存储体既有由具有存储功能的材料单体构成的立体的情况，也有表示由具有存储功能的材料的层和不具有存储功能的材料的层的层叠体构成的立体的情况。作为存储体的一例，可以举出由强电介体和常电介体的2层构成的立体。
本发明的实施方式是具有如图1的(a)、(b)、(c)所示的截面构造的半导体存储元件。即，如下半导体存储元件：具有在半导体基板1之上重叠了存储体2和导体3的层叠构造，上述存储体2的底面12与半导体基板1接触、上述存储体2的上表面10与导体3接触、上述存储体2的侧面11与隔壁4接触而被包围。使用导体3和半导体作为栅极电极和基板电极。在存储体2由层叠体构成的情况下，存储体2中的至少与导体3接触的部分不是导体，此外，存储体2中的至少与半导体接触的部分不是半导体。
有关本发明的半导体存储元件的形状有3个特征。3个特征即为：(1)上述存储体的底面12的宽度是100nm以下；(2)上述存储体2的上表面10与底面12之间的最短的距离是上述底面12的宽度的2倍以上；(3)上述存储体2的侧面11的宽度在比底面12靠上方的任何位置都与底面12的宽度相同而为一定、或在底面12以外的比底面12靠上方的位置处最宽。
上述存储体2的侧面11既有如图1的(a)那样是平坦的情况，也有如图1的(b)那样是波面的情况，此外也有如图1的(c)那样是平缓的曲面的情况。此外，上述存储体2既有如图1的(a)、(b)那样紧密地填满的情况，但也有如图1的(c)那样在其中包含空孔的情况。
上述存储体2中的没有被隔壁4包围的部分既有如图1的(a)、(b)、(c)、图2那样还向隔壁4的外侧伸出而存在的情况，也有如图3那样全部被除去的情况，或者也有如图4那样仅将导体3的正下方保留而被除去的情况。图3那样的形状例如通过将存储体2的上表面10切削或研磨直到成为与隔壁4的上表面的高度相同后形成导体3来实现。此外，图4那样的形状例如通过在使导体3成膜到存储体2之上后通过光刻和蚀刻来成形、同时存储体2也自匹配地成形来实现。
在图1的(a)、(b)、(c)、图2、图3、图4所例示的本发明的实施方式中，不管在哪种情况下，上述存储体2的侧面11的宽度都在比底面12靠上方的任何位置都与底面12的宽度相同而一定、或在底面12以外的比底面12靠上方的位置处最宽。该截面形状是先准备高纵横比的槽、在该槽中埋入存储体2的制造方法所特有的。在与本发明不同的方法、例如将存储体2以高纵横比直接蚀刻的成形方法中，存储体2的侧面的宽度在与半导体基板1接触的底面12处最宽，越朝向导体3侧向上则越窄，在这一点上与本发明不同。
作为本发明的一实施方式的半导体存储元件也有其隔壁是2层以上的层叠体的情况。在图5中表示例如隔壁是2层的情况。与半导体基板及存储体直接接触的隔壁a和位于更外侧的隔壁b的蚀刻速度不同。在想要使隔壁a为蚀刻速度比隔壁b快的材料的情况下，例如作为隔壁a而使用硅氧化物，作为隔壁b而使用硅氮化物、钛、钛氧化物、钛氮化物、铝氧化物、铝氮化物等，在将隔壁a的硅氧化物选择性地较快地蚀刻的条件下进行蚀刻。例如，使用CF4等的氟类气体作为工艺气体的反应性离子蚀刻(RIE)相当于该蚀刻。
本发明的一实施方式也可以是例如图6那样的强电介体栅极晶体管(FeFET)。隔壁既可以是图1那样的单层，也可以如图2所示是2层以上。在图6中是3层。如果隔壁使用蚀刻速度不同的2个以上的材料的层叠体，则通过蚀刻，能够赋予深槽的开口部越朝向上方越打开那样的倾斜。
图6(a)是具有被称作金属－强电介体－绝缘体－半导体的MFIS构造的层叠构造的FeFET。其源极及漏极区域以缓冲(buffer)绝缘体的形状为基础，通过离子注入法等自匹配地形成在半导体基板上。图6的FeFET的沟道长、即源极区域与漏极区域间的距离(L)等于缓冲绝缘体的下底的长度。此外，图6的FeFET的强电介体的有效的厚度(H)是从缓冲绝缘体上表面到导体下表面的距离。因而，作为本发明的一实施方式的FeFET的强电介体的有效的厚度(H)依赖于深槽的深度，不取决于强电介体的管理膜厚(d)。这里，管理膜厚，是指在没有凹凸的水平面上成膜的情况下的膜厚。与FeFET的正式试料同时或紧接着之前或紧接着之后，在没有凹凸的水平面、例如没有图案的硅结晶基板之上作为膜厚监视器而在同条件下成膜。通过将该膜厚利用椭圆偏振计(Ellipsometer)等的非破坏测定法或截面SEM像观察等破坏测定法进行测定，能够不将正式试料破坏而知道在正式试料之上成膜的正确的膜厚。这样的水平面上的膜厚的掌握较容易。与其垂直的方向例如向深槽的内壁的成膜速度通常比水平面上慢。
优选的是，在制作作为本发明的一实施方式的FeFET之前，通过采用预定的成膜方法和成膜条件进行试验成膜，预先掌握强电介体的水平面上的成膜速度Va(nm/sec)、向深槽的内壁的成膜速度Vb(nm/sec)这2个信息、以及深槽的宽度L(nm)。Va与Vb的关系例如表现为Vb＝k×Va。向深槽的内壁的成膜速度由于通常比水平面上慢，所以是0<k≤1。如果设将强电介体的薄膜无间隙地埋入到深槽中所需要的成膜时间为t(sec)，则2×Vb×t≥L，即2×k×Va×t≥L的关系成立。并不限于强电介体，即使是其他材料，这些关系式也成立。换言之，用来将强电介体的薄膜无间隙地埋入到深槽中的成膜时间t(sec)是t≥L/(2×k×Va)，此时能够使用膜厚监视试料来确认的水平面中的管理膜厚d是d＝Va×t≥L/(2×k)。
在作为本发明的一实施方式的半导体存储元件中，也有将向深槽中埋入的存储体通过有机金属气相成长(MOCVD)法成膜的情况。MOCVD法具有阶差覆盖性良好的特征。例如在图3的FeFET的制造工序中，通过使强电介体材料用MOCVD法在适当的成膜条件下成膜，能够使向深槽的内壁面及水平面上的成膜速度的比、即上述的k＝Vb/Va的值接近于1。为了将存储体高效地埋入到高纵横比的深槽中，k越大、越接近于1越好。例如，在将强电介体埋入到L＝80nm的深槽中的情况下，如果是k＝1，则只要d最低有40nm，就能够将强电介体的薄膜无间隙地埋入到深槽的底面。
在有关本发明的FeFET即埋入型的FeFET中，为了将存储窗确保得大而只要将强电介体的有效的膜厚增大就可以，这通过将埋入的槽设计得深来实现，不依赖于沟道长L。在图6(b)、(c)、(d)中举出实验结果的一例。它们表示H不同的FeFET的各自的截面SEM照片和其概略图、以及漏极电流－栅极电压(Id－Vg)特性的实测数据。根据截面SEM照片判断，(b)中H＝370nm、(c)中H＝420nm、(d)中H＝540nm。在图6(b)、(c)、(d)所例示的3个FeFET中共通地，L是约100nm。此外，在这些FeFET中共通地，栅极层叠构造的MFIS依次是Ir、Ca－Sr－Bi－Ta－O氧化物的CSBT强电介体、HfO2绝缘体、Si半导体。这些CSBT通过MOCVD法成膜。此外，在这些FeFET中共通地，源极、漏极通过P+的离子注入而与突起状构造体自匹配地形成在Si半导体基板上，加速能量是5keV，剂量是5E12。此外，在这些FeFET中共通地，在通过蚀刻形成Ir的上部电极后，在氧和氮的混合气体中进行约800℃、30分钟的多结晶化退火。图6(b)的FeFET在比图6(c)、(d)的FeFET稍高的温度下被退火。关于在图6(b)、(c)、(d)中例示的3个FeFET，一边在±4V的范围中扫掠Vg一边测定Id而调查Id－Vg曲线。将表示Id＝1.0E－9(A/μm)的Vg判定为Vth，将Id－Vg曲线上的左右2个Vth的差定义为存储窗。结果，各存储窗是图6的(b)中0.6V、(c)中0.8V、(d)中1.1V。即，确切地看到了FeFET的H越大则存储窗越宽的趋势。另外，按图6(b)、(c)、(d)的FeFET的顺序，栅极宽度(W)是80μm、200μm、200μm。存储窗不依赖于栅极宽度的大小。
在作为本发明的一实施方式的半导体存储元件中，以将FeFET的存储窗确保得宽为目的，为了尽可能减小CF/CI，将CI增大。为了避免FeFET的动作中的意外的充电注入或漏电流来维持FeFET的性能，使缓冲绝缘体的物理膜厚极度变薄并无益处。因而，为了将CI增大，尽可能减小向缓冲绝缘体施加的电压的比例。为了该目的，有效的是缓冲绝缘体使用相对介电常数εI高的高电介体(high－k)材料。缓冲绝缘体起以下作用：防止在以强电介体的多结晶化为目的的高温烧制时引起的强电介体与半导体之间的元素的相互扩散。在这一点上，例如，适合作为与SrBi2Ta2O9或CaxSr1－xBi2Ta2O9等的铋层状钙钛矿型强电介体一起在FeFET中使用的缓冲绝缘体的high－k材料是HfO2或(HfO2)y(Al2O3)1－y等。
作为本发明的一实施方式的半导体存储元件，是先制作通过蚀刻成型的缓冲绝缘体、具有处于与缓冲绝缘体自匹配的位置关系的源极及漏极区域的半导体基板、以及同样处于与缓冲绝缘体自匹配的位置关系的隔壁之中的深槽，然后通过有机金属气相成长法在深槽之中埋入强电介体而成的FeFET。使导体在强电介体之上成膜，通过蚀刻成形为栅极电极形状。在将导体成形时，也有如图7那样将强电介体也同时自匹配地蚀刻的情况。此外，也有将导体及强电介体的上部通过化学机械研磨(CMP)法等的表面平坦化法自匹配地成形的情况。如以上这样将利用强电介体实现的相邻元件间的连结断开的结果，即使在如图8那样将多个FeFET高密度地集成的情况下，也可防止在相邻FeFET间误将数据向相邻的FeFET写入等的误动作。
用概略图(图9)说明作为本发明的一实施方式的深槽的制造方法的例子。
准备基板(步骤1)，在其上形成宽度为100nm以下的突起状构造体(步骤2)，将其用隔壁覆盖(步骤3)。在从上方切削直到突起状构造体的上部露出(步骤4)之后，将突起状构造体除去(步骤5)。
图10是在某个基板上形成的突起状构造体的截面SEM照片，是相当于步骤2的一例。突起状构造体的宽度是82nm，高度是525nm。基板也可以是层叠体。图11是在由3层的层叠体构成的基板上形成了宽度69.5nm、高度481nm的突起状构造体的结构的截面SEM照片。图12是将突起状构造体用隔壁覆盖的物体的截面SEM照片，是相当于步骤3的一例。图13是将突起状构造体用隔壁覆盖后从上方切削直到突起状构造体的上部露出的结构的截面SEM照片，是相当于步骤4的一例。图14是将突起状构造体用隔壁覆盖后从上方切削直到突起状构造体的上部露出、将突起状构造体除去到中途的截面SEM照片，是相当于步骤5的中途阶段的一例。图15是作为相当于步骤5的完成后的一例的截面SEM照片。
图10至图14中在照片中可以看到的突起状构造体是含有碳的有机物，在图14、图15中将突起状构造体除去的方法是氧等离子蚀刻。隔壁是硅氧化物。不管在哪个图中都是左侧为照片的原图，右侧为说明被摄体的构造的概略图。
用概略图(图16)说明将作为本发明的一实施方式的深槽高密度地集成的情况下的制造方法的例子。准备基板(步骤1)，在其上形成宽度为100nm以下的突起状构造体(步骤2)，将其用隔壁覆盖(步骤3)。从上方进行表面平坦化的研磨，直到突起状构造体的上部露出(步骤4)。然后，将突起状构造体除去(步骤5)。
在本发明中，还有突起状构造体由层叠体构成的情况。在将突起型构造体的除了最下层以外的其他层选择性地除去的情况、并且单一的深槽的制造方法的概略图表示在图17中，将高密度地集成的深槽的制造方法的概略图表示在图18中。
在本发明中，还有基板由层叠体构成的情况。将基板的最上层与突起型构造体自匹配地蚀刻的情况且单一的深槽的制造方法的概略图表示在图19中，将高密度地集成的深槽的制造方法的概略图表示在图20中。
在作为本发明的一实施方式的深槽的制造方法中，也有隔壁是层叠体的情况。例如在如图21那样作为外侧的隔壁b的材料而选择了蚀刻速度比内侧的隔壁a慢的材料的情况下，如果在适当的条件下从上方同时进行蚀刻，则由于隔壁a的减少比隔壁b快，所以深槽的上部的开口变得比底部宽。在基板或突起状构造体是层叠体的情况下，也有如图22那样在深槽的底部上有意地保留它们的一部分的情况。
在图23中表示使用层叠体的隔壁将深槽的上部的开口扩大的制造工序的中途的截面SEM照片。左侧是照片的原图，右侧是说明被摄体的构造的概略图。在图23中是还没有将有机物的突起状构造体除去之前的阶段。在图23的层叠体的隔壁中，隔壁a是硅氧化物，隔壁b是铝氧化物。通过选择适当的蚀刻条件，可以对深槽的开口部赋予从基板越朝向上方则越宽那样的倾斜。例如如图23那样根据适当的蚀刻条件，深槽的上部的开口也能够扩大到倒三角形的形状。将同样使隔壁为层叠体、高密度地集成的深槽的制造方法的概略图表示在图24中。
本发明的一实施方式是在通过上述制造方法形成的深槽中埋入了功能性材料的电子器件。向深槽埋入的物质没有被特别限定。例如，可以举出埋入了强电介体材料或磁性体材料、电荷捕获材料等的存储体的存储元件。此外，可以举出埋入了导体的电气布线。此外，可以举出埋入了光透射材料的光布线。不管在哪种情况下，根据本发明，埋入的物质都不会直接被蚀刻，所以抑制了受到蚀刻损伤的风险。此外，即使是难蚀刻材料也能够容易地成形为宽度100nm以下、有效的高度超过宽度的2倍的高纵横比形状，所以能够不受来源于材料的蚀刻加工精度的影响而在基板内高集成化。关于向深槽埋入上述各种材料的方法，有效的是阶差覆盖性良好的CVD、MOCVD法。
对作为本发明的一形态的埋入型的强电介体栅极电场效应晶体管(FeFET)的制造方法详细地说明。图25中表示了单元件的制造工序的一例。首先，(1)准备对表面进行了氟酸处理的硅半导体基板。
接着，(2)将包含铪氧化物的高电介体作为缓冲绝缘体而制膜。
接着，(3)通过电子线描绘等的光刻，在缓冲绝缘体上设置作为深槽的原模的有机物抗蚀剂的图案。图案的线宽是100nm以下，高度是其2倍以上。
接着，(4)以作为深槽的原模的图案为掩模，将缓冲绝缘体蚀刻，使基板表面露出。
接着，(5)对于作为深槽的原模的图案和缓冲绝缘体，自匹配地向基板表面进行离子注入。注入的离子经过后述的活性化退火，形成FeFET的源极和漏极。注入条件为，例如如果基板是p型，则可以将使基板局部地n型化的离子较浅地注入。例如也可以将一价的磷(P+)以加速能量5keV、剂量5×10 12/cm2的条件进行离子注入。
接着，(6)以将作为深槽的原模的图案覆盖的方式使作为隔壁的绝缘体成膜。该绝缘体由使用硅氧化物、硅氮化物、铝氧化物、铪氧化物等的材料的层叠体构成，可以是2层，也可以是3层以上。成膜的顺序即层叠的顺序可以有全部的组合。例如在2层的情况下，既可以先硅氧化物接着硅氮化物，也可以与其相反，并且也可以先铪氧化物接着硅氧化物，也可以与其相反。
(7)将整体从上方蚀刻。不想蚀刻的区域预先用保护膜覆盖。蚀刻时间被调整为直到作为深槽的原模的图案的上部露出为止的时间。优选的蚀刻条件是使用适合对在隔壁中使用的材料的主要部分进行选择性的蚀刻的工艺气体来加强垂直方向的各向异性的条件。例如，在隔壁主要由硅氧化物形成的情况下，可以作为工艺气体而使用氩和CF4，使用天线RF和偏压RF分别为250W、300W的感应耦合等离子型反应性离子蚀刻(ICP－RIE)。
接着，作为可选项，根据需要也可以(8)进行用来将槽的上部的开口部扩大的蚀刻。可以在将不想蚀刻的区域用保护膜覆盖后，使用在形成隔壁的层叠体之中与外侧相比将内侧选择性地通过RIE等蚀刻的条件，或对于基板从斜上方通过氩离子铣削等而各向异性地蚀刻的条件。
接着，(9)将露出的作为深槽的原模的图案对于隔壁及缓冲绝缘体选择性地除去而形成深槽。在作为深槽的原模的图案是抗蚀剂的情况下，可以用氧等离子蚀刻来除去。
接着，(10)使强电介体从深槽的上方成膜。在使强电介体成膜之前，也可以进行用来将在本制造工序的初期注入到基板表面中的离子活性化的退火、形成FeFET的源极和漏极。强电介体的成膜条件是，通过阶差覆盖性良好的成膜方法、例如有机金属气相成长法或原子层堆积法等成膜。在如该例那样缓冲绝缘体是含有铪氧化物的高电介体的情况下，强电介体材料使用SrBi2Ta2O9或CaxSr1－xBi2Ta2O9等的铋层状钙钛矿型强电介体。
接着，(11)使导体成膜。比导体的成膜更早或比成膜更晚进行以强电介体的多结晶化为目的的高温退火。在强电介体使用SrBi2Ta2O9或CaxSr1－xBi2Ta2O9等的铋层状钙钛矿型强电介体的情况下，用于多结晶化的退火温度多数情况下是从约700℃到800℃之间的高温。强电介体多结晶化退火在还没有进行用来使在本制造工序的初期注入到基板表面的离子活性化的退火的情况下，也可以兼作为该退火。强电介体多结晶化退火既可以在使导体成膜而成形为栅极形状后进行，也可以在导体的成膜前进行。在导体的成膜后进行退火的情况下，对于导体要求耐高温性。作为具有耐高温性的导体材料，多数情况下使用铂或铟等贵金属。此外，根据原子层堆积法等的适当的成膜方法，也有钛或钽的氮化物也具有耐高温性的情况。另一方面，在导体的成膜前进行退火的情况下，由于对于导体不要求耐高温性，所以选择分支也扩大到铂或铟以外的便宜的导体材料。便宜的导体材料，例如可以举出铝、钛、铪、钽、硅或它们的氮化物或化合物中的具有导电性的材料。
(12)在导体上，通过光刻将抗蚀剂图案形成为FeFET的栅极的形状。
(13)以抗蚀剂图案为模，仅对导体或对导体和强电介体双方进行蚀刻。用于该目的的抗蚀剂图案的位置，是基板上的其投影像将在本制造工序的初期作为深槽的原模使用的图案的投影像覆盖的位置。必然，FeFET的栅极将基板上的沟道区域覆盖。
(14)最后，将抗蚀剂除去，适当对源极、漏极、基板、栅极形成接触孔。使用图25的制造方法，能够制造由金属－强电介体－绝缘体－半导体的所谓MFIS构造构成的FeFET。根据本发明，FeFET的沟道长由工序(3)的作为深槽的原模的图案的宽度决定，FeFET的有效的厚度由工序(9)的深槽的深度决定，所以能够兼顾FeFET的基板面内的微细化和大存储窗的确保。
通过将在上述工序(1)至(14)中例示的材料中的、在工序(3)中设置在缓冲绝缘体上的作为深槽的原模的图案的材料变更为无机物的多晶硅等的耐热性的材料而不使用有机物的抗蚀剂，在工序(3)以后能够利用更高的工艺温度。这使得在工序(6)中使成为隔壁的绝缘体成膜时能够利用更高的成膜温度，结果，能够期待成为隔壁的绝缘体的质的提高。
在图26中，表示将FeFET高集成化到同一个基板上的情况下的制造工序的一例。与在图25中表示了一例的FeFET单个元件的制造工序本质上相同，但在相当于图25的(7)的工序、即进行切削直到作为深槽的原模的图案的上部露出的工序中，也可以如图26所示通过化学机械研磨(CMP)法将表面平坦化。此外，在相当于图25的(12)至(14)的工序、即将导体加工为栅极的形状的工序中，如果作为加工方法采用CMP法，则埋入在深槽的开口部中的导体自匹配地对位到FeFET的沟道区域的正上方的位置，所以带来掩模片数的削减，是优选的。
作为本发明的一形态的电子电路的特征在于，由在宽度不同的槽中将具有存储功能的材料同时成膜而得到的2个以上的元件构成，通过改变槽的宽度，控制向槽的内部填充的具有存储功能的材料距基板的高度，使各元件的存储功能的强度可变。通过本发明，能够容易地混装存储元件和非存储元件。
使用图27说明有关本发明的电子电路的制造方法。与在图25及图26中表示了一例的FeFET的制造工序本质上相同，但在相当于图25的(3)的工序、即在缓冲绝缘体上通过光刻将抗蚀剂构图的工序中，作为槽的原模的图案形成宽度宽的图案和窄的图案多个种类。结果，在同一基板上形成多个宽度不同的槽。在该基板上使具有存储功能的材料以适当的管理膜厚同时成膜。在以宽度窄的图案为原模的槽中，通过使具有存储功能的材料占其容积的大多比例，最终具有存储功能的材料的有效的高度变大。
另一方面，在以宽度宽的图案为原模的槽中，具有存储功能的材料仅将其底面和侧面覆盖，最终具有存储功能的材料的有效的高度变小。如果作为具有存储功能的材料的例子而使用强电介体，并使用本发明制造FeFET，则从宽度窄的槽制造出的FeFET的强电介体有效地变厚，所以FeFET的存储窗大，FeFET较强地呈现非易失性存储功能。
此外，由于从宽度宽的槽制造出的FeFET的强电介体有效地较薄，所以FeFET的存储窗小，FeFET的非易失性存储功能变弱。在FeFET中，已知随着强电介体的膜厚减小而存储窗减少，元件的存储功能下降(专利文献1)。作为从以宽度宽的图案为原模的槽之上成膜的强电介体仅将槽的底面和侧面覆盖的实例，在图28的左侧表示了截面SEM照片，在右侧表示了被摄体的说明。
使用图29对作为本发明的另一形态的FeFET的制造方法进行说明。
<步骤1>在半导体基板的表面使缓冲绝缘体成膜，在其上形成有机物的突起型构造体。在以突起状构造体为掩模将缓冲绝缘体蚀刻后，以突起状构造体和缓冲绝缘体为掩模，自匹配地向半导体基板上进行用于源极和漏极的离子注入。在基板上源极与漏极之间的距离是沟道长(L)。
<步骤2>用隔壁覆盖突起状构造体。
<步骤3>将整体从上方起蚀刻。此时，将隔壁的高度蚀刻为，使得与从突起状构造体的中心向左右离开了距离L的位置处的隔壁的高度H1相比，与突起状构造体的侧面接触的隔壁的高度H2更低。
<步骤4>用氧等离子将突起状构造体选择性地蚀刻，形成浅的槽。
<步骤5>从槽的上方起使强电介体成膜。
<步骤6>从强电介体的上方起使导体成膜。
<步骤7>通过光刻和蚀刻使导体在槽的正上方成形为栅极形状。
在本发明中，通过使作为槽的模的突起型构造体的宽度为100nm以下，能够不依赖于强电介体的蚀刻来制造沟道长为100nm以下的FeFET。通过用比强电介体及缓冲绝缘体低介电常数的材料制造隔壁，能够在沟道区域中有效地提高FeFET的栅极－基板间的静电电容。栅极－源极·漏极间重叠区域中的栅极－基板间的静电电容比沟道区域中的栅极－基板间的静电电容小。隔壁越厚，该趋势越强。
通过本发明制造的FeFET中，将强电介体埋入的槽浅，所以通过基于旋转涂覆的金属有机化合物分解法(MOD)或溅镀等物理成膜法等的阶差覆盖性不一定高的成膜方法也能够使强电介体成膜。向有关本发明的浅的槽埋入的强电介体的相对介电常数优选的是比100小的材料。
如以上这样，根据本发明，不用将作为难蚀刻材料的强电介体材料蚀刻，就能够制造沟道长100nm以下、强电介体的有效的厚度(H)为其2倍以上的高纵横比的强电介体栅极晶体管(FeFET)的栅极层叠构造。但是，为了发挥不用进行强电介体层的蚀刻就能够制造FeFET的优点，在将FeFET集成而电路化的情况下也需要电路制造上的精心设计。即，需要将需要强电介体层的蚀刻的接触孔形成的频度降低那样的电路布局的精心设计。
作为将FeFET集成而电路化的优选的例子，可以举出NAND型闪存存储器阵列及NOR型闪存存储器阵列。将这些闪存存储器称作强电介体NAND及强电介体NOR。在强电介体NAND及强电介体NOR的存储器阵列中，都是1个存储单元为1个FeFET。如果设在半导体工艺这一代中有特征性的最小加工尺寸为F，则强电介体NAND具有以下特征：将1个存储单元的占有面积缩小到4F2，集成度高，但另一方面以规则来限制向存储单元的访问方法。在强电介体NOR中具有以下特征：能够进行向存储单元的随机访问，但另一方面使1存储单元的占有面积比4F2宽松而接受集成度降低。强电介体NAND通过其高集成性，接触孔形成的频度已经从以往抑制为最低限度。另一方面，强电介体NOR由于以往的存储单元的布局下源极或漏极端子用接触孔形成的频度高，所以没有充分地发挥不用强电介体蚀刻就能够制造埋入型的FeFET的栅极层叠构造的优点。
本发明提供能够进行向存储单元的随机访问且接触孔形成的频度少的强电介体NOR的存储单元阵列。有关本发明的强电介体NOR的存储单元阵列在形成在半导体基板上的活性区域的形状方面有特征。在图30中例示了1个存储单元的占有面积是8F2的情况(图30(a)的A)及6F2的情况(图30(b)的A)下的强电介体NOR的半导体基板上的活性区域的形状。这些活性区域以类似于梯子的形状为特征。通过采用该形状，能够将想要赋予共同的电位的漏极区域彼此不经由接触孔而短路。同样，能够将想要赋予共同的电位的源极区域彼此不经由接触孔而短路。有关本发明的强电介体NOR的存储单元阵列并不限定存储单元的FeFET的形状及制造方法。即，构成有关本发明的强电介体NOR的存储单元阵列的存储单元既可以是埋入型的FeFET，也可以是平面型的FeFET。
以1个存储单元是埋入型的n沟道型FeFET的情况为例，关于1个存储单元的占有面积为8F2的情况(图30(a))及6F2的情况(图30(b))，在工序A至F中例示了强电介体NOR的存储单元阵列的制造工序的概略。作为存储单元的FeFET在图30(a)、图30(b)的工序C的图中表现了埋入型的情况，但如上述那样也可以是平面型。
关于1个存储单元的占有面积为8F2的情况(图31(a))及6F2的情况(图31(b))表示了强电介体NOR的存储单元阵列的等价电路。共用一个存储单元阵列的存储单元的基板端子彼此相互是同电位，将其称作阱电位。阱例如通过在形成图30(a)、图30(b)的工序A中可以看到的梯子上的活性区域和构成其轮廓的元件分离区域之前向应成为存储单元阵列的区域进行p型的深的离子注入来形成。也有如下情况：在存储单元中预先深且宽地形成n型的阱，以成为将共用的p型的阱在面内二维地且在深度方向上也包围的形状。
关于1个存储单元的占有面积为8F2的情况(图32(a))及6F2的情况(图32(b))表示用来使有关本发明的强电介体NOR动作的电压施加条件的例子。在图32的例子中，存储单元是n沟道型的FeFET。存储单元既可以是埋入型的FeFET，也可以是平面型的FeFET。如果测定n沟道型的FeFET的Id－Vg特性，则以逆时针的方向描绘Id－Vg滞后曲线。即大体上讲，如果对于基板端子向栅极端子施加负的电压脉冲，则FeFET的阈值(Vth)变高，如果对于基板端子向栅极端子施加正的电压脉冲，则FeFET的Vth变低。另一方面，浮动栅极型或MONOS型等的电子捕获型的闪存存储单元呈现与FeFET朝向相反的Id－Vg曲线。例如如果测定n沟道型的电子捕获型的闪存存储单元的Id－Vg特性，则以顺时针的方向描绘Id－Vg滞后曲线。
使用图32的例子说明强电介体NOR的存储单元阵列的动作。要包罗全部的动作条件，只要有a、b、c、d的4个存储单元就足够。首先，将强电介体NOR的存储单元阵列一起消除。在一起消除的动作中，对作为存储单元的n沟道型的FeFET的栅极端子，向基板端子即n阱施加正的电压脉冲。这与对于基板端子向栅极端子施加负的电压脉冲的情况相对相同。因而，通过一起消除，存储单元a、b、c、d的Vth聚齐到高的一侧。接着，向强电介体NOR的存储单元阵列随机地写入。在该随机写入的动作中，对于为了写入而选择的存储单元a的基板端子即n阱，向栅极端子施加正的电压脉冲，使存储单元a的Vth移动到低的一侧。
当向选择存储单元a写入时，要求非选择存储单元b、c、d的Vth不依赖于此时的高低而变化少。即，对于强电介体NOR的存储单元阵列要求写入干扰耐受性。此外，当将选择存储单元a读出时，要求选择存储单元a的Vth因读出动作的反复而引起的变化少、以及非选择存储单元b，c，d的Vth不依赖于此时的高低而变化少。即，对于强电介体NOR的存储单元阵列要求读出干扰耐受性。
有关本发明的强电介体NOR具有在1个存储单元的占有面积为8F2的情况下(图30(a))比6F2的情况(图30(b))写入干扰耐受性高的特征。以下对此进行说明。设想1个存储单元的占有面积是8F2的情况(图33(a))及6F2的情况(图33(b))，针对最严格的2个条件调查强电介体NOR的写入干扰耐受性。即，调查当向选择存储单元a写入时，是否非选择存储单元b为消除状态并能够维持该消除状态、并且是否非选择存储单元d为写入状态并能够维持该写入状态。具体而言，设想在消除条件：Ve1＝Ve2＝5.7V下一起消除后，在写入条件：Vw1＝7.2V下随机地选择存储单元并写入的过程中，向相邻于非选择存储单元b、d的选择存储单元a写入的状况。此时，设想非选择存储单元b在消除后成为非选择、非选择存储单元d在写入后成为非选择。对于这些存储单元b、d，赋予相当于写入干扰的最严格的2个条件的电压条件，然后通过进行读出动作，测定Vth。作为存储单元，准备一个栅极区尺寸是L＝10μm、W＝150μm的平面型的FeFET。栅极层叠构造是Ir/CSBT/HfO2/Si。CSBT的膜厚是约400nm。如果使用图32(a)、(b)的表述，则消除条件是Ve1＝Ve2＝5.7V，写入条件是Vw1＝7.2V，读出条件是Vr1＝1.6V，Vr2＝0.1V，将表示Id＝1.5E-6A的Vg判定为Vth。写入电压脉冲的宽度是10μs，消除电压脉冲的宽度与其相比充分长，设为1ms。
1个存储单元的占有面积为8F2的情况(图33(a))
存储单元b的状态是在Ve1＝Ve2＝5.7V下被消除的状态，Vth的初始值是Vth＝1.52V。存储单元d的状态是在Vw1＝7.2V下被写入的状态，Vth的初始值是Vth＝0.46V。设想在维持这些存储单元b和d的写入或消除状态的状况下仅向接近的存储单元a写入的情况。具体而言，施加Vw1＝7.2V和Vw2(变量)，每次读出存储单元b和d的Vth。使Vw2(变量)从0V变化到7.2V。
结果，如在图33(a)中可以看到那样，当Vw2＝4.8V时存储单元b与存储单元d的Vth的差在0V≤Vw2≤7.2V的范围中为最大的ΔVth＝0.96V。当Vw2＝4.8V时，分别读出了存储单元b的Vth＝1.46V、存储单元d的Vth＝0.50V。
1个存储单元的占有面积为6F2的情况(图33(b))
存储单元b的状态是在Ve1＝Ve2＝5.7V下被消除的状态，Vth的初始值是Vth＝1.49V。存储单元d的状态是在Vw1＝7.2V下被写入的状态，Vth的初始值是Vth＝0.47V。设想在维持这些存储单元b和d的写入或消除状态的状况下，仅向接近的存储单元a写入的情况。具体而言，施加Vw1＝7.2V和Vw2(变量)，每次读出存储单元b和d的Vth。使Vw2(变量)从0V变化到7.2V。
结果，如图33(b)中可见，当Vw2＝7.2V时存储单元b与存储单元d的Vth的差在0V≤Vw2≤7.2V的范围中为最大的ΔVth＝0.70V。当Vw2＝7.2V时，分别读出了存储单元b的Vth＝1.22V、存储单元d的Vth＝0.52V。
根据上述的结果，在1个存储单元的占有面积为8F2的情况下，能够选择与1个存储单元的占有面积为6F2的情况相比存储单元b与存储单元d的Vth的差大的Vw2，所以可以说写入干扰耐受性更好。
此外，根据本发明，不用将作为难蚀刻材料的强电介体材料蚀刻就能够制造出沟道长100nm以下、强电介体的有效的厚度(H)为其2倍以上的高纵横比的强电介体栅极晶体管(FeFET)的栅极层叠构造。利用该优点，能够制造出以FeFET为存储单元而将其三维地集成的存储单元阵列。在图34中表示强电介体NOR存储单元阵列的制造方法的一例，在图35中表示强电介体NAND存储单元阵列的制造方法的一例。在有关本发明的三维的存储单元阵列的制造工序中，除了通过成膜来形成半导体以外，与上述存储单元单体的制造工序的例子基本上相同，所以省略再次的详细的记载。通过成膜来形成的半导体，例如除了以锌(Zn)、镓(Ga)、铟(In)、锡(Sn)的各单体氧化物或它们的复合氧化物为基体的氧化物半导体以外，还指多晶硅等的制造方法不是单结晶块体成长而是膜的堆积的半导体。
强电介体NOR存储单元阵列(图34)、强电介体NAND存储单元阵列(图35)都是将存储单元在面内有规则地排列2行2列以上、在高度方向上堆叠2层以上的层级的存储单元阵列。其特征在于，在高度方向上最相邻的层级相互组成对，在各对之中夹着共用的栅极端子而具有上下镜像反转的位置关系来将存储单元堆叠。在每1层级的面内，在图34中具有6F2的高集成性，在图35中具有4F2的高集成性，通过将它们堆叠为n级的多层级，根据本发明，能够提供比特成本低的存储单元阵列。

Claims (22)

1.一种半导体存储元件，具有将半导体、存储体和导体堆叠的层叠构造，上述存储体是具有2个以上相互能够区分的稳定的状态、同时选择上述状态中的1个状态的物体，上述半导体存储元件的特征在于，
上述存储体的相对的两面中的一面与上述半导体接触，另一面与上述导体接触，上述存储体的侧面不与上述两面平行，上述存储体的侧面与隔壁接触而被包围，上述存储体的与上述半导体平行的方向的截面在与上述半导体接触的面中面积最小，越远离上述半导体则面积相同或越大，上述截面的最小宽度是100nm以下，上述导体与上述半导体之间的最短的距离是上述截面的最小宽度的2倍以上。
2.如权利要求1所述的半导体存储元件，其特征在于，
上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。
3.如权利要求1或2所述的半导体存储元件，其特征在于，
上述存储体由缓冲绝缘体和强电介体的层叠体构成，上述强电介体不与上述半导体直接接触，上述缓冲绝缘体是相对介电常数比上述隔壁高的电介体。
4.如权利要求3所述的半导体存储元件，其特征在于，
上述半导体存储元件是具备栅极端子、源极端子、漏极端子、基板端子这4个端子的晶体管，栅极端子与上述导体连接，施加在上述栅极端子与基板端子之间的电压与施加在由上述存储体和上述半导体构成的层叠体上的电压相等，源极端子与源极区域连接，漏极端子与漏极区域连接，上述源极区域及上述漏极区域是上述半导体的相互不重复的一部分、并且在中间夹着上述存储体与上述半导体接触的面并使边界接触地排列在两侧。
5.一种元件的制造方法，其特征在于，
形成耸立在基板上的突起型构造体，上述突起型构造体的宽度是100nm以下，并且高度是宽度的2倍以上；
用隔壁覆盖上述突起型构造体，将被上述隔壁覆盖的上述突起型构造体从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在上述隔壁中形成宽度为100nm以下的槽。
6.如权利要求5所述的元件的制造方法，其特征在于，
上述突起型构造体由有机物构成，上述隔壁由无机物构成，将上述突起型构造体通过氧等离子蚀刻来选择性地除去。
7.如权利要求5所述的元件的制造方法，其特征在于，
上述突起型构造体由2层以上的层叠体构成，将其中的至少除了最下层以外的其他层选择性地除去。
8.如权利要求5～7中任一项所述的元件的制造方法，其特征在于，
上述基板由2层以上的层叠体构成。
9.如权利要求5～8中任一项所述的元件的制造方法，其特征在于，
上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。
10.如权利要求5～9中任一项所述的元件的制造方法，其特征在于，
对于上述槽的开口部赋予从基板越朝上则越宽的倾斜。
11.一种电气布线的制造方法，其特征在于，
在通过权利要求5～10中任一项所述的方法得到的上述槽中装入电导体。
12.一种光布线的制造方法，其特征在于，
上述隔壁是遮断光的材料，在通过权利要求5～10中任一项所述的方法得到的上述槽中装入光透射材料。
13.一种存储元件的制造方法，其特征在于，
在通过权利要求5～10中任一项所述的方法得到的上述槽中装入存储体。
14.一种强电介体栅极晶体管的制造方法，其特征在于，
上述基板的至少表面是半导体，在形成上述隔壁之前，预先在上述半导体中对于上述突起型构造体自匹配地形成上述源极区域和上述漏极区域，在通过权利要求5～10中任一项所述的方法得到的上述槽中装入强电介体材料。
15.如权利要求14所述的强电介体栅极晶体管的制造方法，其特征在于，
上述存储体包含通过有机金属气相成长法成膜的强电介体。
16.一种电子电路的制造方法，其特征在于，
将上述突起型构造体的宽度设置两种以上，上述电子电路由在通过权利要求5～10中任一项所述的方法得到的2个以上的宽度不同的槽中使存储体同时成膜而得到的2个以上的元件构成，通过改变上述槽的宽度，控制向上述槽的内部填充的上述存储体距上述基板的高度，使各元件的存储功能的强度可变。
17.一种强电介体栅极晶体管的制造方法，其特征在于，
在半导体之上形成突起型构造体，对于上述突起型构造体自匹配地形成源极区域及漏极区域，以将上述半导体及上述突起型构造体之上覆盖的方式形成隔壁，将上述突起型构造体和其周围的隔壁从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在隔壁中形成槽，上述隔壁中的作为上述槽的壁面的部分的高度与从上述槽的中心离开了相当于上述槽的宽度的距离的位置处的上述隔壁的高度相比，相同或更低，在上述槽中装入强电介体材料。
18.一种存储单元阵列，以1个权利要求4所述的半导体存储元件为1个存储单元，在基板面内将上述存储单元有规则地排列2行2列以上而成，其特征在于，
属于共同的存储单元阵列的存储单元的基板端子彼此相互为同电位；具备将在横向的一列中排列的2个以上的存储单元的栅极端子彼此电气短路的栅极线、将在纵向的一列中排列的2个以上的存储单元的漏极端子彼此电气短路的漏极线、以及将在纵向的一列中排列的2个以上的存储单元的源极端子彼此电气短路的源极线，漏极线与源极线并行，栅极线与漏极线及源极线正交，用来构成漏极线的漏极端子彼此的短路及用来构成源极线的源极端子彼此的短路双方都不经由接触孔，而通过半导体的活性区域彼此的连结来进行，该半导体的活性区域相当于各存储单元的漏极区域及源极区域。
19.如权利要求18所述的存储单元阵列，其特征在于，
上述存储单元按纵向的相邻的每两列而组成对，在各一对中共用1条源极线，夹着源极线而在两侧具有漏极线，两列的存储单元具有相对于源极线左右对称的配置。
20.一种存储单元阵列，以权利要求1～4中任一项所述的半导体存储元件为存储单元，在基板面内将上述存储单元有规则地排列2行2列以上、并且在与上述基板垂直的方向即高度方向上堆叠为2层以上的层级而成，其特征在于，
在高度方向上上下最接近的2个层级彼此相互组成对，在各对中，上下的存储单元夹着导体而面对称地相对，上下的相对的存储单元彼此共用导体。
21.一种存储单元阵列，以权利要求18的存储单元阵列为1层级单位、将上述层级单位堆叠2层以上而成，其特征在于，
在高度方向上上下最接近的2个层级单位彼此相互组成对，在各对中，上下的存储单元夹着栅极线而面对称地相对，上下的相对的存储单元彼此共用栅极线。
22.一种存储单元阵列，以权利要求19的存储单元阵列为1层级单位，将上述层级单位堆叠2层以上而成，其特征在于，
在高度方向上上下最接近的2个层级单位彼此相互组成对，在各对中，上下的存储单元夹着栅极线而面对称地相对，上下的相对的存储单元彼此共用栅极线。
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