CN110190062A - 铁电存储器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种铁电存储器件及其操作方法。根据一个实施例的一种铁电存储器件包括：基底导电层；沟道层，其从所述基底导电层沿垂直方向延伸；铁电层，其设置在所述沟道层上；多个铁电存储单元晶体管，其沿垂直方向层叠在所述基底导电层上；控制晶体管，其设置在所述多个铁电存储单元晶体管之上；以及位线图案，其与所述沟道层电连接。

Description

铁电存储器件及其操作方法
相关申请的交叉引用
本申请要求2018年2月22日提交的编号为10-2018-0021272的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例总体而言涉及一种半导体器件，更具体地，涉及一种铁电存储器件及其操作方法。
背景技术
近来，已经对晶体管类型的铁电存储器件进行了研究，该晶体管类型的铁电存储器件用于控制铁电层的极化以及以非易失性的方式来储存信号信息。极化可以根据施加给铁电层的电压的极性或大小而变化，以及在电压被去除之后，极化可以以非易失性的方式、以剩余极化(remanent polarization)的形式储存在铁电层中。同时，预定剩余极化可以将电荷诱导至衬底的与铁电层相邻的沟道区中，以改变晶体管的沟道电阻。因此，作为储存在铁电层中的信号信息的剩余极化可以通过测量沟道电阻来读取。
同时，在近些年中，根据设计尺度的减小和集成度的增大，对能够同时保证结构稳定性和操作可靠性的、高度集成的存储器件的结构的研究在持续。此外，根据电子器件的高性能，已经作出了尝试来提升存储器件的信息储存能力。例如，能够在单个单元中记录多电平信息的存储单元结构已经出现。
发明内容
公开了根据本公开的一个实施例的铁电存储器件。所述铁电存储器件包括：基底导电层；沟道层，其从所述基底导电层沿垂直方向延伸；铁电层，其设置在所述沟道层上；多个铁电存储单元晶体管，其沿垂直方向层叠在所述基底导电层上；控制晶体管，其设置在所述多个铁电存储单元晶体管之上；以及位线图案，其与所述沟道层电连接。所述铁电存储单元晶体管中的每个铁电存储单元晶体管包括铁电层的部分和沿水平方向设置在铁电层上的存储栅电极层。所述控制晶体管包括在水平方向上设置在沟道层上的控制电介质层和设置在所述控制电介质层上的控制栅电极层。
公开了根据本公开的另一方面的操作铁电存储器件的方法。在所述方法中，提供了沟道层、铁电层、共用所述沟道层的控制晶体管和多个铁电存储单元晶体管、以及与所述沟道层电连接的位线图案，所述沟道层从设置在衬底上的基底导电层起垂直地延伸。所述多个铁电存储单元晶体管中的每个铁电存储单元晶体管包括所述铁电层的部分和存储栅电极，以及所述控制晶体管包括控制电介质层和控制栅电极层。使用所述控制晶体管来确定沿所述沟道层传导的极化控制电流。沿所述基底导电层与所述位线图案之间的沟道层传导所述极化控制电流。施加操作电压给所述多个铁电存储单元晶体管之中的预定存储单元晶体管的存储栅电极。使用所述极化控制电流来将极化写入至所述预定存储单元晶体管的铁电层中。
公开了根据本公开的另一实施例的铁电存储器件。所述铁电存储器件包括：基底导电层；沟道层，其从所述基底导电层沿垂直方向延伸；铁电结构；多个铁电存储单元晶体管，其在所述基底导电层上沿垂直方向层叠；位线图案，其与所述沟道层电连接，且在多个铁电存储单元晶体管之上。所述多个铁电存储单元晶体管中的每个铁电存储单元晶体管包括与所述沟道层相邻的铁电结构的部分以及设置在所述铁电结构上的存储栅电极层。所述铁电结构包括多个铁电层。所述铁电层中的一个或更多个铁电层具有不同的矫顽场。
附图说明
图1是示意性地示出根据本公开的一个实施例的铁电存储器件的电路图。
图2是示意性地示出根据本公开的一个实施例的铁电存储器件的截面图。
图3A是图2的区域A的放大图，而图3B是图2的区域B的放大图。
图4是根据本公开的一个实施例的铁电存储器件的铁电层的磁滞曲线图。
图5A和图5B是示意性地示出铁电存储器件的操作原理的截面图。
图6A至图6C是示意性地示出根据本公开的一个实施例的铁电存储器件的操作原理的截面图。
图7是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的流程图。
图8至图10是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的视图。
图11是示意性地示出根据本公开的另一实施例的铁电存储器件的截面图。
图12是图11的区域C的放大图。
图13是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的视图。
具体实施方式
现在将在下文中参照附图来描述各种实施例。在附图中，为了图示的清楚，层和区域的尺寸可能被夸大。附图是相对于观察者的视角来描述的。如果元件被称作位于另一元件上，则可以理解成该元件直接位于其他元件上，或者另外的元件可以插入在该元件与该其他元件之间。贯穿于该说明书，相同的附图标记指相同的元件。
此外，除非在上下文中清楚地另外使用，否则单数形式的词的表述应当被理解成包括该词的复数形式。将理解的是，术语“包括”或“具有”意在指定特征、数量、步骤、操作、元件、部分或其组合的存在，而非用来排除另外的一个或更多个其他特征、数量、步骤、操作、组件、部分或其组合的存在或可能性。此外，在执行方法或制造方法中，除非在上下文中明确地描述了特定顺序，否则构成该方法的每个过程能够不同于规定次序来发生。换言之，每个过程可以以与写明的次序相同的方式来执行，可以实质上同时地执行，或者可以以相反的次序来执行。
本公开的实施例提供了具有铁电存储单元晶体管和控制晶体管的铁电存储器件及其操作方法。图1是示意性地示出根据本公开的一个实施例的铁电存储器件1的电路图。参见图1，铁电存储器件1可以包括单元阵列，该单元阵列具有多个串100a和100b。串100a和100b中的每个串的一端可以与公共源极线SL连接，串100a和100b中的各个串的另一端可以分别与不同的位线BL1和BL2连接。在图1中，虽然为了方便说明而将构成单元阵列的串示出为两个串，即第一串100a和第二串100b，但是本公开不必局限于此，构成单元阵列的串的数量不局限为2。
第一串100a可以具有彼此串联连接的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6以及第一控制晶体管TR1。第一控制晶体管TR1可以布置在第六存储单元晶体管MC6与第一位线BL1之间。第二串100b可以具有彼此串联连接的第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12以及第二控制晶体管TR2。第二控制晶体管TR2可以布置在第十二存储单元晶体管MC12与第二位线BL2之间。
第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、MC3、MC4、MC5、MC6、MC7、MC8、MC9、MC10、MC11和MC12中的每个可以具有铁电层作为栅极电介质层。此时，铁电层能够通过以非易失性的方式储存内部极化来执行存储功能。第一控制晶体管TR1和第二控制晶体管TR2中的每个可以包括顺电层作为栅极电介质层。第一控制晶体管TR1和第二控制晶体管TR2可以分别执行用于使第一位线BL1与源极线SL之间、以及第二位线BL2与源极线SL之间的电流流动导通和关断的开关功能。第一控制晶体管TR1和第二控制晶体管TR2也可以分别执行用于控制流过沟道层ch-t1和ch-t2的沟道电流的量的功能。受控的沟道电流可以被提供至第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12的第一沟道层至第十二沟道层ch1、ch2、ch3……、ch10、ch11和ch12。沟道电流在穿过第一沟道层至第十二沟道层ch1、ch2、ch3……、ch10、ch11和ch12时，可以用作用于对应的第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12的铁电层的极化控制电流。
虽然在图1中为了方便说明而示出了第一串100a和第二串100b中的每个串包括六个存储单元晶体管，但是本公开不一定局限于此，构成第一串100a和第二串100b的存储单元晶体管的数量不局限于任何特定数量。此外，在本文中未示出的其他一些实施例中，第一控制晶体管TR1可以改而设置在源极线SL与第一存储单元晶体管MC1之间。此外，不同于图1中所示的配置，第二控制晶体管TR2可以设置在源极线SL与第七存储单元晶体管MC7之间。
第一串100a中的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6可以分别与第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6连接。第一控制晶体管TR1可以与第七字线WL7连接。类似地，第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12可以分别与第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6连接。第二控制晶体管TR2可以与第七字线WL7连接。
第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6可以提供操作电压或写入电压给第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6中的每个的存储栅电极层。作为示例，操作电压可以为以下第一写入电压，该第一写入电压的大小小于与铁电材料层的矫顽场(coercive field)的绝对值相对应的电压的大小。虽然第一写入电压不能导致铁电层中出现极化转换，但是其能够将允许载流子移动经过沟道层的预定导电性设置到沟道层中。作为另一示例，写入电压可以为以下第二写入电压，该第二写入电压的大小大于与铁电层的矫顽场的绝对值相对应的电压的大小。在这种情况下，在同时将允许载流子移动经过沟道层的预定导电性引入到沟道层中时，第二写入电压能够导致铁电层的极化转换出现。
第七字线WL7可以提供施加给第一控制晶体管TR1和第二控制晶体管TR2中的每个的控制栅电极层的控制电压。当预定电压被施加在源极线SL与第一位线BL1之间或源极线SL与第二位线BL2之间时，穿过第一控制沟道层ch-t1或第二控制沟道层ch-t2的电流的大小能够通过改变控制电压的大小来调节。作为示例，当控制电压的大小增大时，穿过第一控制沟道层ch-t1或第二控制沟道层ch-t2的电流可以增大至预定饱和电流。
在一个实施例中，当第一写入电压被施加给第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的存储栅电极、且预定控制电压被施加给控制栅电极层时，用作极化控制电流的沟道电流可以被提供至第一沟道层至第六沟道层ch1、ch2、ch3、ch4、ch5、ch6以及第一控制沟道层ch-t1中。然后，当第二写入电压被施加给从第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6中选择的一个或更多个存储单元晶体管的存储栅电极层时，极化控制电流导致选定的一个或更多个存储单元晶体管的铁电层中的电偶极子的极化转换(polarization switch)。上述的极化转换导致写入操作在选定的一个或更多个存储单元晶体管中执行。
以相同的方式，由第七字线WL7提供的控制电压能够控制第二控制晶体管TR2的沟道电流。用作极化控制电流的沟道电流可以被提供给与第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12相对应的第七沟道层至第十二沟道层ch7、ch8、ch9、ch10、ch11和ch12。当第二写入电压被施加给从第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12中选择的至少一个存储单元晶体管的存储栅电极层时，对该至少一个存储单元晶体管的写入操作能够通过极化控制电流来执行。
同时，在第二写入电压和极化控制电流的施加完成之后，每个转换后的存储单元晶体管的铁电层能够维持其转换后的极化状态。即，第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12的铁电层中的转换后的极化状态可以以非易失性的方式来储存，使得第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12可以用在存储操作中。
基于根据本公开的一个实施例的铁电存储器件的操作方法，储存在存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12的铁电层中的每个铁电层的极化状态可以根据极化控制电流的大小而各自具有多个不同的状态。因此，多电平信号信息可以储存在单个存储单元晶体管中。
同时，在铁电存储器件1的读取操作中，存储单元晶体管MC1、MC2、MC3……、MC10、MC11和MC12的沟道层ch1、ch2、ch3……、ch10、ch11、ch12可以具有与非易失性地储存在铁电层中的极化状态相对应的不同的电阻。此时，第一串100a的总沟道电阻可以通过串联连接的存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的沟道电阻的和来确定。因此，第一串100a可以具有多个不同的电阻，该多个不同的电阻与储存在存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的铁电层中的极化状态相对应。因此，结果取决于第一串100a的不同电阻的读取操作可以被执行。以同样的方式，第二串100b可以具有多个不同的电阻，该多个不同的电阻与储存在存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12的铁电层中的极化状态相对应。因此，取决于第二串100b的不同电阻的读取操作可以被执行。
根据一个实施例，铁电存储器件可以以三维结构来实施，在该三维结构中，控制晶体管和多个存储单元晶体管垂直地层叠在源极线与位线图案之间，如下所述。
图2是示意性地示出根据本公开的一个实施例的铁电存储器件2的截面图。图3A是图2的区域A的放大图，图3B是图2的区域B的放大图。
参见图2、图3A和图3B，铁电存储器件2可以包括衬底101、基底导电层105、沟道层150、铁电层142、多个存储单元晶体管2a、控制晶体管2b和位线图案160。控制晶体管2b可以设置在多个存储单元晶体管2a之上，并且与位线图案160连接。沟道层150可以从基底导电层105起沿第一方向或垂直方向延伸。多个存储单元晶体管2a和控制晶体管2b可以共用沟道层150。
衬底101可以为半导体衬底。例如，半导体衬底可以为硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或锗硅(SiGe)衬底。半导体衬底可以用n型掺杂物或p型掺杂物来掺杂以具有导电性。在另一实施例中，衬底101可以为诸如绝缘体上硅(SOI)衬底的绝缘性衬底。虽然未示出，但是衬底101可以包括通过掺杂n型或p型掺杂物而形成的阱。各种类型的集成电路可以设置在衬底101与基底导电层105之间。
基底导电层105可以设置在衬底101上。在一个实施例中，基底导电层105可以例如为包括金属、金属氮化物或金属硅化物的导电膜。在另一实施例中，当衬底101为半导体衬底时，基底导电层105可以为衬底101的用n型掺杂物或p型掺杂物来掺杂的区域。
第一层间绝缘层至第八层间绝缘层110a、110b、110c、110d、110e、110f、110g和110h以及第一栅电极层至第七栅电极层210a、210b、210c、210d、210e、210f和210g可以交替层叠。第一层间绝缘层110a可以与基底导电层105接触。多个存储单元晶体管2a可以包括第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f作为存储栅电极，连同铁电层142的与第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f中的每个栅电极层相对应的部分。第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f在第二方向或水平方向上设置在铁电层142上。多个存储单元晶体管2a也可以包括第一层间绝缘层至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g。控制晶体管2b可以具有第七栅电极层210g作为栅电极层。控制晶体管2b也可以包括第八层间绝缘层110h。虽然图2为了方便说明而示出了与第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f相对应的六个存储单元晶体管，但是存储单元晶体管的数量可以不局限于此。换言之，在其他实施例中，多个存储单元晶体管2a可以具有各种其他数量的存储单元晶体管和与不同数量的存储单元晶体管相对应的、沿第二方向或垂直方向交替层叠的其他数量的层间绝缘层。
在一个实施例中，第一层间绝缘层至第八层间绝缘层110a、110b、110c、110d、110e、110f、110g和110h可以包括例如绝缘性氧化物、绝缘性氮化物、绝缘性氮氧化物等。第一层间绝缘层至第八层间绝缘层110a、110b、110c、110d、110e、110f、110g和110h可以包括例如氧化硅、氮化硅或氮氧化硅。第一栅电极层至第七栅电极层210a、210b、210c、210d、210e、210f和210g可以包括例如金属、导电性金属氮化物、导电性金属硅化物、导电性金属氧化物、导电性金属碳化物等。第一栅电极层至第七栅电极层210a、210b、210c、210d、210e、210f和210g可以包括例如钨(W)、钛(Ti)、铜(Cu)、钌(Ru)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、氧化钌(RuO2)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)或其中的两种或更多种的组合。
再次参见图2，第一沟槽10可以被形成为穿透第一层间绝缘层至第八层间绝缘层110a、110b、110c、110d、110e、110f、110g和100h以及第一栅电极层至第七栅电极层210a、210b、210c、210d、210e、210f和210g，以暴露出基底导电层105。在第一沟槽10中，沿垂直方向延伸的沟道层150可以设置在基底导电层105上。沟道层150可以包括掺杂半导体材料。掺杂半导体材料可以包括例如具有n型掺杂物或p型掺杂物的硅。作为示例，沟道层150可以例如为以大约1016/cm3或更大的浓度的n型掺杂物来掺杂的硅层。N型掺杂物可以包括例如磷(P)、砷(As)等。
参见图2和图3A，界面绝缘层141和铁电层142可以设置在沟道层150与第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f之间。类似地，界面绝缘层141和铁电层142可以设置在沟道层150与第一层间绝缘层至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g之间。铁电层142可以储存对应的存储单元晶体管的信号信息。第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f能够分别用作多个存储单元晶体管2a的存储栅电极。在一个实施例中，第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f可以设置在铁电层142上并且可以接触铁电层142。
界面绝缘层141可以用作用于防止沟道层150与铁电层142之间的直接接触的缓冲层。当沟道层150与铁电层142彼此直接接触时，在结界面处可能产生缺陷位置，以及在存储操作期间铁电层142的电保持可能被恶化或损害。界面绝缘层141可以具有非晶结构。界面绝缘层141可以包括例如氧化硅、氮化硅、氧化铝、氮氧化硅等。
铁电层142可以包括铁电材料。铁电材料可以包括例如氧化铪、氧化锆、氧化锆铪或其中的两种或更多种的组合。铁电层142可以包括掺杂物。掺杂物可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Ga)或其中的两种或更多种的组合。
在一个实施例中，控制电介质层143可以设置在沟道层150与第七栅电极层210g之间。可选地，第七栅电极层210g可以设置在沟道层150上并且可以接触沟道层150。类似地，控制电介质层143可以设置在沟道层150与第八层间绝缘层110h之间。控制电介质层143可以具有顺电特性。在一个实施例中，在沟道层150与第七栅电极层210g之间不设置铁电层。
由于控制电介质层143具有顺电特性，因此没有极化状态储存在控制电介质层143中。因此，控制电介质层143不起存储元件的作用，不影响储存在铁电层142中的剩余极化。控制电介质层143可以包括诸如氧化硅、氮化硅、氧化铝、氮氧化硅、氧化铪、氧化锆等的顺电材料。同时，在包括氧化铪和氧化锆的情况下，控制电介质层143可以通过控制化学计量比、控制要被注入的掺杂物等而被选择成具有顺电性质。
与沟道层150电连接的位线图案160可以设置在控制晶体管2b之上。位线图案160可以为位线的一部分，或者为与位线电连接的连接图案。位线图案160可以包括例如金属、导电性金属氮化物、导电性金属硅化物等。
参见图3B，沟道层150可以与基底导电层105接触。因此，沟道层150可以用作基底导电层105与位线图案160之间的电荷传导的路径。第一层间绝缘层110a直接设置在基底导电层105上面，以防止基底导电层105与第一栅电极层210a之间的传导。
再次参见图2，第二沟槽20可以形成为穿透第一层间绝缘层至第八层间绝缘层110a、110b、110c、110d、110e、110f、110g和110h以及第一栅电极层至第七栅电极层210a、210b、210c、210d、210e、210f和210g，以暴露出基底导电层105。内衬绝缘层170可以设置在第二沟槽20的侧壁上。内衬绝缘层170可以包括例如绝缘性氧化物、绝缘性氮化物或绝缘性氮氧化物。
第一源极线连接图案250可以设置在第二沟槽20的内部。与第一源极线连接图案250连接的第二源极线连接图案260可以设置在第二沟槽20的外部。第一源极线连接图案250和第二源极线连接图案260可以将基底导电层105与源极线(未示出)电连接。第一源极线连接图案250和第二源极线连接图案260可以包括金属、导电性金属氮化物、导电性金属氧化物、导电性金属碳化物或导电性金属硅化物。第一源极线连接图案250和第二源极线连接图案260可以包括例如钨(W)、钛(Ti)、铜(Cu)、钌(Ru)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、氧化钌(RuO2)、碳化钨(WC)、碳化钛(TiC)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)或其中的两种或更多种的组合。
如上所述，铁电存储器件2可以具有从基底导电层105起垂直地延伸的沟道层150。多个存储单元晶体管2a和控制晶体管2b可以共用沟道层150。在基底导电层105与位线图案160之间提供的、沿着沟道层150的沟道电流可以经由施加给第七栅电极层210g的控制电压来控制，第七栅电极层210g为控制晶体管2b的控制栅电极层。沟道电流可以用作用于铁电层的极化控制电流。
根据一个实施例，当第二写入电压(该第二写入电压的大小大于与铁电层142的矫顽电场相对应的电压的大小)被施加给从多个存储单元晶体管2a之中选择的一个或更多个存储单元晶体管的栅电极层时，极化控制电流能够转换至少一个存储单元晶体管中的铁电层的极化。通过极化转换操作，对所述至少一个存储单元晶体管的写入操作可以被执行。
图4是根据本公开的一个实施例的铁电存储器件的铁电层的磁滞曲线图。参见图4的曲线图400，根据本公开的一个实施例的铁电层可以根据被施加的穿过铁电层的电场而表现出磁滞操作，该磁滞操作具有第一矫顽电场Ec和第二矫顽电场-Ec、以及第一剩余极化Pr和第二剩余极化-Pr。首先，当正电场被施加给具有预定第二剩余极化-Pr的铁电层时，具有负极性的极化的大小可以随着电场在正方向上的增大而减小。当施加的电场增大到大于第一矫顽电场Ec的大小时，铁电层中的极化状态可以从具有负值的极化转换到具有正值的极化。当施加的电场达到第一饱和电场Es或更大时，铁电层可以具有第一饱和极化Ps。当施加的电场再次减小到第一饱和场Es或更低时，极化的大小也可以沿曲线图中的曲线减小。当施加的电场被去除时，铁电层可以保留第一剩余极化Pr。
当负电场被随后施加给具有第一剩余极化Pr的铁电层时，具有正值的极化的大小可以随着电场的绝对值的增大而减小。当施加的电场的绝对值在负方向上增大到大于第二矫顽电场-Ec的绝对值时，铁电层中的极化取向可以从具有正值的极化转换到具有负值的极化。当电场在负方向上增大到第二饱和电场-Es或更大时，铁电层可以具有第二饱和极化-Ps。然后，当施加的电场的绝对值降低到第二饱和电场-Es的绝对值或更小时，具有负值的极化的大小可以沿图4中的曲线图降低。当施加的电场被去除时，铁电层可以保留第二剩余极化-Pr。
图5A和图5B是示意性地示出铁电存储器件500的操作原理的截面图。参见图5A和图5B，铁电存储器件500可以包括衬底501、铁电层530和栅电极层540。源极区510和漏极区520可以设置在栅电极层540的相对端处的衬底501的区域中。衬底501可以为p型掺杂的半导体衬底，源极区510和漏极区520可以为衬底501的n型掺杂的区域。
参见图5A，铁电层530可以包含具有第一极化取向Pdn的剩余极化。作为示例，该剩余极化可以对应于图4的第一剩余极化Pr。此时，第一极化取向Pdn可以沿从栅电极层540向衬底501的方向取向。即，正电荷可以被充电或布置在铁电层530的与衬底501相邻的内侧区域中，而负电荷可以被充电或累积在铁电层530的与栅电极层540相邻的内侧区域中。具有第一极化取向Pdn的剩余极化可以在衬底501的位于栅电极层540之下的沟道区中诱生电子501e。
参见图5B，电压可以施加在图5A的铁电存储器件500的栅电极层540与衬底501之间。作为示例，具有负极性的预定栅极电压VG可以施加给栅电极层540，而衬底501可以接地。当施加的栅极电压VG的绝对值在大小上增大到大于与铁电层530的矫顽电场的绝对值相对应的电压时，在铁电层530内部可以发生极化转换。作为示例，当栅极电压VG的绝对值增大到大于与图4的第二矫顽电场-Ec的绝对值相对应的电压时，铁电层530内部的极化取向可以被转换至第二极化取向Pup。此时，电子501e可以从沟道区被驱出，而空穴501h可以在衬底501的沟道区中被诱生。当栅极电压VG的绝对值在负方向上增大到大于与图4的第二饱和电场-Es相对应的电压并且然后被去除时，铁电层530可以保留与图4的第二剩余极化-Pr相对应的剩余极化。虽然未示出，但是，当栅极电压VG(该栅极电压VG大于与第一矫顽电场Ec相对应的电压)被随后施加给图5B的铁电存储器件500的栅电极层540时，铁电层530内部的极化取向可以被转换回第一极化取向Pdn。此时，电子501e可以在衬底501的沟道区中再次被诱生。
图6A至图6C是示意性地示出根据本公开的一个实施例的铁电存储器件600的操作原理的截面图。参见图6A至图6C，铁电存储器件600可以包括衬底601、铁电层630和栅电极层640。源极区610和漏极区620可以设置在栅电极层640的相对端处的衬底601的区域中。衬底601可以为p型掺杂的半导体衬底，而源极区610和漏极区620可以为衬底601的n型掺杂区。
参见图6A，在初始状态中，铁电层630可以包括具有图5B的第二极化取向Pup的预定剩余极化P0。作为示例，剩余极化P0可以对应于图4的第二剩余极化-Pr。此时，由剩余极化P0诱生的空穴601h可以分布在衬底601的沟道区中。
参见图6B和图6C，预定漏极电压VD可以施加给漏极区620而源极区610接地，使得在源极区610与漏极区620之间可以出现电势差。作为示例，漏极电压VD可以具有正的极性。
在一个实施例中，大于0V、且小于与铁电层630的矫顽电场相对应的电压的栅极电压VG可以施加给栅电极层640，同时衬底601接地。在这种情况下，虽然栅极电压VG不会引起铁电层630的极化转换，但是衬底601中的沟道区的电阻可以被降低。结果，分别如图6B和图6C中所示，可以由源极区610与漏极区620之间的电势差产生穿过沟道区的第一电子传导Fe1和第二电子传导Fe2。在第一电子传导Fe1和第二电子传导Fe2进行时，电子601e可以用负电荷对与铁电层630相邻的沟道区的内侧区域或区充电。
同时，在第一电子传导Fe1和第二电子传导Fe2期间，铁电层630的极化转换可以通过充入沟道区的内侧区域中的负电荷而出现。极化转换的程度可以根据穿过沟道区的电子601e的密度而变化。
作为示例，比较图6B和图6C的实施例，当施加相同大小的栅极电压VG时，图6B的实施例中示出的第一电子传导Fe1的电荷量可以被控制成大于图6C的实施例中示出的第二电子传导Fe2的电荷量。即，在图6B的实施例中的源极区610与漏极区620之间传导的电流可以大于在图6C的实施例中的源极区610与漏极区620之间传导的电流。因此，在图6B的实施例中，由于占据沟道层的电荷的量比图6C的实施例中所示的相对要大，因此，在图6B的实施例中，用于在铁电层630的与沟道层相邻的内侧区域中诱生正电荷的驱动力相对较大。因此在图6B的实施例中，铁电层630中出现的极化转换的程度可以相对大或较大。结果，在极化转换之后，铁电层630可以包括具有第一极化取向Pdn的剩余极化P1。作为示例，剩余极化P1可以对应于图4的第一剩余极化Pr。
与此相反，在图6C的实施例中，由于占据沟道区的电荷的量相对较小或较低，因此极化转换的驱动力可以相对较小或较少。结果，发生相对较弱的极化转换，因而铁电层630具有剩余极化P2，该剩余极化P2保持图6A中所示的初始状态的第二极化取向Pup。可选地，在另一示例中，虽然未示出，但是即使出现极化转换到第一极化取向Pdn，铁电层630仍能够具有小于图6B的实施例中示出的剩余极化P1的剩余极化值。
如上所述，在本公开的实施例中，在大于与铁电层的矫顽电场相对应的电压的写入电压被施加给铁电存储器件的栅电极层的状态下，通过控制穿过沟道层的电流，可以在铁电层中产生不同程度的极化转换。改变极化转换的大小或程度的结果是，不同的剩余极化能够储存在铁电层中。通过使用以上操作原理，可以以非易失性的方式，将多电平信号信息储存在铁电层中。如稍后描述的，穿过沟道区的电流的大小可以通过控制晶体管来控制。
图7是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的流程图。图8至图10是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的示意图。在一个实施例中，操作铁电存储器件的方法可以使用以上参照图1、图2、图3A和图3B而描述的铁电存储器件1来实施。
参见图7的S110，提供了一种器件结构，该器件结构具有从衬底101上的基底导电层105起垂直延伸的沟道层150、共用沟道层150的多个铁电存储单元晶体管2a和控制晶体管2b、以及与沟道层150电连接的位线图案160。多个铁电存储单元晶体管2a可以包括铁电层142和存储栅电极层210a、210b、210c、210d、210e和210f，控制晶体管2b可以包括控制电介质层143和控制栅电极层210g。由于多个铁电存储单元晶体管2a共用铁电层142和沟道层150，因此由多个铁电存储单元晶体管2a中的每个控制的沟道层150的长度或面积可以分别通过对应的存储栅电极层210a、210b、210c、210d、210e和210f的厚度来确定。此外，由控制晶体管2b控制的沟道层150的长度或面积可以通过控制栅电极层210g的厚度来确定。作为一个实施例，器件结构可以被实施成图8中所示的串100a。图8中所示的串100a可以为诸如以上参照图1描述的100a和100b的多个串中的一个。
参见图7的S120，沿沟道层150传导的极化控制电流可以使用控制晶体管2b来确定。在一个实施例中，确定极化控制电流可以被如下地执行。首先，可以确定预定存储单元晶体管的铁电层142的极化转换所需的位移电流。该位移电流可以通过为了将期望极化写入至预定存储单元晶体管的铁电层142中而需要分布在沟道层150中的电荷的量来确定。然后，要施加给控制栅电极层210g的控制电压的大小可以被确定成使得与位移电流相对应的沟道电流传导穿过沟道层150。在一个实施例中，如稍后描述的，沟道电流可以根据写入至铁电层142中的极化的大小而具有两个或更多个不同的值，以及对应的控制电压的大小可以根据沟道电流来确定。
参见图7的S130，极化控制电流可以在基底导电层105与位线图案160之间沿沟道层150传导。在一个实施例中，传导极化控制电流可以包括施加第一写入电压给存储栅电极层210a、210b、210c、210d、210e和210f，以减小沟道层150的电阻。此时，第一写入电压可以小于与铁电层142的矫顽场的绝对值相对应的电压。即，当第一写入电压被施加给存储栅电极层210a、210b、210c、210d、210e和210f时，对于铁电层142的与多个铁电存储单元晶体管2a相对应的部分，极化控制电流不能产生极化取向转换。
参见图9，步骤S130可以被具象为：由控制晶体管2b控制的极化控制电流Ip穿过其中第一沟道电阻至第六沟道电阻Rch1、Rch2、Rch3、Rch4、Rch5和Rch6以及第一控制电阻Rch-t1串联连接的电路，以在源极线SL与位线BL1之间传导。
参见图7的S140，操作电压可以被施加至多个铁电存储单元晶体管2a之中的选定的存储单元晶体管的一个或更多个存储栅电极层210a、210b、210c、210d、210e和210f中，以使极化控制电流将极化写入至预定存储单元晶体管的铁电层142中。在一个实施例中，施加操作电压至栅电极层210a、210b、210c、210d、210e和210f中可以包括施加第二写入电压给存储栅电极层210a、210b、210c、210d、210e和210f。此时，第二写入电压可以高于与铁电层142的矫顽场的绝对值相对应的电压。即，当第二写入电压被施加给存储栅电极层210a、210b、210c、210d、210e和210f时，对于与预定的或选定的存储单元晶体管相对应的铁电层142，极化控制电流可以产生极化转换。
例如，参见图10，当在多个铁电存储单元晶体管2a之中选定第四存储单元晶体管MC4时，极化控制电流Ip能够使电荷在沟道层ch4中传导。当第二写入电压被施加给存储栅电极层G4时，传导的电荷可以转换铁电层F4中的极化。
如上所述，将极化写入至预定存储单元晶体管的铁电层中可以包括使用控制晶体管2b来改变极化控制电流的大小，以使铁电层的极化取向和/或大小转换或变化至不同的程度。因此，多电平信号信息可以储存在单个存储单元晶体管的铁电层中。
图11是示意性地示出根据本公开的另一实施例的铁电存储器件3的截面图。图12是图11的区域C的放大图。
参见图11和图12，铁电存储器件3可以包括衬底1101、基底导电层1105、沟道层1500、铁电结构1400、多个铁电存储单元晶体管3a和位线图案1600。沟道层1500可以从基底导电层1105起垂直地延伸。多个铁电存储单元晶体管3a可以彼此共用沟道层1500。如图12中所示，多个铁电存储单元晶体管3a中的每个可以包括与沟道层1500相邻地设置的铁电结构1400的一部分。
衬底1101可以为半导体衬底。衬底1101的配置可以与以上参照图2而描述的衬底101的配置实质上相同。基底导电层1105可以设置在衬底1101上。基底导电层1105的配置可以与以上参照图2而描述的基底导电层105的配置实质上相同。
第一层间绝缘层至第七层间绝缘层1110a、1110b、1110c、1110d、1110e、1110f和1110g以及第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f可以交替层叠在基底导电层1105上。此时，第一层间绝缘层1110a可以接触基底导电层1105。多个铁电存储单元晶体管3a可以分别包括第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f作为存储栅电极层。虽然在图11中为了方便说明而示出了与第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f相对应的六个存储单元晶体管，但是存储单元晶体管的数量不需要局限于此。即，在其他一些实施例中，多个铁电存储单元晶体管3a可以包括不同数量的存储单元晶体管以及与不同数量的存储单元晶体管相对应的不同数量的层间绝缘层。
第一层间绝缘层至第七层间绝缘层1110a、1110b、1110c、1110d、1110e、1110f和1110g以及第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f的配置可以与以上参照图2而描述的第一层间绝缘层至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g以及第一栅电极层至第六栅电极层210a、210b、210c、210d、210e和210f的配置实质上相同。在铁电存储器件3中，可以省略图2和图3A的控制晶体管2b。
再次参见图11，第一沟槽1000可以被形成为穿透第一层间绝缘层至第七层间绝缘层1110a、1110b、1110c、1110d、1110e、1110f和1110g以及第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f，以暴露出基底导电层1105。从基底导电层1105起垂直地延伸或沿第一方向延伸的沟道层1500可以设置在第一沟槽1000中。第一沟槽1000和沟道层1500的配置可以与以上参照图2而描述的沟槽10和沟道层150的配置实质上相同。
铁电结构1400可以设置在沟道层1500与第一层间绝缘层至第七层间绝缘层1110a、1110b、1110c、1110d、1110e、1110f和1110g之间，以及沟道层1500与第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f之间。
铁电结构1400可以包括多个铁电层。此时，一个或更多个铁电层具有不同的矫顽场。在一个实施例中，在图11和图12中示出了具有不同矫顽场的第一铁电层至第三铁电层1420、1430和1440。然而，构成铁电结构1400的铁电层的数量可以不局限于此。即，铁电结构1400可以具有各种数量的铁电层，而不需要局限于图11和图12中示出的层。
参见图11和图12，铁电结构1400可以还包括与沟道层1500接触的界面绝缘层1410。界面绝缘层1410可以用作用于防止第一铁电层1420与沟道层1500的直接接触的缓冲层。当沟道层1500与第一铁电层1420彼此直接接触时，在结界面处可能产生缺陷位置，在器件操作期间铁电结构1400的电保持可能恶化或劣化。
在一个实施例中，第一铁电层至第三铁电层1420、1430和1440中的每个铁电层可以包括铁电材料。铁电材料可以包括例如氧化铪、氧化锆、氧化锆铪或其组合。在一个实施例中，第一铁电层至第三铁电层1420、1430和1440中的至少一个铁电层可以包括掺杂物。掺杂物可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Ga)或其中的两种或更多种的组合。
第一铁电层至第三铁电层1420、1430和1440可以包括不同的矫顽场。矫顽场可以被理解为阻力，铁电层抗外部刺激而利用该阻力来试图维持现存极化取向。在一个实施例中，可以通过对第一铁电层至第三铁电层1420、1430和1440注入不同浓度的掺杂物来改变铁电层内部的张力来实现不同的矫顽场。在另一实施例中，可以通过将第一铁电层至第三铁电层1420、1430和1440控制成具有不同的晶粒尺寸以改变极化畴的大小来实现不同的矫顽场。第一铁电层至第三铁电层1420、1430和1440具有不同的矫顽场，使得当具有等于或大于相应的矫顽场的大小的外部电场被施加时，第一铁电层至第三铁电层1420、1430和1440可以发生极化转换。
与沟道层1500电连接的位线图案1600可以设置在沟道层1500之上。位线图案1600可以为位线的部分，或者与位线电连接的连接图案。位线图案1600可以与以上参照图2而描述的位线图案160的配置实质上相同。
再次参见图11，第二沟槽2000可以被形成为穿透第一层间绝缘层至第七层间绝缘层1110a、1110b、1110c、1110d、1110e、1110f和1110g以及第一栅电极层至第六栅电极层1210a、1210b、1210c、1210d、1210e和1210f，以暴露出基底导电层1105。内衬绝缘层1700可以设置在第二沟槽2000的侧壁上。第一源极线连接图案2500可以设置在第二沟槽2000的内部。与第一源极线连接图案2500连接的第二源极线连接图案2600可以设置在第二沟槽2000的外部。第一源极线连接图案2500和第二源极线连接图案2600可以将基底导电层1105与源极线电连接(未示出)。第二沟槽2000、内衬绝缘层1700、第一源极线连接图案2500和第二源极线连接图案2600的配置可以与以上参照图2而描述的第二沟槽20、内衬绝缘层170、第一源极线连接图案250和第二源极线连接图案260的配置实质上相同。
如上所述，根据本公开的一个实施例的铁电存储器件具有设置在沿垂直方向延伸的沟道层与沿水平方向或第二方向延伸的存储栅电极层之间的铁电结构。铁电结构可以包括各自具有不同的矫顽场的多个铁电层。铁电结构的极化状态通过具有不同矫顽场的多个铁电层来控制，使得多层信号信息可以储存在预定铁电存储单元晶体管中。
图13是示意性地示出根据本公开的一个实施例的操作铁电存储器件的方法的视图。图13的操作方法可以使用以上参照图11和图12而描述的铁电存储器件3来实施。
在特定实施例中，将结合图13来描述的铁电存储器件3的写入方法可以应用以上参照图5A和图5B而描述的操作原理。即，可以从铁电存储器件3中的多个铁电存储单元晶体管3a之中选择预定铁电存储单元晶体管。接下来，当经由选定的铁电存储单元晶体管的存储栅电极层施加大于多个铁电层1420、1430和1440中的任意一个的矫顽场的电场时，在铁电结构1400之内可以发生极化转换。
图13的曲线图3000示出了根据施加给铁电结构1400的电场而变化的剩余极化Prx。作为示例，铁电结构1400可以具有第一铁电层至第三铁电层1420、1430和1440，第一铁电层至第三铁电层1420、1430和1440可以分别具有对应的矫顽场Ec1、Ec2和Ec3。此时，矫顽场可以具有次序为第三场电场Ec3、第二场电场Ec2和第一场电场Ec1的值。
在一个实施例中，以下外部电场可以被施加给铁电结构1400，该外部电场的大小小于第一矫顽场Ec1的绝对值。此时，铁电结构1400中不发生极化转换。当在施加具有小于第一矫顽场Ec1的绝对值的大小的电场之后该电场被去除时，铁电结构1400可以保留第一剩余极化Pr1并维持现存极化取向。
在另一实施例中，以下外部电场可以被施加给铁电结构1400，该外部电场的大小等于或大于第一矫顽场Ec1的绝对值、但是小于第二矫顽场Ec2的绝对值。此时，在铁电结构1400中，在与施加的电场相对应的第一铁电层1420中可以发生极化转换。然而，在第二铁电层1430和第三铁电层1440中不会发生极化转换。当在施加具有等于或大于第一矫顽场Ec1的绝对值、且小于第二矫顽场Ec2的绝对值的大小的电场之后该电场被去除时，铁电结构1400可以保留第二剩余极化Pr2，同时具有转换后的极化取向。
在另一实施例中，以下外部电场可以被施加给铁电结构1400，该外部电场的大小等于或大于第二矫顽场Ec2的绝对值、但小于第三矫顽场Ec3的绝对值。然后，在铁电结构1400中，在与施加的电场相对应的第一铁电层1420和第二铁电层1430中可以发生极化转换。然而，在第三铁电层1440中不会发生极化转换。当在施加具有等于或大于第二矫顽场Ec2的绝对值、且小于第三矫顽场Ec3的绝对值的大小的电场之后该电场被去除时，铁电结构1400可以具有第三剩余极化Pr3和转换后的极化取向。第三剩余极化Pr3的绝对值可以大于第二剩余极化Pr2的绝对值。
在另一实施例中，以下外部电场可以被施加给铁电结构1400，该外部电场的大小等于或大于第三矫顽场Ec3的绝对值。此时，在铁电结构1400中，在与施加的电场相对应的第一铁电层至第三铁电层1420、1430和1440中可以发生极化转换。当在施加具有等于或大于第三矫顽场Ec3的绝对值的大小的电场之后该电场被去除时，铁电结构1400可以具有第四剩余极化Pr4和转换后的极化取向。此时，第四剩余极化Pr4的绝对值可以大于第三剩余极化Pr3的绝对值。如上所述，使用多个剩余极化Pr1、Pr2、Pr3和Pr4，可以将多电平信号信息储存在单个存储单元晶体管中，该多个剩余极化Pr1、Pr2、Pr3和Pr4响应于施加的外部电场而被形成为具有不同的大小。
图13的曲线图3000示出了：在施加的电流大于0且小于第一矫顽场Ec1时的第一电场段中提供相同的第一极化Pr1；在施加的电流等于或大于第一矫顽场Ec1且小于第二矫顽场Ec2时的第二电场段中提供相同的第二极化Pr2；在施加的电流等于或大于第二矫顽场Ec2且小于第三矫顽场Ec3时的第三电场段中提供相同的第三极化Pr3；以及在施加的电流等于或大于第三矫顽场Ec3且小于第四矫顽场Ec4时的第四电场段中提供相同的第四极化Pr4。可以存在其他变形。即，即使在同一电场段之内，剩余极化的大小可以根据施加的电场的大小而不同。然而，在这种情况下，相比于不同电场段之间的剩余极化的差别，同一电场段(即，0与Ec1之间，Ec1与Ec2之间，Ec2与Ec3之间，以及Ec3与Ec4之间)中的剩余极化的大小的差别可以非常小。因此，通过使用不同电场段之间出现的剩余极化的差别，多电平信号信息可以被有效地实现。
虽然未示出，但是在其他一些实施例中，操作铁电存储器件3的方法可以采用本文中参照图6A至图6C而描述的使用极化控制电流的方法。在这种情况下，在多个存储单元晶体管3a与位线图案1600之间、以及多个存储单元晶体管3a与基底导电层1105之间，还可以包括控制晶体管。由控制晶体管控制的极化控制电流可以控制多个存储单元晶体管3a内部的极化转换。
以上已经出于说明的目的而描述了本发明构思的实施例。本领域技术人员将理解，在不脱离如权利要求书中所公开的本发明构思的范围和精神的情况下，各种修改、添加和替代是可能的。

Claims (21)

1.一种铁电存储器件，包括：
基底导电层；
沟道层，其从所述基底导电层沿垂直方向延伸；
铁电层，其设置在所述沟道层上；
多个铁电存储单元晶体管，其沿垂直方向层叠在所述基底导电层上，所述铁电存储单元晶体管中的每个铁电存储单元晶体管包括铁电层的一部分和在水平方向上设置在所述铁电层上的存储栅电极层；
控制晶体管，其设置在所述多个铁电存储单元晶体管之上，且包括在水平方向上设置在所述沟道层上的控制电介质层和设置在所述控制电介质层上的控制栅电极层；以及
位线图案，其与所述沟道层电连接。
2.如权利要求1所述的铁电存储器件，其中，所述多个铁电储存单元晶体管和所述控制晶体管共用所述沟道层。
3.如权利要求1所述的铁电存储器件，其中，所述铁电存储单元晶体管还包括多个层间绝缘层，其中，所述层间绝缘层从基底导电层起沿垂直方向与所述存储栅电极交替层叠。
4.如权利要求1所述的铁电存储器件，其中，所述沟道层包括n型或p型掺杂的半导体材料。
5.如权利要求1所述的铁电存储器件，其中，所述铁电层包括氧化铪、氧化锆和氧化铪锆中的至少一种。
6.如权利要求1所述的铁电存储器件，其中，所述铁电层包括碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、锆Zr、钆Ga中的至少一种作为掺杂物。
7.如权利要求1所述的铁电存储器件，其中，所述控制电介质层包括顺电材料，以及其中，所述顺电材料包括氧化硅、氮化硅、氧化铝、氮氧化硅、氧化铪和氧化锆中的至少一种。
8.如权利要求1所述的铁电存储器件，其中，所述存储栅电极层和所述控制栅电极层均包括钨W、钛Ti、铜Cu、钌Ru、氮化钨WN、氮化钛TiN、氮化钽TaN、氧化钌RuO2、碳化钨WC、碳化钛TiC、硅化钨WSi2、硅化钛TiSi2和硅化钽TaSi2中的至少一种。
9.一种操作铁电存储器件的方法，所述方法包括：
提供沟道层、铁电层、共用所述沟道层的控制晶体管和多个铁电存储单元晶体管、以及与所述沟道层电连接的位线图案，所述沟道层从设置在衬底上的基底导电层起垂直地延伸，其中，所述多个铁电存储单元晶体管中的每个铁电存储单元晶体管包括所述铁电层的一部分和存储栅电极层，以及其中，所述控制晶体管包括控制电介质层和控制栅电极层；
使用所述控制晶体管来确定沿所述沟道层传导的极化控制电流；
沿所述基底导电层与所述位线图案之间的沟道层传导所述极化控制电流；
施加操作电压至所述多个铁电存储单元晶体管之中的预定存储单元晶体管的存储栅电极；以及
使用所述极化控制电流来将极化写入至所述预定存储单元晶体管的铁电层中。
10.如权利要求9所述的方法，其中，使用所述控制晶体管来确定所述极化控制电流包括：
确定所述预定存储单元晶体管的铁电层的极化转换所需的位移电流；以及
确定施加给所述控制栅电极层的控制电压的大小，使得与所述位移电流相对应的沟道电流传导经过所述沟道层。
11.如权利要求10所述的方法，其中，所述沟道电流具有两个或更多个不同的值，所述两个或更多个不同的值中的每个取决于写入在所述铁电层中的极化的不同的大小。
12.如权利要求10所述的方法，其中，沿所述沟道层传导所述极化控制电流包括：施加第一写入电压给所述多个铁电存储单元晶体管的存储栅电极层，以减小所述沟道层的电阻，所述第一写入电压的大小小于与所述铁电层的矫顽场的绝对值相对应的电压的大小。
13.如权利要求12所述的方法，其中，施加所述操作电压至所述预定存储单元晶体管的存储栅电极层包括：施加第二写入电压给所述存储栅电极层，所述第二写入电压的大小大于与所述铁电层的矫顽场的绝对值相对应的电压的大小。
14.如权利要求13所述的方法，其中，将极化写入至所述预定存储单元晶体管的铁电层中包括：使用所述控制晶体管来改变所述极化控制电流的大小，以将不同的剩余极化写入至所述铁电层中。
15.一种铁电存储器件，包括：
基底导电层；
沟道层，其从所述基底导电层沿垂直方向延伸；
铁电结构；
多个铁电存储单元晶体管，其沿垂直方向层叠在所述基底导电层上，所述铁电存储单元晶体管中的每个铁电存储单元晶体管包括与所述沟道层相邻的所述铁电结构的一部分以及设置在所述铁电结构上的存储栅电极层；以及
位线图案，其在所述多个铁电存储单元晶体管之上且与所述沟道层电连接，
其中，所述铁电结构包括多个铁电层，以及
其中，所述铁电层中的一个或更多个铁电层具有不同的矫顽场。
16.如权利要求15所述的铁电存储器件，其中，所述铁电结构还包括与所述沟道层接触的界面绝缘层。
17.如权利要求15所述的铁电存储器件，其中，所述多个铁电层中的每个铁电层包括氧化铪、氧化锆和氧化铪锆中的至少一种。
18.如权利要求17所述的铁电存储器件，其中，所述多个铁电层中的至少一个铁电层包括掺杂物，所述掺杂物包括碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、锆Zr、钆Ga中的至少一种。
19.如权利要求15所述的铁电存储器件，其中，所述多个铁电层中的每个铁电层具有不同的掺杂浓度。
20.如权利要求15所述的铁电存储器件，其中，所述多个铁电层中的每个铁电层具有不同的晶粒尺寸。
21.如权利要求15所述的铁电存储器件，其中，所述铁电结构基于所述多个铁电层的所述不同的矫顽场而具有多个剩余极化。
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