CN113196481A - 包含串联选择栅极晶体管的铁电存储器器件及其形成方法 - Google Patents

包含串联选择栅极晶体管的铁电存储器器件及其形成方法 Download PDF

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CN113196481A CN201980083062.4A CN201980083062A CN113196481A CN 113196481 A CN113196481 A CN 113196481A CN 201980083062 A CN201980083062 A CN 201980083062A CN 113196481 A CN113196481 A CN 113196481A
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Abstract

一种铁电存储器晶胞包括导通和关断铁电存储器晶胞的选择栅极晶体管与铁电存储器晶体管的串联连接。数据存储在该铁电存储器晶体管的铁电材料层中。该铁电存储器晶胞可为平面结构，其中两个晶体管均为具有水平电流方向的平面晶体管。在这种情况下，该访问晶体管的栅极电极可形成为埋入式导线。另选地，该铁电存储器晶胞可包括竖直半导体沟道的竖直堆叠。

Description

包含串联选择栅极晶体管的铁电存储器器件及其形成方法
相关申请
本申请要求2019年6月27日提交的美国非临时专利申请序列号16/454,458以及美国非临时专利申请序列号16/454,475的优先权权益，这些申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体存储器器件领域，并且具体地讲，涉及包含串联选择栅极晶体管的铁电存储器器件及其形成方法。
背景技术
铁电材料是指在没有施加电场的情况下显示出自发极化电荷的材料。铁电材料内电荷的净极化P在最小能量状态下为非零。因此，发生材料的自发铁电极化，并且铁电材料在两个相对表面上积聚相反极性类型的表面电荷。铁电材料的极化P随施加电压V的变化而显示出滞后。铁电材料的剩余极化和矫顽场的乘积是用于表征铁电材料的有效性的度量。
铁电存储器器件是包含用于存储信息的铁电材料的存储器器件。铁电材料充当存储器器件的存储器材料。根据施加到铁电材料的电场的极性，铁电材料的偶极矩以两个不同的取向(例如，基于晶格中的原子位置(诸如氧和/或金属原子位置)的“上”或“下”偏振位置)编程，以将信息存储在铁电材料中。铁电材料的偶极矩的不同取向可通过由铁电材料的偶极矩产生的电场来检测。例如，偶极矩的取向可通过测量流过邻近场效应晶体管铁电存储器器件中邻近铁电材料设置的半导体沟道的电流来检测。
发明内容
根据本公开的一个实施方案，提供了包括至少一个铁电存储器晶胞的存储器器件。该至少一个铁电存储器晶胞中的每个铁电存储器晶胞包括：相应第一场效应晶体管，该相应第一场效应晶体管包括在位于半导体衬底中的第一有源区和第二有源区之间延伸的第一半导体沟道、设置在从该半导体衬底的顶表面向下延伸并且位于该第一有源区和该第二有源区之间的沟槽的外围区处的第一栅极电介质，以及位于该第一栅极电介质上方的该沟槽内部的第一栅极电极，其中该第一半导体沟道覆盖在该第一栅极电介质的水平部分下面；和相应第二场效应晶体管，该相应第二场效应晶体管包括在该第二有源区和第三有源区之间延伸的第二半导体沟道、包括覆盖在该第二半导体沟道上面的铁电材料层的第二栅极电介质，以及覆盖在该第二栅极电介质上面的第二栅极电极。
根据本公开的另一方面，提供了一种形成包括至少一个铁电存储器晶胞的存储器器件的方法。该至少一个铁电存储器晶胞中的每个铁电存储器晶胞通过以下方式形成：在半导体衬底的上部部分中形成沟槽、第一有源区、第二有源区和第三有源区，其中该沟槽形成在该第一有源区和该第二有源区之间；在该沟槽内形成第一栅极电介质和第一栅极电极的堆叠；以及在该半导体衬底的位于该第二有源区和该第三有源区之间的一部分上方形成第二栅极电极和第二栅极电介质的堆叠，该第二栅极电介质包括铁电材料层。第一半导体沟道在该第一有源区和该第二有源区之间的该第一栅极电介质下方形成；并且第二半导体沟道在该第二有源区和该第三有源区之间的该第二栅极电介质下方形成。
根据本公开的又一方面，提供了包括至少一个铁电存储器晶胞的存储器器件。该至少一个铁电存储器晶胞中的每个铁电存储器晶胞位于衬底上方并且包括：相应第一场效应晶体管，该相应第一场效应晶体管包括第一竖直半导体沟道、接触该第一竖直半导体沟道的侧壁的第一栅极电介质以及第一导电层的接触该第一栅极电介质的一部分；相应第二场效应晶体管，该相应第二场效应晶体管包括第二竖直半导体沟道、包括铁电材料层并且接触该第二竖直半导体沟道的侧壁并接触该第一竖直半导体沟道的顶端或底端的第二栅极电介质，以及第二导电层的接触该第二栅极电介质的一部分；相应第一有源区，该相应第一有源区连接到该第一竖直半导体沟道和该第二竖直半导体沟道的堆叠的底端；和相应第二有源区，该相应第二有源区连接到该第一竖直半导体沟道和该第二竖直半导体沟道的该堆叠的顶端。
根据本公开的又一方面，提供了一种形成包括至少一个铁电存储器晶胞的存储器器件的方法。该至少一个铁电存储器晶胞中的每个铁电存储器晶胞通过以下方式形成在衬底上方：形成相应第一有源区：形成第一场效应晶体管和第二场效应晶体管的相应堆叠，该第二场效应晶体管覆盖在该第一有源区上方的该第一场效应晶体管上面或下面，其中该第一场效应晶体管包括第一竖直半导体沟道、接触该第一竖直半导体沟道的侧壁的第一栅极电介质以及接触该第一栅极电介质的第一导电层的一部分，并且该第二场效应晶体管包括第二竖直半导体沟道、包括铁电材料层并且接触该第二竖直半导体沟道的侧壁并接触该第一竖直半导体沟道的顶端或底端的第二栅极电介质，以及第二导电层的接触该第二栅极电介质的一部分；以及在该第一竖直半导体沟道和该第二竖直半导体沟道的该相应堆叠的顶端上形成相应第二有源区。
附图说明
图1A和图1B是包括根据本公开的实施方案的铁电存储器晶胞的示例性存储器阵列的电路图。图1C和图1D是示出可用于操作图1A和图1B的电路中的相应单级单元和多级单元的示例性电压的表。
图2A是根据本公开的第一实施方案的在半导体衬底的上部区中形成电介质隔离结构之后的第一示例性结构的竖直横截面视图。
图2B是图2A的第一示例性结构的俯视图。竖直平面A-A'是图2A的竖直剖面图的平面。
图2C是沿图2B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。
图3A是根据本公开的第一实施方案的在形成有源区之后的第一示例性结构的竖直剖面图。
图3B是图3A的第一示例性结构的俯视图。竖直平面A-A'是图3A的竖直剖面图的平面。
图3C是沿图3B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。
图4A是根据本公开的第一实施方案的在形成线沟槽之后的第一示例性结构的竖直剖面图。
图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'是图4A的竖直剖面图的平面。
图4C是沿图4B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。
图5A是根据本公开的第一实施方案的在形成第一栅极电介质条和第一栅极电极线之后的第一示例性结构的竖直剖面图。
图5B是图5A的第一示例性结构的俯视图。竖直平面A-A'是图5A的竖直剖面图的平面。
图5C是沿图5B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。
图6A是根据本公开的第一实施方案的在形成第二栅极电介质条和第二栅极电极线之后的第一示例性结构的竖直剖面图。
图6B是图6A的第一示例性结构的俯视图。竖直平面A-A'是图6A的竖直剖面图的平面。
图7A是根据本公开的第一实施方案的在形成第一互连级电介质层、源极接触通孔结构和源极线之后的第一示例性结构的竖直剖面图。
图7B是图7A的第一示例性结构的俯视图。竖直平面A-A'是图7A的竖直剖面图的平面。
图8A是根据本公开的第一实施方案的在形成第二互连级电介质层、漏极接触通孔结构和位线之后的第一示例性结构的竖直剖面图。
图8B是图8A的第一示例性结构的俯视图。竖直平面A-A'是图8A的竖直剖面图的平面。
图8C是沿图8B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。
图9A是根据本公开的第二实施方案的在形成穿过第一级绝缘层和第一级间隔材料层的第一交替堆叠的第一级分立存储器开口之后的第二示例性结构的竖直剖面图。
图9B是图9A的第二示例性结构的俯视图。平面A-A'是图9A的竖直剖面图的平面。
图10A是根据本公开的第二实施方案的在形成第一栅极电介质之后的第二示例性结构的竖直剖面图。
图10B是图10A的第二示例性结构的俯视图。平面A-A'是图10A的竖直剖面图的平面。
图11A是根据本公开的第二实施方案的在形成第一竖直半导体沟道之后的第二示例性结构的竖直剖面图。
图11B是图11A的第二示例性结构的俯视图。平面A-A'是图11A的竖直剖面图的平面。
图12A是根据本公开的第二实施方案的在形成第二栅极电介质材料层之后的第二示例性结构的竖直剖面图。
图12B是图12A的第二示例性结构的俯视图。平面A-A'是图12A的竖直剖面图的平面。
图13A是根据本公开的第二实施方案的在形成第二栅极电介质之后的第二示例性结构的竖直剖面图。
图13B是图13A的第二示例性结构的俯视图。平面A-A'是图13A的竖直剖面图的平面。
图14A是根据本公开的第二实施方案的在形成第二竖直半导体沟道之后的第二示例性结构的竖直剖面图。
图14B是图14A的第二示例性结构的俯视图。平面A-A'是图14A的竖直剖面图的平面。
图15A是根据本公开的第二实施方案的在形成第一背侧沟槽之后的第二示例性结构的竖直剖面图。
图15B是图15A的第二示例性结构的俯视图。平面A-A'是图15A的竖直剖面图的平面。
图16A是根据本公开的第二实施方案的在形成第一背侧凹陷部之后的第二示例性结构的竖直剖面图。
图16B是图16A的第二示例性结构的俯视图。平面A-A'是图16A的竖直剖面图的平面。
图17A是根据本公开的第二实施方案的在形成第一级导电层、第一背侧沟槽填充结构和第一接触级电介质层之后的第二示例性结构的竖直剖面图。
图17B是沿图17A的平面B-B'截取的第二示例性结构的竖直剖面图。平面A-A'是图17A的竖直剖面图的平面。
图18A是根据本公开的第二实施方案的在形成第一接触通孔腔体之后的第二示例性结构的竖直剖面图。
图18B是图18A的第二示例性结构的俯视图。平面A-A'是图18A的竖直剖面图的平面。
图19A是根据本公开的第二实施方案的在形成包括第一接触通孔结构的位线级导电材料层之后的第二示例性结构的竖直剖面图。
图19B是图19A的第二示例性结构的俯视图。平面A-A'是图19A的竖直剖面图的平面。
图20A是根据本公开的第二实施方案的在形成位线之后的第二示例性结构的竖直剖面图。
图20B是图20A的第二示例性结构的俯视图。平面A-A'是图20A的竖直剖面图的平面。
图21A是根据本公开的第二实施方案的在形成第二接触级电介质层和第二接触通孔结构之后的第二示例性结构的竖直剖面图。
图21B是图21A的第二示例性结构的俯视图。平面A-A'是图21A的竖直剖面图的平面。
图22A是根据本公开的第二实施方案的在形成穿过第二级绝缘层和第二级间隔材料层的第二交替堆叠的第二级分立存储器开口之后的第二示例性结构的竖直剖面图。
图22B是图22A的第二示例性结构的俯视图。平面A-A'是图22A的竖直剖面图的平面。
图23是根据本公开的第二实施方案的在形成第三栅极电介质和第三竖直半导体沟道之后的第二示例性结构的竖直剖面图。
图24是根据本公开的第二实施方案的在形成第四竖直半导体沟道之后的第二示例性结构的竖直剖面图。
图25是根据本公开的第二实施方案的在形成第二背侧沟槽、用第二导电层替换第二级间隔材料层以及形成第二背侧沟槽填充结构之后的第二示例性结构的竖直剖面图。
图26A是根据本公开的第二实施方案的在形成源极导电材料层之后的第二示例性结构的竖直剖面图。
图26B是图26A的第二示例性结构的俯视图。平面A-A'是图26A的竖直剖面图的平面。
图27A是根据本公开的第三实施方案的在形成穿过第一级绝缘层和第一级间隔材料层的第一交替堆叠的第一级线沟槽之后的第三示例性结构的竖直剖面图。
图27B是图27A的第三示例性结构的俯视图。平面A-A'是图27A的竖直剖面图的平面。
图28A是根据本公开的第三实施方案的在形成第一栅极电介质和第一竖直半导体沟道材料部分之后的第三示例性结构的竖直剖面图。图28B是图28A的第三示例性结构的俯视图。平面A-A'是图28A的竖直剖面图的平面。
图28C、图28D和图28E是形成第三示例性结构的替代构型的步骤的竖直剖面图。
图29A是根据本公开的第三实施方案的在形成第一竖直半导体沟道和第一电介质芯之后的第三示例性结构的竖直剖面图。图29B是图29A的第三示例性结构的俯视图。平面A-A'是图29A的竖直剖面图的平面。
图29C是第三示例性结构的替代构型的竖直剖面图。
图30A是根据本公开的第三实施方案的在形成第二栅极电介质之后的第三示例性结构的竖直剖面图。
图30B是图30A的第三示例性结构的俯视图。平面A-A'是图30A的竖直剖面图的平面。
图31A是根据本公开的第三实施方案的在形成第二竖直半导体沟道之后的第三示例性结构的竖直剖面图。
图31B是图31A的第三示例性结构的俯视图。平面A-A'是图31A的竖直剖面图的平面。
图32A是根据本公开的第三实施方案的在形成第二电介质芯之后的第三示例性结构的竖直剖面图。图32B是图32A的第三示例性结构的俯视图。平面A-A'是图32A的竖直剖面图的平面。
图32C、图32D和图32E是形成第三示例性结构的替代构型的步骤的竖直剖面图。
图33A是根据本公开的第三实施方案的在形成存储器柱结构和电介质柱结构的横向交替序列之后的第三示例性结构的竖直剖面图。
图33B是图33A的第三示例性结构的俯视图。平面A-A'是图33A的竖直剖面图的平面。
图34A是根据本公开的第三实施方案的在形成第一背侧沟槽之后的第三示例性结构的竖直剖面图。
图34B是图34A的第三示例性结构的俯视图。平面A-A'是图34A的竖直剖面图的平面。
图35A是根据本公开的第三实施方案的在形成第一背侧凹陷部之后的第三示例性结构的竖直剖面图。
图35B是图35A的第三示例性结构的俯视图。平面A-A'是图35A的竖直剖面图的平面。
图36A是根据本公开的第三实施方案的在形成第一级导电层和第一背侧沟槽填充结构之后的第三示例性结构的竖直剖面图。
图36B是沿图36A的平面B-B'截取的第三示例性结构的竖直剖面图。平面A-A'是图36A的竖直剖面图的平面。
图37A是根据本公开的第三实施方案的在形成第一接触级电介质层和第一接触通孔腔体之后的第三示例性结构的竖直剖面图。
图37B是图37A的第三示例性结构的俯视图。平面A-A'是图37A的竖直剖面图的平面。
图38A是根据本公开的第三实施方案的在形成包括第一接触通孔结构的位线级导电材料层之后的第三示例性结构的竖直剖面图。
图38B是图38A的第三示例性结构的俯视图。平面A-A'是图38A的竖直剖面图的平面。
图39A是根据本公开的第三实施方案的在形成位线之后的第三示例性结构的竖直剖面图。
图39B是图39A的第三示例性结构的俯视图。平面A-A'是图39A的竖直剖面图的平面。
图40A是根据本公开的第三实施方案的在形成第二接触级电介质层和第二接触通孔结构之后的第三示例性结构的竖直剖面图。
图40B是图40A的第三示例性结构的俯视图。平面A-A'是图40A的竖直剖面图的平面。
图41A是根据本公开的第三实施方案的在形成穿过第二级绝缘层和第二级间隔材料层的第二交替堆叠的第二级线沟槽之后的第三示例性结构的竖直剖面图。
图41B是图41A的第三示例性结构的俯视图。平面A-A'是图41A的竖直剖面图的平面。
图42是根据本公开的第三实施方案的在形成第三栅极电介质之后的第三示例性结构的竖直剖面图。
图43A是根据本公开的第三实施方案的在形成第三竖直半导体沟道和第三电介质芯之后的第三示例性结构的竖直剖面图。
图43B是图43A的第三示例性结构的俯视图。平面A-A'是图43A的竖直剖面图的平面。
图44A是根据本公开的第三实施方案的在形成第四栅极电介质、第四竖直半导体沟道和第四电介质芯之后的第三示例性结构的竖直剖面图。
图44B是图44A的第三示例性结构的俯视图。平面A-A'是图44A的竖直剖面图的平面。
图45A是根据本公开的第三实施方案的在形成第二背侧沟槽、用第二级导电层替换第二级间隔材料层以及形成第二背侧沟槽填充结构之后的第三示例性结构的竖直剖面图。
图45B是图45A的第三示例性结构的俯视图。平面A-A'是图45A的竖直剖面图的平面。
图46A是根据本公开的第三实施方案的在形成导电材料层之后的第三示例性结构的竖直剖面图。
图46B是图46A的第三示例性结构的俯视图。平面A-A'是图46A的竖直剖面图的平面。
具体实施方式
如上所述，本公开的实施方案涉及包含连接到读取线的串联选择栅极晶体管的铁电存储器晶体管及其形成方法，其各个方面在本文中详细描述。在该器件的操作期间，选择栅极晶体管减少了铁电存储器晶体管的干扰。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另外指明，否则具有相同附图标号的元件被假定为具有相同的组成和相同的功能，并且除非另外指明，否则被假定为具有相同的厚度范围。
除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文使用，位于第二元件“上”的第一元件可位于第二元件的表面的外侧上或第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
参见图1A和图1B，示出了根据本公开的实施方案的示例性存储器阵列的电路图。铁电存储器晶胞(例如，存储器单元)UC包括第一场效应晶体管(在本文中称为选择栅极晶体管(标记为“SG”))和第二场效应晶体管(在本文中称为铁电存储器晶体管(标记为“FeFET”))的串联连接。第一场效应晶体管SG的栅极电介质在本文中被称为第一栅极电介质，并且包括非铁电栅极电介质材料，并且优选地排除铁电材料。第二场效应晶体管FeFET的栅极电介质在本文中被称为第二栅极电介质，并且包括铁电栅极电介质材料。第一场效应晶体管SG包括在第一有源区和第二有源区之间延伸的第一半导体沟道。如本文所用，场效应晶体管的“有源区”可为源极区或漏极区。第二场效应晶体管FeFET包括第二半导体沟道。如果在第一场效应晶体管和第二场效应晶体管之间不存在有源区，则第二场效应晶体管FeFET的有源区可包括与第一场效应晶体管SG中相同的第一有源区和第二有源区(例如，如相对于其中第一场效应晶体管和第二场效应晶体管共享相同沟道的第二实施方案和第三实施方案将描述的)。另选地，如果有源区位于第一场效应晶体管和第二场效应晶体管之间，则第二场效应晶体管的有源区可包括第三有源区和第二有源区，该第二有源区也用作第一场效应晶体管的有源区(例如，第二有源区可以是公共掺杂半导体材料部分，该公共掺杂半导体材料部分用作第一场效应晶体管和第二场效应晶体管的有源区，如下文将相对于第一实施方案所述)。
铁电存储器晶胞UC的每个第一有源区(例如，源极区)可连接到相应源极线SL，该源极线为沿图1A的电路中的水平方向横向延伸的导电线，所有晶胞(例如，存储器单元)UC共享相同的源极线SL。在图1B的电路中，相同列中的晶胞UC共享相同的源极线SL，但不同列中的晶胞连接到不同的源极线SL。铁电存储器晶胞UC的另一有源区(例如，可对应于第二有源区或第三有源区的漏极区)可连接到相应位线BL，该位线是导电线并且可沿平行于位线BL的纵向方向的方向横向延伸。
在一个实施方案中，接触第一栅极电介质的第一场效应晶体管SG的每个第一栅极电极可包括相应导电线的一部分，该导电线在本文中被称为读取线RL，该读取线在读取操作期间被激活，如下文将相对于图1C和图1D所述。读取线RL还可被称为选择栅极电极线、通道栅极电极线或访问栅极电极线。
接触第二栅极电介质的第二场效应晶体管FeFET的每个第二栅极电极可包括相应导电线的一部分，该导电线在本文中被称为字线WL。在一个实施方案中，字线可平行于读取线，并且可以或可以不垂直于源极线SL和位线BL。在第一实施方案中，可提供铁电存储器晶胞UC的二维阵列。另选地，在第二实施方案和第三实施方案中，铁电存储器晶胞UC的多个二维阵列可竖直堆叠以提供铁电存储器晶胞UC的三维阵列。
图1C和图1D是示出可用于操作图1A和图1B的电路的示例性电压的表。图1C示出了可用于在负电压控制方案(列2、3和4)中操作图1B的单级(SLC)存储器单元(UC)、在正电压控制方案(列5、6和7)中操作图1B的单级存储器单元(UC)、在负电压控制方案(列8、9和10)中操作图1A的单级存储器单元(UC)的示例性电压。图1D示出了可用于在负电压控制方案(列2、3和4)中操作图1B的多级(MLC)存储器单元(UC)、在正电压控制方案(列5、6和7)中操作图1B的多级存储器单元(UC)、在负电压控制方案(列8、9和10)中操作图1A的多级存储器单元(UC)的示例性电压。所示电压是示例性的，并且可针对不同的器件尺寸和材料使用其他合适的电压。
如图1C和图1D中的表中列2、3和4所示，对于图1B的单独源极线电路的负电压控制方案，所选择的字线WL(即，所选择的存储器单元UC的字线)被设置为高负电压以用于写入/抑制、高正电压以用于擦除/抑制，以及被设置为0V或者低正/负电压以用于读取/抑制。将未选择的子线WL设置为较低负电压以用于写入/抑制、较低正电压以用于擦除/抑制，以及被设置为0V以用于读取/抑制。位线BL被设置为0V/低负电压以用于写入/抑制、0V/低正电压以用于擦除/抑制，以及被设置为Vdd以用于读取/抑制。源极线SL被设置为0V/较低负电压以用于写入/抑制、0V/较低正电压以用于擦除/抑制，以及被设置为0V以用于读取/抑制。允许所选择的读取线RL(即，所选择的存储器单元的选择栅极电极线)在写入和擦除期间浮动，以及被设置为Vdd以用于读取/禁止。因此，选择栅极晶体管在写入和擦除期间浮动，并且在读取期间导通或关断。操作单元是器件的每个页面。
如这些表中列5、6和7所示，对于图1B的单独源极线电路的正电压控制方案，所选择的字线WL被设置为高正电压以用于写入/抑制、0V以用于擦除/抑制，以及被设置为0V或者低正/负电压以用于读取/抑制。将未选择的子线WL设置为较低正电压以用于写入/抑制、较低正电压以用于擦除/抑制，以及被设置为0V以用于读取/抑制。位线BL被设置为0V/低正电压以用于写入/抑制、高正电压/0V以用于擦除/抑制，以及被设置为Vdd以用于读取/抑制。源极线BL被设置为0V/低正电压以用于写入/抑制、高正电压/0V以用于擦除/抑制，以及被设置为0V以用于读取/抑制。允许所选择的读取线RL(即，所选择的存储器单元的选择栅极电极线)在写入和擦除期间浮动，以及被设置为Vdd以用于读取/禁止。因此，选择栅极晶体管在写入和擦除期间浮动，并且在读取期间导通或关断。操作单元是器件的每个页面。
如图1C和图1D中的表中列8、9和10所示，对于图1A的公共源极线电路的负电压控制方案，所选择的字线WL被设置为高负电压以用于写入/抑制、高正电压以用于擦除/抑制，以及被设置为0V或者低正/负电压以用于读取/抑制。将未选择的子线WL设置为较低负电压以用于写入/抑制、较低正电压以用于擦除/抑制，以及被设置为0V以用于读取/抑制。位线BL被设置为0V/低负电压以用于写入/抑制、0V/低正电压以用于擦除/抑制，以及被设置为Vdd以用于读取/抑制。源极线SL被设置为0V/较低负电压以用于写入/抑制、0V/较低正电压以用于擦除/抑制，以及被设置为0V以用于读取/抑制。所选择的读取线RL(即，所选择的存储器单元的选择栅极电极线)被设置为0V以用于写入和擦除，以及被设置为Vdd/0V以用于读取/禁止。因此，选择栅极晶体管SG在写入和擦除期间关断，并且在读取期间导通或关断。操作单元是器件的每个页面。
参见图2A至图2C，根据本公开的第一实施方案的第一示例性结构包括半导体衬底108，该半导体衬底至少在其上部部分处包含衬底半导体层109。衬底半导体层109包括具有第一导电类型的掺杂的半导体材料。衬底半导体层109中第一导电类型的掺杂物的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可以采用更小和更大的掺杂物浓度。例如，半导体衬底108可包括能够商购获得的硅晶片。衬底半导体层109可包括半导体衬底108的上表面中的掺杂阱或位于半导体衬底108的上表面上方的外延半导体层。
至少一个任选的垫电介质层(未示出)可沉积在衬底半导体层109的顶表面上。该至少一个垫电介质材料层可以包括电介质材料，该电介质材料可以在后续平面化工艺期间用作停止层。例如，该至少一个垫电介质材料层可以包括氮化硅层。
沿第一水平方向hd1(例如，位线方向)横向延伸的第一线沟槽可形成在衬底半导体层109的上部区中。第一线沟槽可具有均匀宽度，并且可沿垂直于第一水平方向hd1的第二水平方向hd2(例如，字线方向)横向间隔开。第一线沟槽的深度可以在50nm至300nm的范围内，但是也可以采用更小和更大的深度。第一线沟槽的宽度可以是光刻临界尺寸，即，可以用单个曝光工艺和显影工艺为给定光刻工具印刷的最小尺寸。例如，第一线沟槽的宽度可以在20nm至200nm的范围内，但是也可以采用更小和更大的宽度。
电介质材料诸如氧化硅可通过保形沉积工艺或自平面化沉积工艺沉积在第一线沟槽中。可通过平面化工艺移除覆盖在该至少一个垫电介质层上面的电介质材料的多余部分，该平面化工艺可采用化学机械抛光(CMP)和/或凹陷蚀刻。电介质材料的剩余部分的顶表面可竖直地凹陷，使得电介质材料的每个剩余部分具有与衬底半导体层109的顶表面基本上共面的顶表面。电介质材料的每个剩余部分填充相应第一线沟槽，并且在本文中被称为电介质隔离结构12。随后可移除对电介质隔离结构12和衬底半导体层109具有选择性的至少一个焊盘电介质层。如果第一材料的移除速率为第二材料的移除速率的至少三倍，则第一材料的移除对第二材料是“有选择性的”。衬底半导体层109的位于相邻对的电介质隔离结构12之间的每个部分在本文中被称为半导体轨区，其中随后形成晶体管的半导体沟道和有源区。
参见图3A至图3C，光致抗蚀剂层可被施加在衬底半导体层109的顶表面上方，并且可以光刻方式图案化以形成沿第二水平方向hd2延伸的线性开口。图案化光致抗蚀剂层中的每个线性开口的宽度可以是光刻临界尺寸，使得可以形成高密度铁电存储器晶胞。可将与第一导电类型相反的第二导电类型的掺杂物注入图案化光致抗蚀剂层中的线开口中。衬底半导体层109的每个注入区构成有源区(132,134,136)。每个有源区(132,134,136)可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3的范围内的第二导电类型的掺杂物，但是也可以采用更小和更大的掺杂物浓度。
有源区(132,134,136)沿第一水平方向横向间隔开。在一个实施方案中，相邻对的铁电存储器晶胞可沿第一水平方向hd1横向间隔开，并且可具有一对镜像布局，该对镜像布局具有垂直于第一水平方向hd1的对称平面。在这种情况下，包括第三有源区136、第二有源区134、第一有源区132、第二有源区134和第三有源区136的重复单元可沿第一水平方向hd1在每个相邻对的电介质隔离结构12之间重复，使得第一有源区132在相邻对的重复单元之间共享。在该构型中，第一有源区132包括相邻第一场效应晶体管SG的源极区，第二有源区134包括第一场效应晶体管和第二场效应晶体管两者的共享源极区/漏极区，并且第三有源区136包括第二场效应晶体管FeFET的漏极区。源极区132电连接到源极线SL，漏极区136连接到位线BE，并且共享源极区/漏极区134可包括不连接到任何外部线或电极的虚拟区。随后可例如通过灰化移除图案化光致抗蚀剂层。
对应于图1A和图1B的铁电存储器晶胞(即，存储器单元)UC的位置的区域在本文中被称为晶胞区域UCA。每个晶胞区域UCA包括半导体衬底108的上部部分中的第一有源区132的至少一部分、第二有源区134和第三有源区136的至少一部分的区域。每个铁电存储器晶胞的第一有源区132、第二有源区134和第三有源区136沿第一水平方向hd1横向间隔开。在一个实施方案中，每个铁电存储器晶胞中的第一有源区132、第二有源区134和第三有源区136中的每一者可被形成有沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸的相应一对侧壁。
参见图4A至图4C，可在第一有源区132和第二有源区134的每个相邻对之间形成沟槽。在一个实施方案中，图案化蚀刻掩模层77可被施加在半导体衬底108上方，并且可以光刻方式图案化以形成沿第二水平方向hd2延伸的线性开口。在一个实施方案中，图案化蚀刻掩模层77可包括图案化光致抗蚀剂层。线性开口覆盖在一行第一有源区132与相邻行的第二有源区134之间的区上面。图案化蚀刻掩模层77中的图案可通过各向异性蚀刻工艺转印穿过每个半导体轨区的上部部分(即，衬底半导体层109的位于相邻对的电介质隔离结构12之间的每个部分)，并且穿过电介质隔离结构12的每个未掩蔽部分以形成第二线沟槽121。各向异性蚀刻工艺可以基本上相同的蚀刻速率蚀刻衬底半导体层108的半导体材料和电介质隔离结构12的电介质材料。另选地，各向异性蚀刻工艺可包括蚀刻衬底半导体层108的半导体材料和/或电介质隔离结构12的电介质材料的多个各向异性蚀刻步骤，使得衬底半导体层108的每个竖直凹陷表面和电介质隔离结构12的每个竖直凹陷表面以大致相同的深度形成。
一般来讲，第二线沟槽121可通过各向异性地蚀刻半导体衬底108的上部部分而在第一有源区132和第二有源区134的相邻对之间形成。半导体轨区的上部部分和电介质隔离结构12的上部部分可在第二线沟槽121的形成期间被各向异性地蚀刻。在一个实施方案中，第二线沟槽121的侧壁可由半导体轨区的具有第一导电类型的掺杂的剩余部分与相邻的第一有源区132和相邻的第二有源区134横向间隔开。另选地，第一有源区132和/或第二有源区134的侧壁可以在每个第二线沟槽121中物理地暴露。
在一个实施方案中，第一有源区132、第二有源区134和第三有源区136的底表面可位于水平平面内，该水平平面位于包括电介质隔离结构12的底表面的水平平面上方。在一个实施方案中，第二线沟槽121的底表面可位于水平平面内，该水平平面位于包括电介质隔离结构12的底表面的水平平面上方。第二线沟槽121的底表面可与包括第一有源区132、第二有源区134和第三有源区136的底表面的水平平面处于相同深度处、位于该水平平面上方或位于该水平平面下方。在一个实施方案中，如从衬底半导体层109的顶表面测量的，第二线沟槽121的深度可以在40nm至250nm的范围内，但是也可以采用更小和更大的厚度。
参见图5A至图5C，保形栅极电介质材料层可形成在第二线沟槽的物理暴露表面上以及半导体衬底108的顶表面上。保形栅极电介质材料层包括非铁电栅极电介质材料，诸如氧化硅和/或非铁电金属氧化物材料。保形栅极电介质材料层可通过保形形成工艺诸如热氧化和/或化学气相沉积工艺形成。保形栅极电介质材料层的厚度可以在1nm至10nm内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
第一导电栅极电极材料层可以形成在保形栅极电介质材料层上。第一导电栅极材料层包括至少一种栅极电极材料，诸如重掺杂半导体材料、金属、金属合金、金属半导体合金(例如，硅化物)或导电金属化合物(诸如金属氮化物)。第一导电栅极电极材料层可填充每个第二线沟槽121的整个容积。
可执行平面化工艺以从包括半导体衬底108的顶表面的水平平面上方移除第一导电栅极电极材料层和保形栅极电介质材料层的部分。化学机械抛光工艺和/或凹陷蚀刻工艺可用于平面化工艺。导电栅极电极层的每个剩余部分构成连续导电线，该连续导电线在本文中被称为第一栅极电极线126。第一栅极电极线126对应于图1A和图1B所示的读取线RL。覆盖在衬底半导体层108的半导体轨区上面的第一栅极电极线126的每个部分构成第一栅极电极。每个第一栅极电极线126包括多个第一栅极电极。
覆盖在半导体衬底108的顶表面上面的保形栅极电介质材料层的部分可通过平面化工艺移除。保形栅极电介质材料层的位于相应第二线沟槽中的每个剩余部分构成第一栅极电介质条120。每个第一栅极电介质条120包括多个栅极电介质，该多个栅极电介质接触衬底半导体层108的半导体轨区中的相应一个半导体轨区。
第一栅极电介质条120和第一栅极电极线126可以形成在每个第二线沟槽121内。第一栅极电介质条120可包括相应行的铁电存储器晶胞内的所有第一栅极电介质，这些铁电存储器晶胞沿第二水平方向布置并且具有与第二线沟槽121的区域重叠的相应区域。第一栅极电极线126可包括相应行的铁电存储器晶胞内的所有第一栅极电极。第一栅极电介质和第一栅极电极在每个第二线沟槽121内形成多个堆叠。
衬底半导体层109的覆盖在第一栅极电介质下面的每个区(即，第一栅极电介质条120的一部分)构成第一半导体沟道133。第一半导体沟道133在第一有源区132和第二有源区134的相应相邻对之间的每个第一栅极电介质下方形成。
每个第一栅极电介质条120以及因此每个第一栅极电介质条可设置在第二线沟槽121的外围区处，该外围区从半导体衬底108的顶表面向下延伸并且位于沿第二水平方向hd2布置的相邻对的第一有源区132和第二有源区134之间。包括多个第一栅极电极的第一栅极电极线126可位于每个第一栅极电介质条120上方。每个第一栅极电极位于第二线沟槽121内部。每个第一半导体沟道133位于第一栅极电介质的水平部分下方。
第一场效应晶体管(即，选择栅极晶体管SG)形成在半导体衬底108上。每个第一场效应晶体管包括在位于半导体衬底108中(例如，在衬底半导体层109中)的第一有源区132和第二有源区134之间延伸的第一半导体沟道133、包括第一栅极电介质条120的一部分并且具有U形竖直剖面轮廓的第一栅极电介质，以及包括第一栅极电极线126的一部分的第一栅极电极。
参见图6A和图6B，可在半导体衬底108的顶表面上(例如，在衬底半导体层109中)形成任选的栅极电介质材料层。任选的栅极电介质材料层可包括非铁电栅极电介质材料，诸如氧化硅和/或非铁电金属氧化物材料。任选的栅极电介质材料层可通过衬底半导体层109的表面部分的氧化和/或通过栅极电介质材料的沉积来形成。栅极电介质材料层(如果存在)的厚度可以在0.5nm至6nm的范围内，诸如1nm至3nm，但是也可以采用更小和更大的厚度。
连续铁电材料层可形成在半导体衬底108的顶表面上方作为连续材料层。如本文所用，“铁电材料”是指在没有外部电场的情况下表现出自发电极化的晶体材料。铁电材料可以是绝缘铁电材料。在一个实施方案中，连续铁电材料层包括正交晶相氧化铪层，该正交晶相氧化铪层包含选自Al、Zr和/或Si的至少一种掺杂物。也可使用其他合适的铁电材料，诸如钛酸酯铁电材料(例如，钛酸钡、钛酸铅、锆钛酸铅、锆钛酸镧铅(“PLZT”)等)。连续铁电材料层可具有在3nm至60nm的范围内的厚度，诸如6nm至30nm，但是也可以采用更小和更大的厚度。在一个实施方案中，连续铁电材料层可通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。
在一个实施方案中，连续铁电材料层可直接形成在任选的栅极电介质材料层的顶表面上。另选地，可省略任选的栅极电介质材料层，并且连续铁电材料层可直接形成在衬底半导体层109的顶表面上。一般来讲，连续铁电材料层可形成在半导体衬底108的顶表面和第一栅极电极(其包括第一栅极电极线126的部分)上方。
可通过沉积导电栅极电极材料来在连续铁电材料层上方形成第二导电栅极电极材料层。导电栅极电极材料可包括重掺杂半导体材料、金属、金属合金、金属半导体合金和/或导电金属化合物(诸如金属氮化物)。
第二导电栅极电极材料层、连续铁电材料层和任选的栅极电介质材料层可被图案化成栅极堆叠结构。例如，光致抗蚀剂层可被施加在第二导电栅极电极材料层上方，并且可以光刻方式图案化以形成位于一行第二有源区134和一行第三有源区136的相应相邻对之间的图案(例如，矩形)。每行第二有源区134沿第二水平方向hd2横向延伸，并且每行第三有源区136的沿第二水平方向hd2横向延伸。光致抗蚀剂层的每个图案化矩形可沿第一水平方向具有均匀宽度。执行各向异性蚀刻工艺以蚀刻第二导电栅极电极材料层、连续铁电材料层和任选的栅极电介质材料层的未被光致抗蚀剂层掩蔽的部分。该第二导电栅极电极材料层、该连续铁电材料层和该任选的栅极电介质材料层的剩余部分的每个邻接组构成栅极堆叠结构(150,156)。
每个栅极堆叠结构(150,156)包括第二栅极电介质150和第二栅极电极156。每个第二栅极电极156包括第二导电栅极电极材料层的图案化剩余部分。每个第二栅极电介质150包括铁电材料层152和任选的非铁电电介质层151。每个铁电材料层152是连续铁电材料层152的剩余图案化部分。每个非铁电电介质层151是任选的栅极电介质材料层的剩余图案化部分。衬底半导体层109的位于第二栅极电介质150下方的每个表面部分构成第二半导体沟道135。
第二栅极电介质150和第二栅极电极156的堆叠可以在沿第二水平方向hd2布置的相应行的第二半导体沟道135上方连续延伸。第二栅极电介质150可包括沿第二水平方向hd2布置的铁电存储器晶胞的相应行内的所有第二栅极电介质。第二栅极电极156可包括铁电存储器晶胞的相应行内的所有第二栅极电极。
每个第二栅极电极包括第二导电栅极材料层的图案化部分，并且每个第二栅极电介质包括连续铁电材料层的图案化部分。第二半导体沟道135形成在相应第二有源区134和相应第三有源区136之间的每个第二栅极电介质下方。包括铁电材料层152的第二栅极电极156和第二栅极电介质150的堆叠形成在半导体衬底108的位于第二有源区134和第三有源区136的每个相邻对之间的一部分上方。
第二场效应晶体管(例如，铁电存储器晶体管，FeFET)设置在半导体衬底108上。每个第二场效应晶体管包括在相应第二有源区134和相应第三有源区136之间延伸的第二半导体沟道135、覆盖在第二半导体沟道135上面并包括铁电材料层152的第二栅极电介质150，以及覆盖在第二栅极电介质150上面的第二栅极电极156。
提供了铁电存储器晶胞的二维阵列。铁电存储器晶胞的二维阵列可包括多行铁电存储器晶胞。每行铁电存储器晶胞可包括沿第二水平方向hd2布置的多个铁电存储器晶胞。该多行铁电存储器晶胞可沿第一水平方向hd1布置，以提供铁电存储器晶胞的二维阵列。
铁电存储器晶胞的二维阵列的第一有源区132的子集可由沿第一水平方向hd1布置的相应相邻对的铁电存储器晶胞共享。每个铁电存储器晶胞内的第一有源区132、第二有源区134和第三有源区136沿第一水平方向hd1横向间隔开。
参见图7A和图7B，可以在第一示例性结构上方沉积第一互连级电介质层160。第一互连级电介质层160可包括单个电介质材料层，或者可以包括多个电介质材料层。第一互连级电介质层160包括电介质材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃和/或有机硅酸盐玻璃。任选地，第一互连级电介质层160为电介质衬垫，诸如氮化硅衬垫或电介质金属氧化物衬垫。
可穿过第一互连级电介质层160形成通孔腔体。通孔腔体包括延伸到第一有源区132或延伸到第三有源区136的源极接触通孔腔体，以及延伸到第二栅极电极156的栅极接触通孔腔体。
此外，线腔体可形成在第一互连级电介质层160的上部部分中。线腔体包括覆盖在相应行的源极接触通孔腔体上面的源极线腔体，以及覆盖在相应行的栅极接触通孔腔体上面的字线腔体。线腔体可沿第二水平方向hd2横向延伸。
至少一种导电材料可沉积在通孔腔体和线腔体中。该至少一种导电材料可包括金属衬垫(诸如TiN衬垫)和金属填充材料(诸如W)。可通过平面化工艺从包括第一互连级电介质层160的顶表面的水平平面上方移除该至少一种导电材料的多余部分，该平面化工艺可以采用化学机械抛光和/或凹陷蚀刻。填充源极接触通孔腔体中的相应一个源极接触通孔腔体的该至少一种导电材料的每个剩余部分构成源极接触通孔结构172，并且填充栅极接触通孔腔体中的相应一个栅极接触通孔腔体的该至少一种导电材料的每个剩余部分构成栅极接触通孔结构176。填充源极线腔体中的相应一个源极线腔体的该至少一种导电材料的每个剩余部分构成源极线182(其对应于图1A和图1B中的源极线SL)，并且填充字线腔体中的相应一个字线腔体的该至少一种导电材料的每个剩余部分构成字线186(其对应于图1A和图1B中的字线WL)。
通孔腔体和线腔体以及位于这些腔体中的相应接触通孔和线结构可通过双镶嵌图案化工艺形成，该工艺采用两种光刻曝光工艺、两种光刻显影工艺、两种各向异性蚀刻工艺并用相应导电通孔和线结构填充两种腔体。另选地，通孔腔体和线腔体以及位于这些腔体中的相应接触通孔和线结构可通过两种单镶嵌工艺形成，其中每一者采用相应光刻曝光工艺、相应光刻显影工艺、相应各向异性蚀刻工艺以及利用导电通孔或线结构的相应单独填充工艺。
在一个实施方案中，栅极接触通孔结构176可以形成在铁电存储器晶胞的区域内，即形成在包括铁电存储器晶胞的阵列区内。在这种情况下，字线186可以在阵列区内沿第二水平方向hd2横向延伸。在另选的实施方案中，栅极接触通孔结构176可形成在第二栅极电极衬垫156中的相应一者的端部部分处的外围区中。在这种情况下，字线186可形成在该外围区中，并且可以或可以不在存储器阵列区上方横向延伸。源极线182沿第二水平方向hd2横向延伸。第二水平方向hd2可垂直于第一水平方向hd1。在一个实施方案中，源极接触通孔结构172可接触第一有源区132中的相应一者，并且多个铁电存储器晶胞内的第一有源区132中的每一者可连接到源极线182中的相应一者。在另选的实施方案中，源极接触通孔结构172可接触第三有源区136中的相应一者，并且多个铁电存储器晶胞内的第三有源区136中的每一者可连接到源极线182中的相应一者。
参见图8A至图8C，第二互连级电介质层190可沉积在第一互连级电介质层160上方。第二互连级电介质层190可包括单个电介质材料层，或者可以包括多个电介质材料层。第二互连级电介质层190包括电介质材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃和/或有机硅酸盐玻璃。任选地，第二互连级电介质层190为电介质衬垫，诸如氮化硅衬垫或电介质金属氧化物衬垫。
可穿过第二互连级电介质层190形成通孔腔体。通孔腔体包括漏极接触通孔腔体，该漏极接触通孔腔体延伸到第三有源区136，或者另选地延伸到未被源极接触通孔结构172接触的第一有源区132。例如，如果源极接触通孔结构172接触第一有源区132，则漏极接触通孔腔体延伸到第三有源区136，并且如果源极接触通孔结构172接触第三有源区136，则漏极接触通孔腔体延伸到第一有源区132。
此外，线腔体可形成在第二互连级电介质层190的上部部分中。这些线腔体包括覆盖在半导体轨区中的相应一个半导体轨区上面的位线腔体。每个位线腔体可以沿第一水平方向hd1横向延伸，并且可以覆盖在相应组的第一有源区132、第二有源区134、第三有源区136、第一半导体沟道133和第二半导体沟道135上面。
至少一种导电材料可沉积在漏极接触通孔腔体和位线腔体中。该至少一种导电材料可包括金属衬垫(诸如TiN衬垫)和金属填充材料(诸如W)。可通过平面化工艺从包括第二互连级电介质层190的顶表面的水平平面上方移除该至少一种导电材料的多余部分，该平面化工艺可以采用化学机械抛光和/或凹陷蚀刻。填充漏极接触通孔腔体中的相应一个漏极接触通孔腔体的该至少一种导电材料的每个剩余部分构成漏极接触通孔结构196，并且填充位线腔体中的相应一个位线腔体的该至少一种导电材料的每个剩余部分构成位线198(其对应于图1A和图1B中的位线BL)。
通孔腔体和线腔体以及位于这些腔体中的相应接触通孔和线结构可通过双镶嵌图案化工艺形成，该工艺采用两种光刻曝光工艺、两种光刻显影工艺、两种各向异性蚀刻工艺并用相应导电通孔和线结构填充两种腔体。另选地，通孔腔体和线腔体以及位于这些腔体中的相应接触通孔和线结构可通过两种单镶嵌工艺形成，其中每一者采用相应光刻曝光工艺、相应光刻显影工艺、相应各向异性蚀刻工艺以及利用导电通孔或线结构的相应单独填充工艺。
在一个实施方案中，源极接触通孔结构172可以接触第一有源区132中的相应一者，漏极接触通孔结构196可以接触第三有源区136中的相应一者。另选地，源极接触通孔结构172可以接触第三有源区136中的相应一者，漏极接触通孔结构196可以接触第一有源区132中的相应一者。位线198可以在半导体衬底108上方沿第一水平方向hd1横向延伸。多个铁电存储器晶胞内的第一有源区132中的每一者连接到相应第一元件，该第一元件为源极线182或位线198。该行铁电存储器晶胞内的第三有源区136中的每一者连接到第二元件，该第二元件为位线198或源极线182。在这种情况下，每个第一元件是源极线182并且每个第二元件是位线198，或者每个第一元件是位线198并且每个第二元件是源极线182。
参见图1A至图8C，第一实施方案的存储器器件包括至少一个铁电存储器晶胞，其中该至少一个铁电存储器晶胞中的每个铁电存储器晶胞包括：相应第一场效应晶体管SG，该第一场效应晶体管SG包括在位于半导体衬底108中的第一有源区132和第二有源区134之间延伸的第一半导体沟道133、设置在从半导体衬底108的顶表面向下延伸并且位于第一有源区132和第二有源区134之间的沟槽(即，第二线沟槽121)的外围区处的第一栅极电介质(例如，第一栅极电介质条120的一部分)，以及位于第一栅极电介质上方的沟槽内部的第一栅极电极(例如，第一栅极电极线126的一部分)，其中第一半导体沟道133覆盖在第一栅极电介质的水平部分下面；和相应第二场效应晶体管FeFET，该相应第二场效应晶体管FeFET包括在该第二有源区134和第三有源区136之间延伸的第二半导体沟道135、包括覆盖在第二半导体沟道135上面的铁电材料层152的第二栅极电介质150，以及覆盖在该第二栅极电介质上面的第二栅极电极156。
在一个实施方案中，第一栅极电极的顶表面位于与半导体衬底108的顶表面相同的水平平面内。在一个实施方案中，第一栅极电介质具有U形竖直剖面轮廓，并且包括一对竖直部分和邻接该对竖直部分中的每个竖直部分的底端的水平部分。在一个实施方案中，第一栅极电介质的该对竖直部分中的每个竖直部分和第一栅极电介质的水平部分具有相同的材料组成和各处相同的厚度。
在一个实施方案中，第一有源区132、第二有源区134和第三有源区136中的每一者具有包括半导体衬底108的顶表面(其可包括衬底半导体层109的顶表面)的水平平面内的顶表面。
在一个实施方案中，第二栅极电介质的底表面位于包括半导体衬底108的顶表面的水平平面内；并且第一栅极电介质的顶部表面位于包括半导体衬底108的顶表面的水平平面内。
在一个实施方案中，该至少一个铁电存储器晶胞包括至少一行铁电存储器晶胞(其可沿第二水平方向hd2布置)；并且该行铁电存储器晶胞包括：第一栅极电介质条120，该第一栅极电介质条包括该行铁电存储器晶胞内的这些第一栅极电介质中的每个第一栅极电介质；第一栅极电极线126，该第一栅极电极线126包括该行铁电存储器晶胞内的这些第一栅极电极中的每个第一栅极电极；该行铁电存储器晶胞内的第二栅极电介质150；以及该行铁电存储器晶胞内的第二栅极电极156。
每个铁电存储器晶胞内的第一有源区132、第二有源区134和第三有源区136沿第一水平方向hd1横向间隔开。并且该行铁电存储器晶胞内的铁电存储器晶胞沿垂直于第一水平方向hd1的第二水平方向hd2由位于半导体衬底108中并且沿第一水平方向hd1横向延伸的电介质隔离结构12横向间隔开。
在一个实施方案中，第一半导体沟道133和第二半导体沟道135具有第一导电类型的相应掺杂；并且第一有源区132、第二有源区134和第三有源区136沿第二水平方向hd1具有均匀宽度，并且具有与第一导电类型相反的第二导电类型的掺杂。
在一个实施方案中，该行铁电存储器晶胞内的第一有源区132中的每一者连接到选自源极线182和位线198中的相应一者的相应第一元件；该行铁电存储器单元内的第三有源区136中的每一者连接到选自位线198和源极线182中的相应一者的相应第二元件，该相应第二元件不同于该相应第一元件；源极线182覆盖在半导体衬底108上面并且沿第二水平方向hd2横向延伸；并且位线198覆盖在半导体衬底108上面并且沿第一水平方向hd1横向延伸。
在一个实施方案中，该至少一行铁电存储器晶胞包括沿第一水平方向hd1布置的多行铁电存储器晶胞；该多行铁电存储器晶胞构成铁电存储器晶胞的二维阵列；并且铁电存储器晶胞的二维阵列的第一有源区132的子集由沿第一水平方向hd1布置的相应相邻对的铁电存储器晶胞共享。
在一个实施方案中，第二栅极电介质和第二栅极电极具有覆盖在半导体衬底108的顶表面上的竖直重合的侧壁；并且第一栅极电介质具有比第一栅极电极大两倍于该第一栅极电介质的竖直部分的厚度的横向范围。
参见图9A和图9B，根据本公开的第二实施方案的第二示例性结构包括衬底8以及位于相应竖直相邻对的第一级绝缘层32之间的第一级绝缘层32和第一级间隔材料层的第一交替堆叠。衬底8可包括衬底半导体层9和单晶掺杂半导体材料层6，该单晶掺杂半导体材料层用作随后通过第一交替堆叠形成的竖直场效应晶体管的公共有源区。
衬底半导体层9可包括半导体衬底(例如，硅晶片)的顶部部分、半导体衬底的顶部部分中的掺杂阱或位于衬底上方的半导体层。例如，衬底半导体层9包括具有第一导电类型的掺杂的半导体材料。在一个实施方案中，衬底半导体层9可包括具有第一导电类型的掺杂的单晶掺杂半导体材料。衬底半导体层9中第一导电类型的掺杂物的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可以采用更小和更大的掺杂物浓度。单晶掺杂半导体材料层6可包括半导体衬底的顶部部分中的掺杂阱或位于衬底上方的掺杂半导体层。掺杂半导体材料层6包括具有第二导电类型的掺杂的半导体材料，该第二导电类型与第一导电类型相反。单晶掺杂半导体材料层6中第二导电类型的掺杂物的原子浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂物浓度。单晶掺杂半导体材料层6的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。在一个实施方案中，衬底半导体层9和单晶掺杂半导体材料层6中的每一者可以包括彼此外延对准的相应单晶掺杂硅。在一个实施方案中，单晶掺杂半导体材料层6可通过将第二导电类型的掺杂物注入或扩散到包括衬底半导体层9的半导体衬底的上部部分中，以及通过将衬底半导体层9的注入上部部分转换成单晶掺杂半导体材料层6来形成。另选地，单晶掺杂半导体材料层6可以在衬底半导体层9的顶部上外延生长。
第一级绝缘层32包括绝缘材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。每个第一级绝缘层32的厚度可以在20nm至200nm的范围内，但是也可以采用更小和更大的厚度。第一级间隔材料层可形成为随后可用第一级导电层替换的第一级牺牲材料层42。另选地，第一级间隔材料层可形成为第一级导电层。虽然使用其中第一级间隔材料层被形成为第一级牺牲材料层42的实施方案来描述本公开，但是在本文中明确地设想了其中第一级间隔材料层形成为第一级导电层的实施方案。在这种情况下，用于用第一级导电层替换第一级牺牲材料层42的处理步骤不是必要的。每个第一级间隔材料层的厚度可以在20nm至200nm的范围内，但是也可以采用更小和更大的厚度。
在一个实施方案中，第一交替堆叠(32,42)可以包括三个第一级绝缘层32和两个第一级牺牲材料层42。可例如通过施加光致抗蚀剂层并将其图案化，并且通过采用各向异性蚀刻工艺将该光致抗蚀剂层中的图案转印穿过第一交替堆叠(32,42)，来形成穿过第一交替堆叠(32,42)的分立开口的二维阵列。分立开口的二维阵列在本文中被称为第一级分立存储器开口49的二维阵列。每个第一级分立存储器开口49可具有相应的圆形或椭圆形水平剖面形状。每个第一级分立存储器开口49的最大横向尺寸可以在20nm至400nm的范围内，诸如40nm至200nm，但是也可以采用较小和较大的最大横向尺寸。单晶掺杂半导体材料层6的顶表面的一部分可以在每个第一级分立存储器开口49的底部处物理地暴露。
一般来讲，第一绝缘层32、第一间隔材料层(诸如第一牺牲材料层42)、第二绝缘层32、第二间隔材料层(诸如第二牺牲材料层42)和第三绝缘层32的竖直层堆叠可以形成在单晶掺杂半导体材料层6上方。第一间隔材料层和第二间隔材料层中的每一者可形成为相应导电层或随后可用相应导电层替换。单晶掺杂半导体材料层6的位于第一级分立存储器开口49下方的每个部分构成第一有源区，该第一有源区可以是相应竖直场效应晶体管的源极区或漏极区。至少一个开口可穿过竖直层堆叠形成，使得相应第一有源区的顶表面物理地暴露在该至少一个开口中的每个开口下方。穿过竖直层堆叠的该至少一个开口可包括彼此横向间隔开的多个第一级分立存储器开口49。
参见图10A和图10B，可以通过第一栅极电介质材料层的保形沉积和各向异性蚀刻工艺在每个第一级分立存储器开口49的底部部分处形成第一栅极电介质20。任选地，牺牲填充材料(诸如光致抗蚀剂材料)可以沉积在第一级分立存储器开口49中并且可以竖直地凹陷，使得牺牲填充材料的凹陷面位于第一牺牲材料层42和第二牺牲材料层42之间。在这种情况下，可以采用各向同性蚀刻工艺从牺牲填充材料的部分的顶表面上方移除第一栅极电介质材料层的圆柱形部分。随后可例如通过灰化移除牺牲填充材料。第一栅极电介质材料层的每个剩余部分构成第一栅极电介质20，该第一栅极电介质可具有相应管状形状。
参见图11A和图11B，第一竖直半导体沟道33可以通过将具有第一导电类型的掺杂的第一半导体材料沉积在第一级分立存储器开口49中的每一者的下部部分中来形成。在一个实施方案中，每个第一竖直半导体沟道33可以通过选择性外延工艺形成，该选择性外延工艺从单晶掺杂半导体材料层6的物理暴露表面生长第一半导体材料。在这种情况下，每个第一竖直半导体沟道33可以包括与单晶掺杂半导体材料层6外延对准的第一单晶外延半导体材料。如果第一栅极电介质材料层在形成第一竖直半导体沟道33之前尚未凹陷，则第一栅极电介质材料层通过选择性蚀刻凹陷以与第一竖直半导体沟道33的顶部平齐。然后，第一竖直半导体沟道33的顶部部分33T在第一栅极电介质20上方的第一竖直半导体沟道33上外延生长。第一竖直半导体沟道33的顶部部分33T接触暴露在存储器开口49中的绝缘层32的侧壁。每个第一竖直半导体沟道33的顶表面(例如，其顶部部分33T的顶表面)可以位于相同的第一级分立存储器开口49内的第一栅极电介质20的最顶表面处或上方。第一存储器腔体49'存在于第一层分立存储器开口49的每个未填充容积内。
参见图12A和图12B，至少一个第二栅极电介质材料层(52L,50L)可通过相应保形沉积工艺形成。该至少一个第二栅极电介质材料层(52L,50L)可包括连续铁电材料层52L和任选的非铁电栅极电介质材料层50L。连续铁电材料层52L可包括能够用于第一示例性结构的铁电材料层152的任何材料。非铁电栅极电介质材料层50L(如果存在)可包括任何非铁电栅极电介质材料。
参见图13A和图13B，可执行各向异性蚀刻工艺以移除该至少一个第二栅极电介质材料层(52L,50L)的水平部分。该至少一个第二栅极电介质材料层(52L,50L)的每个剩余圆柱形部分构成第二栅极电介质(52,50)。每个第二栅极电介质(52,50)包括铁电材料层52和任选的非铁电栅极电介质50。第一竖直半导体沟道33的顶表面暴露在第一存储器腔体49'中。
参见图14A和图14B，第二竖直半导体沟道35可通过沉积第二半导体材料而在每个第一存储器腔体49'内形成。在一个实施方案中，每个第二竖直半导体沟道35可以通过选择性外延工艺形成，该选择性外延工艺从相应第一竖直半导体沟道33的物理暴露表面生长第二半导体材料。在这种情况下，每个第二竖直半导体沟道35可以包括通过第一竖直半导体沟道33的相应第一单晶外延半导体材料与单晶掺杂半导体材料层6外延对准的第二单晶外延半导体材料(例如，单晶硅)。每个第二竖直半导体沟道35可以包括与相应第一单晶外延半导体材料外延对准的第二单晶外延半导体材料。
每个第二栅极电介质(52,50)可以包括铁电材料层52，并且可以接触第二竖直半导体沟道35的侧壁的底部部分。一般来讲，图10A至图11B的处理步骤以及图12A至图14B的处理步骤的顺序可以颠倒。因此，第二竖直半导体沟道35可以形成在第一竖直半导体沟道33上方或下方。每个第二栅极电介质(52,50)可以接触第一竖直半导体沟道33的顶端或底端。每个第二竖直半导体沟道35可以包括第二单晶外延半导体材料，该第二单晶外延半导体材料与覆盖在第一竖直半导体沟道33上面或下面的相应第一单晶外延半导体材料外延对准。第一竖直半导体沟道33和第二竖直半导体沟道33的每个竖直堆叠构成铁电存储器晶胞的一部分。
参见图15A和图15B，可通过在第一交替堆叠(32,42)上方施加光致抗蚀剂层并将其图案化以在该光致抗蚀剂层中形成沿水平方向(诸如第二水平方向hd2)延伸的线性开口，并且通过执行各向异性蚀刻工艺将该线性开口的图案转印穿过第二交替堆叠(32,42)，来形成竖直延伸穿过第一交替堆叠(32,42)的第一背侧沟槽79。
参见图16A和图16B，可以通过蚀刻对第一级绝缘层32、第一栅极电介质20、第二栅极电介质(52,50)和单晶掺杂半导体材料层6具有选择性的第一级牺牲材料层42来形成第一背侧凹陷部43。例如，如果第一级牺牲材料层42包括氮化硅，则可以执行采用热磷酸的湿法蚀刻来形成第一背侧凹陷部43。
参见图17A和图17B，可通过保形沉积工艺将至少一种导电材料沉积在第一背侧凹陷部43中来形成第一级导电层46。该至少一种导电材料可以包括例如金属衬垫材料(诸如TiN)和金属填充材料(诸如W)。可以通过各向同性凹陷蚀刻工艺移除在第一背侧沟槽79中和最顶部第一级绝缘层32上方的该至少一种导电材料的多余部分。
电介质材料可以沉积在第一背侧沟槽79中和最顶部第一级绝缘层32上方。填充第一背侧沟槽79的电介质材料的每个部分构成第一背侧沟槽填充结构76。沉积在最顶部第一级绝缘层32上方的电介质材料的平面部分构成第一接触级电介质层47。
参见图18A图18B，第一接触通孔腔体39可穿过第二竖直半导体沟道35中相应一者上方的第一接触级电介质层47形成。第二竖直半导体沟道35的顶表面可以在每个第一接触通孔腔体39的底部处物理地暴露。在一个实施方案中，第一接触通孔腔体39可以沿水平方向诸如第一水平方向hd1伸长。在一个实施方案中，第一接触通孔腔体39可以沿第二水平方向hd2横向偏移，使得相邻对的第一背侧沟槽填充结构76之间的第一接触通孔腔体39的横向范围在沿第二水平方向hd2的横向范围内不具有重叠，或具有沿第二水平方向hd2的最小重叠。
参见图19A和图19B，导电材料可以沉积在第一接触通孔腔体39中以及第一接触级电介质层47的顶表面上方。填充第一接触通孔腔体39并覆盖在第一接触级电介质层47上面的沉积导电材料构成位线级导电材料层(38L,138L)。位线级导电材料层(38L,138L)包括填充第一接触通孔腔体39的第一接触通孔结构38V和覆盖在第一接触级电介质层47上面的平面导电材料层。
在一个实施方案中，可以通过执行从第二竖直半导体沟道35的物理暴露表面生长单晶半导体材料的选择性外延工艺来形成位线级导电材料层(38L,138L)。单晶半导体材料部分可以从第二竖直半导体沟道35的物理暴露表面生长并填充第一接触通孔腔体39中的每一者，并且在第一接触级电介质层47的顶表面上方生长。生长穿过不同的第一接触通孔腔体39的单晶晶粒可以彼此接触并形成包括多个单晶半导体材料晶粒的晶体外延半导体材料层38L，该多个单晶半导体材料晶粒与第二竖直半导体沟道35中的相应一者外延对准，并且在位于第一接触通孔腔体39的区域之间的晶界GB处彼此接触。在一个实施方案中，晶界GB不覆盖在第一接触通孔腔体39中的任一者上面。所有单晶晶粒(即，单晶半导体材料部分)的组构成包括多个外延半导体材料晶粒的多晶粒外延半导体层38L，其中每个外延半导体材料晶粒与下层第二竖直半导体沟道35外延对准。
任选地，通过非选择性半导体沉积工艺形成位线级导电材料层(38L,138L)的外围部分，以形成多晶半导体层138L。多晶粒外延半导体层38L和任选的多晶半导体层138L可例如通过化学机械抛光进行平面化，以提供平坦的顶表面。多晶粒外延半导体层38L和任选的多晶半导体层138L可通过原位掺杂或通过离子注入用第二导电类型的掺杂物来掺杂。多晶粒外延半导体层38L和任选的多晶半导体层138L可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3范围内的第二导电类型的掺杂物，但也可采用更小和更大的掺杂物浓度。多晶粒外延半导体层38L和多晶半导体层138L的组构成位线级导电材料层(38L,138L)。
参见图20A和图20B，光致抗蚀剂层(未示出)可施加在位线级导电材料层(38L,138L)上方，并且可以光刻方式图案化以形成沿第一水平方向hd1横向延伸的线图案。每个线图案可覆盖第一接触通孔结构38V中的相应一者。在一个实施方案中，光致抗蚀剂层的每个线图案可仅覆盖每个横向相邻对的第一背侧沟槽填充结构76之间的一个第一导电通孔结构38V。
可执行各向异性蚀刻工艺以将线图案转印穿过位线级导电材料层(38L,138L)。位线级导电材料层(38L,138L)可图案化为多个分立部分，其中每个分立部分包括位线38和第一接触通孔结构38V。每个位线38是包括多个单晶晶粒38A的导线结构，该多个单晶晶粒与下层铁电存储器晶胞的单晶外延半导体材料部分中的相应一个单晶外延半导体材料部分外延对准，并且任选地包括多晶线部分38B，该多晶线部分包括具有第二导电类型的掺杂的掺杂半导体材料。
一般来讲，铁电存储器晶胞UC包括下层场效应晶体管和上覆场效应晶体管的竖直堆叠。可在穿过竖直层堆叠(32,42)的至少一个开口(即，第一级分立存储器开口49)的每个开口中形成下层场效应晶体管和上覆场效应晶体管。下层场效应晶体管包括第一场效应晶体管(例如，图1A和图1B所示的选择栅极晶体管SG)和第二场效应晶体管(例如，图1A和图1B所示的铁电存储器晶体管FeFET)中的一者，并且上覆场效应晶体管包括该第一场效应晶体管和该第二场效应晶体管中的另一者。第二场效应晶体管覆盖在第一场效应晶体管上面或下面。
第一场效应晶体管SG包括第一竖直半导体沟道33、接触第一竖直半导体沟道33的侧壁的第一栅极电介质20以及第一级导电层46接触第一栅极电介质20的一部分。每个铁电存储器晶胞UC的每个第一竖直半导体沟道33和每个第二竖直半导体沟道35均包括与单晶掺杂半导体材料层6外延对准的相应单晶外延半导体材料部分。在第一有源区上方形成第一场效应晶体管SG和第二场效应晶体管FeFET的竖直堆叠，该第一有源区可以是连接到导电源极线或掺杂半导体源极线的源极区。例如，图1A和图1B所示的源极线SL可包括单晶掺杂半导体材料层6。可以在第一竖直半导体沟道33和第二竖直半导体沟道35的相应堆叠的顶端上形成相应第二有源区。每个第二有源区可以是位于连接到位线38的第一接触通孔结构38V中的漏极区。位线38对应于图1A和图1B中的位线BE。
可以在多个第一级分立存储器开口49内形成多个铁电存储器晶胞UC。第一级分立存储器开口49中的每一者可具有闭合水平剖面形状，并且可以连续延伸穿过三个绝缘层32中、第一导电层46RL和第二导电层46WL中的每一者。第一栅极电介质20和第二栅极电介质(52,50)中的每一者位于相应第一级分立存储器开口49内部。第一导电层46RL可对应于图1A和图1B的读取线RL，并且可环绕第一竖直半导体沟道33。第二导电层46WL可对应于图1A和图1B的字线WL，并且可环绕第二竖直半导体沟道35。
第一有源区(其可实施为单晶掺杂半导体材料层6)、第一导电层46、第二导电层46和第二有源区(如实施为第一接触通孔结构38V和/或位线38)通过彼此竖直间隔开的三个绝缘层32彼此竖直间隔开。在一个实施方案中，第二栅极电介质(52,50)的外侧壁与第一栅极电介质20的外侧壁竖直重合。
在一个实施方案中，第一导电层46RL和第一栅极电介质20之间的界面与第二导电层46WL和第二栅极电介质(52,50)之间的界面竖直重合。绝缘层32中的每一者具有接触第一栅极电介质20或第二栅极电介质(52,50)并且与第一导电层46RL和第一栅极电介质20之间的界面竖直重合的侧壁。第二实施方案的第二示例性器件的制造过程可在此时停止。
任选地，在图20A和图20B所示的器件上方形成包含另一晶胞阵列的另一器件级。参见图21A和图21B，可在位线38上方和位线38之间形成第二接触级电介质层97。可穿过第二接触级电介质层97形成第二接触通孔腔体，使得下层位线38的顶表面物理地暴露。可通过至少一种导电材料的沉积和平面化在第二接触通孔腔体中形成第二接触通孔结构88。
在一个实施方案中，第二接触通孔结构88可包括具有第二导电类型的掺杂的掺杂半导体材料。第二接触通孔结构88可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3的范围内的第二导电类型的掺杂物，但是也可以采用更小和更大的掺杂物浓度。在一个实施方案中，第二接触通孔结构88可包括在下层位线38的下层单晶晶粒内的单晶掺杂半导体材料。在这种情况下，可以通过从位线38的物理暴露单晶表面生长单晶半导体材料部分的选择性外延工艺形成第二接触通孔结构88。在一个实施方案中，每个第二接触通孔结构88可以具有与第一接触通孔结构38V中的下层第一通孔结构相同的区域重叠和/或可以位于与第一接触通孔结构38V中的下层第一通孔结构相同的区域内。
参见图22A和图22B，可以在第二接触级电介质层97上方形成第二级绝缘层82和第二级间隔材料层的第二交替堆叠(82,92)。第二级绝缘层82包括绝缘材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。每个第二级绝缘层82的厚度可在20nm至200nm的范围内，但是也可采用更小和更大的厚度。第二级间隔材料层可形成为随后可用第二级导电层替换的第二级牺牲材料层92。另选地，第二级间隔材料层可形成为第二级导电层。虽然使用其中第二级间隔材料层被形成为第二级牺牲材料层92的实施方案来描述本公开，但是在本文中明确地设想了其中第二级间隔材料层形成为第二级导电层的实施方案。在这种情况下，用于用第二级导电层替换第二级牺牲材料层92的处理步骤不是必要的。每个第二级间隔材料层的厚度可以在20nm至200nm的范围内，但是也可以采用更小和更大的厚度。
在一个实施方案中，第二交替堆叠(82,92)可以包括三个第二级绝缘层82和两个第二级牺牲材料层92。可例如通过施加光致抗蚀剂层并将其图案化，并且通过采用各向异性蚀刻工艺将该光致抗蚀剂层中的图案转印穿过第二交替堆叠(82,92)，来形成穿过第二交替堆叠(82,92)的分立开口的二维阵列。分立开口的二维阵列在本文中被称为第二级分立存储器开口99的二维阵列。每个第二级分立存储器开口99可具有相应的圆形或椭圆形水平剖面形状。每个二级分立存储器开口99的最大横向尺寸可以在20nm至400nm的范围内，诸如40nm至200nm，但是也可以采用更小和更大的最大横向尺寸。第二接触通孔结构88的顶表面的一部分可以在每个第二级分立存储器开口99的底部处物理地暴露。
参见图23，可以在每个第二级分立存储器开口99的下部部分处形成第三栅极电介质(102,100)。每个第三栅极电介质(102,100)包括铁电材料层102和任选的非铁电栅极电介质100，并且可以通过沉积和各向异性蚀刻连续的铁电材料层和非铁电栅极电介质层来形成。可例如通过沉积和凹陷牺牲填充材料，使得牺牲填充材料部分的顶表面位于三个第二级绝缘层82的中间第二级绝缘层82的层级处，并且通过各向同性地蚀刻连续铁电材料层和非铁电栅极电介质层的剩余部分的未掩蔽部分移除连续铁电材料层和非铁电栅极电介质层的每个剩余管状部分的上部区。随后可例如通过灰化移除牺牲填充材料部分。
第三竖直半导体沟道85可以从第二接触通孔结构88的物理暴露表面生长。在一个实施方案中，第三竖直半导体沟道85可包括具有第一导电类型的掺杂的单晶半导体材料。每个第三竖直半导体沟道85可以提供与第二竖直半导体沟道35相同的功能，并且每个第三栅极电介质(102,100)可以提供与第二栅极电介质(52,50)相同的功能。
参见图24，可以执行图10A、图10B、图11A和图11B的处理步骤以形成第四栅极电介质70和第四竖直半导体沟道83。第四栅极电介质70可包括可用于第一栅极电介质20的任何材料。第四竖直半导体沟道83可包括具有第一导电类型的掺杂的单晶半导体材料，并且可以通过选择性外延形成。根据本公开的第二实施方案，第四竖直半导体沟道83的顶表面可以与第二级绝缘层82中的最顶部第二级绝缘层的顶表面共面。
参见图25，可通过在第二交替堆叠(82,92)上方施加光致抗蚀剂层并将其图案化以在该光致抗蚀剂层中形成沿水平方向(诸如第二水平方向hd2)延伸的线性开口，并且通过执行各向异性蚀刻工艺将所述线性开口的图案转印穿过第二交替堆叠(82,92)形成竖直延伸穿过第二交替堆叠(82,92)的第二背侧沟槽。
可以通过蚀刻对第二级绝缘层82、第三栅极电介质(102,100)、第四栅极电介质70和第二接触级电介质层97具有选择性的第二级牺牲材料层92形成第二背侧凹陷部。例如，如果第二级牺牲材料层82包括氮化硅，则可以执行采用热磷酸的湿法蚀刻来形成第二背侧凹陷部。
可以通过保形沉积工艺将至少一种导电材料沉积在第二背侧凹陷部中来形成第二级导电层96。该至少一种导电材料可以包括例如金属衬垫材料(诸如TiN)和金属填充材料(诸如W)。可以通过各向同性凹陷蚀刻工艺移除在第二背侧沟槽中和最顶部第二绝缘层82上方的至少一种导电材料的多余部分。
电介质材料可以沉积在第二背侧沟槽中和最顶部第二绝缘层82上方。电介质材料的填充第二背侧沟槽的每个部分构成第二背侧沟槽填充结构78。电介质材料的沉积在最顶部第二绝缘层82上方的平面部分可通过平面化工艺诸如凹陷蚀刻和/或化学机械抛光来移除。
参见图26A和图26B，导电材料可以沉积在第四竖直半导体沟道83的物理暴露顶表面上。覆盖在第四竖直半导体沟道83上面的沉积导电材料构成源极-线级导电材料层7。
在一个实施方案中，可以通过执行从第四竖直半导体沟道83的物理暴露表面生长单晶半导体材料的选择性外延工艺来形成源极-线级导电材料层7。单晶半导体材料部分可以从第四竖直半导体沟道83的物理暴露表面生长。
从不同的第四竖直半导体沟道83生长的单晶晶粒可以彼此接触并形成包括多个单晶半导体材料晶粒的晶体外延半导体材料层，该多个单晶半导体材料晶粒与第四竖直半导体沟道83中的相应一者外延对准，并且在位于第四竖直半导体沟道83的区域之间的晶界GB处彼此接触。在一个实施方案中，晶界GB不覆盖在第四竖直半导体沟道83中的任一者上面。所有单晶晶粒(即，单晶半导体材料部分)的组构成包括多个外延半导体材料晶粒的多晶粒外延半导体层7A，其中每个外延半导体材料晶粒与下层第四竖直半导体沟道83外延对准。
任选地，可以通过非选择性半导体沉积工艺沉积源极-线级导电材料层7的外围部分以形成多晶半导体层7B。多晶粒外延半导体层7A和任选的多晶半导体层7B可例如通过化学机械抛光进行平面化，以提供平坦的顶表面。多晶粒外延半导体层7A和任选的多晶半导体层7B可通过原位掺杂或通过离子注入用第二导电类型的掺杂物来掺杂。多晶粒外延半导体层7A和任选的多晶半导体层7B可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3范围内的第二导电类型的掺杂物，但也可采用更小和更大的掺杂物浓度。多晶粒外延半导体层7A和多晶半导体层7B的组构成源极-线级导电材料层7(例如，图1B所示的第二源极线)。
可以在第三竖直半导体沟道85和第四竖直半导体沟道83的相应堆叠的顶端上形成第三有源区(例如，包括源极-线级导电材料层7的一部分的源极区或源极线)。该至少一个铁电存储器晶胞(UC1,UC2)中的每一者包括铁电存储器晶胞的相应竖直堆叠。
一般来讲，可在第二有源区上方形成第三场效应晶体管和第四场效应晶体管的堆叠，该第二有源区可包括第一接触通孔结构38V、位线38和第二接触通孔结构88的组合。第四场效应晶体管可覆盖在第三场效应晶体管上面或下面。第三场效应晶体管(例如，另一个铁电存储器晶体管FeFET)包括第三竖直半导体沟道85、包括附加铁电材料层102并接触第三竖直半导体沟道85的侧壁的第三栅极电介质(102,100)、以及第三导电层96的接触第三栅极电介质(102,100)的一部分。第四场效应晶体管(例如，另一个选择栅极晶体管SG)包括第四竖直半导体沟道83、接触第四竖直半导体沟道83的侧壁并接触第二竖直半导体沟道85的顶端或底端的第四栅极电介质70、以及第四导电层96的接触第四栅极电介质70的一部分。
在一个实施方案中，本公开的铁电存储器器件的至少一个铁电存储器晶胞(UC1,UC2)可包括第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2的至少一个竖直堆叠。第二级铁电存储器晶胞UC2覆盖在第一级铁电存储器晶胞UC1上面或下面，并且在沿竖直方向的平面图中具有与第一级铁电存储器晶胞UC1的区域重叠，该竖直方向是垂直于半导体衬底8的顶表面的方向。在一个实施方案中，第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2的每个竖直堆叠包括下层铁电存储器晶胞和上覆铁电存储器晶胞，该上覆铁电存储器晶胞距衬底8比下层铁电存储器晶胞距衬底8更远。
每个铁电存储器晶胞(UC1,UC2)可以包括相应第一场效应晶体管(即，选择栅极晶体管SG，诸如第一级铁电存储器晶胞UC1的第一场效应晶体管或第二级铁电存储器晶胞UC2的第四场效应晶体管)和相应的第二场效应晶体管(即，铁电存储器晶体管FeFET，诸如第一级铁电存储器晶胞UC1的第二场效应晶体管或第二级铁电存储器晶胞UC2的第三场效应晶体管)。在一个实施方案中，第一级铁电存储器晶胞UC1的第二场效应晶体管覆盖在第一级铁电存储器晶胞UC1的第一场效应晶体管上面，并且第二级铁电存储器晶胞UC2的第二场效应晶体管(诸如包括第三栅极电介质(102,100)的第三场效应晶体管)覆盖在第二级铁电存储器晶胞UC2的第一场效应晶体管(诸如包括第四栅极电介质70的第四场效应晶体管)下面。
在一个实施方案中，下层铁电存储器晶胞的第一有源区(例如，第一源极或第一源极线)位于单晶掺杂半导体材料层6(例如，第一源极线)中，该单晶掺杂半导体材料层沿第二水平方向hd2具有比沿第二水平方向hd2的导线结构(诸如位线38)的宽度更大的横向范围。第二水平方向hd2可垂直于第一水平方向hd1。上覆铁电存储器晶胞的第二有源区可包括导电材料层(诸如源极-线级导电材料层7，即，第二源极线)，该导电材料层沿第二水平方向hd2具有比沿第二水平方向hd2的导线结构(诸如位线38)的宽度更大的横向范围。第一源极线和第二源极线可以电分离，如图1B所示，也可以彼此电连接(图26A和图26B中未示出)，如图1A所示。
下层铁电存储器晶胞和上覆铁电存储器晶胞的共用第三有源区(例如，漏极区)包括共用位线38，该共用位线沿下层铁电存储器晶胞与上层铁电存储器晶胞之间的第一水平方向横向延伸。另选地，每个晶胞的单独漏极区38V、88电连接到共用位线38。
参见图27A和图27B，根据本公开的第三实施方案的第三示例性结构可通过形成第一级线沟槽149来代替第一级分立存储器开口49而从图9A和图9B所示的第二示例性结构得出。第一级线沟槽149各处可以具有相应的均匀宽度，并且沿水平方向横向延伸。本文示出了一个实施方案，其中第一级线沟槽149沿第二水平方向横向延伸。
参见图28A和图28B，可以执行图10A和图10B的处理步骤以形成第一栅极电介质20并使第一竖直半导体沟道材料部分33'外延生长。第一竖直半导体沟道材料部分33'中的每一者包括可随后图案化以形成多个竖直半导体沟道的单晶半导体材料(例如，单晶硅)。线腔体149存在于第一级线沟槽149的每个未填充体积内。
图28C至图28E示出了形成第三示例性结构的替代构型的步骤。在该替代构型中，第一竖直半导体沟道33包括多晶半导体层(例如，多晶硅)，该多晶半导体层沉积在第一级线沟槽149中，然后被回蚀。具体地讲，如图28C所示，薄膜多晶硅第一竖直半导体沟道材料层33L沉积在第一级线沟槽149中并任选地凹陷。如图28D所示，通过各向异性蚀刻移除第一竖直半导体沟道材料层33L的水平部分以形成第一竖直半导体沟道33并在第一级线沟槽149底部处暴露层6。如图28E所示，然后将第一电介质芯25沉积在第一级线性沟槽149中的第一竖直半导体沟道33上方，并凹陷以与第一竖直半导体沟道33的顶部齐平。如果第一竖直半导体沟道33在先前步骤中未凹陷，则第一竖直半导体沟道33可以与第一电介质芯25一起凹陷。
参见图29A和图29B，可以通过牺牲间隔材料的保形沉积和各向异性蚀刻在第一级线沟槽149的上部区的侧壁上形成牺牲间隔(未示出).牺牲间隔材料可包括具有高蚀刻速率的氧化硅材料(诸如硼硅酸盐玻璃)、硅锗合金、碳基材料(诸如无定形碳)或聚合物材料。可以通过各向异性蚀刻工艺移除第一竖直半导体沟道材料部分33'的中心部分以物理地暴露单晶掺杂半导体材料层6的顶表面。第一竖直半导体沟道材料部分33的剩余部分构成竖直半导体沟道33。
电介质材料诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃可以沉积在通过移除第一竖直半导体沟道材料部分33'的中心部分而形成的腔体中。电介质材料可竖直地凹陷以形成第一电介质芯25。可移除对第一电介质芯25和第一竖直半导体沟道33具有选择性的牺牲间隔。
图29C示出了替代构型，其中竖直半导体沟道33包括薄膜多晶半导体层。在图28E所示的步骤之后，第一竖直半导体沟道33的顶部部分33T在第一栅极电介质20上方的第一竖直半导体沟道33上生长，如图29C所示。
参见图30A和图30B，可以执行图12A、图12B、图13A和图13B的处理步骤以形成第二栅极电介质(50,52)。每个第二栅极电介质(50,52)包括铁电材料层52和任选的非铁电栅极电介质50。
参见图31A和图31B，可以执行图14A和图14B的处理步骤以形成第二竖直半导体沟道35。
参见图32A和图32B，光致抗蚀剂层(未示出)可施加在最顶部第一级绝缘层32上方，并且可以光刻方式图案化以形成覆盖在第二竖直半导体沟道35的中心区上面的开口。可以执行各向异性蚀刻工艺以蚀刻穿过第二竖直半导体沟道35并且物理地暴露第一电介质芯25的顶表面。电介质材料可以沉积并平面化以形成第二电介质芯27。第二电介质芯27可以包括未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。
图32C至图32E示出了形成第三示例性结构的替代构型的步骤。在该替代构型中，第一竖直半导体沟道33和第二竖直半导体沟道35包括多晶半导体层(例如，多晶硅)，该多晶半导体层沉积在线沟槽149中，然后被回蚀。图32C至图32E中的步骤遵循图28C至图28E、图29C和图30A至图30B中所示的步骤。具体地讲，如图32C所示，薄膜多晶硅第二竖直半导体沟道材料层35L沉积在第一级线沟槽149中的线腔体149'中并任选地凹陷。如图32D所示，通过各向异性蚀刻移除第二竖直半导体沟道材料层35L的水平部分以形成第二竖直半导体沟道35并在线腔体149'底部处暴露层33T。如图32E所示，然后将第二电介质芯27沉积在线腔体149'中的第二竖直半导体沟道35上方，并凹陷以与第二竖直半导体沟道35的顶部齐平。如果第二竖直半导体沟道35在先前步骤中未凹陷，则第二竖直半导体沟道35可以与第二电介质芯27一起凹陷。无论竖直半导体沟道(33,35)是包括单晶半导体材料还是多晶半导体材料，第三实施方案的后续工艺步骤与第三示例性结构的主要构型和替代构型相同。
参见图33A和图33B，光致抗蚀剂层(未示出)可施加在第一级绝缘层32中最顶部第一级绝缘层上方，并且可以光刻方式图案化以形成沿第二水平方向hd2布置的多行开口。光致抗蚀剂层中的每行开口可以覆盖在第一级线沟槽149中的相应一者上面。每个开口可以从下层第一级线沟槽149的一个侧壁横向延伸到下层第一级线沟槽149的另一个侧壁。在一个实施方案中，光致抗蚀剂层中的开口可包括矩形开口。
执行各向异性蚀刻以将光致抗蚀剂层中的图案转印穿过填充第一级线沟槽149的结构。可以通过各向异性蚀刻工艺形成竖直延伸穿过第一级交替堆叠(32,42)中的每个层的柱腔体。单晶掺杂半导体材料层6的顶表面可以在每个柱腔体的底部处物理地暴露。填充第一级线沟槽149的每组材料部分被分成多个分立材料部分，该多个分立材料部分在本文中被称为第一级存储器柱结构58。
每个第一级存储器柱结构58包括一对第一栅极电介质20、一对第一竖直半导体沟道33、第一电介质芯25、一对第二栅极电介质(52,50)、一对第二竖直半导体沟道35和第二电介质芯27。第一级存储器柱结构58内的每个部件是如在图32A或图32E的处理步骤处提供的相应较大结构的图案化剩余部分。随后可以例如通过灰化移除光致抗蚀剂层。
电介质材料诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃可通过保形沉积工艺或自平面化沉积工艺(诸如旋涂)沉积在柱腔体中。可从第一级绝缘层32的最顶部第一级绝缘层的顶表面移除电介质材料的多余部分。电介质材料的填充相应矩形柱腔体的每个剩余部分构成第一级电介质柱结构22。第一层存储器柱结构58和第一层电介质柱结构22的横向交替序列形成在第一级线沟槽149中的每一者内。
每个第一级存储器柱结构58包括铁电存储器晶胞的部件。一行铁电存储器晶胞形成在每个第一级线沟槽149内。每个第一级线沟槽149内的铁电存储器晶胞沿第二水平方向hd2布置。
参见图34A和图34B，可以执行图15A和图15B的处理步骤以形成延伸穿过第一级交替堆叠(32,42)的第一背侧沟槽79。
参见图35A和图35B，可以执行图16A和图16B的处理步骤以形成第一背侧凹陷部43。
参见图36A和图36B，可以执行图17A和图17B的步骤以形成第一级导电层46、第一背侧沟槽填充结构76和第一接触级电介质层47。
参见图37A和图37B，可以执行图18A和图18B的步骤以穿过第一接触级电介质层47在第二竖直半导体沟道35中的相应一者上方形成第一接触通孔腔体39。第二竖直半导体沟道35的顶表面可以在每个第一接触通孔腔体39的底部处物理地暴露。在一个实施方案中，第一接触通孔腔体39可以沿水平方向诸如第一水平方向hd1伸长。在一个实施方案中，第一接触通孔腔体39可以沿第二水平方向hd2横向偏移，使得相邻对的第一背侧沟槽填充结构76之间的第一接触通孔腔体39的横向范围在沿第二水平方向hd2的横向范围内不具有重叠，或具有沿第二水平方向hd2的最小重叠。
在一个实施方案中，第一接触通孔腔体39中的每一者可以沿第一水平方向hd1从第二竖直半导体沟道35中的下层第二竖直半导体沟道的几何中心横向偏移。在一个实施方案中，第二栅极电介质(52,50)的顶表面可以在每个第一接触通孔腔39的底部处物理地暴露。在一个实施方案中，第一级绝缘层32中的最顶部第一绝缘层的顶表面可以在第一接触通孔腔体39的底部处物理地暴露。一般来讲，可以选择第一接触通孔腔体39的布局，使得仅一个第二竖直半导体沟道35在每个第一接触通孔腔体35下方物理地暴露，并且在相邻对的第一接触通孔腔体39之间提供足够的横向间距，以避免随后在其中形成的第一接触通孔结构之间的电短路。
参见图38A和图28B，可以执行图19A和图19B的处理步骤以形成位线级导电材料层(38L,138L)，该位线级导电材料层可以包括填充第一接触通孔腔体39的第一接触通孔结构38V和覆盖在第一接触级电介质层47上面的平面导电材料层。如果第一竖直半导体沟道和第二竖直半导体沟道(33,35)包括单晶半导体材料，则位线级导电材料层(38L,138L)可以包括多晶粒外延半导体层38L和多晶半导体层138L。另选地，如果第一竖直半导体沟道和第二竖直半导体沟道(33,35)包括多晶半导体材料，则位线级导电材料层包括多晶半导体层。
参见图39A和图39B，可以执行图20A和图20B的处理步骤以将位线级导电材料层(38L,138L)图案化为多个分立部分，其中每个分立部分包括位线38和第一接触通孔结构38V。每个位线38是可包括多个单晶晶粒38A的导线结构，该多个单晶晶粒与下层铁电存储器晶胞的单晶外延半导体材料部分中的相应一个单晶外延半导体材料部分外延对准，并且任选地包括多晶线部分38B，该多晶线部分包括具有第二导电类型的掺杂的掺杂半导体材料。另选地，每个位线38包括多晶半导体材料、金属或金属合金、金属硅化物和/或导电金属氮化物。
一般来讲，铁磁存储器晶胞UC包括下层场效应晶体管和上覆场效应晶体管的竖直堆叠。可在穿过竖直层堆叠(32,42)的至少一个开口(即，第一级分立存储器开口49)的每个开口中形成下层场效应晶体管和上覆场效应晶体管。下层场效应晶体管包括第一场效应晶体管(例如，选择栅极晶体管SG)和第二场效应晶体管(例如，铁电存储器晶体管FeFET)中的一者，并且上覆场效应晶体管包括该第一场效应晶体管和该第二场效应晶体管中的另一者。第二场效应晶体管覆盖在第一场效应晶体管上面或下面。
第一场效应晶体管包括第一竖直半导体沟道33、接触第一竖直半导体沟道33的侧壁的第一栅极电介质20以及第一导电层46接触第一栅极电介质20的一部分。每个下层铁电存储器晶胞UC的每个第一竖直半导体沟道33和每个第二竖直半导体沟道35均包括与单晶掺杂半导体材料层6外延对准的相应单晶外延半导体材料部分。在第一有源区上方形成第一场效应晶体管和第二场效应晶体管的竖直堆叠，该第一有源区包括单晶掺杂半导体材料层6。可以在第一竖直半导体沟道33和第二竖直半导体沟道35的相应堆叠的顶端上形成相应第二有源区。每个第二有源区包括电连接到位线38的第一接触通孔结构38V。
可以在多个第一级分立存储器开口49内形成多个铁电存储器晶胞UC。第一级分立存储器开口49中的每一者可以具有闭合水平剖面形状，并且可以连续地延伸穿过三个绝缘层32、第一导电层46RL和第二导电层46WL中的每一者。第一栅极电介质20和第二栅极电介质(52,50)中的每一者位于相应第一级分立存储器开口49内部。第一导电层46RL和第二导电层46WL中的每一者环绕相应第一竖直半导体沟道33和第二竖直半导体沟道36。
第一有源区(例如，包括单晶掺杂半导体材料层6的源极线)、第一导电层46RL、第二导电层46WL和第二有源区(例如，位于通孔结构38V中并电连接到位线38的漏极区)通过彼此竖直间隔开的三个绝缘层32中的相应一者彼此竖直间隔开。在一个实施方案中，第二栅极电介质(52,50)的外侧壁与第一栅极电介质20的外侧壁竖直重合。
在一个实施方案中，第一导电层46RL和第一栅极电介质20之间的界面与第二导电层46WL和第二栅极电介质(52,50)之间的界面竖直重合。绝缘层32中的每一者具有接触第一栅极电介质20或第二栅极电介质(52,50)并且与第一导电层46RL和第一栅极电介质20之间的界面竖直重合的侧壁。用于形成第三示例性结构的工艺可在该阶段完成。
任选地，可以执行图21A和图21B的处理步骤以在位线38上方和位线38之间形成第二接触级电介质层97，如图40A和图40B所示。可穿过第二接触级电介质层97形成第二接触通孔腔体，使得下层位线38的顶表面物理地暴露。可通过至少一种导电材料的沉积和平面化在第二接触通孔腔体中形成第二接触通孔结构88。
在一个实施方案中，第二接触通孔结构88可包括具有第二导电类型的掺杂的掺杂半导体材料。第二接触通孔结构88可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3的范围内的第二导电类型的掺杂物，但是也可以采用更小和更大的掺杂物浓度。在一个实施方案中，第二接触通孔结构88可包括在下层位线38的下层单晶晶粒内的单晶掺杂半导体材料。在这种情况下，可以通过从位线38的物理暴露单晶表面生长单晶半导体材料部分的选择性外延工艺形成第二接触通孔结构88。在一个实施方案中，每个第二接触通孔结构88可以具有与第一接触通孔结构38V中的下层第一通孔结构相同的区域重叠和/或可以位于与第一接触通孔结构38V中的下层第一通孔结构相同的区域内。
参见图41A和图41B，可以在第二接触级电介质层97上方形成第二级绝缘层82和第二级牺牲材料层92的第二级交替堆叠。第二级线沟槽199可穿过第二级交替堆叠(82,92)形成，使得两行第二接触通孔结构88的顶表面在每个第二级线沟槽199的底部处物理地暴露。在一个实施方案中，每个第二级线沟槽199可以具有与下层第一级线沟槽149的区域重叠和/或具有与该下层第一级线沟槽相同的区域。第二级线沟槽199各处可以具有相应的均匀宽度，并且沿水平方向诸如第二水平方向hd2横向延伸。
参见图42，可以执行图22A和图22B的处理步骤以形成第三栅极电介质(102,100)每个第三栅极电介质(102,100)可包括铁电材料层102和任选的非铁电栅极电介质100。
参见图43A和图43B，可以执行图23A和图23B的处理步骤以形成第三竖直半导体沟道材料部分，该第三竖直半导体沟道材料部分可以是包括从第二接触通孔结构88中的相应一者生长的多个单晶晶粒的外延半导体材料部分。这些第三竖直半导体沟道材料部分可竖直地凹陷，使得第三竖直半导体沟道材料部分的凹陷部分的顶表面位于第二级绝缘层82的中间一者的层级处。
牺牲间隔(未示出)可以通过牺牲间隔材料的保形沉积和各向异性蚀刻形成在第二级线沟槽的上部区的侧壁上。牺牲间隔材料可包括具有高蚀刻速率的氧化硅材料(诸如硼硅酸盐玻璃)、硅锗合金、碳基材料(诸如无定形碳)或聚合物材料。可以通过各向异性蚀刻工艺移除第三竖直半导体沟道材料部分的中心部分，以物理地暴露第二接触电介质层97的顶表面。第三竖直半导体沟道材料部分的剩余部分构成第三竖直半导体沟道85。
电介质材料诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃可沉积在通过移除第三竖直半导体沟道材料部分的中心部分而形成的腔体中。电介质材料可竖直地凹陷以形成第三电介质芯77。可移除对第三电介质芯77和第三竖直半导体沟道85具有选择性的牺牲间隔。
参见图44A和图44B所示，可以执行图24的处理步骤以形成第四栅极电介质70和第四竖直半导体沟道材料部分。第四竖直半导体沟道材料部分的中心部分可以移除并替换为电介质材料以形成第四电介质芯75。
光致抗蚀剂层(未示出)可被施加在最顶部第二级绝缘层82上方，并且可以光刻方式图案化以形成沿第二水平方向hd2布置的多行开口。光致抗蚀剂层中的每行开口可以覆盖在第二级线沟槽199中的相应一者上面。每个开口可以从下层第二级线沟槽199的一个侧壁横向延伸到下层第二级线沟槽199的另一个侧壁。在一个实施方案中，光致抗蚀剂层中的开口可包括矩形开口。
执行各向异性蚀刻以将光致抗蚀剂层中的图案转印穿过填充第二级线沟槽199的结构。可以通过各向异性蚀刻工艺形成竖直延伸穿过第二级交替堆叠(32,42)中的每个层的柱腔体。第二接触级电介质层97的顶表面可以在每个柱腔体的底部处物理地暴露。填充第二级线沟槽199的每组材料部分被分成多个分立材料部分，该多个分立材料部分在本文中被称为第二级存储器柱结构108。每个第二级存储器柱结构108包括一对第三栅极电介质(102,100)、一对第三竖直半导体沟道85、第三电介质芯77、一对第四栅极电介质70、一对第四竖直半导体沟道83和第四电介质芯75。第二级存储器柱结构108内的每个部件是在形成柱腔体之前提供的相应较大结构的图案化剩余部分。随后可例如通过灰化移除光致抗蚀剂层。
电介质材料诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃可通过保形沉积工艺或自平面化沉积工艺(诸如旋涂)沉积在柱腔体中。电介质材料的多余部分可以从第二级绝缘层82中的最顶部一者的顶表面上方移除。填充相应柱腔体的电介质材料的每个剩余部分构成第二级电介质柱结构72。第二层存储器柱结构108和第二层电介质柱结构72的横向交替序列形成在第二级线沟槽199中的每一者内。
每个第二级存储器柱结构108包括铁电存储器晶胞的部件。一行铁电存储器晶胞形成在每个第二级线沟槽199内。每个第二级线沟槽199内的铁电存储器晶胞沿第二水平方向hd2布置。
参见图45A和图45B，可以执行图25的处理步骤以形成第二背侧沟槽、第二背侧凹陷部、第二级导电层96和第二背侧沟槽填充结构78。
参见图46A和图46B，可以执行图26A和图26B的处理步骤以形成源极-线级导电材料层7。在一个实施方案中，可以通过执行从第四竖直半导体沟道83的物理暴露表面生长单晶半导体材料的选择性外延工艺来形成源极-线级导电材料层7。单晶半导体材料部分可以从第四竖直半导体沟道83的物理暴露表面生长。从不同的第四竖直半导体沟道83生长的单晶晶粒可以彼此接触并形成包括多个单晶半导体材料晶粒的晶体外延半导体材料层，该多个单晶半导体材料晶粒与第四竖直半导体沟道83中的相应一者外延对准，并且在位于第四竖直半导体沟道83的区域之间的晶界GB处彼此接触。在一个实施方案中，晶界GB不覆盖在第四竖直半导体沟道83中的任一者上面。所有单晶晶粒(即，单晶半导体材料部分)的组构成包括多个外延半导体材料晶粒的多晶粒外延半导体层7A，其中每个外延半导体材料晶粒与下层第四竖直半导体沟道83外延对准。
任选地，可通过非选择性半导体沉积工艺形成外围部分，以形成多晶半导体层7B。多晶粒外延半导体层7A和任选的多晶半导体层7B可例如通过化学机械抛光进行平面化，以提供平坦的顶表面。多晶粒外延半导体层7A和任选的多晶半导体层7B可通过原位掺杂或通过离子注入用第二导电类型的掺杂物来掺杂。多晶粒外延半导体层7A和任选的多晶半导体层7B可包括原子浓度在5.0×1018/cm3至2.0×1021/cm3范围内的第二导电类型的掺杂物，但是也可以采用更小和更大的掺杂物浓度。多晶粒外延半导体层7A和多晶半导体层7B的组构成源极-线级导电材料层7。另选地，源极-线级导电材料层7可以包括掺杂的多晶半导体材料、金属或金属合金、金属硅化物和/或导电金属氮化物。
第三有源区(包括源极-线级导电材料层7)可以形成在第三竖直半导体沟道85和第四竖直半导体沟道83的相应堆叠的顶端上。该至少一个铁电存储器晶胞(UC1,UC2)中的每一者包括铁电存储器晶胞的相应竖直堆叠。
参见图1A至图1D以及图9A至图46B，并且根据本公开的各种实施方案，提供了包括至少一个铁电存储器晶胞(UC,UC1,UC2)的存储器器件。该至少一个铁电存储器晶胞中的每个铁电存储器晶胞位于衬底(诸如半导体衬底8)上方并且包括：相应第一场效应晶体管(诸如第一级铁电存储器晶胞UC1的第一场效应晶体管或第二级铁电存储器晶胞UC2的第四场效应晶体管)，该相应第一场效应晶体管包括第一竖直半导体沟道(33或83)，接触第一竖直半导体沟道(33或83)的侧壁的第一栅极电介质(20或70)，以及第一导电层(46或96)的接触第一栅极电介质(20或70)的一部分；以及相应第二场效应晶体管(诸如第一级铁电存储器晶胞UC1的第二场效应晶体管或第二级铁电存储器晶胞UC2的第三场效应晶体管)，该相应第二场效应晶体管包括第二竖直半导体沟道(35或85)、包括铁电材料层(52或102)并接触第二竖直半导体沟道(35或85)的侧壁且接触第一竖直半导体沟道(35或85)的顶端或底端的第二栅极电介质{(52,50)或(102,100)}，以及第二导电层(46或96)的接触第二栅极电介质{(52,50)或(102,100)}的一部分；相应第一有源区(其可包括单晶掺杂半导体材料层6或第一接触通孔结构38V和第二接触通孔结构88的组合)，该相应第一有源区连接到第一竖直半导体沟道(33或83)和第二竖直半导体沟道(35或85)的堆叠的底端；以及相应第二有源区(其可包括源极-线级导电材料层7或第一接触通孔结构38V和第二接触通孔结构88的组合)，该相应第二有源区连接到第一竖直半导体沟道(33或83)和第二竖直半导体沟道(35或85)的堆叠的顶端；
在一个实施方案中，第一有源区、第一导电层(46或96)、第二导电层(46或96)和第二有源区由彼此竖直间隔开的三个绝缘层(32或82)彼此竖直间隔开。
在一个实施方案中，第二栅极电介质{(52,50)或(102,100)}的外侧壁与第一栅极电介质(20或70)的外侧壁竖直重合。在一个实施方案中，第一导电层(46或96)和第一栅极电介质(20或70)之间的界面与第二导电层(46或96)和第二栅极电介质{(52,50)或(102,100)}之间的界面竖直重合；并且绝缘层(32或82)中的每一者具有接触第一栅极电介质(20或70)或第二栅极电介质{(52,50)或(102,100)}并且与第一导电层(46或96)和第一栅极电介质(20或70)之间的界面竖直重合的侧壁。
在一个实施方案中，存储器器件包括存储器开口(49或99)，该存储器开口具有闭合水平剖面形状并且连续地延伸穿过三个绝缘层(32或82)、第一导电层(46或96)和第二导电层(46或96)中的每一者；第一栅极电介质(20或70)和第二栅极电介质{(52,50)或(102,100)}中的每一者位于存储器开口(49或99)内部；并且第一导电层(46或96)和第二导电层(46或96)中的每一者环绕相应第一竖直半导体沟道(33或83)和第二竖直半导体沟道(35或85)。
在一个实施方案中，存储器器件包括线沟槽(149或199)，该线沟槽具有沿第一水平方向hd1的宽度并且沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸，其中三个绝缘层(32或82)、第一导电层(46或96)和第二导电层(46或96)中的每一者位于线沟槽(149或199)的一侧上；第一栅极电介质(20或70)和第二栅极电介质{(52,50)或(102,100)}中的每一者位于线沟槽(149或199)内部并且沿第二水平方向hd2横向延伸；并且第一导电层(46或96)和第二导电层(46或96)中的每一者沿第二水平方向hd2横向延伸，并且任选地沿第一水平方向hd1具有均匀宽度。
在一个实施方案中，第一栅极电介质(20,70)包括非铁电材料和/或基本上由非铁电材料组成。在一个实施方案中，第二栅极电介质{(52,50)或(102,100)}由第一竖直半导体沟道(33或83)的一部分或由第二竖直半导体沟道(35或85)的一部分与第一栅极电介质(20或70)竖直间隔开。
在一个实施方案中，每个第一有源区包括单晶掺杂半导体材料层6的一部分；每个第一竖直半导体沟道33包括与单晶掺杂半导体材料层6外延对准的第一单晶外延半导体材料；并且每个第二竖直半导体沟道35包括与相应第一单晶外延半导体材料外延对准的第二单晶外延半导体材料。
在一个实施方案中，至少一个铁电存储器晶胞(UC,UC1,UC2)包括沿第一水平方向hd1和垂直于第一水平方向hd1的第二水平方向hd2横向延伸的铁电存储器晶胞的二维阵列；第一竖直半导体沟道33和第二竖直半导体沟道35的每个堆叠具有接触单晶掺杂半导体材料层6的底端；存储器器件包括多个第二有源区，该多个第二有源区包括沿第一水平方向hd1横向延伸的导线(诸如相应位线38)；每个导线接触第一竖直半导体沟道33和第二竖直半导体沟道35的堆叠的顶端；并且导线沿第二水平方向hd2横向间隔开。
在一个实施方案中，该至少一个铁电存储器晶胞包括第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2的至少一个竖直堆叠；第二级铁电存储器晶胞UC2覆盖在第一级铁电存储器晶胞UC1上面或下面，并且在沿竖直方向的平面图中具有与第一级铁电存储器晶胞UC1的区域重叠；第一级铁电存储器晶胞UC1的第二场效应晶体管覆盖在第一级铁电存储器晶胞UC1的第一场效应晶体管上面；并且第二级铁电存储器晶胞UC2的第二场效应晶体管(诸如包括第三栅极电介质(102,100)的第三场效应晶体管)覆盖在第二级铁电存储器晶胞UC2的第一场效应晶体管(诸如包括第四栅极电介质70的第四场效应晶体管)下面。
在一个实施方案中，第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2的每个竖直堆叠包括下层铁电存储器晶胞(其为第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2中的一者)以及上覆铁电存储器晶胞(其为第一级铁电存储器晶胞UC1和第二级铁电存储器晶胞UC2中的另一者)，该上覆铁电存储器晶胞比下层铁电存储器晶胞距衬底(诸如半导体衬底8)更远；并且下层铁电存储器晶胞的第二有源区和上覆铁电存储器晶胞的第一有源区包括公共结构，该公共结构包括沿下层铁电存储器晶胞与上覆铁电存储器晶胞之间的第一水平方向hd1横向延伸的导线结构(诸如位线38)。
在一个实施方案中，下层铁电存储器晶胞的第一有源区包括单晶掺杂半导体材料层6，该单晶掺杂半导体材料层沿第二水平方向hd2具有比沿第二水平方向hd2的导线结构(诸如位线38)的宽度更大的横向范围，第二水平方向hd2垂直于第一水平方向hd1；并且上覆铁电存储器晶胞的第二有源区包括导电材料层(诸如源极-线级导电材料层7)，该导电材料层沿第二水平方向hd2具有比沿第二水平方向hd2的导电线结构的宽度更大的横向范围。
在一个实施方案中，每个下层铁电存储器晶胞的每个第一竖直半导体沟道(33或83)和每个第二竖直半导体沟道(35或85)均包括与单晶掺杂半导体材料层6外延对准的相应单晶外延半导体材料部分；并且导线结构包括多个单晶晶粒，该多个单晶晶粒与下层铁电存储器晶胞的单晶外延半导体材料部分中的相应一个单晶外延半导体材料部分外延对准。
本公开的各种实施方案可提供至少一个铁电存储器晶胞，该铁电存储器晶胞可为铁电存储器晶胞的二维阵列或铁电存储器晶胞的三维阵列。每个第一场效应晶体管用作访问晶体管，该访问晶体管选择或取消选择包括相应第一场效应晶体管的铁电存储器晶胞。第二场效应晶体管的铁电存储器层(52或102)用作存储信息的存储器元件。铁电存储器层(52或102)可用作存储0或1的单位存储器元件，或者可用作被配置为存储选自至少三个可能数据值的数据位的多级存储器元件。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种存储器器件，所述存储器器件包括至少一个铁电存储器晶胞，其中所述至少一个铁电存储器晶胞中的每个铁电存储器晶胞包括：
相应第一场效应晶体管，所述相应第一场效应晶体管包括在位于半导体衬底中的第一有源区和第二有源区之间延伸的第一半导体沟道、设置在从所述半导体衬底的顶表面向下延伸并且位于所述第一有源区和所述第二有源区之间的沟槽的外围区处的第一栅极电介质，以及位于所述第一栅极电介质上方的第一栅极电极，其中所述第一半导体沟道覆盖在所述第一栅极电介质的水平部分下面；和
相应第二场效应晶体管，所述相应第二场效应晶体管包括在所述第二有源区和第三有源区之间延伸的第二半导体沟道、包括覆盖在所述第二半导体沟道上面的铁电材料层的第二栅极电介质，以及覆盖在所述第二栅极电介质上面的第二栅极电极。
2.根据权利要求1所述的存储器器件，其中所述第一栅极电极的顶表面位于与所述半导体衬底的顶表面相同的水平平面内。
3.根据权利要求1所述的存储器器件，其中所述第一栅极电介质具有U形竖直剖面轮廓，并且包括一对竖直部分和邻接所述一对竖直部分中的每个竖直部分的底端的水平部分。
4.根据权利要求3所述的存储器器件，其中所述第一栅极电介质的所述一对竖直部分中的每个竖直部分和所述第一栅极电介质的所述水平部分具有相同的材料组成和各处相同的厚度。
5.根据权利要求1所述的存储器器件，其中所述第一有源区、所述第二有源区和所述第三有源区中的每一者具有在水平平面内的顶表面，所述水平平面包括所述半导体衬底的顶表面。
6.根据权利要求5所述的存储器器件，其中：
所述第二栅极电介质的底表面位于包括所述半导体衬底的所述顶表面的所述水平平面内；以及
所述第一栅极电介质的顶表面位于包括所述半导体衬底的所述顶表面的所述水平平面内。
7.根据权利要求1所述的存储器器件，其中：
所述至少一个铁电存储器晶胞包括至少一行铁电存储器晶胞；以及
所述一行铁电存储器晶胞包括：
第一栅极电介质条，所述第一栅极电介质条包括所述一行铁电存储器晶胞内的所述第一栅极电介质中的每个第一栅极电介质；
第一栅极电极线，所述第一栅极电极线包括所述一行铁电存储器晶胞内的所述第一栅极电极中的每个第一栅极电极；
所述一行铁电存储器晶胞内的所述第二栅极电介质；以及所述一行铁电存储器晶胞内的所述第二栅极电极。
8.根据权利要求7所述的存储器器件，其中：
每个铁电存储器晶胞内的所述第一有源区、所述第二有源区和所述第三有源区沿第一水平方向横向间隔开；以及
所述一行铁电存储器单元内的铁电存储器晶胞沿垂直于所述第一水平方向的第二水平方向由位于所述半导体衬底中并且沿所述第一水平方向横向延伸的电介质隔离结构横向间隔开。
9.根据权利要求8所述的存储器器件，其中：
所述第一半导体沟道和所述第二半导体沟道具有第一导电类型的相应掺杂；以及
所述第一有源区、所述第二有源区和所述第三有源区沿所述第二水平方向具有均匀宽度，并且具有与所述第一导电类型相反的第二导电类型的掺杂。
10.根据权利要求8所述的存储器器件，其中：
所述一行铁电存储器晶胞内的所述第一有源区中的每个第一有源区连接到选自源极线和位线中的相应一者的相应第一元件；
所述一行铁电存储器晶胞内的所述第三有源区中的每个第三有源区连接到选自所述位线和所述源极线中的所述相应一者的相应第二元件，所述相应第二元件不同于所述相应第一元件；
所述源极线覆盖在所述半导体衬底上面并且沿所述第二水平方向横向延伸；以及
所述位线覆盖在所述半导体衬底上面并且沿所述第一水平方向横向延伸。
11.根据权利要求10所述的存储器器件，其中：
所述至少一行铁电存储器晶胞包括沿所述第一水平方向布置的多行铁电存储器晶胞；
所述多行铁电存储器晶胞构成铁电存储器单元的二维阵列；以及
所述铁电存储器晶胞的二维阵列的所述第一有源区的子集由沿所述第一水平方向布置的相应相邻对的铁电存储器晶胞共享。
12.根据权利要求1所述的存储器器件，其中：
所述第二栅极电介质和所述第二栅极电极具有覆盖在所述半导体衬底的所述顶表面上面的竖直重合的侧壁；以及
所述第一栅极电介质具有比所述第一栅极电极大两倍于所述第一栅极电介质的竖直部分的厚度的横向范围。
13.一种形成包括至少一个铁电存储器晶胞的存储器器件的方法，其中所述至少一个铁电存储器晶胞中的每个铁电存储器晶胞通过以下方式形成：
在半导体衬底的上部部分中形成沟槽、第一有源区、第二有源区和第三有源区，其中所述沟槽形成在所述第一有源区和所述第二有源区之间；
在所述沟槽内形成第一栅极电介质和第一栅极电极的堆叠；以及
在所述半导体衬底的位于所述第二有源区和所述第三有源区之间的一部分上方形成第二栅极电极和第二栅极电介质的堆叠，所述第二栅极电介质包括铁电材料层，
其中：
第一半导体沟道在所述第一有源区和所述第二有源区之间的所述第一栅极电介质下方形成；以及
第二半导体沟道在所述第二有源区和所述第三有源区之间的所述第二栅极电介质下方形成。
14.根据权利要求13所述的方法，其中：
通过采用图案化蚀刻掩模层各向异性地蚀刻所述半导体衬底的上部部分来形成所述沟槽；以及
所述沟槽的侧壁与所述第一有源区和所述第二有源区中的每一者横向间隔开。
15.根据权利要求13所述的方法，其中：
所述第一有源区、所述第二有源区和所述第三有源区沿第一水平方向横向间隔开；以及
所述第一有源区、所述第二有源区和所述第三有源区中的每一者形成有沿垂直于所述第一水平方向的第二水平方向横向延伸的相应一对侧壁。
16.根据权利要求13所述的方法，其中所述第一栅极电介质和所述第一栅极电极通过以下方式形成：
在所述沟槽的表面上和所述半导体衬底的顶表面上形成保形栅极电介质材料层；
在所述保形栅极电介质材料层上沉积第一导电栅极电极材料层；以及
从包括所述半导体衬底的所述顶表面的水平平面上方移除所述第一导电栅极电极材料层和所述保形栅极电介质材料层的部分，其中所述导电栅极电极层的剩余部分包括所述第一栅极电极，并且所述保形栅极电介质材料层的剩余部分包括所述第一栅极电介质。
17.根据权利要求16所述的方法，还包括：
在所述半导体衬底的所述顶表面和所述第一栅极电极上方沉积铁电材料层；
在所述铁电材料层上方沉积第二导电栅极电极材料层；以及
图案化所述第二导电栅极材料层和所述铁电材料层，其中所述第二栅极电极包括所述第二导电栅极电极材料层的图案化部分，并且所述第二栅极电介质包括所述铁电材料层的图案化部分。
18.根据权利要求13所述的方法，其中：
所述至少一个铁电存储器晶胞包括至少一行铁电存储器晶胞；以及
每行铁电存储器晶胞包括相应沟槽，所述相应沟槽横向延伸穿过相应行的铁电存储器晶胞内的每个铁电存储器晶胞。
19.根据权利要求18所述的方法，其中：
所述至少一行铁电存储器晶胞包括沿所述第一水平方向布置的多行铁电存储器晶胞；
所述多行铁电存储器晶胞构成铁电存储器晶胞的二维阵列；
所述铁电存储器晶胞的二维阵列的所述第一有源区的子集由沿所述第一水平方向布置的相应相邻对的铁电存储器晶胞共享；以及
每个铁电存储器晶胞内的所述第一有源区、所述第二有源区和所述第三有源区沿第一水平方向横向间隔开。
20.根据权利要求19所述的方法，还包括：
形成源极线，所述源极线在所述半导体衬底上方沿垂直于所述第一水平方向的第二水平方向横向延伸；以及
形成位线，所述位线在所述半导体衬底上方沿所述第一水平方向横向延伸，
其中：
所述多个铁电存储器晶胞内的所述第一有源区中的每个第一有源区连接到所述源极线和所述位线中的相应一者；
所述一行铁电存储器晶胞内的所述第三有源区中的每个第三有源区连接到选自所述位线和所述源极线中的相应一者的相应第二元件；以及
每个第一元件是源极线并且每个第二元件是位线，或者每个第一元件是位线并且每个第二元件是源极线。
21.一种存储器器件，所述存储器器件包括至少一个铁电存储器单元天格，其中所述至少一个铁电存储器晶胞中的每个铁电存储器晶胞位于衬底上方并且包括：
相应第一场效应晶体管，所述相应第一场效应晶体管包括第一竖直半导体沟道、接触所述第一竖直半导体沟道的侧壁的第一栅极电介质以及第一导电层的接触所述第一栅极电介质的一部分；
相应第二场效应晶体管，所述相应第二场效应晶体管包括第二竖直半导体沟道、包括铁电材料层并且接触所述第二竖直半导体沟道的侧壁并接触所述第一竖直半导体沟道的顶端或底端的第二栅极电介质，以及第二导电层的接触所述第二栅极电介质的一部分；
相应第一有源区，所述相应第一有源区连接到所述第一竖直半导体沟道和所述第二竖直半导体沟道的堆叠的底端；以及
相应第二有源区，所述相应第二有源区连接到所述第一竖直半导体沟道和所述第二竖直半导体沟道的所述堆叠的顶端。
22.根据权利要求21所述的存储器器件，其中所述第一有源区、所述第一导电层、所述第二导电层和所述第二有源区由彼此竖直间隔开的三个绝缘层彼此竖直间隔开。
23.根据权利要求22所述的存储器器件，其中所述第二栅极电介质的外侧壁与所述第一栅极电介质的外侧壁竖直重合。
24.根据权利要求23所述的存储器器件，其中：
所述第一导电层和所述第一栅极电介质之间的界面与所述第二导电层和所述第二栅极电介质之间的界面竖直重合；以及
所述绝缘层中的每个绝缘层具有接触所述第一栅极电介质或所述第二栅极电介质并且与所述第一导电层和所述第一栅极电介质之间的界面竖直重合的侧壁。
25.根据权利要求22所述的存储器器件，其中：
所述存储器器件包括存储器开口，所述存储器开口具有闭合水平剖面形状并且连续地延伸穿过所述三个绝缘层、所述第一导电层和所述第二导电层中的每一者；
所述第一栅极电介质和所述第二栅极电介质中的每一者位于所述存储器开口内部；以及
所述第一导电层和所述第二导电层中的每一者环绕所述相应第一竖直半导体沟道和所述第二竖直半导体沟道。
26.根据权利要求22所述的存储器器件，其中：
所述存储器器件包括线沟槽，所述线沟槽具有沿第一水平方向的宽度并且沿垂直于所述第一水平方向的第二水平方向横向延伸，其中所述三个绝缘层、所述第一导电层和所述第二导电层中的每一者位于所述线沟槽的一侧上；
所述第一栅极电介质和所述第二栅极电介质中的每一者位于所述线沟槽内部并且沿所述第二水平方向横向延伸；以及
所述第一导电层和所述第二导电层中的每一者沿所述第二水平方向横向延伸。
27.根据权利要求21所述的存储器器件，其中所述第一栅极电介质包括非铁电材料。
28.根据权利要求21所述的存储器器件，其中所述第二栅极电介质通过所述第一竖直半导体沟道的一部分或通过所述第二竖直半导体沟道的一部分与所述第一栅极电介质竖直间隔开。
29.根据权利要求21所述的存储器器件，其中：
每个第一有源区包括单晶掺杂半导体材料层的一部分；
每个第一竖直半导体沟道包括与所述单晶掺杂半导体材料层外延对准的第一单晶外延半导体材料；以及
每个第二竖直半导体沟道包括与相应第一单晶外延半导体材料外延对准的第二单晶外延半导体材料。
30.根据权利要求29所述的存储器器件，其中：
至少一个铁电存储器晶胞包括沿第一水平方向和垂直于所述第一水平方向的第二水平方向横向延伸的铁电存储器晶胞的二维阵列；
所述第一竖直半导体沟道和所述第二竖直半导体沟道的每个堆叠具有接触所述单晶掺杂半导体材料层的底端；
所述存储器器件包括多个第二有源区，所述多个第二有源区包括沿所述第一水平方向横向延伸的相应导线；
每个导线接触所述第一竖直半导体沟道和所述第二竖直半导体沟道的堆叠的顶端；以及
所述导线沿所述第二水平方向横向间隔开。
31.根据权利要求21所述的存储器器件，其中：
所述至少一个铁电存储器晶胞包括第一级铁电存储器晶胞和第二级铁电存储器晶胞的至少一个竖直堆叠；
所述第二级铁电存储器晶胞覆盖在所述第一级铁电存储器晶胞上面或下面，并且在沿竖直方向的平面图中具有与所述第一级铁电存储器单元的区域重叠；
所述第一级铁电存储器晶胞的第二场效应晶体管覆盖在所述第一级铁电存储器晶胞的第一场效应晶体管上面；以及
所述二级铁电存储器晶胞的第二场效应晶体管覆盖在所述二级铁电存储器晶胞的第一场效应晶体管下面。
32.根据权利要求31所述的存储器器件，其中：
所述第一级铁电存储器晶胞和所述第二级铁电存储器晶胞的每个竖直堆叠包括下层铁电存储器晶胞和上覆铁电存储器晶胞，所述上覆铁电存储器晶胞比所述下层铁电存储器晶胞距所述衬底更远；以及
所述下层铁电存储器晶胞的第二有源区和所述上覆铁电存储器晶胞的第一有源区包括公共结构，所述公共结构包括沿所述下层铁电存储器晶胞与所述上覆铁电存储器晶胞之间的第一水平方向横向延伸的导线结构。
33.根据权利要求32所述的存储器器件，其中：
所述下层铁电存储器晶胞的所述第一有源区包括单晶掺杂半导体材料层，所述单晶掺杂半导体材料层沿第二水平方向具有比沿所述第二水平方向的所述导线结构的宽度更大的横向范围，所述第二水平方向垂直于所述第一水平方向；以及
所述上覆的铁电存储器晶胞的所述第二有源区包括导电材料层，所述导电材料层沿所述第二水平方向具有比沿所述第二水平方向的所述导线结构的所述宽度更大的横向范围。
34.根据权利要求33所述的存储器器件，其中：
每个下层铁电存储器晶胞的每个第一竖直半导体沟道和每个第二竖直半导体沟道均包括与所述单晶掺杂半导体材料层外延对准的相应单晶外延半导体材料部分；以及
所述导线结构包括多个单晶晶粒，所述多个单晶晶粒与所述下层铁电存储器晶胞的所述单晶外延半导体材料部分中的相应一个单晶外延半导体材料部分外延对准。
35.一种形成包括至少一个铁电存储器晶胞的存储器器件的方法，其中所述至少一个铁电存储器晶胞中的每个铁电存储器晶胞通过以下方式形成在衬底上方：
形成相应第一有源区；
形成第一场效应晶体管和第二场效应晶体管的相应堆叠，所述第二场效应晶体管覆盖在所述第一有源区上方的所述第一场效应晶体管上面或下面，其中所述第一场效应晶体管包括第一竖直半导体沟道、接触所述第一竖直半导体沟道的侧壁的第一栅极电介质以及接触所述第一栅极电介质的第一导电层的一部分，并且所述第二场效应晶体管包括第二竖直半导体沟道、包括铁电材料层并且接触所述第二竖直半导体沟道的侧壁并接触所述第一竖直半导体沟道的顶端或底端的第二栅极电介质，以及第二导电层的接触所述第二栅极电介质的一部分；以及
在所述第一竖直半导体沟道和所述第二竖直半导体沟道的所述相应堆叠的顶端上形成相应第二有源区。
36.根据权利要求35所述的方法，还包括：
形成第一绝缘层、第一间隔材料层、第二绝缘层、第二间隔材料层和第三绝缘层的竖直层堆叠，其中所述第一间隔材料层和所述第二间隔材料层中的每一者形成为相应导电层或随后被所述相应导电层替换；
形成穿过所述竖直层堆叠的至少一个开口，其中
所述相应第一有源区的顶表面在所述至少一个开口中的每个开口下方物理地暴露；以及
在穿过所述竖直层堆叠的所述至少一个开口中的每个开口中顺序地形成下层场效应晶体管和上覆场效应晶体管，其中所述下层场效应晶体管包括所述第一场效应晶体管和所述第二场效应晶体管中的一者，并且所述上覆场效应晶体管包括所述第一场效应晶体管和所述第二场效应晶体管中的另一者。
37.根据权利要求36所述的方法，其中：
所述第一栅极电介质通过沉积以及各向异性地蚀刻第一栅极电介质层而形成；
所述第一竖直半导体沟道通过沉积第一半导体材料而形成；
所述第二栅极电介质通过沉积以及各向异性地蚀刻第二栅极电介质层而形成；以及
所述第二竖直半导体沟道通过沉积第二半导体材料而形成。
38.根据权利要求36所述的方法，其中：
穿过所述竖直层堆叠的所述至少一个开口包括彼此横向间隔开的多个分立存储器开口；
所述至少一个铁电存储器晶胞包括形成于所述多个分立存储器开口中的相应一个分立存储器开口内的多个铁电存储器晶胞；以及
所述第一栅极电介质和所述第二栅极电介质中的每一者具有相应管状形状。
39.根据权利要求36所述的方法，其中：
穿过所述竖直层堆叠的所述至少一个开口包括多个线沟槽，所述多个线沟槽具有沿第一水平方向的宽度并且沿第二水平方向横向延伸且沿所述第一水平方向横向间隔开；以及
所述至少一个铁电存储器晶胞包括多行铁电存储器晶胞，其中每行铁电存储器晶胞形成在所述线沟槽中的相应一个线沟槽内并且包括沿着所述第二水平方向布置的一组铁电存储器晶胞。
40.根据权利要求35所述的方法，所述至少一个铁电存储器晶胞中的每个铁电存储器晶胞包括铁电存储器单元的相应竖直堆叠，所述竖直堆叠通过以下方式形成：
形成第三场效应晶体管和第四场效应晶体管的相应堆叠，所述第四场效应晶体管覆盖在所述第二有源区上方的所述第三场效应晶体管上面或下面，其中所述第三场效应晶体管包括第三竖直半导体沟道、包括附加铁电材料层并接触所述第三竖直半导体沟道的侧壁的第三栅极电介质，以及第三导电层的接触所述第三栅极电介质的一部分，并且所述第四场效应晶体管包括第四竖直半导体沟道、接触所述第四竖直半导体沟道的侧壁并接触所述第一竖直半导体沟道的顶端或底端的第四栅极电介质，以及第四导电层的接触所述第四栅极电介质的一部分；以及
在所述第三竖直半导体沟道和所述第四竖直半导体沟道的所述相应堆叠的顶端上形成相应第三有源区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942154B2 (en) * 2021-11-22 2024-03-26 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating nonvolatile memory device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4340102A1 (en) 2021-07-13 2024-03-20 Lg Energy Solution, Ltd. Battery pack
US20230022115A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Compute-in-memory device and method
WO2023070639A1 (en) * 2021-10-31 2023-05-04 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming thereof
KR20230155700A (ko) 2022-05-04 2023-11-13 경희대학교 산학협력단 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654568A (en) * 1992-01-17 1997-08-05 Rohm Co., Ltd. Semiconductor device including nonvolatile memories
DE19931124C1 (de) * 1999-07-06 2001-02-15 Infineon Technologies Ag Speicherzellenanordnung mit einem ferroelektrischen Transistor
JP2003068890A (ja) 2001-08-23 2003-03-07 Rikogaku Shinkokai 不揮発性半導体記憶装置および不揮発性メモリ素子
KR100801729B1 (ko) 2005-11-25 2008-02-11 주식회사 하이닉스반도체 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
JP4775849B2 (ja) * 2006-01-13 2011-09-21 富士通セミコンダクター株式会社 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
US9337210B2 (en) * 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US10090036B2 (en) * 2015-12-21 2018-10-02 Imec Vzw Non-volatile memory cell having pinch-off ferroelectric field effect transistor
US10998339B2 (en) * 2016-12-12 2021-05-04 Intel Corporation One transistor and ferroelectric FET based memory cell
US11087818B2 (en) 2017-04-03 2021-08-10 Sony Semiconductor Solutions Corporation Semiconductor storage element, semiconductor storage device, semiconductor system, and control method
KR102538701B1 (ko) * 2018-02-22 2023-06-01 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942154B2 (en) * 2021-11-22 2024-03-26 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating nonvolatile memory device

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