TW202234682A - 半導體裝置 - Google Patents

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林孟漢
黃家恩
劉逸青
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包含第一汲極/源極結構、第二汲極/源極結構、第三汲極/源極結構、第一位元線、共同選擇線、第二位元線與電荷儲存層。第一汲極/源極結構往第一方向延伸。第二汲極/源極結構往第一方向延伸，並在垂直於第一方向的第二方向與第一汲極/源極結構間隔開。第三汲極/源極結構往第一方向延伸，並在第二方向與第二汲極/源極結構間隔開。電荷儲存層耦合至每個第一汲極/源極結構、第二汲極/源極結構與第三汲極/源極結構中的至少一第一側壁。

Description

在三維記憶體中的共同連接方法
無
電子設備的發展，例如:電腦、手持裝置、智慧型手機與物聯網(internet of thing,loT)裝置等促使存儲裝置的需求增加。一般而言，儲存裝置可以是揮發式或非揮發式的記憶體裝置。揮發式的記憶體設備可以在通電時儲存資料但會在電源關閉時失去所有儲存的資料。相比揮發式記憶體，非揮發式記憶體即使在斷電後仍可存儲資料但可能比揮發式記憶體來的慢。
無
以下公開揭露了用於實施所提供的本案標的之許多不同特徵的實施例或實例。以下所描述組件與配置用以簡化本案。當然這些僅為實例，並無意圖限制之。例如，在以下的描述中，在第一特徵之上或第二特徵之上的形成可以包含第一和第二特徵直接接觸形成的實施例，並且也可以包含在第一與第二特徵之間形成額外特徵為第一與第二特徵未直接接觸形成的實施例。此外，本案標的可重複參考標號及/或字母在各個實例中。此重複是出於簡單且清楚的目的，且其本身並不決定各種討論過的實施例及/或配置之間的關係。
此外，為了便於描述，在本文中可以使用諸如``在下方''，``在...下方''，``在上方''，``在…上方''之類的空間相對術語，以便於描述如圖示所繪示的一個元件或特徵與另一元件或特徵的關係。除了圖示中描述的方位之外，空間相對術語也傾向涵蓋設備在使用或操作中的不同方位。該裝置可用其他方式定位(旋轉90度或在其他方向)，且文中所使用的空間相對描述可以用此處同樣的方式被解釋之。
本公開案提供了三維（3D）儲存裝置的各種實施例與其形成的方法。如本案所公開的三維儲存裝置包含形成為儲存陣列的多個儲存單元。該儲存單元為橫跨基板上多個儲存級(或層)所形成的。給個儲存單元被實施為鐵電儲存單元。例如，每個鐵電存儲單元可以由以下至少之一構成：半導體溝槽的一部分沿著陣列的垂直方向連續地延伸，鐵電層的溝槽也沿著陣列的垂直方向連續延伸，沿著陣列橫向方向連續延伸的多個第一導電結構(作為柵極電極)中的一個，沿著陣列垂直方向連續延伸的一第二導電結構(作為源極電極)與沿著陣列垂直橫向方向連續延伸的一第三導電結構(作為汲極電極)。柵極電極、源極電極與汲極電極有時可被稱作“字線（WL）”，“位元線（BL）”和“源極/選擇線（SL）”。
根據一些實施例，一種三維儲存系統包含包含多個儲存單元。範例性的儲存單元包含第一汲極/源極結構，在第一方向上與第一第一汲極/源極結構間隔開的第二汲極/源極結構，以及在第一方向上與第二汲極/源極結構間隔開的第三汲極/源極結構。儲存單元包含電荷儲存層耦合到每一個第一汲極/源極結構、第二汲極/源極結構與第三汲極/源極結構的至少第一側壁。該儲存單元包含:第一金屬化層代表沉積在第一汲極/源極結構上方的第一位元線，第二金屬化層代表沉積在第二汲極/源極結構上方的共同源極/選擇線，以及第三金屬化層代表沉積在第三汲極/源極結構上方的第三位元線。
以有利的方面來說，採用此公開案的儲存單元之三維儲存系統可以實現多個益處。一方面，三維儲存系統可以透過在兩個電晶體元件結構之間共同選擇線來節省記憶區域。因此，晶粒和晶圓可以囊括更多數量的三維儲存系統以減少每個三維儲存系統的製造成本。
通常而言，鐵電儲存裝置（有時被稱為〝鐵電隨機存取記憶體（FeRAM）〞裝置）包含鐵電材料用於儲存資訊。鐵電材料用作儲存裝置的記憶材料。鐵電材料偶極矩被編程為兩個不同方向（例如，”向上”或”向下”偏振位置取決於氧原子在晶格裡的位置）根據施加到鐵電材料上的電場磁性用以儲存資訊在鐵電材料裡。舉例而言，偶極矩的方向可以透過測量流過與鐵電材料相鄰的半導體通道的電流來檢測。儘管以下討論的公開案三維儲存裝置實施例為針對鐵電儲存裝置，應當理解一些實施例可以用在各種其他類型的三維非揮發式儲存裝置（例如，磁阻式隨機存取記憶體（MRAM）裝置，相變式隨機存取記憶體（PCRAM）裝置等）仍然保留在本公開案的範圍內。
第1 圖係依照本案多個實施例繪示一種製造三維儲存裝置方法100的流程圖。舉例而言，方法100的至少一些操作（或步驟）可用於形成三維鐵電儲存裝置。需注意的是方法100僅作為一項範例，並無用於限制本公開案。因此，應當理解可以提供額外的操作方法於第1圖的方法100之前﹑之中或之後，並且此處僅簡要描述一些其他操作。在一些實施例中，方法100的操作可以與第2、3、4、5、6、7、8、9、10、11A和11B圖中所示的各製造階段之三維儲存裝置的透視圖及/或俯視圖相關聯，將在下面進一步詳細討論。
簡而言之，方法100開始於操作102於基板之上提供堆疊的絕緣層和犧牲層。方法100持續到形成數個第一溝槽的操作104。方法100持續到形成多個鐵電層與多個通道層的操作106。方法100持續到對介電填充材料圖形化的操作108。方法100持續到形成多個位元線和多個源極/選擇線的操作110。方法100持續到形成數個第二溝槽的操作112。方法100持續到蝕刻犧牲層的操作114。方法100持續到形成數個字線的操作116。方法100持續到形成絕緣填充層的操作118。方法100持續到形成金屬化層的操作120。
對應於第1圖的操作102，第2圖是三維儲存裝置200的透視圖，三維儲存裝置200包含在各個製造階段之一於半導體基板201之上形成的堆疊202 ，各個製造階段乃根據於各種實施例。
基板201可以是半導體基板，例如：塊體半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板或類似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。基板201可以是晶圓，例如矽經圓。一般而言，絕緣體上覆半導體基板包含包含形成於絕緣體上的半導體材料的膜層。舉例來說，此絕緣層可為，埋藏氧化物(buried oxide, BOX)層、氧化矽(silicon oxide)層、或類似膜層。提供上述絕緣層於基板上，通常是矽(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板201之半導體材料可包含包含含矽(silicon, Si)或鍺(germanium, Ge)的元素半導體；包含包含碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)的化合物(compound)半導體；包含包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半導體；或上述之組合。
疊層202包含在基板201上沿著垂直方向（例如，Z方向）彼此交替地堆疊的多個絕緣層204和多個犧牲層206。儘管在第2圖所示實施例中示出了五個絕緣層204和四個犧牲層206，應當理解的是堆疊202可以包含彼此交替地沈積任意數量的絕緣層和任意數量的犧牲層，堆疊202仍在本公開案的範圍內。此外，儘管在第2圖所繪示的實施例中堆疊202直接接觸基板201，應當理解的是堆疊202可與基板201分離（如上所述）。舉例而言，在基板201上方可以形成多個（平面及/或非平面）電晶體與多個金屬化層，每個金屬化層包含多個電耦接於那些電晶體的接觸點，金屬化層與電晶體可以被形成於基板201與堆疊202之間。如本案所使用的，交替堆疊的絕緣層204和犧牲層206是指每個犧牲層206被兩個相鄰的絕緣層204鄰接。絕緣層204之間可以具有相同的厚度，或者可以具有不同的厚度。犧牲層206之間可以具有相同的厚度，或者可以具有不同的厚度。在一些實施例中，堆疊202可以從絕緣層204（如第2圖所示）或犧牲層206開始。
絕緣層204可以包含至少一種絕緣材料。可以用於絕緣層204的絕緣材料包含但不限於氧化矽（包含摻雜或未摻雜的矽酸鹽玻璃）﹑氮化矽﹑氮氧化矽﹑有機矽酸鹽玻璃（OSG）﹑旋塗電介質材料﹑介電金屬氧化物通常被稱為高介電常數(high-k)介電氧化物（例如：氧化鋁﹑氧化鉿等）及其矽酸鹽，介電金屬氮氧化物及其矽酸鹽，以及有機絕緣材料。其他材料在本公開案的範圍內。在一實施例中，絕緣層204可為氧化矽。
犧牲層206可以包含絕緣材料，半導體材料或導電材料。犧牲層206的材料是可以相對於絕緣層204的材料而隨後選擇性地去除的犧牲材料。犧牲層206的非限制性實例包含氮化矽﹑非晶相半導體材料（例如非晶矽）與多晶相半導體材料（例如多晶矽）。在一個實施例中，犧牲層206可以是間隙材料層包含氮化矽，犧牲層206也可以是包含矽或鍺的至少一種半導體材料。 其他材料在本公開案的範圍內。
堆疊202可以透過在基板201上交替沉積絕緣層204和犧牲層206的各自材料來形成。在一些實施例中，絕緣層204之一可以被沈積，舉例而言，透過化學氣象沈積法（CVD），接著沈積犧牲層206之一，例如使用化學氣象沈積法（CVD）或原子層沈積（ALD）。堆疊202的其他成形方法再本公開案的範圍內。
對應於第1圖的操作104，第3圖是三維儲存裝置200的透視圖，其中在多個製造階段之一的堆疊202被圖形化形成數個第一溝槽302，根據各種實施例。雖然第3圖的實施例繪示了12個第一溝槽302，應當理解的是此三維儲存裝置200可以包含任何數量的第一溝槽302，仍然保留於本公開案的範圍內。
第一溝槽302全部沿著橫向方向（例如，X方向）延伸。可以通過使用第一蝕刻製程來形成第一溝槽302。第一蝕刻製程可以包含例如反應離子蝕刻（RIE）工藝，中性束蝕刻（NBE）製程等或其組合。第一蝕刻製程可以是各向異性的。 這樣可以形成垂直延伸穿過堆疊202的第一溝槽302。例如，第一溝槽302（在第一蝕刻製程之後）可以具有幾乎垂直的側壁，每個側壁由絕緣層204和犧牲層206的相應蝕刻的側壁共同構成。形成第一溝槽302的其他方法在本公開案的範圍內。
每個第一溝槽可以定義多個記憶體串的初始覆蓋區，這將在下面進一步詳細討論。在一些實施例中，第一溝槽302可以是以行和列的陣列排列的條（當從頂部觀察時），使得第一溝槽302的列彼此平行（例如，在Y方向上彼此間隔開）。第一溝槽302的行彼此平行（例如，在X方向上彼此間隔開）。在一些實施例中，第一溝槽302相對於彼此緊密間隔（透過堆疊202的其餘部分）。
對應於第1圖的操作106，第4圖是三維儲存裝置200的透視圖，三維儲存裝置200包含在各個製造階段之一的鐵電層402和每個第一溝槽302，根據各種實施例。在各個實施例中，每個鐵電層402包含四個部分，每個部分形成為沿著對應溝槽的側壁之一延伸。因此，在這樣的實施例中，每個鐵電層402圍繞（例如，環繞）相應的記憶體串。在每個鐵電層上，通道層還包含分別與該鐵電層402的四個部分接觸的四個部分。
鐵電層402包含鐵電材料。如本公開案所用，“鐵電材料”是指即使沒有施加電場也顯示自發極性，並且可以通過施加外部電場而反轉的極性的材料。
在一個實施例中，鐵電材料包含斜方晶系金屬氧化物，其單位晶格具有非零的永久電耦極矩。在一個實施例中，正交系的金屬氧化物包含摻雜氧化鋯的斜方晶系鉿或摻雜摻雜物的斜方晶系氧化鉿，此摻雜物的原子半徑比鉿原子半徑小40％至15％。摻雜物的原子半徑其他範圍在本公開案內。例如，斜方晶系氧化金屬可以包含斜方晶相氧化鉿摻雜至少一種的矽、鋁、釔和鋯。其他材料在本公開案的範圍內。摻雜物原子（例如鋁原子）的原子濃度可以在0.5％至16.6％的範圍內。在一實施例中，摻雜物原子的原子濃度可大於1.0％、2.0％、3.0％、5.0％、7.5％和/或10％。選擇性地或附加地，摻雜物原子的原子濃度可以小於15％、12.5％、10％、7.5％、5.0％、3.0％和/或2.0％。摻雜物原子的原子濃度之其它值和範圍在本公開案的範圍內。
斜方晶相金屬氧化物可以為誘導摻雜的非中心對稱結晶相，非中心對稱結晶相在施加和去除外部電場時會產生剩餘的耦極矩。具體而言，由於斜方晶格中氧原子的位置（例如，上或下位置），氧原子相對於斜方晶系金屬氧化物中的金屬原子的極化可引起非中心對稱的電荷分佈。其他斜方晶相在本公開案的範圍內。
鐵電材料（鐵電層402的）可以透過例如原子層沉積（ALD）或化學氣相沉積（CVD）的保形沉積方法以連續的襯墊結構沉積在工件上。例如，金屬有機前導氣體和氧氣可以交替地或同時地流入處理腔室用以沈積鐵電材料。沉積鐵電層402的其他方法在本公開案的範圍內。鐵電材料的沉積材料可以在引起鐵電材料中斜方晶相形成的高溫下退火。作為非限制性實例，用於在鐵電材料中形成斜方晶系金屬氧化物材料的溫度可以在從450攝氏度到850攝氏度的範圍內，通常具有約200攝氏度的容許度，具體取決於金屬氧化物的成分。用以沉積鐵電材料的其他溫度值和範圍在本公開案的範圍內。沉積之後，鐵電材料可以在500至850攝氏度，例如於500至700攝氏度，或550至600攝氏度的溫度下退火，以增加鐵電材料中的斜方晶相的量。用於使鐵電材料退火的其他溫度值和範圍在本公開案的範圍內。
鐵電材料的平均厚度可以在5nm至30nm的範圍內，例如在6nm至12nm的範圍內，雖然也可以採用較小和較大的平均厚度。平均厚度的其他範圍在本公開案的範圍內。如本公開案所使用，除非另外指出，否則“厚度”是指平均厚度。鐵電材料的厚度變化可以小於平均厚度的30％。在一實施例中，鐵電材料的厚度變化可以小於鐵電材料的平均厚度的20％，小於10％和/或小於5％。厚度變化的其他範圍在本公開案的範圍內。
通道層404包含半導體材料，例如至少一種元素半導體材料，至少一種III-V族化合物半導體材料，至少一種II-VI族化合物半導體材料，至少一種有機半導體材料或其他半導體材料。在一實施例中，半導體材料包含非晶矽或多晶矽。其他材料在本公開案的範圍內。在一個實施例中，半導體材料可以具有第一導電類型的摻雜。 其他導電類型在本公開案的範圍內。
半導體材料（通道層404的）可以透過例如低壓化學氣相沉積（LPCVD）的保形沉積方法在工件上形成為連續的襯墊結構。形成半導體材料的其他方法在本公開案的範圍內。半導體材料的厚度可以在3nm至30nm的範圍內，雖然也可以採用越來越小的厚度。厚度的其他範圍在本公開的範圍內。在一個實施例中，半導體材料可以具有第一導電類型的摻雜。其他導電類型在本公開案的範圍內。
為了形成鐵電層402和通道層404（如圖4所示），可以在工件上依次形成上述鐵電材料和半導體材料。每一個鐵電材料和半導體材料可以形成為在工件上方的連續襯墊結構。在各種實施例中，第一溝槽302不能被鐵電材料和半導體材料完全填滿。接著，可以執行各向異性蝕刻製程用以圖案化或以其他方式分離連續鐵電材料和半導體材料。圖案化的其他方法在本公開的範圍內。此外，介電填充材料406可以沉積在工件上方用以填充第一溝槽302內的任何未填充的體積。介電質填充材料406包含介電質材料，例如氧化矽或有機矽酸鹽玻璃，否則為低介電係數的介電質材料或其組合。其他材料在本公開案的範圍內。 介電填充材料406可以透過如低壓化學氣相沉積（LPCVD）的保形沉積方法或透過如旋轉塗佈的自平坦化沉積製程來沉積。沉積介電填充材料406的其他方法在本公開案的範圍內。在介電質填充材料406的沉積之後，可以執行化學機械平坦化（CMP）製程以去除任何過量的電介質填充材料。 去除過量的電介質填充材料的其他方法在本公開的範圍內。
在第一溝槽302中沉積鐵電層402和通道層404之後，可以形成（或隔離）多個記憶體串。例如在第4圖中，可以由鐵電層402和通道層404形成記憶體串408。第一記憶體串1302包含垂直地沈積在四個不同層上的四個記憶體單元，這四個記憶體單元將由在後續的階段形成的各個字線來控制（例如閘極）。相似地，多個記憶體串（例如410、412、414、416、418、420、422、424、426、428和430）可以分別由鐵電層402和通道層404形成。此外，每個記憶體單元包含垂直延伸的鐵電層402的區域（或部分）和垂直延伸的通道層404的區域（或部分）。儘管在第4圖的實施例中繪示四個不同的層，應當理解的是三維儲存裝置200可以包含任何數量的層，同時仍然在本公開案的範圍內。
對應第1圖的操作108，第5圖是根據各種實施例的三維儲存裝置200的透視圖，其中在各個製造階段之一對每個第一溝槽302中的介電質填充材料406進行構圖。
介電填充材料406可以被圖案化定義多個位元線（BL）和源極線（SL）的初始覆蓋區，這將在下面進一步詳細討論。如第5圖所示，在第一溝槽302中透過如各向異性蝕刻製程來圖案化（或以其他方式分離）介電填充材料406以形成第一溝槽302的各個溝槽部分。形成各種溝槽部分的其他方法在本公開案的範圍內。
換句話說，在每個溝槽中，溝槽部分被介電質填充材料406的各個剩餘部分彼此隔開。介電填充材料406的剩餘部分可以被用於將儲存裝置200的特定串的每個記憶體單元的第一位元線（BL）、第二位元線和源極線（SL）彼此電性屏蔽，這將在下面進一步詳細討論。
對應於第1圖的操作110，第6圖是三維儲存裝置200的透視圖，三維儲存裝置200包含多個第一位元線（602、604、606、608、610、612、614、616、618、620、622和624），多個源極線（626、628、630、632、634、636、638、640、642、644、646和648），以及多個第二位元線（650、652、654、656、658、660、662、664、666、668、670和672）於製造的各個階段之一，根據各種實施例。
第一位元線602至624，源極線626至648以及第二位元線650至672（統稱為汲極/源極層）可以透過用金屬材料填充第一溝槽302的溝槽部分來形成。金屬材料可以選自包含鎢、銅、鈷、釕、鈦、鉭或其組合。其他材料在本公開案的範圍內。可以透過保形沉積方法來沉積金屬材料，該保形沉積方法可以是例如化學氣相沉積（CVD）、原子層沉積（ALD）、化學電鍍，電鍍或其組合。沉積金屬材料的其他方法在本公開案的範圍內。
對應於第1 圖的操作112，第7圖是根據各種實施例繪示的三維儲存裝置200的透視圖，在製造的各個階段之一對堆疊202形成多個第二溝槽702、704和706進行構圖。儘管在第7圖實施例中繪示三個第二溝槽702-706，但是應當理解，三維儲存裝置200可以包含任意數量的第二溝槽，仍在本公開的範圍內。第二溝槽702-706全部沿著橫向方向（例如，X方向）延伸。可以透過執行與用以形成第一溝槽302的類似製程來形成第二溝槽702-706。
作為形成第二溝槽702-706的結果，形成鰭狀結構708、710、712和714。如圖所示，鰭狀結構708至714（有時稱為條狀結構）全部沿著橫向方向（例如，X方向）延伸，並且彼此平行。每一個鰭狀結構708至714包含彼此交替堆疊的數個層次（或層）。特別地，每個鰭狀結構包含多個絕緣層204（的其餘部分）和犧牲層206的多個（的其餘部分）的交替堆疊。每個鰭狀結構708至714包含一個或多個記憶體串。 例如，鰭狀結構708包含記憶體串408至412。
對應於第1圖的操作114， 第8圖是根據各種實施例繪示在其中蝕刻了犧牲層206的三圍儲存器件200的透視圖。每個犧牲層206可以橫向（例如，沿Y方向）凹進（例如，去除）以代替犧牲層206在鰭狀結構708至714中產生的凹槽802。可以透過執行第二蝕刻製程來使犧牲層206凹陷，第二蝕刻製程通過第二溝槽702-706將犧牲層206選擇性地蝕刻至絕緣層204。換句話說，絕緣層204可以在第二蝕刻過程中保持基本上完好無損。如此，第二溝槽702-706（在第二蝕刻製程後）可以各自包含以階梯狀輪廓存在的其內側壁。使犧牲層206凹陷的其他方法在本公開案的範圍內。
第二蝕刻製程可以包含使用濕蝕刻溶液的濕蝕刻製程，或者可以是氣相（幹）蝕刻製程將蝕刻劑以氣相引入到第一溝槽（虛線）中。在實例中犧牲層206包含氮化矽且絕緣層204包含氧化矽，第二蝕刻製程可以包含濕式蝕刻製程，其中將工件浸入含磷酸的濕式蝕刻槽中，用以選擇性地將犧牲層206的氮化矽蝕刻成氧化矽、矽及絕緣層204的各種其他材料。蝕刻犧牲層206的其他方法在本公開案的範圍內。
對應於第1圖的操作116，第9圖是根據各種實施例繪示三維儲存裝置200的透視圖，在各個製造階段之一形成多個字線（WL）902、904、906、908、910、912、914、916、918、920、922、924、926、928、930和932。每個字線耦合到沿著每一層中的特定溝槽沈積的多個記憶體單元。 例如，字線902可以形成在鰭狀結構708的第一層中。
可以通過用金屬填充層填充凹槽802來形成字線902-932。 金屬填充層包含選自鎢、銅、鈷、釕、鈦、鉭或其組合的至少一種金屬材料。其他材料在本公開案的範圍內。可以透過保形沉積方法來沉積金屬填充層，該保形沉積方法可以是例如化學氣相沉積（CVD）、原子層沉積（ALD）、化學電鍍，電鍍或其組合。沉積金屬填充層的其他方法在本公開案的範圍內。
在形成字線902-932之後，可以通過其相應的字線位、元線和源極線來除取記憶體串408至430的每個記憶體單元。例如，可以透過以下方式寫入（即，編程或擦除）三維儲存裝置200的記憶體單元，並且可以讀取（即，感測）該記憶體單元的鐵電狀態。每個記憶體單元可以包含一個垂直延伸的鐵電層402區域（或部分），鐵電層402區域（或部分）在選定的一個字線與選定的一個垂直延伸的通道層404之間。在以下的討論中，選擇沿著第四層的記憶體串408的記憶體單元（以下稱為“記憶體單元408A”）作為用於讀寫的代表實例。
在通道層404包含p型摻雜的半導體材料並且p型摻雜的半導體通道中的少數電荷載子是電子的情況下，可以通過應用以下方法將選定的記憶體單元408A編程為已編程（即ON）狀態，該狀態可局部降低選定通道層404內的電壓閾值並處於選定字線908的級別上：（1）位於所選通道層404內的第一位元線 602（或第二位元線650）和源極線626之間的電流偏置電壓；（2）將選擇的字線電壓施加到選擇的字線908，其中相對於施加到第一位元線602和源極線626的電壓，選擇的字線電壓是更大的正電壓；以及（3）對於每個未選擇的字線（例如，902、904和906），未選擇的字線電壓比被選擇的字線電壓低。在非限制性實例中，源極線626可以偏壓為O V，第一位元線602可以偏壓為2.0 V，選定的字線908可以偏壓為5 V，未選擇的字線可以偏置為2.5V。其他偏電壓值在本公開案的範圍內。該編程步驟將與編程的記憶體單元408A相鄰（即與所選的字線908相鄰）的通道道電壓閾值設置為相對較低的值，例如OV。其他電壓閾值在本公開案的範圍內。
繼續同一實例，可以通過應用以下命令將選定的記憶體單元408A編程為擦除狀態（即OFF），該狀態會增加選定通道層404內的電壓閾值並達到選定字線408的級別上：（1）位於所選通道層404內的第一位元線602（或第二位元線650）和源極線626之間的電流偏電壓；（2）選擇的字線908到選擇的字線電壓，其中相對於施加到第一位元線602和源極線626的電壓中的至少一個，選擇的字線電壓為負電壓；以及（3）未選擇的WL電壓到未選擇的字線（例如902、904和906）電壓比施加到第一位元線602和源極線626的電壓更正。在非限制性實例中，源極線626可以偏壓為5 V，第一位元線602可以偏壓為5 V，選定的字線908可以偏置為O V，未選擇的字線可以偏壓為7.5V。其他偏電壓值在本公案的範圍內。此擦除步驟將與編程的存儲單元408A相鄰（即與所選的字線908相鄰）的溝道閾值電壓設置為相對較高的值，例如1V，其高於編程的值。其他電壓閾值值在本公開案的範圍內。
可以通過應用以下命令來讀取所選記憶體單元408A的開或關狀態：（1）第一位元線602（或第二位元線650）和源極線626之間的電流偏電壓；（2）選定的字線電壓至選定的字線 908，其中所選字線電壓在施加到第一位元線602和源極線626的電壓之一或之間：以及（3）未選擇的WL電壓到未選擇的字線908電壓比施加到第一位元線602和源極線626的電壓更正。在非限制性實例中，源極線626可以被偏壓為OV，第一位元線602可以被偏壓為1至2 V，字線908可以被偏壓為1至1.5 V，未選擇的字線可以被偏壓為2.5 V（施加到所選字線908的編程電壓的一半）。其他偏電壓值在本公開案的範圍內。這在第一位元線602和源極線626之間提供大於被擦除的記憶體單元中的通道的電壓閾值的電壓，以保持電流在第一位元線602和源極線626之間的通道中流動。
對應於第1圖的操作118，第10圖是根據各種實施例繪示三維儲存裝置200的透視圖，其中在各個製造階段之一絕緣填充層1002、1004和1006沉積在第二溝槽702-706中。絕緣填充層1002-1006可以包含與絕緣層204相似的絕緣材料。
對應於第1圖的操作120，第11A圖是根據各種實施例的三維儲存裝置200的透視圖，其中在各個製造階段之一形成金屬化層1102-1114。進一步來說， 第11B圖是三維儲存裝置200的俯視圖，對應於第11A圖。在一些實施例中，金屬化層1102-1106形成在第一位元線602-624上方，金屬化層1108形成在源極線626-648上方，金屬化層1110-1114形成在第二位於線650-672上方。例如，在第一位元線602上方形成金屬化層1102，在第一位元線604上方形成金屬化層1104，在第一位元線606上方形成金屬化層1106，在源極線626上方形成金屬化層1108， 參照圖628和630，在第二位元線650之上形成金屬化層1110，在第二位元線652之上形成金屬化層1112，並且在第二位元線654之上形成金屬化層1114。
在各種實施例中，三維儲存裝置200可以被形成於後段製程（BEOL）期間。舉例而言，可以在基板上的多個電晶體上方形成多個金屬化層1102-1114形成三維儲存裝置200（通常稱為前段製程（FEOL）期間）。因此，應當理解的是如以下所繪示的為簡化的三維儲存裝置200，可以包含數個各種其他裝置（在以下附圖中未示出）如：周圍的電晶體、階梯字線等，仍在本公開案的範圍內。
第12圖是三維儲存裝置1200的俯視圖。三維儲存裝置1200相似於三維儲存裝置200，除了三維儲存裝置1200包含在X方向上與記憶體串相鄰且在Y方向上偏移的第二記憶體串。例如，在第一鰭狀結構中，第二記憶體串在X方向上與記憶體串408相鄰並且在Y方向上偏移。每一層記憶體串（例如，記憶體串408、410和412）及其相鄰的第二記憶體串被各自的位元線圍繞。三維儲存裝置1200的每個記憶體串具有一個位元線和一個源極線。
第13圖根據各種實施例所繪示三維儲存裝置200的電路原理圖。第13圖繪示記憶體串408、410和412。每個記憶體單元可以由電晶體表示，其中每個記憶體單元可以通過字線、位元線和源極線的相應組合來存取。例如，為了存取記憶體串408的頂部記憶體單元（例如，記憶體單元408A），可以使用第一位元線602（或第二位元線650）來確定字線908以選擇該存儲單元，並向源極線626施加合適的信號級別，如上所述。
第14圖根據一個或多個實施例繪示結構1400的俯視圖。在一些實施例中，結構1400是一個或多個記憶體結構、三維儲存結構的一部份、半導體裝置、記憶體裝置、結構的電路佈局或類似。在一些實施例中，結構1400對應於三維儲存裝置200的一部分（例如，第7圖的鰭狀結構708的一部分）。
結構1400包含包含汲極/源極結構DS1（例如，第6圖的第一位線602）。結構1400包含在第一方向（例如，Y方向）上與汲極/源極結構DS1間隔開的汲極/源極結構DS2（例如，第6圖的源極線626）。結構1400包含在第一方向上與汲極/源極結構DS2間隔開的汲極/源極結構DS3（例如，第6圖的第二位線650）。
結構1400包含耦接在汲極/源極結構DS1和汲極/源極結構DS2之間的隔離區域ISO1（例如，第4圖的介電質填充材料406）。結構400包含耦接在汲極/源極結構DS2與汲極/源極結構DS3之間的隔離區ISO2。結構400包含隔離區ISO2，隔離區ISO2耦合在汲極/源極結構DS2和汲極/源極結構DS3之間。
結構1400包含環繞（例如，圍繞）汲極/源極結構DS1、汲極/源極結構DS2，汲極/源極結構DS3、隔離區ISO1和隔離區ISO2的通道（例如，通道層）CH1（例如，第4圖的通道層404）。通道CH1具有在第一方向上延伸的第一部分。在一些實施例中，CH1的第一部份接觸和/或耦合到每一個汲極/源極結構DS1、DS2和DS3中的第一側壁SW1。例如，CH1的第一部分接觸和/或耦合到汲極/源極結構DS1的側壁SW1。通道CH1具有在第一方向上延伸並且在垂直於第一方向的第二方向（例如，X方向）上與CH1的第一部分間隔開的第二部分。在一些實施例中，CH1的第二部份接觸和/或耦合到汲極/源極結構DS1第一側壁SW2。在一些實施例中，CH1的第二部份接觸和/或耦合到每一個汲極/源極結構DS1、DS2和DS3中的第二側壁。例如，CH1的第二部分接觸和/或耦合到汲極/源極結構DS1的側壁SW2。通道CH1具有第三部分，通道CH1的第三部分在第二方向上延伸且耦接在CH1的第一部分和CH1的第二部分之間。在一些實施例中，CH1的第三部份接觸和/或耦合到汲極/源極結構DS1的側壁SW3。通道CH1具有在第二方向上延伸的第四部分，此第四部分在第一方向上與CH1的第三部分間隔開，並且耦接在CH1的第一部分和CH1的第二部分之間。在一些實施例中，CH1的第三部份接觸和/或耦合到汲極/源極結構DS3的側壁SW4。
結構1400包含圍繞通道CH1、汲極/源極結構DS1、汲極/源極結構DS2、汲極/源極結構DS3、汲離區 ISO1與隔離區ISO2的電荷儲存層CS1（例如，第4圖的鐵電層402）。在一些實施例中，電荷儲存層CS1與通道CH1接觸和/或耦合至通道CH1。電荷儲存層CS1具有在第一方向上延伸的第一部分。在一些實施例中，CS1的第一部分經由通道CH1的第一部分耦合到每個汲極/源極結構DS1、DS2和DS3的第一側壁。電荷儲存層CS1具有在第一方向上延伸並且在第二方向上與CS1的第一部分間隔開的第二第一部分。在一些實施例中，CS1的第二部分經由通道CH1的第二部分耦合到每個汲極/源極結構DS1、DS2和DS3的第二側壁。電荷儲存層CS1具有在第二方向上延伸並且耦合在CS1的第一部分和CS2的第二部分之間的第三部分。在一些實施例中，CS1的第三部分經由通道CH1的第三部分耦合到汲極/源極結構DS1的側壁SW3。電荷儲存層CS1具有在第二方向上延伸的第四部分，此第四部分在第一方向上與CS1的第三部分間隔開，並且耦接在CS1的第一部分和CS2的第二部分之間。在一些實施例中，CS1的第四部分經由通道CH1的第四部分耦合到汲極/源極結構DS3的側壁SW4。
結構1400包含包含圍繞電荷儲存層CS1、通道CH1、汲極/源極結構DS1、汲極/源極結構DS2、汲極/源極結構DS3、隔離區域ISO1和隔離區域ISO2的柵極結構G1（例如，第9圖的WL 908）。在一些實施例中，柵極結構G1與電荷儲存層CS1接觸和/或耦合到電荷儲存層CS1。
結構1400包含包含位元線BL1（例如，第11A圖的金屬化層1102）。位元線BL1在第二方向上延伸。位元線BL1沈積（例如，重疊、耦合、沈積在垂直於第一方向和第二方向的第三方向上、接觸）在汲極/源極結構DS1之上。
結構1400包含包含選擇線SL1（例如，第11A圖共同選擇/源極線、金屬化層1108）。選擇線SL1在第二方向上延伸。選擇線SL1設置在汲極/源極結構DS2上方。
結構1400包含包含位元線BL2（例如，第11A圖的金屬化層1110）。位元線BL2在第二方向上延伸。位元線BL2沈積在汲極/源極結構DS3上方。
第15圖根據一個或多個實施例繪示結構1500的俯視圖。在一些實施例中，結構1500對應於三維儲存裝置1200的一部分。結構1500相似於第14圖的結構1400，除了結構1500包含其中第二結構相對於第一結構交錯（例如，在X方向上相鄰並且在Y方向上偏移）的兩個結構。結構1500包含第14圖的汲極/源極結構DS1。結構1500包含第14圖中在第一方向上與汲極/源極結構DS1間隔開的汲極/源極結構DS2。結構1500包含在汲極/源極結構DS1與汲極/源極結構DS1間耦合的第14圖之隔離區ISO1。結構1500包含相似於第14圖通道CH1的通道CH1A，除了通道CH1A圍繞在汲極/源極結構DS1、汲極/源極結構DS2和隔離區ISO1外。結構1500包含似於第14圖電荷儲存層CS1的電荷儲存層CS1A，除了電荷存儲層CS1A圍繞通道CH1A、汲極/源極結構DS1、汲極/源極結構DS2和隔離區ISO1外。結構1500包含似於第14圖柵極結構G1的柵極結構G2。柵極結構G2的第一部分圍繞電荷存儲層CS1A、通道CH1A、汲極/源極結構DS1、汲極/源極結構DS2和隔離區ISO1。因此，在一些實施例中，結構1500包含一結構，此一結構包含柵極結構G2的第一部分、電荷儲存層CS1A、通CH1A、汲極/源極結構DS1、汲極/源極結構DS2與隔離區ISO1。
結構1500包含第14圖在第二方向上與汲極/源極結構DS2間隔開的汲極/源極結構DS3。結構1500包含在第一方向上與汲極/源極結構DS3間隔開的汲極/源極結構DS4。結構1500包含第14圖中與汲極/源極結構DS3和汲極/源極結構DS4之間耦合的隔離區ISO2。結構1500包含相似於第14圖通道CH1的通道CH2A，除了通道CH2A圍繞汲極/源極結構DS3、汲極/源極結構DS4和隔離區ISO2外。結構1500包含相似於第14圖電荷儲存層CS1的電荷儲存層CS2A，除了電荷存儲層CS2A圍繞通道CH2A、汲極/源極結構DS3、汲極/源極結構DS4和隔離區ISO2外。柵極結構G2的第二部分圍繞電荷儲存層CS2A、通道CH2A、汲極/源極結構DS3、汲極/源極結構DS4和隔離區ISO2。因此，在一些實施例中，結構1500包含第二結構，此第二結構包含柵極結構G2的第二部分、電荷儲存層CS2A、通道CH2A、汲極/源極結構DS3、汲極/源極結構DS4與隔離區域ISO2。柵極結構G2的第三部分（例如，第一部分的一些和第二部分的一些）耦合在電荷儲存層CS1A和電荷儲存層CS2A之間。
結構1500包含第14圖的位元線BL1。位元線BL1沈積在汲極/源極結構DS1上方。結構1500包含第14圖的選擇線SL1。選擇線SL1沈積在汲極/源極結構DS2和汲極/源極結構DS3上方。結構1400包含第14圖的位元線BL2。位元線BL2沈積在汲極/源極結構DS4上方。
在一些實施例中，結構1500包含第一結構和第二結構的多個實例。例如，結構1500包含在第一方向上與第一結構間隔開的第三結構，並且結構1500包含在第一方向上與第二結構間隔開的第四結構。第三結構包含汲極/源極結構DS5和在第一方向上與汲極/源極結構DS5間隔開的汲極/源極結構DS6。第四結構包含在第二方向上與汲極/源極結構DS6間隔開的汲極/源極結構DS7和在第一方向上與汲極/源極結構DS7間隔開的汲極/源極結構DS8。結構1500包含沈積在汲極/源極結構DS5上方的位元線BL3。結構1500包含沈積在汲極/源極結構DS6和汲極/源極結構DS7上方的選擇線SL2。結構1500包含沈積在汲極/源極結構DS8上方的位元線BL4。
第16圖根據一個或多個實施例繪示結構1600的俯視圖。在一些實施例中，結構1600對應於第一三維儲存裝置的一部分。可以使用與形成三維儲存裝置200的製程步驟相同的製程步驟來形成第一三維儲存裝置。結構1600相似於第14圖的結構1400，除了結構1600包含兩個結構外，其中兩個結構中的每一個相似於第14圖的結構1400，除了位元線和選擇線的排列方式外。結構1600的第一結構包含與第14圖的柵極結構G1、第14圖的電荷儲存層CS1、第14圖的通道CHl、第14圖的汲極/源極結構DS1、第14圖的汲極/源極結構DS2與第14圖的汲極/源極結構DS3相似的柵極結構G3的第一部分。在一些實施例中，結構1600的第二結構類似於結構1600的第一結構，除了第二結構與第一結構對準並且在第二方向上與第一結構間隔開。
結構1600的第二結構包含第15圖的汲極/源極結構DS4、第15圖的漏極/源極結構DS5與第15圖的汲極/源極結構DS6。結構1600的第二結構包含圍繞汲極/源極結構DS4、汲極/源極結構DS5和汲極/源極結構DS6的通道CH2。結構1600的第二結構包含電荷儲存層CS2，電荷儲存層CS2圍繞通道CH2、汲極/源極結構DS4、汲極/源極結構DS5和汲極/源極結構DS6。結構1600的第二結構包含柵極結構G3的第三部分，柵極結構G3的第三部分圍繞電荷儲存層、CS2溝道CH2、汲極/源極結構DS4、汲極/源極結構DS5與汲極/源極結構DS6。柵極結構G3的第三部分耦合在電荷儲存層CS1和電荷儲存層CS2之間。
結構1600包含包含第14圖的位元線BL1。位元線BL1沈積在汲極/源極結構DS1和汲極/源極結構DS4上方。在一些實施例中，位元線BL1與汲極/源極結構DS1接觸，但不與汲極/源極結構DS4接觸。結構1600包含第14圖的選擇線SL1。選擇線SL1沈積在汲極/源極結構DS2和汲極/源極結構DS5上方。結構1600包含第14圖的位元線BL2。位元線BL2沈積在汲極/源極結構DS3和汲極/源極結構DS6上方。 在一些實施例中，位元線線BL2與汲極/源極結構DS3接觸，但不與汲極/源極結構DS6接觸。
在一些實施例中，結構1600包含第15圖的位元線BL3。在一些實施例中，位元線BL3沈積在汲極/源極結構DS1和汲極/源極結構DS4上方。在一些實施例中，位元線BL3與汲極/源極結構DS4接觸，但不與汲極/源極結構DS1接觸。在一些實施例中，結構1600包含第15圖的位元線BL4。在一些實施例中，位元線BL4沈積在汲極/源極結構DS3和汲極/源極結構DS6上方。在一些實施例中，位元線BL4與汲極/源極結構DS6接觸，但不與汲極/源極結構DS3接觸。
第17圖根據一個或多個實施例繪示結構1700的俯視圖。在一些實施例中，結構1700對應於第二三維儲存裝置的一部分。可以使用與形成三維儲存裝置200的製程步驟相同的製程步驟來形成第二三維儲存裝置。結構1700相似於第16圖的結構1600，除了結構1600包含三個結構外。結構1700的第一結構相似於結構1600的第一結構，並且結構1700的第二結構相似於結構1600的第二結構。結構1700的第三結構與第二結構對準並且在第二方向上與第二結構間隔開。
結構1700的第三結構包含汲極/源極結構DS7、汲極/源極結構DS8和汲極/源極結構DS9。結構1700的第三結構包含圍繞汲極/源極結構DS7、汲極/源極結構DS8和汲極/源極結構DS9的通道CH3。結構1700的第三結構包含圍繞通道CH3纏繞、汲極/源極結構DS7、汲極/源極結構DS8和汲極/源極結構DS9的電荷儲存層CS3。結構1700的第三結構包含柵極結構G4。柵極結構G4的第一部分圍繞結構1700的第一結構。柵極結構G4的第二部分圍繞結構1700的第二結構。柵極結構G4的第三部分圍繞電荷儲存層CS3、通道CH3、汲極/源極結構DS7、汲極/源極結構DS8和汲極/源極結構DS9。柵極結構G4的第四部分耦合在電荷儲存層CS2和電荷儲存層CS3之間。
結構1700包含第17圖的位元線BL1。位元線BL1沈積在汲極/源極結構DS1、汲極/源極結構DS4和汲極/源極結構DS7上方。在一些實施例中，位元線BL1與汲極/源極結構DS1接觸，但不與汲極/源極結構DS4或汲極/源極結構DS7接觸。結構1700包含第17圖的選擇線SL1。選擇線SL1沈積在汲極/源極結構DS2、汲極/源極結構DS5和汲極/源極結構DS8上方。結構1700包含第17圖的位元線BL2。位元線BL2沈積在汲極/源極結構DS3、汲極/源極結構DS6和汲極/源極結構DS9上方。在一些實施例中，位元線BL2與汲極/源極結構DS3接觸，但不與汲極/源極結構DS6或汲極/源極結構DS9接觸。
在一些實施例中，結構1700包含第15圖的位元線BL3。在一些實施例中，位元線BL3沈積在汲極/源極結構DS1、汲極/源極結構DS4和汲極/源極結構DS7上方。在一些實施例中，位元線BL3與汲極/源極結構DS4接觸，但不與汲極/源極結構DS1或汲極/源極結構DS7接觸。在一些實施例中，結構1700包含第15圖的位元線BL4。在一些實施例中，位元線BL4沈積在汲極/源極結構DS3、汲極/源極結構DS6和汲極/源極結構DS9上方。在一些實施例中，位元線BL4與汲極/源極結構DS6接觸，但不與汲極/源極結構DS3或汲極/源極結構DS9接觸。
在一些實施例中，結構1700包含位元線BL5。在一些實施例中，位元線BL5沈積在汲極/源極結構DS1、汲極/源極結構DS4和汲極/源極結構DS7上方。在一些實施例中，位元線BL5與汲極/源極結構DS7接觸，但不與汲極/源極結構DS1或汲極/源極結構DS4接觸。在一些實施例中，結構1700包含位元線BL6。在一些實施例中，位元線BL6沈積在汲極/源極結構DS3、汲極/源極結構DS6和汲極/源極結構DS9上方。在一些實施例中，位元線BL6與汲極/源極結構DS9接觸，但不與汲極/源極結構DS3或汲極/源極結構DS6接觸。
第18圖根據本公開案的一個或多個實施例繪示形成三維儲存裝置的方法1800的流程圖。例如，方法1800的至少一些操作（或步驟）可以用於形成三維鐵電儲存裝置。注意，方法1800僅是實例，並且旨在不限定於本公開案。因此，應當理解可以在第18圖的方法1800之前、期間和之後提供附加操作，且僅對其他一些操作進行簡要描述。在一些實施例中，方法1800的操作可以與第19、20、21、22、23、24A和24B圖所繪示的各個製造階段的實例三維儲存裝置的透視圖和/或俯視圖相關聯，將在下面進一步詳細討論。
簡要概述，方法1800開始於操作1802，該操作1802在基板上方提供絕緣層和犧牲層的堆疊。方法1800繼續到形成多個溝槽的操作1804。方法1800繼續到形成多個字線的操作1806。方法1800繼續到形成多個鐵電層和多個通道層的操作1808。方法1800繼續到圖案化通道層的操作1810。方法1800繼續到形成多條位元線和多條源極/選擇線的操作1812。方法1800繼續到形成金屬化層的操作1814。
對應於第18圖和第19圖是根據各個實施例繪示的三維儲存裝置1900透視圖，此三維儲存裝置1900包含在各個製造階段之一形成在半導體基板1901上方的堆疊1902。基板1901可以相似於第19圖的基板201。
堆疊1902包含多個絕緣層1904和多個犧牲層1906，它們沿著垂直方向（例如，Z方向）在基板1901上交替地彼此堆疊。儘管在第19圖的實施例繪示四個絕緣層1904和三個犧牲層1906，但是絕緣層1904和三個犧牲層1906可以是相同的。應當理解的是堆疊1902可以包含彼此交替沈積的任意數量的絕緣層和任意數量的犧牲層，仍在本公開案的範圍內。此外，儘管在第19圖的實施例繪示堆疊1902直接接觸基板1901，但應當理解的是堆疊1902與基板1901是分開的（如上所述）。
絕緣層1904相似於第2圖的絕緣層204。犧牲層1906相似於第2圖的犧牲層206。堆疊1902可以被形成相似於第2圖的堆疊202形成方式。
對應於第18圖的操作1804，第20圖是三維儲存裝置1900的透視圖。其中堆疊1902在製造的各個階段之一圖形化形成溝槽2002、2004、2006和2008，根據各種實施例。儘管在第20圖的實施例繪示四個溝槽2002-2008，但應當理解三維儲存裝置以包含任何數量的溝槽，仍在本公開案的範圍內。溝槽2002-2008全部沿橫向（例如，X方向）延伸。溝槽2002-2008可以用相似於第一溝槽302的形成方式形成之。
根據各種實施例中作為形成溝槽2002-2008的結果，在製造的各個階段之一中形成鰭狀結構2010、2012、2014、2016和2018。如圖所示，鰭狀結構2010至2018（有時稱為條狀結構）均沿橫向（例如，X方向）延伸，並且彼此平行。鰭狀結構2010至2018中的每一個都包含交替地堆疊在彼此之上的多個層次（或層）。具體而言，每個鰭狀結構包含多個絕緣層1904（的其餘部分）和多個犧牲層1906（的其餘部分）的交替堆疊。
對應於第18圖的操作1806至1808，第21圖是三維儲存裝置1900的透視圖，此三維儲存裝置1900包含在製造的各個階段之一每個鰭狀結構2010至2018中的多個字線與每個溝槽2002至2008中的鐵電層和通道層，根據各種製造的實施例。
每個犧牲層1906可以是陷入的（例如，沿Y方向），透過在鰭狀結構2010至2018中產生凹陷橫向地延伸溝槽2002-2008。可以透過操作使第2圖中的犧牲層206凹陷的相同第二蝕刻製程來使犧牲層1906凹陷。
可以透過用金屬填充層填充鰭狀結構2010至2018中的凹槽來形成字線2152-2180。金屬填充層相似於用於形成第9圖中字線 902-910的金屬填充層。可以透過用於形成第9圖中的字線902-910相似的製程來形成WL 2152-2180。
在各種實施例中，每個鐵電層包含兩個部分，每個部分形成為沿著側壁之一延伸的對應溝槽。因此，鐵電層的每個部分（通過它們各自曝光的側壁）與相應數量的字線接觸。在每個鐵電層上，通道層還包含分別與鐵電層的兩個部分接觸的兩個部分。如第21圖實例繪示在溝槽2002中形成鐵電層2102和通道層2104；在溝槽2004中形成鐵電層2112和通道層2114；在溝槽2006中形成鐵電層2132和通道層2124；在溝槽2008中形成鐵電層2142和通道層2144。以溝槽2002中的鐵電層2102和通道層2104為代表實例，沿著X方向延伸的鐵電層2102具有兩個部分，其中一個與字線2152-2156接觸，另一個與字線2158-2162接觸。
此外，每一個鐵電層、通道層和柵極介電質層可以在溝槽上方共形地形成為襯墊層（將在下面討論），至少鐵電層和溝道層可以各自呈現L形輪廓，如第21圖所示。換句話說，除了與各個字線接觸的（垂直）部分之外，每個鐵電層還可以具有（橫向）腿部。特別地，每個鐵電層具有彼此指向的兩個腿部（沿著Y方向延伸）。 類似地，除了與各個鐵電層接觸的（垂直）部分之外，每個溝道層還可以具有（橫向）腿部。每個通道層具有彼此指向的兩個腿部（沿Y方向延伸）。鐵電層和通道層的其他輪廓在本公開案的範圍內。
鐵電層2102、2112、2122和2132各自包含與第4圖鐵電層402中使用的鐵電材料相似的鐵電材料。（鐵電層2102、2112、2122和2132中的）鐵電材料可以相似於第4圖鐵電層402的鐵電材料沉積的方式沉積。（鐵電層2102、2112、2122和2132的）鐵電材料的厚度可以相似於第4圖鐵電層402的鐵電材料的厚度。
（通道層2104、2114、2124和2134的）半導體材料可以相似於形成第4圖通道層404的方式形成。（通道層2104、2114、2124和2134的）半導體材料的厚度可以相似於第4圖溝道層404的半導體材料的厚度。
上述鐵電材料和半導體材料可以相似於第4圖鐵電材料和半導體材料的形成順序方式來依序地形成。此外，介電質填充材料2140可以沉積在工件上以填充溝槽2002至2008內的任何未填充的體積。介電質填充材料2140可以相似於第4圖的電介質填充材料406。
對應於第18圖的操作1810，第22圖根據各種實施例繪示的三維儲存裝置1900的透視圖，其中在製造的各個階段之一對溝道層2104、2114、2124和2134圖形化。
介電填充材料2140可以被圖案化以定義記憶體串2204至2218的初始覆蓋區，這將在下面進一步詳細討論。介電質填充材料2140的其餘部分稱為電介質填充材料2201。如第18圖所繪示，在記憶體串2204至2218的覆蓋區之間蝕刻介電填充材料2140形成溝槽部分。例如，可以在存儲串2204和2206之間形成第一溝槽部分。可以透過與第5圖中已完成相似的蝕刻製程來蝕刻第4圖的介電質填充材料406。
接下來，可以在溝槽部分中沉積虛設介電材料，然後進行化學機械平坦化製程。可以通過化學氣相沉積（CVD），等離子體增強化學氣相沉積（PECVD），低壓化學氣相沉積（LPCVD）或其他沉積技術來形成虛設介電材料，這些均在本公開案的範圍內。在各種實施例中，虛設介電材料包含包含絕緣材料，此絕緣材料是可以隨後去除的犧牲材料。非限制性實例的虛設介電材料包含氮化矽，非晶半導體材料（例如非晶矽）和多晶半導體材料（例如多晶矽）。其他材料在本公開案的範圍內。在一個實施例中，虛設介電材料可以是包含氮化矽或包含矽或鍺的至少一種的半導體材料的間隔物材料層。其他材料在本公開案的範圍內。
接下來，分別透過如各向異性蝕刻製程對通道層2114、2124和2134進行圖形化，以形成多個部分。圖案化通道層2114、2124和2134的其他方法在本公開案的範圍內。在各種實施例中，每個這樣的通道段可以沿著橫向方向（例如，X方向）以長度（L2）延伸，此長度可以被用以定義記憶體單元的物理通道長度。形成通道段2l34A-2l34D的其他方法在本公開案的範圍內。在溝槽2002中，對通道層2104進行圖形化形成多個通道段2104A、2104B、2104C和2104D；在溝槽2004中，對溝道層2114進行圖形化以形成多個通道段2114A、2114B、2114C和2114D；在溝槽2006中，對溝道層2124圖形化以形成多個通道段2124A、2124B、2124C和2124D；在溝槽2008中，對通道層2134進行圖形化以形成多個通道段2134A、2134B、2134C和2134D。形成通道段2134A-2134D的其他方法在本公開案的範圍內。
接下來，再次透過介電質填充材料2202填充溝槽2002至2008。可以用相似於沈積地4圖介電質填充材料406的方式沉積介電質填充材料2202。任何過量的介電質填充材料可以相似於第4圖所述的方式移除。
對應於第18圖的操作1812，第23圖根據多個實施例繪示三維儲存裝置1900的透視圖，此三維儲存裝置1900的包含在各個製造階段之一的多個第一位元線（2302、2304、2306、2308、2310、2312、2314和2316）、多個源極線（2318、2320、2322、2324、2326、2328、2330和2332）和多個第二位元線（2334、2336、2338、2340、2342、2344、2346和2348）。
介電填充材料2201可以被圖案化定義多個位元線（BL）和源極線（SL）的初始覆蓋區，這將在下面進一步詳細討論。在每個記憶體串2204至2218中圖案化以產生溝槽部分。透過與第4圖對介電填充材料406圖案化蝕刻製程相似的蝕刻製程來圖案化（或以其他方式分離）介電填充材料2201。介電填充材料2201的其餘部分（例如，介電填充材料2301）可用以彼此電性隔離三維儲存裝置1900特定串的每個記憶體單元的第一位線（BL），第二位元線和源極線（SL），這將在下面進一步詳細討論。
可以透過用金屬材料填充溝槽部分來形成第一位元線2302至2316、源極線2318至2332以及第二位元線2334至2348。金屬材料可以與用於填充第3圖第一溝槽302溝槽部分的金屬材料相同。
在形成第一位元線2302-2316、源極線2318-2332和第二位元線2334-2348時，可以透過其各自的字線、位元線和源極線存取記憶體串2204至2218的每個記憶體單元，並且可以對其進行編程、擦除和讀取，以相似於第4圖的記憶體串408至430的記憶體單元的方式進行編程、擦除和讀取。
對應於第18圖的操作1814，第24A圖根據多個實施例繪示三維儲存裝置1900的透視圖，此三維儲存裝置1900在各個製造階段之一形成金屬化層2402-2418。進一步來說， 第11B圖是三維儲存裝置1900的俯視圖，對應於第l lA圖。在一些實施例中，在第一位元線2302-2316上方形成金屬化層2402-2408，在源極線2318-2332上方形成金屬化層2410，並且在第二位元線2334-2348上方形成金屬化層2412-2418。金屬化層以與第11A圖的金屬化層相似的方式分佈。在各種實施例中，可以相似於在後端（BEOL）製程期間形成記憶體裝置1900的方式用於後端（BEOL）製程期間形成三維儲存裝置1900。
第25圖根據多個實施例繪示第l 9-24B圖實例的三維儲存裝置的電路原理圖。第25圖繪示記憶體串2204和2206。每個記憶體單元可以由電晶體表示，每個記憶體單元可以透過字線、位元線和源極線的相應組合來訪問。舉例來說，為了存取記憶體串2204的頂部記憶體單元，可以設定字線 2156選擇該記憶體單元，並向第一位元線2302（或第二位元線2334）和源極線2318施加合適的信號級別，如上所述。
第26圖根據一個或多個實施例繪示結構2600的俯視圖。在一些實施例中，結構2600對應於三維儲存裝置1900的一部分。結構2600相似於第14圖的結構1400，除了第26圖的通道、電荷儲存層和柵極結構沒有圍繞汲極/源極結構DS1、DS2和DS3。
結構2600包含相似於第14圖通道CH1的第一部分的通道CH11（例如，第22圖的通道段2104A）。通道CH11與每個汲極/源極結構DS1（例如，第23圖的第一位元線2302）、DS2（例如，第23圖的源極線2318）與DS3（例如，第23圖的第二位元線2334）。的第一側壁接觸和/或耦合。例如，通道CH11與汲極/源極結構DS1的側壁SW1接觸和/或耦合至汲極/源極結構DS1的側壁SW1。
結構2600包含相似於第14圖電荷儲存層CS1的第一部分的電荷儲存層CS11（例如，第21圖的鐵電層2102）。電荷儲存層CS11與通道CH11接觸和/或耦合至通道CH11。電荷儲存層CS11經由通道CH11耦合到每個汲極/源極結構DS1、DS2和DS3的第一側壁。
結構2600包含耦合到電荷儲存層CS1的柵極結構G11（例如，第21圖的字線2156）。儘管在第26圖未示出，在一些實施例中結構2600包含耦合到汲極/源極結構DS1、DS2和DS3中的每一個第二側壁的第二溝道、耦合到第二通道的第二電荷儲存層與耦合到第二電荷儲存層的第二柵極結構。
第27圖根據一個或多個實施例繪示結構2700的俯視圖。在一些實施例中，結構2700對應於第三三維記憶體的一部分。可以使用與形成三維儲存裝置1900製程步驟相同的製程步驟來形成第三三維儲存裝置。結構2700相似於第15圖的結構1500，除了第27圖的通道、電荷儲存層和柵極不圍繞汲極/源極結構DS1和DS2。
結構2700包含第26圖的通道CH11。通道CH11接觸和/或耦合每個汲極/源極結構DS1和DS2的第一側壁。結構2700包含第26圖的電荷儲存層CS11。電荷儲存層CS11接觸和/或耦合通道CH11。結構2700包含第26圖的柵極結構G11。柵極結構G11耦合到電荷儲存層CS1。
結構2700包含耦合到每個汲極/源極結構DS1和DS2第二側壁的通道CH12。結構2700包含耦合到通道CH12的電荷儲存層CS12。結構2700包含耦合到電荷儲存層CS12的柵極結構G12。
結構2700包含耦合到每個汲極/源極結構DS3和DS4第一側壁的通道CH13。結構2700包含耦合到通道CH13的電荷儲存層CS13。柵極結構Gl2耦合在電荷儲存層CS12和電荷儲存層CS13之間。
結構2700包含耦合到每個汲極/源極結構DS3和DS4第二側壁的通道CH14。結構2700包含耦合到通道CH14的電荷儲存層CS14。柵極結構Gl3耦合在電荷儲存層CS13和電荷儲存層CS14之間。
第28圖根據一個或多個實施例繪示結構2800的俯視圖。在一些實施例中，結構2800對應於第四三維儲存裝置的一部分。可以使用與形成三維儲存裝置1900的製程步驟相同的製程來形成第四三維儲存裝置。結構2800相似於第16圖的結構1600，除了第28圖的通道、電荷儲存層和柵極結構沒有圍繞汲極/源極結構DS1、DS2和DS3。就這一點而言，結構2800相似於第27圖的結構2700。
第29圖根據本公開案的各種實施例繪示記憶體系統的配置圖。如圖所示，根據本公開案各種實施例的記憶體系統2900包含非揮發性裝置2920和記憶體控制器2910。
如本公開案所公開的，非揮發性裝置2920可以包含三維儲存裝置。此外，非揮發性裝置2920可以是由多個鐵電記憶體晶片組成的多晶片封裝。
記憶體控制器2910被用以控制非揮發性裝置2920。記憶體控制器2910可以包含靜態隨機存取記憶體2911、中央處理器（CPU）2912、主機介面（I / F）2913、錯誤校正碼（ECC）2914和記憶體介面2915。靜態隨機存取記憶體2911用作中央處理單元2912的操作記憶體。中央處理單元2912執行用於記憶體控制器2910數據交換的一般控制操作。主機介面2913包含耦合到記憶體系統2900主機的資料交換協定。另外，錯誤校正碼2914可以檢測並校正包含從非揮發性裝置2920讀取資料中的錯誤。記憶體介面2915與非揮發性裝置2920對接。記憶體控制器2910可以進一步儲存代碼資料以與主機對接。
在本公開案的一個方面，揭露了一種半導體裝置。半導體裝置包含在第一方向上延伸的第一汲極/源極結構、在第一方向上延伸並且在垂直於第一方向的第二方向上與第一汲極/源極結構間隔開的第二汲極/源極結構，在第一方向上延伸並且在第二方向上與第二汲極/源極結構間隔開的第三汲極/源極結構以及在垂直於第一方向和第二方向的第三方向上延伸的第一位元線。第一位元線在第一方向上沈積在第一汲極/源極結構上方。半導體裝置包含共同選擇線，該共同選擇線包含在第三方向上延伸並且在第一方向上沈積在第二汲極/源極結構上方的部分、在第三方向上延伸並在第一方向上沈積在第三汲極/源極結構上方的第二位元線和電荷儲存層，此電荷儲存層耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中的每一個的至少第一側壁。
在一些實施例中，電荷儲存層圍繞第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構。在一些實施例中，半導體裝置包含第二電荷儲存層，此第二電荷儲存層耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中的每一個第二側壁。
在一些實施例中，半導體裝置包含耦合在電荷儲存層和至少第一側壁之間的通道。在一些實施例中，半導體裝置包含耦合到電荷儲存層的柵極結構。在一些實施例中，柵極結構圍繞電荷儲存層。
在一些實施例中，半導體裝置包含在第三方向上與第一汲極/源極結構間隔開的第四汲極/源極結構、在第二方向上與第四汲極/源極結構間隔開的第五汲極/源極結構、在第二方向上與第五汲極/源極結構間隔開的第六汲極/源極結構與第二電荷儲存層，此第二電荷儲存層耦合到第四汲極/源極結構、第五汲極/源極結構和第六汲極/源極結構中的每一個的至少第二側壁。在一些實施例中，共同選擇線的一部分在第一方向上沈積在第五汲極/源極結構上方。
在一些實施例中，半導體裝置包含在第一方向上在第四汲極/源極結構中延伸並沈積在第四汲極/源極結構上方的第三位元線與在第三方向上延伸並且在第一方向上沈積在第六汲極/源極結構上方的第四位元線。在一些實施例中，半導體裝置包含耦接在電荷儲存層和第二電荷儲存層之間的柵極結構。在一些實施例中，半導體裝置包含圍繞在電荷儲存層和第二電荷儲存層周圍的柵極結構。
在本公開案的另一方面，揭露了一種半導體裝置。半導體裝置包含在第一方向上延伸的第一汲極/源極結構、在第一方向上延伸並且在垂直於第一方向的第二方向上與第一汲極/源極結構間隔開的第二汲極/源極結構、在第一方向上延伸且在垂直於第一方向和第二方向的第三方向與第二汲極/源極結構間隔開的第三汲極/源極結構、在第一方向上延伸且在第三方向上與第三汲極/源極結構間隔開的第四汲極/源極結構與在垂直於第一方向和第二方向的第三方向上延伸的第一位元線。第一位元線在第一方向上沈積在第一汲極/源極結構上方。半導體器件包含共同選擇線、在第三方向上延伸並在第一方向上沈積在第四汲極/源極結構上方的第二位元線、耦合到第一汲極/源極結構和第二汲極/源極結構中的每一個的至少第一側壁的第一電荷儲存層與耦合到第一漏極/源極結構和第二漏極/源極結構中的每一個至少第二側壁的第二電荷儲存層，此共同選擇線包含在第三方向上延伸並且在第一方向上沈積在第二汲極/源極結構和第三汲極/源極結構上方的部分。
在一些實施例中，第一電荷儲存層圍繞第一汲極/源極結構和第二汲極/源極結構，並且第二電荷儲存層圍繞第三汲極/源極結構和第四汲極/源極結構。在一些實施例中，半導體裝置包含耦合到第一汲極/源極結構和第二汲極/源極結構中每一個第三側壁的第三電荷存儲層與耦合到第三漏極/源極結構和第四汲極/源極結構中每一個第四側壁的第四電荷儲存層。
在一些實施例中，半導體裝置包含耦合在第一電荷儲存層和至少第一側壁之間的第一通道以及耦合在第二電荷儲存層和至少第二側壁之間的通道。在一些實施例中，半導體裝置包含耦接在第一電荷儲存層和第二電荷儲存層之間的柵極結構。 在一些實施例中，柵極結構圍繞第一電荷儲存層和第二電荷儲存層。
在本公開案的另一方面揭露了一種用於製造記憶體裝置的方法。該方法包含：在垂直方向上形成電荷儲存層；形成在垂直方向上延伸的第一汲極/源極結構；形成沿垂直方向延伸並在垂直於垂直方向的第二方向上與第一汲極/源極結構隔開的第二汲極/源極結構；與形成在垂直方向上延伸並且在第二方向上與第二汲極/源極結構間隔開的第三汲極/源極結構。電荷儲存層耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中的每一個至少第一側壁。該方法包含：在垂直方向上在第一漏極/源極結構上方形成在垂直於垂直方向和第二方向的第三方向上延伸的第一位元線；在垂直方向上的第二汲極/源極結構上方形成共同選擇線，此共同選擇線包含在第三方向上延伸的部分；與在第一方向上在第三汲極/源極結構上方形成在第三方向上延伸的第二位元線。
在一些實施例中，形成電荷儲存層包含在第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構周圍形成電荷儲存層。在一些實施例中，該方法包含形成耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中每一個第二側壁的第二電荷儲存層。
以上概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本公開案的各方面。本領域技術人員應當理解，他們可以容易地將本公開案用作設計或修改其他過程和結構的基礎，以實現與本公開案介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員也須理解，這樣的等同構造不脫離本公開案的精神和範圍，並且在不背離本公開案的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
100:一種製造三維儲存裝置的方法 102:提供堆疊 104:形成第一溝槽 106:形成鐵電層與通道層 108:圖形化介電填充材料 110:形成位元線和源極線 112:形成第二溝槽 114:蝕刻犧牲層 116:形成字線 118:形成絕緣填充層 120:形成金屬化層 200:三維儲存裝置 202:堆疊 204:絕緣層 206:犧牲層 302:第一溝槽 402:鐵電層 404:通道層 406:介電填充材料 408、410、412、414、416、418、420、422、424、426、428和430:記憶體串 602、604、606、608、610、612、614、616、618、620、622和624:第一位元線 626、628、630、632、634、636、638、640、642、644、646和648:源極線 650、652、654、656、658、660、662、664、666、668、670和672:第二位元線 702、704和706:第二溝槽 708、710、712和714:鰭狀結構 802:凹槽 902、904、906、908、910、912、914、916、918、920、922、924、926、928、930和932:字線（WL） 1002、1004和1006:絕緣填充層 1102-1114:金屬化層 1400、1500:結構 G1、G2、G3、G4:柵極結構 CH1、CH1A、CH2、CH2A:通道 CS1、CS1A、CS2、CS2A:電荷存儲層 DS1、DS2、DS3、DS4、DS5、DS6、DS7、DS8:汲極/源極結構 BL1、BL2、、BL3、BL4:位元線 SL1、SL2:選擇線 SW1、SW2、SW3、SW4:側壁 ISO1、ISO2:隔離區域 1802:提供堆疊 1804:形成溝槽 1806:形成字線 1808:形成鐵電層與通道層 1810:提供通道層 1812:形成位元線和源極線 1814:形成金屬化層
當與附圖一起閱讀時，根據以下詳細描述可以最佳的理解本公開的各個方面。須注意的是依據不同行業的做法，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。 第1 圖係依照本案多個實施例繪示一種製造三維儲存裝置範例的流程圖。 第2、3、4、5、6、7、8、9、10、11A與11B圖係依照本案多個實施例繪示透過第1圖的方法所製造的三維記憶裝置範例在各個製造階段的透視圖或俯視圖。 第12圖係依照本案多個實施例繪示透過第1圖的方法所製造的三維記憶裝置範例的俯視圖。 第13圖係依照本案多個實施例繪示第2圖到第12圖的三維儲存裝置範例的電路原理圖。 第14圖係依照本案一個或多個實施例繪示的結構俯視圖。 第15圖係依照本案一個或多個實施例繪示的結構俯視圖。 第16圖係依照本案一個或多個實施例繪示的結構俯視圖。 第17圖係依照本案一個或多個實施例繪示的結構俯視圖。 第1 8圖係依照本案多個實施例繪示一種製造三維儲存裝置範例的流程圖。 第19、20、21、22、23、24A與24B圖係依照本案多個實施例繪示透過第18圖的方法所製造的三維記憶裝置範例在各個製造階段的透視圖或俯視圖。 第25圖係依照本案多個實施例繪示第19圖到第24B圖的三維儲存裝置範例的電路原理圖。 第26圖係依照本案一個或多個實施例繪示的結構俯視圖。 第27圖係依照本案一個或多個實施例繪示的結構俯視圖。 第28圖係依照本案一個或多個實施例繪示的結構俯視圖。 第29圖係依照本案多個實施例繪示的記憶體系統包含三維儲存裝置的配置方框圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:一種製造三維儲存裝置的方法
102:提供堆疊
104:形成第一溝槽
106:形成鐵電層與通道層
108:圖形化介電填充材料
110:形成位元線和源極線
112:形成第二溝槽
114:蝕刻犧牲層
116:形成字線
118:形成絕緣填充層
120:形成金屬化層

Claims (20)

  1. 一種半導體裝置，包含： 一第一汲極/源極結構，往一第一方向延伸； 一第二汲極/源極結構，往該第一方向延伸，並在垂直於該第一方向的一第二方向與該第一汲極/源極結構間隔開； 一第三汲極/源極結構，往該第一方向延伸，並在該第二方向與該第二汲極/源極結構間隔開； 一第一位元線，往與該第一方向及該第二方向垂直的該第三方向延伸，該第一位元線在該第一方向上沈積在該第一汲極/源極結構上； 一共同選擇線，其包含在該第三方向上延伸並且在該第一方向上沈積在該第二汲極/源極結構上方的一部分； 一第二位元線，往該第三方向延伸，且在該第一方向上沈積在該第二汲極/源極結構上；以及 一電荷儲存層，耦合至每個該第一汲極/源極結構、該第二汲極/源極結構與該第三汲極/源極結構中的至少一第一側壁。
  2. 如請求項1所述之半導體裝置，其中該電荷儲存層圍繞該第一汲極/源極結構、該第二汲極/源極結構和該第三汲極/源極結構。
  3. 如請求項1所述之半導體裝置，其中該半導體裝置包含一第二電荷儲存層，該第二電荷儲存層耦合到該第一汲極/源極結構、該第二汲極/源極結構和該第三汲極/源極結構中的每一個第二側壁。
  4. 如請求項1所述之半導體裝置，其中該半導體裝置包含耦合在該電荷儲存層和該至少第一側壁之間的通道。
  5. 如請求項1所述之半導體裝置，其中該半導體裝置包含耦合到該電荷儲存層的一柵極結構。
  6. 如請求項5所述之半導體裝置，其中該柵極結構圍繞該電荷儲存層。
  7. 如請求項1所述之半導體裝置，其中半導體裝置包含： 一第四汲極/源極結構，在該第三方向與該第一汲極/源極結構間隔開； 一第五汲極/源極結構，在該第二方向與該第四汲極/源極結構間隔開； 一第六汲極/源極結構，在該第二方向與該第五汲極/源極結構間隔開；以及 一第二電荷儲存層，耦合至每個該第四汲極/源極結構、該第五汲極/源極結構與該第六汲極/源極結構中的至少一第二側壁。
  8. 如請求項7所述之半導體裝置，其中該共同選擇線的一部分在該第一方向上沈積在該第五汲極/源極結構上方。
  9. 如請求項7所述之半導體裝置，其中該半導體裝置包含： 一第三位元線，往該第一方向延伸，且在該第一方向上沈積在該第四汲極/源極結構上；以及 一第四位元線，往該第三方向延伸，且在該第一方向上沈積在該第六汲極/源極結構上。
  10. 如請求項7所述之半導體裝置，其中該半導體裝置包含耦接在該電荷儲存層和該第二電荷儲存層之間的一柵極結構。
  11. 如請求項7所述之半導體裝置，其中該半導體裝置包含圍繞在該電荷儲存層和該第二電荷儲存層周圍的一柵極結構。
  12. 一種半導體裝置，包含： 一第一汲極/源極結構，往一第一方向延伸； 一第二汲極/源極結構，往該第一方向延伸，並在垂直於該第一方向的一第二方向與該第一汲極/源極結構間隔開； 一第三汲極/源極結構，往該第一方向延伸，並在該第二方向與該第二汲極/源極結構間隔開； 一第四汲極/源極結構，往該第一方向延伸，並在該第二方向與該第三汲極/源極結構間隔開； 一第一位元線，往與該第一方向及該第二方向垂直的該第三方向延伸，該第一位元線在該第一方向上沈積在該第一汲極/源極結構上； 一共同選擇線，其包含在該第三方向上延伸並且在該第一方向上沈積在該第二汲極/源極結構與該第三汲極/源極結構上方的一部分； 一第二位元線，往該第三方向延伸，且在該第一方向上沈積在該第四汲極/源極結構上；以及 一第一電荷儲存層，耦合至每個該第一汲極/源極結構與該第二汲極/源極結構中的至少一第一側壁；以及 一第二電荷儲存層，耦合至每個該第一汲極/源極結構與該第二汲極/源極結構中的至少一第二側壁。
  13. 如請求項12所述之半導體裝置，其中該第一電荷儲存層圍繞該第一汲極/源極結構和該第二汲極/源極結構，並且該第二電荷儲存層圍繞該第三汲極/源極結構和該第四汲極/源極結構。
  14. 如請求項1所述之半導體裝置，其中該半導體裝置包含： 一第三電荷儲存層，耦合至每個該第一汲極/源極結構與該第二汲極/源極結構中的至少一第三側壁；以及 一第四電荷儲存層，耦合至每個該第三汲極/源極結構與該第四汲極/源極結構中的至少一第四側壁。
  15. 如請求項1所述之半導體裝置，其中半導體裝置包含： 一第一通道，耦合在該第一電荷儲存層與該至少一第一側壁之間；以及 一通道，耦合在該第二電荷儲存層與該至少一第二側壁之間。
  16. 如請求項1所述之半導體裝置，其中該半導體裝置包含： 一柵極結構，耦合在第一電荷儲存層和第二電荷儲存層之間。
  17. 如請求項5所述之半導體裝置，其中該柵極結構圍繞該第一電荷儲存層和該第二電荷儲存層。
  18. 一種用於製造記憶體裝置的方法，包含： 在一垂直方向上形成一電荷儲存層； 形成在該垂直方向上延伸的一第一汲極/源極結構； 形成在該垂直方向延伸並在垂直於垂直方向的一第二方向上與該第一汲極/源極結構間隔開的一第二汲極/源極結構； 形成在該垂直方向上延伸並且在該第二方向上與該第二汲極/源極結構間隔開的一第三汲極/源極結構； 電荷儲存層耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中的每一個至少第一側壁； 在垂直方向上在第一漏極/源極結構上方形成在垂直於垂直方向和第二方向的第三方向上延伸的第一位元線； 在垂直方向上的第二汲極/源極結構上方形成共同選擇線，此共同選擇線包含在第三方向上延伸的部分； 在第一方向上在第三汲極/源極結構上方形成在第三方向上延伸的第二位元線。
  19. 如請求項18所述之用於製造記憶體裝置的方法，其中形成電荷儲存層包含在第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構周圍形成電荷儲存層。
  20. 如請求項18所述之用於製造記憶體裝置的方法，其中該方法包含形成耦合到第一汲極/源極結構、第二汲極/源極結構和第三汲極/源極結構中每一個第二側壁的第二電荷儲存層。
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