CN114628402A - 半导体装置与制作半导体装置的方法 - Google Patents

Abstract

一种半导体装置与制作半导体装置的方法，半导体装置包含第一漏极/源极结构、第二漏极/源极结构、第三漏极/源极结构、第一位元线、共同选择线、第二位元线与电荷储存层。第一漏极/源极结构往第一方向延伸。第二漏极/源极结构往第一方向延伸，并在垂直于第一方向的第二方向与第一漏极/源极结构间隔开。第三漏极/源极结构往第一方向延伸，并在第二方向与第二漏极/源极结构间隔开。电荷储存层耦合至每个第一漏极/源极结构、第二漏极/源极结构与第三漏极/源极结构中的至少一第一侧壁。

Description

半导体装置与制作半导体装置的方法

技术领域

本案是与电子装置有关，且特别是有关于一种应用于半导体的装置。

背景技术

电子设备的发展，例如:计算机、手持装置、智能手机与物联网(internet ofthing,loT)装置等促使存储装置的需求增加。一般而言，储存装置可以是挥发式或非挥发式的记忆体装置。挥发式的记忆体设备可以在通电时储存数据但会在电源关闭时失去所有储存的数据。相比挥发式记忆体，非挥发式记忆体即使在断电后仍可存储数据但可能比挥发式记忆体来的慢。

发明内容

本案内容的一技术态样是关于一种半导体装置，包含第一漏极/源极结构、第二漏极/源极结构、第三漏极/源极结构、第一位元线、共同选择线、第二位元线与电荷储存层。第一漏极/源极结构往第一方向延伸。第二漏极/源极结构往第一方向延伸，并在垂直于第一方向的第二方向与第一漏极/源极结构间隔开。第三漏极/源极结构往第一方向延伸，并在第二方向与第二漏极/源极结构间隔开。第一位元线往与第一方向及第二方向垂直的第三方向延伸，第一位元线在第一方向上沉积在第一漏极/源极结构上。共同选择线包含在第三方向上延伸并且在第一方向上沉积在第二漏极/源极结构上方的一部分。第二位元线往第三方向延伸，且在第一方向上沉积在第二漏极/源极结构上。电荷储存层耦合至每个第一漏极/源极结构、第二漏极/源极结构与第三漏极/源极结构中的至少一第一侧壁。

本案内容的再一技术态样是关于一种半导体装置，包含第一漏极/源极结构、第二漏极/源极结构、第三漏极/源极结构、第四漏极/源极结构、第一位元线、共同选择线、第二位元线、第一电荷储存层与第二电荷储存层。第一漏极/源极结构往第一方向延伸。第二漏极/源极结构往该第一方向延伸，并在垂直于该第一方向的一第二方向与该第一漏极/源极结构间隔开。第三漏极/源极结构往第一方向延伸，并在垂直于第二方向与第一方向的第三方向与第二漏极/源极结构间隔开。第四漏极/源极结构往第一方向延伸并在该第二方向第三漏极/源极结构间隔开。第一位元线往与第一方向及第二方向垂直的第三方向延伸，第一位元线在第一方向上沉积在第一漏极/源极结构上。共同选择线包含在第三方向上延伸并且在第一方向上沉积在第二漏极/源极结构与第三漏极/源极结构上方的一部分。第二位元线往第三方向延伸，且在第一方向上沉积在第四漏极/源极结构上。第一电荷储存层耦合至每个第一漏极/源极结构与第二漏极/源极结构中的至少一第一侧壁。第二电荷储存层耦合至每个第一漏极/源极结构与第二漏极/源极结构中的至少一第二侧壁。

本案内容的再一技术态样是关于一种制作半导体装置的方法，制作半导体装置的方法包含：在垂直方向形成电荷储存层；形成第一漏极/源极结构往垂直方向延伸；形成第二漏极/源极结构往垂直方向延伸，并在垂直于垂直方向的第二方向与第一漏极/源极结构间隔开；形成第三漏极/源极结构往垂直方向延伸，并在第二方向与第二漏极/源极结构间隔开，其中电荷储存层耦合至每个第一漏极/源极结构、第二漏极/源极结构与第三漏极/源极结构中的至少一第一侧壁；形成第一位元线往与垂直方向及第二方向垂直的第三方向延伸，第一位元线在第一方向上沉积在第一漏极/源极结构上；形成共同选择线，其包含在第三方向上延伸并且在垂直方向上沉积在第二漏极/源极结构上方的一部分；形成第二位元线往第三方向延伸，且在垂直方向上沉积在第二漏极/源极结构上。

附图说明

当与附图一起阅读时，根据以下详细描述可以最佳的理解本公开的各个方面。须注意的是依据不同行业的做法，各种特征未按比例绘制。实际上，为了清楚起见，可以任意地增加或减小各种特征的尺寸。

图1是依照本案多个实施例绘示一种制造三维储存装置范例的流程图；

图2、3、4、5、6、7、8、9、10、11A与11B是依照本案多个实施例绘示透过图1的方法所制造的三维记忆装置范例在各个制造阶段的透视图或俯视图；

图12是依照本案多个实施例绘示透过图1的方法所制造的三维记忆装置范例的俯视图；

图13是依照本案多个实施例绘示图2到图12的三维储存装置范例的电路原理图；

图14是依照本案一个或多个实施例绘示的结构俯视图；

图15是依照本案一个或多个实施例绘示的结构俯视图；

图16是依照本案一个或多个实施例绘示的结构俯视图；

图17是依照本案一个或多个实施例绘示的结构俯视图；

图18是依照本案多个实施例绘示一种制造三维储存装置范例的流程图；

图19、20、21、22、23、24A与24B是依照本案多个实施例绘示透过图18的方法所制造的三维记忆装置范例在各个制造阶段的透视图或俯视图；

图25是依照本案多个实施例绘示图19到图24B的三维储存装置范例的电路原理图；

图26是依照本案一个或多个实施例绘示的结构俯视图；

图27是依照本案一个或多个实施例绘示的结构俯视图；

图28是依照本案一个或多个实施例绘示的结构俯视图；

图29是依照本案多个实施例绘示的记忆体系统包含三维储存装置的配置方框图。

【符号说明】

100：一种制造三维储存装置的方法

102：提供堆叠

104：形成第一沟槽

106：形成铁电层与通道层

108：图形化介电填充材料

110：形成位元线和源极线

112：形成第二沟槽

114：蚀刻牺牲层

116：形成字线

118：形成绝缘填充层

120：形成金属化层

200：三维储存装置

202：堆叠

204：绝缘层

206：牺牲层

302：第一沟槽

402：铁电层

404：通道层

406：介电填充材料

408、410、412、414、416、418、420、422、424、426、428和430：记忆体串

602、604、606、608、610、612、614、616、618、620、622和624：第一位元线

626、628、630、632、634、636、638、640、642、644、646和648：源极线

650、652、654、656、658、660、662、664、666、668、670和672：第二位元线

702、704和706：第二沟槽

708、710、712和714：鳍状结构

802：凹槽

902、904、906、908、910、912、914、916、918、920、922、924、926、928、930和932：字线(WL)

1002、1004和1006：绝缘填充层

1102-1114：金属化层

1400、1500：结构

G1、G2、G3、G4：栅极结构

CH1、CH1A、CH2、CH2A：通道

CS1、CS1A、CS2、CS2A：电荷存储层

DS1、DS2、DS3、DS4、DS5、DS6、DS7、DS8：漏极/源极结构

BL1、BL2、、BL3、BL4：位元线

SL1、SL2：选择线

SW1、SW2、SW3、SW4：侧壁

ISO1、ISO2：隔离区域

1802：提供堆叠

1804：形成沟槽

1806：形成字线

1808：形成铁电层与通道层

1810：提供通道层

1812：形成位元线和源极线

1814：形成金属化层

具体实施方式

以下公开揭露了用于实施所提供的本案标的的许多不同特征的实施例或实例。以下所描述组件与配置用以简化本案。当然这些仅为实例，并无意图限制之。例如，在以下的描述中，在第一特征之上或第二特征之上的形成可以包含第一和第二特征直接接触形成的实施例，并且也可以包含在第一与第二特征之间形成额外特征为第一与第二特征未直接接触形成的实施例。此外，本案标的可重复参考标号及/或字母在各个实例中。此重复是出于简单且清楚的目的，且其本身并不决定各种讨论过的实施例及/或配置之间的关系。

此外，为了便于描述，在本文中可以使用诸如“在下方”，“在...下方”，“在上方”，“在…上方”之类的空间相对术语，以便于描述如图示所绘示的一个元件或特征与另一元件或特征的关系。除了图示中描述的方位之外，空间相对术语也倾向涵盖设备在使用或操作中的不同方位。该装置可用其他方式定位(旋转90度或在其他方向)，且文中所使用的空间相对描述可以用此处同样的方式被解释之。

本公开案提供了三维(3D)储存装置的各种实施例与其形成的方法。如本案所公开的三维储存装置包含形成为储存阵列的多个储存单元。该储存单元为横跨基板上多个储存级(或层)所形成的。各个储存单元被实施为铁电储存单元。例如，每个铁电存储单元可以由以下至少之一构成：半导体沟槽的一部分沿着阵列的垂直方向连续地延伸，铁电层的沟槽也沿着阵列的垂直方向连续延伸，沿着阵列横向方向连续延伸的多个第一导电结构(作为栅极电极)中的一个，沿着阵列垂直方向连续延伸的一第二导电结构(作为源极电极)与沿着阵列垂直横向方向连续延伸的一第三导电结构(作为漏极电极)。栅极电极、源极电极与漏极电极有时可被称作“字线(WL)”，“位元线(BL)”和“源极/选择线(SL)”。

根据一些实施例，一种三维储存系统包含多个储存单元。范例性的储存单元包含第一漏极/源极结构，在第一方向上与第一漏极/源极结构间隔开的第二漏极/源极结构，以及在第一方向上与第二漏极/源极结构间隔开的第三漏极/源极结构。储存单元包含电荷储存层耦合到每一个第一漏极/源极结构、第二漏极/源极结构与第三漏极/源极结构的至少第一侧壁。该储存单元包含：第一金属化层代表沉积在第一漏极/源极结构上方的第一位元线，第二金属化层代表沉积在第二漏极/源极结构上方的共同源极/选择线，以及第三金属化层代表沉积在第三漏极/源极结构上方的第三位元线。

以有利的方面来说，采用此公开案的储存单元的三维储存系统可以实现多个益处。一方面，三维储存系统可以透过在两个晶体管元件结构之间共同选择线来节省记忆区域。因此，晶粒和晶圆可以囊括更多数量的三维储存系统以减少每个三维储存系统的制造成本。

通常而言，铁电储存装置(有时被称为“铁电随机存取记忆体(FeRAM)”装置)包含铁电材料用于储存信息。铁电材料用作储存装置的记忆材料。铁电材料偶极矩被编程为两个不同方向(例如，“向上”或“向下”偏振位置取决于氧原子在晶格里的位置)根据施加到铁电材料上的电场磁性用以储存信息在铁电材料里。举例而言，偶极矩的方向可以透过测量流过与铁电材料相邻的半导体通道的电流来检测。尽管以下讨论的公开案三维储存装置实施例为针对铁电储存装置，应当理解一些实施例可以用在各种其他类型的三维非挥发式储存装置(例如，磁阻式随机存取记忆体(MRAM)装置，相变式随机存取记忆体(PCRAM)装置等)仍然保留在本公开案的范围内。

图1是依照本案多个实施例绘示一种制造三维储存装置方法100的流程图。举例而言，方法100的至少一些操作(或步骤)可用于形成三维铁电储存装置。需注意的是方法100仅作为一项范例，并无用于限制本公开案。因此，应当理解可以提供额外的操作方法于图1的方法100之前﹑之中或之后，并且此处仅简要描述一些其他操作。在一些实施例中，方法100的操作可以与图2、3、4、5、6、7、8、9、10、11A和11B中所示的各制造阶段的三维储存装置的透视图及/或俯视图相关联，将在下面进一步详细讨论。

简而言之，方法100开始于操作102于基板之上提供堆叠的绝缘层和牺牲层。方法100持续到形成数个第一沟槽的操作104。方法100持续到形成多个铁电层与多个通道层的操作106。方法100持续到对介电填充材料图形化的操作108。方法100持续到形成多个位元线和多个源极/选择线的操作110。方法100持续到形成数个第二沟槽的操作112。方法100持续到蚀刻牺牲层的操作114。方法100持续到形成数个字线的操作116。方法100持续到形成绝缘填充层的操作118。方法100持续到形成金属化层的操作120。

对应于图1的操作102，图2是三维储存装置200的透视图，三维储存装置200包含在各个制造阶段之一于半导体基板201之上形成的堆叠202，各个制造阶段乃根据于各种实施例。

基板201可以是半导体基板，例如：块体半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板或类似基板，其可为掺杂(例如，使用p-型或n-型掺质(dopant))或未掺杂的。基板201可以是晶圆，例如硅经圆。一般而言，绝缘体上覆半导体基板包含包含形成于绝缘体上的半导体材料的膜层。举例来说，此绝缘层可为，埋藏氧化物(buried oxide,BOX)层、氧化硅(silicon oxide)层、或类似膜层。提供上述绝缘层于基板上，通常是硅(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多层(multi-layered)或梯度(gradient)基板。在一些实施例中，半导体基板201的半导体材料可包含包含含硅(silicon,Si)或锗(germanium,Ge)的元素半导体；包含包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)的化合物(compound)半导体；包含包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半导体；或上述的组合。

叠层202包含在基板201上沿着垂直方向(例如，Z方向)彼此交替地堆叠的多个绝缘层204和多个牺牲层206。尽管在图2所示实施例中示出了五个绝缘层204和四个牺牲层206，应当理解的是堆叠202可以包含彼此交替地沉积任意数量的绝缘层和任意数量的牺牲层，堆叠202仍在本公开案的范围内。此外，尽管在图2所绘示的实施例中堆叠202直接接触基板201，应当理解的是堆叠202可与基板201分离(如上所述)。举例而言，在基板201上方可以形成多个(平面及/或非平面)晶体管与多个金属化层，每个金属化层包含多个电耦接于那些晶体管的接触点，金属化层与晶体管可以被形成于基板201与堆叠202之间。如本案所使用的，交替堆叠的绝缘层204和牺牲层206是指每个牺牲层206被两个相邻的绝缘层204邻接。绝缘层204之间可以具有相同的厚度，或者可以具有不同的厚度。牺牲层206之间可以具有相同的厚度，或者可以具有不同的厚度。在一些实施例中，堆叠202可以从绝缘层204(如图2所示)或牺牲层206开始。

绝缘层204可以包含至少一种绝缘材料。可以用于绝缘层204的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂的硅酸盐玻璃)﹑氮化硅﹑氮氧化硅﹑有机硅酸盐玻璃(OSG)﹑旋涂电介质材料﹑介电金属氧化物通常被称为高介电常数(high-k)介电氧化物(例如：氧化铝﹑氧化铪等)及其硅酸盐，介电金属氮氧化物及其硅酸盐，以及有机绝缘材料。其他材料在本公开案的范围内。在一实施例中，绝缘层204可为氧化硅。

牺牲层206可以包含绝缘材料，半导体材料或导电材料。牺牲层206的材料是可以相对于绝缘层204的材料而随后选择性地去除的牺牲材料。牺牲层206的非限制性实例包含氮化硅﹑非晶相半导体材料(例如非晶硅)与多晶相半导体材料(例如多晶硅)。在一个实施例中，牺牲层206可以是间隙材料层包含氮化硅，牺牲层206也可以是包含硅或锗的至少一种半导体材料。其他材料在本公开案的范围内。

堆叠202可以透过在基板201上交替沉积绝缘层204和牺牲层206的各自材料来形成。在一些实施例中，绝缘层204之一可以被沉积，举例而言，透过化学气象沉积法(CVD)，接着沉积牺牲层206之一，例如使用化学气象沉积法(CVD)或原子层沉积(ALD)。堆叠202的其他成形方法再本公开案的范围内。

对应于图1的操作104，图3是三维储存装置200的透视图，其中在多个制造阶段之一的堆叠202被图形化形成数个第一沟槽302，根据各种实施例。虽然图3的实施例绘示了12个第一沟槽302，应当理解的是此三维储存装置200可以包含任何数量的第一沟槽302，仍然保留于本公开案的范围内。

第一沟槽302全部沿着横向方向(例如，X方向)延伸。可以通过使用第一蚀刻制程来形成第一沟槽302。第一蚀刻制程可以包含例如反应离子蚀刻(RIE)工艺，中性束蚀刻(NBE)制程等或其组合。第一蚀刻制程可以是各向异性的。这样可以形成垂直延伸穿过堆叠202的第一沟槽302。例如，第一沟槽302(在第一蚀刻制程之后)可以具有几乎垂直的侧壁，每个侧壁由绝缘层204和牺牲层206的相应蚀刻的侧壁共同构成。形成第一沟槽302的其他方法在本公开案的范围内。

每个第一沟槽可以定义多个记忆体串的初始覆盖区，这将在下面进一步详细讨论。在一些实施例中，第一沟槽302可以是以行和列的阵列排列的条(当从顶部观察时)，使得第一沟槽302的列彼此平行(例如，在Y方向上彼此间隔开)。第一沟槽302的行彼此平行(例如，在X方向上彼此间隔开)。在一些实施例中，第一沟槽302相对于彼此紧密间隔(透过堆叠202的其余部分)。

对应于图1的操作106，图4是三维储存装置200的透视图，三维储存装置200包含在各个制造阶段之一的铁电层402和每个第一沟槽302，根据各种实施例。在各个实施例中，每个铁电层402包含四个部分，每个部分形成为沿着对应沟槽的侧壁的一延伸。因此，在这样的实施例中，每个铁电层402围绕(例如，环绕)相应的记忆体串。在每个铁电层上，通道层还包含分别与该铁电层402的四个部分接触的四个部分。

铁电层402包含铁电材料。如本公开案所用，“铁电材料”是指即使没有施加电场也显示自发极性，并且可以通过施加外部电场而反转的极性的材料。

在一个实施例中，铁电材料包含斜方晶系金属氧化物，其单位晶格具有非零的永久电耦极矩。在一个实施例中，正交系的金属氧化物包含掺杂氧化锆的斜方晶系铪或掺杂掺杂物的斜方晶系氧化铪，此掺杂物的原子半径比铪原子半径小40％至15％。掺杂物的原子半径其他范围在本公开案内。例如，斜方晶系氧化金属可以包含斜方晶相氧化铪掺杂至少一种的硅、铝、钇和锆。其他材料在本公开案的范围内。掺杂物原子(例如铝原子)的原子浓度可以在0.5％至16.6％的范围内。在一实施例中，掺杂物原子的原子浓度可大于1.0％、2.0％、3.0％、5.0％、7.5％和/或10％。选择性地或附加地，掺杂物原子的原子浓度可以小于15％、12.5％、10％、7.5％、5.0％、3.0％和/或2.0％。掺杂物原子的原子浓度的其它值和范围在本公开案的范围内。

斜方晶相金属氧化物可以为诱导掺杂的非中心对称结晶相，非中心对称结晶相在施加和去除外部电场时会产生剩余的耦极矩。具体而言，由于斜方晶格中氧原子的位置(例如，上或下位置)，氧原子相对于斜方晶系金属氧化物中的金属原子的极化可引起非中心对称的电荷分布。其他斜方晶相在本公开案的范围内。

铁电材料(铁电层402的)可以透过例如原子层沉积(ALD)或化学气相沉积(CVD)的保形沉积方法以连续的衬垫结构沉积在工件上。例如，金属有机前导气体和氧气可以交替地或同时地流入处理腔室用以沉积铁电材料。沉积铁电层402的其他方法在本公开案的范围内。铁电材料的沉积材料可以在引起铁电材料中斜方晶相形成的高温下退火。作为非限制性实例，用于在铁电材料中形成斜方晶系金属氧化物材料的温度可以在从450摄氏度到850摄氏度的范围内，通常具有约200摄氏度的容许度，具体取决于金属氧化物的成分。用以沉积铁电材料的其他温度值和范围在本公开案的范围内。沉积之后，铁电材料可以在500至850摄氏度，例如于500至700摄氏度，或550至600摄氏度的温度下退火，以增加铁电材料中的斜方晶相的量。用于使铁电材料退火的其他温度值和范围在本公开案的范围内。

铁电材料的平均厚度可以在5nm至30nm的范围内，例如在6nm至12nm的范围内，虽然也可以采用较小和较大的平均厚度。平均厚度的其他范围在本公开案的范围内。如本公开案所使用，除非另外指出，否则“厚度”是指平均厚度。铁电材料的厚度变化可以小于平均厚度的30％。在一实施例中，铁电材料的厚度变化可以小于铁电材料的平均厚度的20％，小于10％和/或小于5％。厚度变化的其他范围在本公开案的范围内。

通道层404包含半导体材料，例如至少一种元素半导体材料，至少一种III-V族化合物半导体材料，至少一种II-VI族化合物半导体材料，至少一种有机半导体材料或其他半导体材料。在一实施例中，半导体材料包含非晶硅或多晶硅。其他材料在本公开案的范围内。在一个实施例中，半导体材料可以具有第一导电类型的掺杂。其他导电类型在本公开案的范围内。

半导体材料(通道层404的)可以透过例如低压化学气相沉积(LPCVD)的保形沉积方法在工件上形成为连续的衬垫结构。形成半导体材料的其他方法在本公开案的范围内。半导体材料的厚度可以在3nm至30nm的范围内，虽然也可以采用越来越小的厚度。厚度的其他范围在本公开的范围内。在一个实施例中，半导体材料可以具有第一导电类型的掺杂。其他导电类型在本公开案的范围内。

为了形成铁电层402和通道层404(如图4所示)，可以在工件上依次形成上述铁电材料和半导体材料。每一个铁电材料和半导体材料可以形成为在工件上方的连续衬垫结构。在各种实施例中，第一沟槽302不能被铁电材料和半导体材料完全填满。接着，可以执行各向异性蚀刻制程用以图案化或以其他方式分离连续铁电材料和半导体材料。图案化的其他方法在本公开的范围内。此外，介电填充材料406可以沉积在工件上方用以填充第一沟槽302内的任何未填充的体积。介电质填充材料406包含介电质材料，例如氧化硅或有机硅酸盐玻璃，否则为低介电系数的介电质材料或其组合。其他材料在本公开案的范围内。介电填充材料406可以透过如低压化学气相沉积(LPCVD)的保形沉积方法或透过如旋转涂布的自平坦化沉积制程来沉积。沉积介电填充材料406的其他方法在本公开案的范围内。在介电质填充材料406的沉积之后，可以执行化学机械平坦化(CMP)制程以去除任何过量的电介质填充材料。去除过量的电介质填充材料的其他方法在本公开的范围内。

在第一沟槽302中沉积铁电层402和通道层404之后，可以形成(或隔离)多个记忆体串。例如在图4中，可以由铁电层402和通道层404形成记忆体串408。第一记忆体串1302包含垂直地沉积在四个不同层上的四个记忆体单元，这四个记忆体单元将由在后续的阶段形成的各个字线来控制(例如栅极)。相似地，多个记忆体串(例如410、412、414、416、418、420、422、424、426、428和430)可以分别由铁电层402和通道层404形成。此外，每个记忆体单元包含垂直延伸的铁电层402的区域(或部分)和垂直延伸的通道层404的区域(或部分)。尽管在图4的实施例中绘示四个不同的层，应当理解的是三维储存装置200可以包含任何数量的层，同时仍然在本公开案的范围内。

对应图1的操作108，图5是根据各种实施例的三维储存装置200的透视图，其中在各个制造阶段之一对每个第一沟槽302中的介电质填充材料406进行构图。

介电填充材料406可以被图案化定义多个位元线(BL)和源极线(SL)的初始覆盖区，这将在下面进一步详细讨论。如图5所示，在第一沟槽302中透过如各向异性蚀刻制程来图案化(或以其他方式分离)介电填充材料406以形成第一沟槽302的各个沟槽部分。形成各种沟槽部分的其他方法在本公开案的范围内。

换句话说，在每个沟槽中，沟槽部分被介电质填充材料406的各个剩余部分彼此隔开。介电填充材料406的剩余部分可以被用于将储存装置200的特定串的每个记忆体单元的第一位元线(BL)、第二位元线和源极线(SL)彼此电性屏蔽，这将在下面进一步详细讨论。

对应于图1的操作110，图6是三维储存装置200的透视图，三维储存装置200包含多个第一位元线(602、604、606、608、610、612、614、616、618、620、622和624)，多个源极线(626、628、630、632、634、636、638、640、642、644、646和648)，以及多个第二位元线(650、652、654、656、658、660、662、664、666、668、670和672)于制造的各个阶段之一，根据各种实施例。

第一位元线602至624，源极线626至648以及第二位元线650至672(统称为漏极/源极层)可以透过用金属材料填充第一沟槽302的沟槽部分来形成。金属材料可以选自包含钨、铜、钴、钌、钛、钽或其组合。其他材料在本公开案的范围内。可以透过保形沉积方法来沉积金属材料，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学电镀，电镀或其组合。沉积金属材料的其他方法在本公开案的范围内。

对应于图1的操作112，图7是根据各种实施例绘示的三维储存装置200的透视图，在制造的各个阶段之一对堆叠202形成多个第二沟槽702、704和706进行构图。尽管在图7实施例中绘示三个第二沟槽702-706，但是应当理解，三维储存装置200可以包含任意数量的第二沟槽，仍在本公开的范围内。第二沟槽702-706全部沿着横向方向(例如，X方向)延伸。可以透过执行与用以形成第一沟槽302的类似制程来形成第二沟槽702-706。

作为形成第二沟槽702-706的结果，形成鳍状结构708、710、712和714。如图所示，鳍状结构708至714(有时称为条状结构)全部沿着横向方向(例如，X方向)延伸，并且彼此平行。每一个鳍状结构708至714包含彼此交替堆叠的数个层次(或层)。特别地，每个鳍状结构包含多个绝缘层204(的其余部分)和牺牲层206的多个(的其余部分)的交替堆叠。每个鳍状结构708至714包含一个或多个记忆体串。例如，鳍状结构708包含记忆体串408至412。

对应于图1的操作114，图8是根据各种实施例绘示在其中蚀刻了牺牲层206的三围储存器件200的透视图。每个牺牲层206可以横向(例如，沿Y方向)凹进(例如，去除)以代替牺牲层206在鳍状结构708至714中产生的凹槽802。可以透过执行第二蚀刻制程来使牺牲层206凹陷，第二蚀刻制程通过第二沟槽702-706将牺牲层206选择性地蚀刻至绝缘层204。换句话说，绝缘层204可以在第二蚀刻过程中保持基本上完好无损。如此，第二沟槽702-706(在第二蚀刻制程后)可以各自包含以阶梯状轮廓存在的其内侧壁。使牺牲层206凹陷的其他方法在本公开案的范围内。

第二蚀刻制程可以包含使用湿蚀刻溶液的湿蚀刻制程，或者可以是气相(干)蚀刻制程将蚀刻剂以气相引入到第一沟槽(虚线)中。在实例中牺牲层206包含氮化硅且绝缘层204包含氧化硅，第二蚀刻制程可以包含湿式蚀刻制程，其中将工件浸入含磷酸的湿式蚀刻槽中，用以选择性地将牺牲层206的氮化硅蚀刻成氧化硅、硅及绝缘层204的各种其他材料。蚀刻牺牲层206的其他方法在本公开案的范围内。

对应于图1的操作116，图9是根据各种实施例绘示三维储存装置200的透视图，在各个制造阶段之一形成多个字线(WL)902、904、906、908、910、912、914、916、918、920、922、924、926、928、930和932。每个字线耦合到沿着每一层中的特定沟槽沉积的多个记忆体单元。例如，字线902可以形成在鳍状结构708的第一层中。

可以通过用金属填充层填充凹槽802来形成字线902-932。金属填充层包含选自钨、铜、钴、钌、钛、钽或其组合的至少一种金属材料。其他材料在本公开案的范围内。可以透过保形沉积方法来沉积金属填充层，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学电镀，电镀或其组合。沉积金属填充层的其他方法在本公开案的范围内。

在形成字线902-932之后，可以通过其相应的字线、位元线和源极线来除取记忆体串408至430的每个记忆体单元。例如，可以透过以下方式写入(即，编程或擦除)三维储存装置200的记忆体单元，并且可以读取(即，感测)该记忆体单元的铁电状态。每个记忆体单元可以包含一个垂直延伸的铁电层402区域(或部分)，铁电层402区域(或部分)在选定的一个字线与选定的一个垂直延伸的通道层404之间。在以下的讨论中，选择沿着第四层的记忆体串408的记忆体单元(以下称为“记忆体单元408A”)作为用于读写的代表实例。

在通道层404包含p型掺杂的半导体材料并且p型掺杂的半导体通道中的少数电荷载子是电子的情况下，可以通过应用以下方法将选定的记忆体单元408A编程为已编程(即ON)状态，该状态可局部降低选定通道层404内的电压阈值并处于选定字线908的级别上：(1)位于所选通道层404内的第一位元线602(或第二位元线650)和源极线626之间的电流偏置电压；(2)将选择的字线电压施加到选择的字线908，其中相对于施加到第一位元线602和源极线626的电压，选择的字线电压是更大的正电压；以及(3)对于每个未选择的字线(例如，902、904和906)，未选择的字线电压比被选择的字线电压低。在非限制性实例中，源极线626可以偏压为O V，第一位元线602可以偏压为2.0V，选定的字线908可以偏压为5V，未选择的字线可以偏置为2.5V。其他偏电压值在本公开案的范围内。该编程步骤将与编程的记忆体单元408A相邻(即与所选的字线908相邻)的通道的电压阈值设置为相对较低的值，例如OV。其他电压阈值在本公开案的范围内。

继续同一实例，可以通过应用以下命令将选定的记忆体单元408A编程为擦除状态(即OFF)，该状态会增加选定通道层404内的电压阈值并达到选定字线408的级别上：(1)位于所选通道层404内的第一位元线602(或第二位元线650)和源极线626之间的电流偏电压；(2)选择的字线908到选择的字线电压，其中相对于施加到第一位元线602和源极线626的电压中的至少一个，选择的字线电压为负电压；以及(3)未选择的WL电压到未选择的字线(例如902、904和906)电压比施加到第一位元线602和源极线626的电压更正。在非限制性实例中，源极线626可以偏压为5V，第一位元线602可以偏压为5V，选定的字线908可以偏置为OV，未选择的字线可以偏压为7.5V。其他偏电压值在本公案的范围内。此擦除步骤将与编程的存储单元408A相邻(即与所选的字线908相邻)的沟道阈值电压设置为相对较高的值，例如1V，其高于编程的值。其他电压阈值在本公开案的范围内。

可以通过应用以下命令来读取所选记忆体单元408A的开或关状态：(1)第一位元线602(或第二位元线650)和源极线626之间的电流偏电压；(2)选定的字线电压至选定的字线908，其中所选字线电压在施加到第一位元线602和源极线626的电压之一或之间：以及(3)未选择的WL电压到未选择的字线908电压比施加到第一位元线602和源极线626的电压更正。在非限制性实例中，源极线626可以被偏压为OV，第一位元线602可以被偏压为1至2V，字线908可以被偏压为1至1.5V，未选择的字线可以被偏压为2.5V(施加到所选字线908的编程电压的一半)。其他偏电压值在本公开案的范围内。这在第一位元线602和源极线626之间提供大于被擦除的记忆体单元中的通道的电压阈值的电压，以保持电流在第一位元线602和源极线626之间的通道中流动。

对应于图1的操作118，图10是根据各种实施例绘示三维储存装置200的透视图，其中在各个制造阶段之一绝缘填充层1002、1004和1006沉积在第二沟槽702-706中。绝缘填充层1002-1006可以包含与绝缘层204相似的绝缘材料。

对应于图1的操作120，图11A是根据各种实施例的三维储存装置200的透视图，其中在各个制造阶段之一形成金属化层1102-1114。进一步来说，图11B是三维储存装置200的俯视图，对应于图11A。在一些实施例中，金属化层1102-1106形成在第一位元线602-624上方，金属化层1108形成在源极线626-648上方，金属化层1110-1114形成在第二位于线650-672上方。例如，在第一位元线602上方形成金属化层1102，在第一位元线604上方形成金属化层1104，在第一位元线606上方形成金属化层1106，在源极线626上方形成金属化层1108，参照图628和630，在第二位元线650之上形成金属化层1110，在第二位元线652之上形成金属化层1112，并且在第二位元线654之上形成金属化层1114。

在各种实施例中，三维储存装置200可以被形成于后段制程(BEOL)期间。举例而言，可以在基板上的多个晶体管上方形成多个金属化层1102-1114形成三维储存装置200(通常称为前段制程(FEOL)期间)。因此，应当理解的是如以下所绘示的为简化的三维储存装置200，可以包含数个各种其他装置(在以下附图中未示出)如：周围的晶体管、阶梯字线等，仍在本公开案的范围内。

图12是三维储存装置1200的俯视图。三维储存装置1200相似于三维储存装置200，除了三维储存装置1200包含在X方向上与记忆体串相邻且在Y方向上偏移的第二记忆体串。例如，在第一鳍状结构中，第二记忆体串在X方向上与记忆体串408相邻并且在Y方向上偏移。每一层记忆体串(例如，记忆体串408、410和412)及其相邻的第二记忆体串被各自的位元线围绕。三维储存装置1200的每个记忆体串具有一个位元线和一个源极线。

图13根据各种实施例所绘示三维储存装置200的电路原理图。图13绘示记忆体串408、410和412。每个记忆体单元可以由晶体管表示，其中每个记忆体单元可以通过字线、位元线和源极线的相应组合来存取。例如，为了存取记忆体串408的顶部记忆体单元(例如，记忆体单元408A)，可以使用第一位元线602(或第二位元线650)来确定字线908以选择该存储单元，并向源极线626施加合适的信号级别，如上所述。

图14根据一个或多个实施例绘示结构1400的俯视图。在一些实施例中，结构1400是一个或多个记忆体结构、三维储存结构的一部分、半导体装置、记忆体装置、结构的电路布局或类似。在一些实施例中，结构1400对应于三维储存装置200的一部分(例如，图7的鳍状结构708的一部分)。

结构1400包含包含漏极/源极结构DS1(例如，图6的第一位线602)。结构1400包含在第一方向(例如，Y方向)上与漏极/源极结构DS1间隔开的漏极/源极结构DS2(例如，图6的源极线626)。结构1400包含在第一方向上与漏极/源极结构DS2间隔开的漏极/源极结构DS3(例如，图6的第二位线650)。

结构1400包含耦接在漏极/源极结构DS1和漏极/源极结构DS2之间的隔离区域ISO1(例如，图4的介电质填充材料406)。结构400包含耦接在漏极/源极结构DS2与漏极/源极结构DS3之间的隔离区ISO2。结构400包含隔离区ISO2，隔离区ISO2耦合在漏极/源极结构DS2和漏极/源极结构DS3之间。

结构1400包含环绕(例如，围绕)漏极/源极结构DS1、漏极/源极结构DS2，漏极/源极结构DS3、隔离区ISO1和隔离区ISO2的通道(例如，通道层)CH1(例如，图4的通道层404)。通道CH1具有在第一方向上延伸的第一部分。在一些实施例中，CH1的第一部分接触和/或耦合到每一个漏极/源极结构DS1、DS2和DS3中的第一侧壁SW1。例如，CH1的第一部分接触和/或耦合到漏极/源极结构DS1的侧壁SW1。通道CH1具有在第一方向上延伸并且在垂直于第一方向的第二方向(例如，X方向)上与CH1的第一部分间隔开的第二部分。在一些实施例中，CH1的第二部分接触和/或耦合到漏极/源极结构DS1第一侧壁SW2。在一些实施例中，CH1的第二部分接触和/或耦合到每一个漏极/源极结构DS1、DS2和DS3中的第二侧壁。例如，CH1的第二部分接触和/或耦合到漏极/源极结构DS1的侧壁SW2。通道CH1具有第三部分，通道CH1的第三部分在第二方向上延伸且耦接在CH1的第一部分和CH1的第二部分之间。在一些实施例中，CH1的第三部分接触和/或耦合到漏极/源极结构DS1的侧壁SW3。通道CH1具有在第二方向上延伸的第四部分，此第四部分在第一方向上与CH1的第三部分间隔开，并且耦接在CH1的第一部分和CH1的第二部分之间。在一些实施例中，CH1的第三部分接触和/或耦合到漏极/源极结构DS3的侧壁SW4。

结构1400包含围绕通道CH1、漏极/源极结构DS1、漏极/源极结构DS2、漏极/源极结构DS3、隔离区ISO1与隔离区ISO2的电荷储存层CS1(例如，图4的铁电层402)。在一些实施例中，电荷储存层CS1与通道CH1接触和/或耦合至通道CH1。电荷储存层CS1具有在第一方向上延伸的第一部分。在一些实施例中，CS1的第一部分经由通道CH1的第一部分耦合到每个漏极/源极结构DS1、DS2和DS3的第一侧壁。电荷储存层CS1具有在第一方向上延伸并且在第二方向上与CS1的第一部分间隔开的第二第一部分。在一些实施例中，CS1的第二部分经由通道CH1的第二部分耦合到每个漏极/源极结构DS1、DS2和DS3的第二侧壁。电荷储存层CS1具有在第二方向上延伸并且耦合在CS1的第一部分和CS2的第二部分之间的第三部分。在一些实施例中，CS1的第三部分经由通道CH1的第三部分耦合到漏极/源极结构DS1的侧壁SW3。电荷储存层CS1具有在第二方向上延伸的第四部分，此第四部分在第一方向上与CS1的第三部分间隔开，并且耦接在CS1的第一部分和CS2的第二部分之间。在一些实施例中，CS1的第四部分经由通道CH1的第四部分耦合到漏极/源极结构DS3的侧壁SW4。

结构1400包含包含围绕电荷储存层CS1、通道CH1、漏极/源极结构DS1、漏极/源极结构DS2、漏极/源极结构DS3、隔离区域ISO1和隔离区域ISO2的栅极结构G1(例如，图9的WL908)。在一些实施例中，栅极结构G1与电荷储存层CS1接触和/或耦合到电荷储存层CS1。

结构1400包含包含位元线BL1(例如，图11A的金属化层1102)。位元线BL1在第二方向上延伸。位元线BL1沉积(例如，重叠、耦合、沉积在垂直于第一方向和第二方向的第三方向上、接触)在漏极/源极结构DS1之上。

结构1400包含包含选择线SL1(例如，图11A共同选择/源极线、金属化层1108)。选择线SL1在第二方向上延伸。选择线SL1设置在漏极/源极结构DS2上方。

结构1400包含包含位元线BL2(例如，图11A的金属化层1110)。位元线BL2在第二方向上延伸。位元线BL2沉积在漏极/源极结构DS3上方。

图15根据一个或多个实施例绘示结构1500的俯视图。在一些实施例中，结构1500对应于三维储存装置1200的一部分。结构1500相似于图14的结构1400，除了结构1500包含其中第二结构相对于第一结构交错(例如，在X方向上相邻并且在Y方向上偏移)的两个结构。结构1500包含图14的漏极/源极结构DS1。结构1500包含图14中在第一方向上与漏极/源极结构DS1间隔开的漏极/源极结构DS2。结构1500包含在漏极/源极结构DS1与漏极/源极结构DS1间耦合的图14的隔离区ISO1。结构1500包含相似于图14通道CH1的通道CH1A，除了通道CH1A围绕在漏极/源极结构DS1、漏极/源极结构DS2和隔离区ISO1外。结构1500包含似于图14电荷储存层CS1的电荷储存层CS1A，除了电荷存储层CS1A围绕通道CH1A、漏极/源极结构DS1、漏极/源极结构DS2和隔离区ISO1外。结构1500包含似于图14栅极结构G1的栅极结构G2。栅极结构G2的第一部分围绕电荷存储层CS1A、通道CH1A、漏极/源极结构DS1、漏极/源极结构DS2和隔离区ISO1。因此，在一些实施例中，结构1500包含一结构，此一结构包含栅极结构G2的第一部分、电荷储存层CS1A、通CH1A、漏极/源极结构DS1、漏极/源极结构DS2与隔离区ISO1。

结构1500包含图14在第二方向上与漏极/源极结构DS2间隔开的漏极/源极结构DS3。结构1500包含在第一方向上与漏极/源极结构DS3间隔开的漏极/源极结构DS4。结构1500包含图14中与漏极/源极结构DS3和漏极/源极结构DS4之间耦合的隔离区ISO2。结构1500包含相似于图14通道CH1的通道CH2A，除了通道CH2A围绕漏极/源极结构DS3、漏极/源极结构DS4和隔离区ISO2外。结构1500包含相似于图14电荷储存层CS1的电荷储存层CS2A，除了电荷存储层CS2A围绕通道CH2A、漏极/源极结构DS3、漏极/源极结构DS4和隔离区ISO2外。栅极结构G2的第二部分围绕电荷储存层CS2A、通道CH2A、漏极/源极结构DS3、漏极/源极结构DS4和隔离区ISO2。因此，在一些实施例中，结构1500包含第二结构，此第二结构包含栅极结构G2的第二部分、电荷储存层CS2A、通道CH2A、漏极/源极结构DS3、漏极/源极结构DS4与隔离区域ISO2。栅极结构G2的第三部分(例如，第一部分的一些和第二部分的一些)耦合在电荷储存层CS1A和电荷储存层CS2A之间。

结构1500包含图14的位元线BL1。位元线BL1沉积在漏极/源极结构DS1上方。结构1500包含图14的选择线SL1。选择线SL1沉积在漏极/源极结构DS2和漏极/源极结构DS3上方。结构1400包含图14的位元线BL2。位元线BL2沉积在漏极/源极结构DS4上方。

在一些实施例中，结构1500包含第一结构和第二结构的多个实例。例如，结构1500包含在第一方向上与第一结构间隔开的第三结构，并且结构1500包含在第一方向上与第二结构间隔开的第四结构。第三结构包含漏极/源极结构DS5和在第一方向上与漏极/源极结构DS5间隔开的漏极/源极结构DS6。第四结构包含在第二方向上与漏极/源极结构DS6间隔开的漏极/源极结构DS7和在第一方向上与漏极/源极结构DS7间隔开的漏极/源极结构DS8。结构1500包含沉积在漏极/源极结构DS5上方的位元线BL3。结构1500包含沉积在漏极/源极结构DS6和漏极/源极结构DS7上方的选择线SL2。结构1500包含沉积在漏极/源极结构DS8上方的位元线BL4。

图16根据一个或多个实施例绘示结构1600的俯视图。在一些实施例中，结构1600对应于第一三维储存装置的一部分。可以使用与形成三维储存装置200的制程步骤相同的制程步骤来形成第一三维储存装置。结构1600相似于图14的结构1400，除了结构1600包含两个结构外，其中两个结构中的每一个相似于图14的结构1400，除了位元线和选择线的排列方式外。结构1600的第一结构包含与图14的栅极结构G1、图14的电荷储存层CS1、图14的通道CHl、图14的漏极/源极结构DS1、图14的漏极/源极结构DS2与图14的漏极/源极结构DS3相似的栅极结构G3的第一部分。在一些实施例中，结构1600的第二结构类似于结构1600的第一结构，除了第二结构与第一结构对准并且在第二方向上与第一结构间隔开。

结构1600的第二结构包含图15的漏极/源极结构DS4、图15的漏极/源极结构DS5与图15的漏极/源极结构DS6。结构1600的第二结构包含围绕漏极/源极结构DS4、漏极/源极结构DS5和漏极/源极结构DS6的通道CH2。结构1600的第二结构包含电荷储存层CS2，电荷储存层CS2围绕通道CH2、漏极/源极结构DS4、漏极/源极结构DS5和漏极/源极结构DS6。结构1600的第二结构包含栅极结构G3的第三部分，栅极结构G3的第三部分围绕电荷储存层、CS2沟道CH2、漏极/源极结构DS4、漏极/源极结构DS5与漏极/源极结构DS6。栅极结构G3的第三部分耦合在电荷储存层CS1和电荷储存层CS2之间。

结构1600包含包含图14的位元线BL1。位元线BL1沉积在漏极/源极结构DS1和漏极/源极结构DS4上方。在一些实施例中，位元线BL1与漏极/源极结构DS1接触，但不与漏极/源极结构DS4接触。结构1600包含图14的选择线SL1。选择线SL1沉积在漏极/源极结构DS2和漏极/源极结构DS5上方。结构1600包含图14的位元线BL2。位元线BL2沉积在漏极/源极结构DS3和漏极/源极结构DS6上方。在一些实施例中，位元线线BL2与漏极/源极结构DS3接触，但不与漏极/源极结构DS6接触。

在一些实施例中，结构1600包含图15的位元线BL3。在一些实施例中，位元线BL3沉积在漏极/源极结构DS1和漏极/源极结构DS4上方。在一些实施例中，位元线BL3与漏极/源极结构DS4接触，但不与漏极/源极结构DS1接触。在一些实施例中，结构1600包含图15的位元线BL4。在一些实施例中，位元线BL4沉积在漏极/源极结构DS3和漏极/源极结构DS6上方。在一些实施例中，位元线BL4与漏极/源极结构DS6接触，但不与漏极/源极结构DS3接触。

图17根据一个或多个实施例绘示结构1700的俯视图。在一些实施例中，结构1700对应于第二三维储存装置的一部分。可以使用与形成三维储存装置200的制程步骤相同的制程步骤来形成第二三维储存装置。结构1700相似于图16的结构1600，除了结构1600包含三个结构外。结构1700的第一结构相似于结构1600的第一结构，并且结构1700的第二结构相似于结构1600的第二结构。结构1700的第三结构与第二结构对准并且在第二方向上与第二结构间隔开。

结构1700的第三结构包含漏极/源极结构DS7、漏极/源极结构DS8和漏极/源极结构DS9。结构1700的第三结构包含围绕漏极/源极结构DS7、漏极/源极结构DS8和漏极/源极结构DS9的通道CH3。结构1700的第三结构包含围绕通道CH3缠绕、漏极/源极结构DS7、漏极/源极结构DS8和漏极/源极结构DS9的电荷储存层CS3。结构1700的第三结构包含栅极结构G4。栅极结构G4的第一部分围绕结构1700的第一结构。栅极结构G4的第二部分围绕结构1700的第二结构。栅极结构G4的第三部分围绕电荷储存层CS3、通道CH3、漏极/源极结构DS7、漏极/源极结构DS8和漏极/源极结构DS9。栅极结构G4的第四部分耦合在电荷储存层CS2和电荷储存层CS3之间。

结构1700包含图17的位元线BL1。位元线BL1沉积在漏极/源极结构DS1、漏极/源极结构DS4和漏极/源极结构DS7上方。在一些实施例中，位元线BL1与漏极/源极结构DS1接触，但不与漏极/源极结构DS4或漏极/源极结构DS7接触。结构1700包含图17的选择线SL1。选择线SL1沉积在漏极/源极结构DS2、漏极/源极结构DS5和漏极/源极结构DS8上方。结构1700包含图17的位元线BL2。位元线BL2沉积在漏极/源极结构DS3、漏极/源极结构DS6和漏极/源极结构DS9上方。在一些实施例中，位元线BL2与漏极/源极结构DS3接触，但不与漏极/源极结构DS6或漏极/源极结构DS9接触。

在一些实施例中，结构1700包含图15的位元线BL3。在一些实施例中，位元线BL3沉积在漏极/源极结构DS1、漏极/源极结构DS4和漏极/源极结构DS7上方。在一些实施例中，位元线BL3与漏极/源极结构DS4接触，但不与漏极/源极结构DS1或漏极/源极结构DS7接触。在一些实施例中，结构1700包含图15的位元线BL4。在一些实施例中，位元线BL4沉积在漏极/源极结构DS3、漏极/源极结构DS6和漏极/源极结构DS9上方。在一些实施例中，位元线BL4与漏极/源极结构DS6接触，但不与漏极/源极结构DS3或漏极/源极结构DS9接触。

在一些实施例中，结构1700包含位元线BL5。在一些实施例中，位元线BL5沉积在漏极/源极结构DS1、漏极/源极结构DS4和漏极/源极结构DS7上方。在一些实施例中，位元线BL5与漏极/源极结构DS7接触，但不与漏极/源极结构DS1或漏极/源极结构DS4接触。在一些实施例中，结构1700包含位元线BL6。在一些实施例中，位元线BL6沉积在漏极/源极结构DS3、漏极/源极结构DS6和漏极/源极结构DS9上方。在一些实施例中，位元线BL6与漏极/源极结构DS9接触，但不与漏极/源极结构DS3或漏极/源极结构DS6接触。

图18根据本公开案的一个或多个实施例绘示形成三维储存装置的方法1800的流程图。例如，方法1800的至少一些操作(或步骤)可以用于形成三维铁电储存装置。注意，方法1800仅是实例，并且旨在不限定于本公开案。因此，应当理解可以在图18的方法1800之前、期间和之后提供附加操作，且仅对其他一些操作进行简要描述。在一些实施例中，方法1800的操作可以与第19、20、21、22、23、24A和24B图所绘示的各个制造阶段的实例三维储存装置的透视图和/或俯视图相关联，将在下面进一步详细讨论。

简要概述，方法1800开始于操作1802，该操作1802在基板上方提供绝缘层和牺牲层的堆叠。方法1800继续到形成多个沟槽的操作1804。方法1800继续到形成多个字线的操作1806。方法1800继续到形成多个铁电层和多个通道层的操作1808。方法1800继续到图案化通道层的操作1810。方法1800继续到形成多条位元线和多条源极/选择线的操作1812。方法1800继续到形成金属化层的操作1814。

对应于图18和图19是根据各个实施例绘示的三维储存装置1900透视图，此三维储存装置1900包含在各个制造阶段之一形成在半导体基板1901上方的堆叠1902。基板1901可以相似于图19的基板201。

堆叠1902包含多个绝缘层1904和多个牺牲层1906，它们沿着垂直方向(例如，Z方向)在基板1901上交替地彼此堆叠。尽管在图19的实施例绘示四个绝缘层1904和三个牺牲层1906，但是绝缘层1904和三个牺牲层1906可以是相同的。应当理解的是堆叠1902可以包含彼此交替沉积的任意数量的绝缘层和任意数量的牺牲层，仍在本公开案的范围内。此外，尽管在图19的实施例绘示堆叠1902直接接触基板1901，但应当理解的是堆叠1902与基板1901是分开的(如上所述)。

绝缘层1904相似于图2的绝缘层204。牺牲层1906相似于图2的牺牲层206。堆叠1902可以被形成相似于图2的堆叠202形成方式。

对应于图18的操作1804，图20是三维储存装置1900的透视图。其中堆叠1902在制造的各个阶段之一图形化形成沟槽2002、2004、2006和2008，根据各种实施例。尽管在图20的实施例绘示四个沟槽2002-2008，但应当理解三维储存装置以包含任何数量的沟槽，仍在本公开案的范围内。沟槽2002-2008全部沿横向(例如，X方向)延伸。沟槽2002-2008可以用相似于第一沟槽302的形成方式形成之。

根据各种实施例中作为形成沟槽2002-2008的结果，在制造的各个阶段之一中形成鳍状结构2010、2012、2014、2016和2018。如图所示，鳍状结构2010至2018(有时称为条状结构)均沿横向(例如，X方向)延伸，并且彼此平行。鳍状结构2010至2018中的每一个都包含交替地堆叠在彼此之上的多个层次(或层)。具体而言，每个鳍状结构包含多个绝缘层1904(的其余部分)和多个牺牲层1906(的其余部分)的交替堆叠。

对应于图18的操作1806至1808，图21是三维储存装置1900的透视图，此三维储存装置1900包含在制造的各个阶段之一每个鳍状结构2010至2018中的多个字线与每个沟槽2002至2008中的铁电层和通道层，根据各种制造的实施例。

每个牺牲层1906可以是陷入的(例如，沿Y方向)，透过在鳍状结构2010至2018中产生凹陷横向地延伸沟槽2002-2008。可以透过操作使图2中的牺牲层206凹陷的相同第二蚀刻制程来使牺牲层1906凹陷。

可以透过用金属填充层填充鳍状结构2010至2018中的凹槽来形成字线2152-2180。金属填充层相似于用于形成图9中字线902-910的金属填充层。可以透过用于形成图9中的字线902-910相似的制程来形成WL 2152-2180。

在各种实施例中，每个铁电层包含两个部分，每个部分形成为沿着侧壁的一延伸的对应沟槽。因此，铁电层的每个部分(通过它们各自曝光的侧壁)与相应数量的字线接触。在每个铁电层上，通道层还包含分别与铁电层的两个部分接触的两个部分。如图21实例绘示在沟槽2002中形成铁电层2102和通道层2104；在沟槽2004中形成铁电层2112和通道层2114；在沟槽2006中形成铁电层2132和通道层2124；在沟槽2008中形成铁电层2142和通道层2144。以沟槽2002中的铁电层2102和通道层2104为代表实例，沿着X方向延伸的铁电层2102具有两个部分，其中一个与字线2152-2156接触，另一个与字线2158-2162接触。

此外，每一个铁电层、通道层和栅极介电质层可以在沟槽上方共形地形成为衬垫层(将在下面讨论)，至少铁电层和沟道层可以各自呈现L形轮廓，如图21所示。换句话说，除了与各个字线接触的(垂直)部分之外，每个铁电层还可以具有(横向)腿部。特别地，每个铁电层具有彼此指向的两个腿部(沿着Y方向延伸)。类似地，除了与各个铁电层接触的(垂直)部分之外，每个沟道层还可以具有(横向)腿部。每个通道层具有彼此指向的两个腿部(沿Y方向延伸)。铁电层和通道层的其他轮廓在本公开案的范围内。

铁电层2102、2112、2122和2132各自包含与图4铁电层402中使用的铁电材料相似的铁电材料。(铁电层2102、2112、2122和2132中的)铁电材料可以相似于图4铁电层402的铁电材料沉积的方式沉积。(铁电层2102、2112、2122和2132的)铁电材料的厚度可以相似于图4铁电层402的铁电材料的厚度。

(通道层2104、2114、2124和2134的)半导体材料可以相似于形成图4通道层404的方式形成。(通道层2104、2114、2124和2134的)半导体材料的厚度可以相似于图4沟道层404的半导体材料的厚度。

上述铁电材料和半导体材料可以相似于图4铁电材料和半导体材料的形成顺序方式来依序地形成。此外，介电质填充材料2140可以沉积在工件上以填充沟槽2002至2008内的任何未填充的体积。介电质填充材料2140可以相似于图4的电介质填充材料406。

对应于图18的操作1810，图22根据各种实施例绘示的三维储存装置1900的透视图，其中在制造的各个阶段之一对沟道层2104、2114、2124和2134图形化。

介电填充材料2140可以被图案化以定义记忆体串2204至2218的初始覆盖区，这将在下面进一步详细讨论。介电质填充材料2140的其余部分称为电介质填充材料2201。如图18所绘示，在记忆体串2204至2218的覆盖区之间蚀刻介电填充材料2140形成沟槽部分。例如，可以在存储串2204和2206之间形成第一沟槽部分。可以透过与图5中已完成相似的蚀刻制程来蚀刻图4的介电质填充材料406。

接下来，可以在沟槽部分中沉积虚设介电材料，然后进行化学机械平坦化制程。可以通过化学气相沉积(CVD)，等离子体增强化学气相沉积(PECVD)，低压化学气相沉积(LPCVD)或其他沉积技术来形成虚设介电材料，这些均在本公开案的范围内。在各种实施例中，虚设介电材料包含包含绝缘材料，此绝缘材料是可以随后去除的牺牲材料。非限制性实例的虚设介电材料包含氮化硅，非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。其他材料在本公开案的范围内。在一个实施例中，虚设介电材料可以是包含氮化硅或包含硅或锗的至少一种的半导体材料的间隔物材料层。其他材料在本公开案的范围内。

接下来，分别透过如各向异性蚀刻制程对通道层2114、2124和2134进行图形化，以形成多个部分。图案化通道层2114、2124和2134的其他方法在本公开案的范围内。在各种实施例中，每个这样的通道段可以沿着横向方向(例如，X方向)以长度(L2)延伸，此长度可以被用以定义记忆体单元的物理通道长度。形成通道段2l34A-2l34D的其他方法在本公开案的范围内。在沟槽2002中，对通道层2104进行图形化形成多个通道段2104A、2104B、2104C和2104D；在沟槽2004中，对沟道层2114进行图形化以形成多个通道段2114A、2114B、2114C和2114D；在沟槽2006中，对沟道层2124图形化以形成多个通道段2124A、2124B、2124C和2124D；在沟槽2008中，对通道层2134进行图形化以形成多个通道段2134A、2134B、2134C和2134D。形成通道段2134A-2134D的其他方法在本公开案的范围内。

接下来，再次透过介电质填充材料2202填充沟槽2002至2008。可以用相似于沉积地4图介电质填充材料406的方式沉积介电质填充材料2202。任何过量的介电质填充材料可以相似于图4所述的方式移除。

对应于图18的操作1812，图23根据多个实施例绘示三维储存装置1900的透视图，此三维储存装置1900的包含在各个制造阶段之一的多个第一位元线(2302、2304、2306、2308、2310、2312、2314和2316)、多个源极线(2318、2320、2322、2324、2326、2328、2330和2332)和多个第二位元线(2334、2336、2338、2340、2342、2344、2346和2348)。

介电填充材料2201可以被图案化定义多个位元线(BL)和源极线(SL)的初始覆盖区，这将在下面进一步详细讨论。在每个记忆体串2204至2218中图案化以产生沟槽部分。透过与图4对介电填充材料406图案化蚀刻制程相似的蚀刻制程来图案化(或以其他方式分离)介电填充材料2201。介电填充材料2201的其余部分(例如，介电填充材料2301)可用以彼此电性隔离三维储存装置1900特定串的每个记忆体单元的第一位线(BL)，第二位元线和源极线(SL)，这将在下面进一步详细讨论。

可以透过用金属材料填充沟槽部分来形成第一位元线2302至2316、源极线2318至2332以及第二位元线2334至2348。金属材料可以与用于填充图3第一沟槽302沟槽部分的金属材料相同。

在形成第一位元线2302-2316、源极线2318-2332和第二位元线2334-2348时，可以透过其各自的字线、位元线和源极线存取记忆体串2204至2218的每个记忆体单元，并且可以对其进行编程、擦除和读取，以相似于图4的记忆体串408至430的记忆体单元的方式进行编程、擦除和读取。

对应于图18的操作1814，图24A根据多个实施例绘示三维储存装置1900的透视图，此三维储存装置1900在各个制造阶段之一形成金属化层2402-2418。进一步来说，图11B是三维储存装置1900的俯视图，对应于图l lA。在一些实施例中，在第一位元线2302-2316上方形成金属化层2402-2408，在源极线2318-2332上方形成金属化层2410，并且在第二位元线2334-2348上方形成金属化层2412-2418。金属化层以与图11A的金属化层相似的方式分布。在各种实施例中，可以相似于在后端(BEOL)制程期间形成记忆体装置1900的方式用于后端(BEOL)制程期间形成三维储存装置1900。

图25根据多个实施例绘示图l 9-24B实例的三维储存装置的电路原理图。图25绘示记忆体串2204和2206。每个记忆体单元可以由晶体管表示，每个记忆体单元可以透过字线、位元线和源极线的相应组合来访问。举例来说，为了存取记忆体串2204的顶部记忆体单元，可以设定字线2156选择该记忆体单元，并向第一位元线2302(或第二位元线2334)和源极线2318施加合适的信号级别，如上所述。

图26根据一个或多个实施例绘示结构2600的俯视图。在一些实施例中，结构2600对应于三维储存装置1900的一部分。结构2600相似于图14的结构1400，除了图26的通道、电荷储存层和栅极结构没有围绕漏极/源极结构DS1、DS2和DS3。

结构2600包含相似于图14通道CH1的第一部分的通道CH11(例如，图22的通道段2104A)。通道CH11与每个漏极/源极结构DS1(例如，图23的第一位元线2302)、DS2(例如，图23的源极线2318)与DS3(例如，图23的第二位元线2334)。的第一侧壁接触和/或耦合。例如，通道CH11与漏极/源极结构DS1的侧壁SW1接触和/或耦合至漏极/源极结构DS1的侧壁SW1。

结构2600包含相似于图14电荷储存层CS1的第一部分的电荷储存层CS11(例如，图21的铁电层2102)。电荷储存层CS11与通道CH11接触和/或耦合至通道CH11。电荷储存层CS11经由通道CH11耦合到每个漏极/源极结构DS1、DS2和DS3的第一侧壁。

结构2600包含耦合到电荷储存层CS1的栅极结构G11(例如，图21的字线2156)。尽管在图26未示出，在一些实施例中结构2600包含耦合到漏极/源极结构DS1、DS2和DS3中的每一个第二侧壁的第二沟道、耦合到第二通道的第二电荷储存层与耦合到第二电荷储存层的第二栅极结构。

图27根据一个或多个实施例绘示结构2700的俯视图。在一些实施例中，结构2700对应于第三三维记忆体的一部分。可以使用与形成三维储存装置1900制程步骤相同的制程步骤来形成第三三维储存装置。结构2700相似于图15的结构1500，除了图27的通道、电荷储存层和栅极不围绕漏极/源极结构DS1和DS2。

结构2700包含图26的通道CH11。通道CH11接触和/或耦合每个漏极/源极结构DS1和DS2的第一侧壁。结构2700包含图26的电荷储存层CS11。电荷储存层CS11接触和/或耦合通道CH11。结构2700包含图26的栅极结构G11。栅极结构G11耦合到电荷储存层CS1。

结构2700包含耦合到每个漏极/源极结构DS1和DS2第二侧壁的通道CH12。结构2700包含耦合到通道CH12的电荷储存层CS12。结构2700包含耦合到电荷储存层CS12的栅极结构G12。

结构2700包含耦合到每个漏极/源极结构DS3和DS4第一侧壁的通道CH13。结构2700包含耦合到通道CH13的电荷储存层CS13。栅极结构Gl2耦合在电荷储存层CS12和电荷储存层CS13之间。

结构2700包含耦合到每个漏极/源极结构DS3和DS4第二侧壁的通道CH14。结构2700包含耦合到通道CH14的电荷储存层CS14。栅极结构Gl3耦合在电荷储存层CS13和电荷储存层CS14之间。

图28根据一个或多个实施例绘示结构2800的俯视图。在一些实施例中，结构2800对应于第四三维储存装置的一部分。可以使用与形成三维储存装置1900的制程步骤相同的制程来形成第四三维储存装置。结构2800相似于图16的结构1600，除了图28的通道、电荷储存层和栅极结构没有围绕漏极/源极结构DS1、DS2和DS3。就这一点而言，结构2800相似于图27的结构2700。

图29根据本公开案的各种实施例绘示记忆体系统的配置图。如图所示，根据本公开案各种实施例的记忆体系统2900包含非挥发性装置2920和记忆体控制器2910。

如本公开案所公开的，非挥发性装置2920可以包含三维储存装置。此外，非挥发性装置2920可以是由多个铁电记忆体晶片组成的多晶片封装。

记忆体控制器2910被用以控制非挥发性装置2920。记忆体控制器2910可以包含静态随机存取记忆体2911、中央处理器(CPU)2912、主机接口(I/F)2913、错误校正码(ECC)2914和记忆体接口2915。静态随机存取记忆体2911用作中央处理单元2912的操作记忆体。中央处理单元2912执行用于记忆体控制器2910数据交换的一般控制操作。主机接口2913包含耦合到记忆体系统2900主机的数据交换协定。另外，错误校正码2914可以检测并校正包含从非挥发性装置2920读取数据中的错误。记忆体接口2915与非挥发性装置2920对接。记忆体控制器2910可以进一步储存代码数据以与主机对接。

在本公开案的一个方面，揭露了一种半导体装置。半导体装置包含在第一方向上延伸的第一漏极/源极结构、在第一方向上延伸并且在垂直于第一方向的第二方向上与第一漏极/源极结构间隔开的第二漏极/源极结构，在第一方向上延伸并且在第二方向上与第二漏极/源极结构间隔开的第三漏极/源极结构以及在垂直于第一方向和第二方向的第三方向上延伸的第一位元线。第一位元线在第一方向上沉积在第一漏极/源极结构上方。半导体装置包含共同选择线，该共同选择线包含在第三方向上延伸并且在第一方向上沉积在第二漏极/源极结构上方的部分、在第三方向上延伸并在第一方向上沉积在第三漏极/源极结构上方的第二位元线和电荷储存层，此电荷储存层耦合到第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构中的每一个的至少第一侧壁。

在一些实施例中，电荷储存层围绕第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构。在一些实施例中，半导体装置包含第二电荷储存层，此第二电荷储存层耦合到第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构中的每一个第二侧壁。

在一些实施例中，半导体装置包含耦合在电荷储存层和至少第一侧壁之间的通道。在一些实施例中，半导体装置包含耦合到电荷储存层的栅极结构。在一些实施例中，栅极结构围绕电荷储存层。

在一些实施例中，半导体装置包含在第三方向上与第一漏极/源极结构间隔开的第四漏极/源极结构、在第二方向上与第四漏极/源极结构间隔开的第五漏极/源极结构、在第二方向上与第五漏极/源极结构间隔开的第六漏极/源极结构与第二电荷储存层，此第二电荷储存层耦合到第四漏极/源极结构、第五漏极/源极结构和第六漏极/源极结构中的每一个的至少第二侧壁。在一些实施例中，共同选择线的一部分在第一方向上沉积在第五漏极/源极结构上方。

在一些实施例中，半导体装置包含在第一方向上在第四漏极/源极结构中延伸并沉积在第四漏极/源极结构上方的第三位元线与在第三方向上延伸并且在第一方向上沉积在第六漏极/源极结构上方的第四位元线。在一些实施例中，半导体装置包含耦接在电荷储存层和第二电荷储存层之间的栅极结构。在一些实施例中，半导体装置包含围绕在电荷储存层和第二电荷储存层周围的栅极结构。

在本公开案的另一方面，揭露了一种半导体装置。半导体装置包含在第一方向上延伸的第一漏极/源极结构、在第一方向上延伸并且在垂直于第一方向的第二方向上与第一漏极/源极结构间隔开的第二漏极/源极结构、在第一方向上延伸且在垂直于第一方向和第二方向的第三方向与第二漏极/源极结构间隔开的第三漏极/源极结构、在第一方向上延伸且在第三方向上与第三漏极/源极结构间隔开的第四漏极/源极结构与在垂直于第一方向和第二方向的第三方向上延伸的第一位元线。第一位元线在第一方向上沉积在第一漏极/源极结构上方。半导体器件包含共同选择线、在第三方向上延伸并在第一方向上沉积在第四漏极/源极结构上方的第二位元线、耦合到第一漏极/源极结构和第二漏极/源极结构中的每一个的至少第一侧壁的第一电荷储存层与耦合到第一漏极/源极结构和第二漏极/源极结构中的每一个至少第二侧壁的第二电荷储存层，此共同选择线包含在第三方向上延伸并且在第一方向上沉积在第二漏极/源极结构和第三漏极/源极结构上方的部分。

在一些实施例中，第一电荷储存层围绕第一漏极/源极结构和第二漏极/源极结构，并且第二电荷储存层围绕第三漏极/源极结构和第四漏极/源极结构。在一些实施例中，半导体装置包含耦合到第一漏极/源极结构和第二漏极/源极结构中每一个第三侧壁的第三电荷存储层与耦合到第三漏极/源极结构和第四漏极/源极结构中每一个第四侧壁的第四电荷储存层。

在一些实施例中，半导体装置包含耦合在第一电荷储存层和至少第一侧壁之间的第一通道以及耦合在第二电荷储存层和至少第二侧壁之间的通道。在一些实施例中，半导体装置包含耦接在第一电荷储存层和第二电荷储存层之间的栅极结构。在一些实施例中，栅极结构围绕第一电荷储存层和第二电荷储存层。

在本公开案的另一方面揭露了一种用于制造记忆体装置的方法。该方法包含：在垂直方向上形成电荷储存层；形成在垂直方向上延伸的第一漏极/源极结构；形成沿垂直方向延伸并在垂直于垂直方向的第二方向上与第一漏极/源极结构隔开的第二漏极/源极结构；与形成在垂直方向上延伸并且在第二方向上与第二漏极/源极结构间隔开的第三漏极/源极结构。电荷储存层耦合到第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构中的每一个至少第一侧壁。该方法包含：在垂直方向上在第一漏极/源极结构上方形成在垂直于垂直方向和第二方向的第三方向上延伸的第一位元线；在垂直方向上的第二漏极/源极结构上方形成共同选择线，此共同选择线包含在第三方向上延伸的部分；与在第一方向上在第三漏极/源极结构上方形成在第三方向上延伸的第二位元线。

在一些实施例中，形成电荷储存层包含在第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构周围形成电荷储存层。在一些实施例中，该方法包含形成耦合到第一漏极/源极结构、第二漏极/源极结构和第三漏极/源极结构中每一个第二侧壁的第二电荷储存层。

以上概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开案的各方面。本领域技术人员应当理解，他们可以容易地将本公开案用作设计或修改其他过程和结构的基础，以实现与本公开案介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也须理解，这样的等同构造不脱离本公开案的精神和范围，并且在不背离本公开案的精神和范围的情况下，它们可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体装置，其特征在于，包含：

一第一漏极/源极结构，往一第一方向延伸；

一第二漏极/源极结构，往该第一方向延伸，并在垂直于该第一方向的一第二方向与该第一漏极/源极结构间隔开；

一第三漏极/源极结构，往该第一方向延伸，并在该第二方向与该第二漏极/源极结构间隔开；

一第一位元线，往与该第一方向及该第二方向垂直的该第三方向延伸，该第一位元线在该第一方向上沉积在该第一漏极/源极结构上；

一共同选择线，其包含在该第三方向上延伸并且在该第一方向上沉积在该第二漏极/源极结构上方的一部分；

一第二位元线，往该第三方向延伸，且在该第一方向上沉积在该第二漏极/源极结构上；以及

一电荷储存层，耦合至每个该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构中的至少一第一侧壁。

2.如权利要求1所述的半导体装置，其特征在于，该电荷储存层围绕该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构。

3.如权利要求1所述的半导体装置，其特征在于，还包含：

一第二电荷储存层，其耦合于每一个该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构的一第二侧壁。

4.如权利要求1所述的半导体装置，其特征在于，还包含：

一通道，其耦合于该电荷储存层与该至少一第一侧壁之间。

5.如权利要求1所述的半导体装置，其特征在于，还包含：

一栅极结构，其耦合于该电荷储存层。

6.如权利要求5所述的半导体装置，其特征在于，该栅极结构围绕该电荷储存层。

7.一种半导体装置，其特征在于，包含：

一第一漏极/源极结构，往一第一方向延伸；

一第二漏极/源极结构，往该第一方向延伸，并在垂直于该第一方向的一第二方向与该第一漏极/源极结构间隔开；

一第三漏极/源极结构，往该第一方向延伸，并在垂直于该第二方向与该第一方向的一第三方向与该第二漏极/源极结构间隔开；

一第四漏极/源极结构，往该第一方向延伸，并在该第二方向与该第三漏极/源极结构间隔开；

一第一位元线，往与该第一方向及该第二方向垂直的该第三方向延伸，该第一位元线在该第一方向上沉积在该第一漏极/源极结构上；

一共同选择线，其包含在该第三方向上延伸并且在该第一方向上沉积在该第二漏极/源极结构与该第三漏极/源极结构上方的一部分；

一第二位元线，往该第三方向延伸，且在该第一方向上沉积在该第四漏极/源极结构上；

一第一电荷储存层，耦合至每个该第一漏极/源极结构与该第二漏极/源极结构中的至少一第一侧壁；以及

一第二电荷储存层，耦合至每个该第一漏极/源极结构与该第二漏极/源极结构中的至少一第二侧壁。

8.一种制作半导体装置的方法，其特征在于，包含：

在一垂直方向形成一电荷储存层；

形成一第一漏极/源极结构往该垂直方向延伸；

形成一第二漏极/源极结构往该垂直方向延伸，并在垂直于该垂直方向的一第二方向与该第一漏极/源极结构间隔开；

形成一第三漏极/源极结构，往该垂直方向延伸，并在该第二方向与该第二漏极/源极结构间隔开，其中该电荷储存层耦合至每个该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构中的至少一第一侧壁；

形成一第一位元线，往与该垂直方向及该第二方向垂直的该第三方向延伸，该第一位元线在该第一方向上沉积在该第一漏极/源极结构上；

形成一共同选择线，其包含在该第三方向上延伸并且在该垂直方向上沉积在该第二漏极/源极结构上方的一部分；

形成一第二位元线，往该第三方向延伸，且在该垂直方向上沉积在该第二漏极/源极结构上。

9.如权利要求8所述的制作半导体装置的方法，其特征在于，形成该电荷储存层包含：

形成该电荷储存层围绕该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构。

10.如权利要求8所述的制作半导体装置的方法，其特征在于，还包含：

形成一第二电荷储存层，该第二电荷储存层耦合于每一个该第一漏极/源极结构、该第二漏极/源极结构与该第三漏极/源极结构的一第二侧壁。

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