TW202232733A - 具有垂直通道之垂直三維記憶體 - Google Patents

具有垂直通道之垂直三維記憶體 Download PDF

Info

Publication number
TW202232733A
TW202232733A TW110139977A TW110139977A TW202232733A TW 202232733 A TW202232733 A TW 202232733A TW 110139977 A TW110139977 A TW 110139977A TW 110139977 A TW110139977 A TW 110139977A TW 202232733 A TW202232733 A TW 202232733A
Authority
TW
Taiwan
Prior art keywords
source
vertical
drain
channel
opening
Prior art date
Application number
TW110139977A
Other languages
English (en)
Inventor
科莫 Ｍ 卡爾達
劉海濤
楊立濤
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202232733A publication Critical patent/TW202232733A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供用於一垂直堆疊記憶體胞元陣列之系統、方法及設備，該垂直堆疊記憶體胞元陣列具有：垂直定向存取裝置，其具有藉由一通道區垂直分離之一第一源極/汲極區及一第二源極汲極區及與該通道區相對之閘極；垂直定向存取線，其耦合至該等閘極且藉由一閘極介電質與一通道區分離。該等記憶體胞元具有耦合至該第一源極/汲極區之水平定向儲存節點及耦合至該等第二源極/汲極區之水平定向數位線。

Description

具有垂直通道之垂直三維記憶體
本發明大體上係關於記憶體裝置，且更特定言之，本發明係關於一種具有具一垂直通道之一垂直定向存取裝置之三維記憶體。
通常在諸如電腦、手機、手持裝置等之電子系統中實施記憶體。存在許多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可能需要電力來維持其資料且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供持久性資料且其可包含NAND快閃記憶體、NOR快閃記憶體、氮化物唯讀記憶體(NROM)、相變記憶體(例如，相變隨機存取記憶體)、電阻式記憶體(例如，電阻式隨機存取記憶體)、交叉點記憶體、鐵電隨機存取記憶體(FeRAM)或類似者。
隨著設計規則縮小，可用於製造包含DRAM陣列之記憶體之半導體空間愈來愈少。用於DRAM之一各自記憶體胞元可包含一存取裝置，例如，電晶體，其具有藉由一通道區分離之一第一及一第二源極/汲極區。一閘極可與通道區相對且藉由一閘極介電質與通道區分離。諸如一字線之一存取線電連接至存取裝置之閘極。一DRAM胞元可包含藉由存取裝置耦合至一數位線之一儲存節點，諸如一電容器胞元。可啓用存取裝置(例如)以藉由啟動其閘極耦合至之存取線而選擇胞元。電容器可儲存對應於一各自胞元之一資料值之一電荷，例如，一邏輯「1」或「0」。
本發明之實施例描述具有具一垂直通道之一垂直定向存取裝置之一三維記憶體。可被稱為一半導體裝置之三維記憶體亦包含一水平定向儲存節點。垂直定向存取裝置垂直鄰近水平定向儲存節點。與其他半導體裝置方案相比，利用此等存取裝置及儲存節點可幫助提供存取裝置之一增加寬度。再者，與其他半導體裝置方案相比，利用此等存取裝置及儲存節點可幫助提供一減小佔用面積。與其他記憶體胞元方案相比，提供根據本文中描述之實施例之3D記憶體胞元可幫助提供降低行動性限制及/或一降低操作電壓。
本文中之圖遵循一編號慣例，其中首位數字或前幾位數字對應於圖式圖號且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間之類似元件或組件。舉例而言，元件符號111可指涉圖1中之元件「11」，且一類似元件在圖2中可指涉為211。可用一元件符號加上一連字符及另一數字或字母指涉一個圖內之多個類似元件。舉例而言，103-1可指涉圖1中之元件103-1且103-2可指涉可類似於元件103-1之元件103-2。通常可在無連字符及額外數字或字母之情況下指涉此等類似元件。舉例而言，元件103-1及103-2或其他類似元件可整體指涉為103。如將瞭解，可添加、交換及/或消除本文中之各項實施例中展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，圖中提供之元件之比例及相對尺度意欲繪示本發明之實施例且不應被視為限制意義。
圖1係根據本發明之若干實施例之一垂直三維(3D)記憶體之一示意性圖解。圖1繪示展示根據本發明之實施例之三維(3D)半導體記憶體裝置之一胞元陣列之一電路圖。圖1繪示一胞元陣列可具有複數個子胞元陣列101-1、101-2、…、101-N。子胞元陣列101-1、101-2、…、101-N可沿一第二方向(D2) 105配置。子胞元陣列之各者(例如，子胞元陣列101-2)可包含複數條存取線103-1、103-2、…、103-Q (其等亦可被稱為一字線)。再者，子胞元陣列之各者(例如，子胞元陣列101-2)可包含複數條數位線107-1、107-2、…、107-P (其等亦可被稱為位元線、資料線或感測線)。在圖1中，數位線107-1、107-2、…、107-P被繪示為沿一第一方向(D1) 109延伸且存取線103-1、103-2、…、103-Q被繪示為沿一第三方向(D3) 111延伸。根據實施例，第一方向(D1) 109及第二方向(D2) 105可被視為在一水平(「X-Y」)平面中。第三方向(D3) 111可被視為在一垂直(「Z」)平面中。因此，根據本文中描述之實施例，存取線103-1、103-2、…、103-Q沿一垂直方向(例如，第三方向(D3) 111)延伸。
一記憶體胞元(例如，110)可包含一存取裝置(例如，存取電晶體)及定位於各存取線103-1、103-2、…、103-Q及各數位線107-1、107-2、…、107-P之一相交點處之一儲存節點。可使用存取線103-1、103-2、…、103-Q及數位線107-1、107-2、…、107-P寫入至記憶體胞元或從記憶體胞元讀取。數位線107-1、107-2、…、107-P可沿各子胞元陣列101-1、101-2、…、101-N之水平行使記憶體胞元導電互連，且存取線103-1、103-2、…、103-Q可沿各子胞元陣列101-1、101-2、…、101-N之垂直列使記憶體胞元導電互連。一個記憶體胞元(例如，110)可定位於一條存取線(例如，103-2)與一條數位線(例如，107-2)之間。各記憶體胞元可透過一存取線103-1、103-2、…、103-Q及一數位線107-1、107-2、…、107-P之一組合唯一地定址。
數位線107-1、107-2、…、107-P可為或包含安置於一基板上且與基板隔開之導電圖案(例如，金屬線)。數位線107-1、107-2、…、107-P可沿一第一方向(D1) 109延伸。一個子胞元陣列(例如，101-2)中之數位線107-1、107-2、…、107-P可在一垂直方向上(例如，在一第三方向(D3) 111上)彼此隔開。
存取線103-1、103-2、…、103-Q可為或包含沿相對於基板之一垂直方向(例如，沿一第三方向(D3) 111)延伸之導電圖案(例如，金屬線)。一個子胞元陣列(例如，101-2)中之存取線可在第一方向(D1) 109上彼此隔開。
一記憶體胞元(例如，記憶體胞元110)之一閘極可連接至一存取線(例如，103-2)且記憶體胞元110之一存取裝置(例如，電晶體)之一第一導電節點(例如，第一源極/汲極區)可連接至一數位線(例如，107-2)。記憶體胞元之各者(例如，記憶體胞元110)可連接至一儲存節點(例如，電容器)。記憶體胞元110之存取裝置(例如，電晶體)之一第二導電節點(例如，第二源極/汲極區)可連接至儲存節點(例如，電容器)。雖然本文中使用第一及第二源極/汲極區參考來表示兩個單獨且相異源極/汲極區，但被稱為「第一」及/或「第二」源極/汲極區之源極/汲極區不意欲具有某一獨特含義。僅預期源極/汲極區之一者連接至一數位線(例如，107-2)且另一者可連接至一儲存節點。
圖2係繪示根據本發明之若干實施例之一半導體裝置之一部分之一透視圖。圖2繪示展示根據本發明之一些實施例之三維(3D)半導體記憶體裝置(例如，圖1中展示為一陣列中之一垂直定向記憶體胞元堆疊之一子胞元陣列101-2之一部分)之一透視圖。
如圖2中展示，一基板200可已在其上形成結合圖1描述之複數個子胞元陣列之一者(例如，101-2)。舉例而言，基板200可為或包含矽基板、鍺基板或矽鍺基板等。然而，實施例不限於此等實例。
如圖2之實例性實施例中展示，基板200可已在其上製造沿一垂直方向(例如，第三方向(D3) 211)延伸之一垂直定向記憶體胞元堆疊(例如，圖1中之記憶體胞元110)。根據一些實施例，可製造垂直定向記憶體胞元堆疊，使得各記憶體胞元(例如，圖1中之記憶體胞元110)形成於複數個垂直層級(例如，一第一層級(L1)、一第二層級(L2)及一第三層級(L3))上。重複垂直層級L1、L2及L3可沿一垂直方向(例如，圖1中展示之第三方向(D3) 111)配置(例如，「堆疊」)且可藉由一絕緣體材料220與基板200分離。重複垂直層級L1、L2及L3之各者可包含垂直定向存取裝置230 (例如，電晶體)及儲存節點(例如，電容器)之複數個離散組件(例如，區)，包含存取線203-1、203-2、…、203-Q連接及數位線207-1、207-2、…、207-P連接。垂直定向存取裝置230 (例如，電晶體)之複數個離散組件可形成於各層級內之垂直重複層之複數次反覆中且可沿類似於圖1中展示之第二方向(D2) 105之第二方向(D2) 205水平延伸。
垂直定向存取裝置230 (例如，電晶體)之複數個離散組件可包含藉由一通道區225分離之一第一源極/汲極區221及一第二源極/汲極區223。如圖2中展示，儲存節點268垂直鄰近垂直定向存取裝置230。在一些實施例中，通道區225可包含一通道材料，諸如矽、鍺、矽鍺及/或氧化銦鎵鋅(IGZO)。通道區225可包含二維(2D)材料。2D材料可包括任何適合組合物；且在一些實施例中可包含一過渡金屬二硫屬化物之一或多者，包含二硫化鉬(MoS 2)、聯硒化鉬(MoSe 2)、碲化鉬(MoTe 2)、硫化鎢(WS 2)及硒化鎢(WSe 2)。然而，實施例不限於此等實例。在一些實施例中，第一及第二源極/汲極區221及223可包含形成於存取裝置之一p型摻雜本體中以形成一n型導電性電晶體的一n型摻雜劑區。在一些實施例中，第一及第二源極/汲極區221及223可包含形成於存取裝置之一n型摻雜本體內以形成一p型導電性電晶體的一p型摻雜劑。藉由實例而非藉由限制，n型摻雜劑可包含磷(P)原子且p型摻雜劑可包含形成於多晶矽半導體材料之一相反摻雜本體區中之硼(B)原子。然而，實施例不限於此等實例。第一及第二源極/汲極區221及223可包括一金屬及/或含有釕(Ru)、鉬(Mo)、鎳(Ni)、鈦(Ti)、銅(Cu)之金屬複合材料、一高度摻雜簡併半導體材料及/或使用一原子層沈積程序等形成之氧化銦(In 2O 3)或氧化銦錫(In 2-xSn xO 3)之至少一者。然而，實施例不限於此等實例。
儲存節點268 (例如，電容器)可連接至存取裝置之一個各自源極/汲極區。如圖2中展示，儲存節點268 (例如，電容器)可連接至存取裝置之第二源極/汲極區223。儲存節點可為或包含能夠儲存資料之記憶體元件。儲存節點之各者可為使用一電容器、一磁性穿隧接面圖案及/或包含一相變材料等之一可變電阻本體之一者之一記憶體元件。若干實施例規定儲存節點係一金屬-絕緣體-金屬(MIM)或一金屬-鐵電-金屬(MFM)電容器。若干實施例規定儲存節點具有一摺疊架構。
如圖2中展示，複數條水平定向數位線207-1、207-2、…、207-P沿第一方向(D1) 209延伸。複數條水平定向數位線207-1、207-2、…、207-P可沿第三方向(D3) 211配置(例如，「堆疊」)。複數條水平定向數位線207-1、207-2、…、207-P可包含一導電材料。舉例而言，導電材料可包含一摻雜半導體(例如，摻雜矽、摻雜鍺等)、一導電金屬氮化物(例如，氮化鈦、氮化鉭等)、一金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鈷(Co)、鉬(Mo)等)及/或一金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)之一或多者。然而，實施例不限於此等實例。
在垂直層級(L1) 213-1、(L2) 213-2及(L3) 213-P之各者中，垂直定向記憶體胞元(例如，圖1中之記憶體胞元110)可沿第一方向(D1) 209彼此水平隔開。如下文結合圖3A至圖3P更詳細地描述，垂直定向存取裝置230之複數個離散組件(例如，藉由一通道區225分離之第一源極/汲極區221及第二源極/汲極區223及複數條水平定向數位線207-1、207-2、…、207-P)可形成於各層級內之不同垂直層內。舉例而言，沿第一方向(D1) 209延伸之複數條水平定向數位線207-1、207-2、…、207-P可安置於垂直定向存取裝置230之第一源極/汲極區221之頂表面上且與該等頂表面電接觸。在一些實施例中，沿第一方向(D1) 209延伸之複數條水平定向數位線207-1、207-2、…、207-P可直接及/或透過額外接觸件(諸如(例如)金屬矽化物)連接至垂直定向存取裝置230之第一源極/汲極區221之頂表面。
如圖2之實例性實施例中展示，存取線203-1、203-2、…、203-Q沿相對於基板200之一垂直方向(例如，沿一第三方向(D3) 211)延伸。此外，如圖2中展示，一個子胞元陣列(例如，圖1中之子胞元陣列101-2)中之存取線203-1、203-2、…、203-Q可在第一方向(D1) 209上彼此隔開。可提供存取線203-1、203-2、…、203-Q，其等在一對垂直定向存取裝置230之間沿第三方向(D3) 211相對於基板200垂直延伸，但在沿第一方向(D1) 209之一層級(例如，第一層級(L1))上彼此鄰近。存取線203-1、203-2、…、203-Q之各者可在垂直堆疊之複數個垂直定向存取裝置230之各自者之側壁上沿第三方向(D3)垂直延伸。
舉例而言，且如圖2中展示，垂直延伸存取線之一第一者(例如，203-1)可鄰近第一層級(L1) 213-1中之垂直定向存取裝置230之一第一者之一通道區225之一側壁、第二層級(L2) 213-2中之垂直定向存取裝置230之一第一者之一通道區225之一側壁及第三層級(L3) 213-P中之垂直定向存取裝置230之一第一者之一通道區225之一側壁等。類似地，垂直延伸存取線之一第二者(例如，203-2)可鄰近沿第一方向(D1) 209與第一層級(L1) 213-1中之垂直定向存取裝置230之第一者隔開之第一層級(L1) 213-1中之垂直定向存取裝置230之一第二者之一通道區225之一側壁。且垂直延伸存取線之第二者(例如，203-2)可鄰近第二層級(L2) 213-2中之垂直定向存取裝置230之一第二者之一通道區225之一側壁及第三層級(L3) 213-P中之垂直定向存取裝置230之一第二者之一通道區225之一側壁等。實施例不限於特定數目個層級。
垂直延伸存取線203-1、203-2、…、203-Q可包含一導電材料，諸如(舉例而言)一摻雜半導體材料、一導電金屬氮化物、金屬及/或一金屬半導體化合物。存取線203-1、203-2、…、203-Q可對應於(例如)如結合圖1描述之字線(WL)。
如圖2之實例性實施例中展示，一導電本體接觸件245可形成為沿基板200上方之各層級(L1) 213-1、(L2) 213-2及(L3) 213-P中之垂直定向存取裝置230之一端面在第一方向(D1) 209上延伸。本體接觸件245可連接至垂直定向存取裝置230之一各自部分。本體接觸件245可包含一導電材料，諸如(舉例而言)一摻雜半導體材料、一導電金屬氮化物、金屬及/或一金屬半導體化合物之一者。
儘管圖2中未展示，然一絕緣材料可填充垂直堆疊記憶體胞元陣列中之其他空間。舉例而言，絕緣材料可包含氧化矽材料、氮化矽材料及/或氮氧化矽材料等之一或多者。然而，實施例不限於此等實例。
圖3A至圖3V繪示根據本發明之若干實施例之在一製程之各個階段之垂直堆疊記憶體胞元之部分。圖3A係根據本發明之在一製程之一個階段之一橫截面視圖。
如圖3A中展示，一介電材料320-1、320-2、一介電材料330-1、330-2、一第一源極/汲極材料332-1、332-2、一通道材料334-1、334-2、一第二源極/汲極材料336-1、336-2及一介電材料338-1、338-2之交替層可經沈積(例如，循序沈積)以在一半導體基板300之一工作表面上形成一垂直堆疊302。實施例規定介電材料320-1、320-2可沈積為具有20奈米(nm)至60 nm之一範圍中之一厚度(例如，沿第三方向(D3)之垂直高度)。實施例規定介電材料330-1、330-2可沈積為具有20 nm至80 nm之一範圍中之一厚度。實施例規定第一源極/汲極材料332-1、332-2可沈積為具有10 nm至60 nm之一範圍中之一厚度。實施例規定通道材料334-1、334-2可沈積為具有10 nm至60 nm之一範圍中之一厚度。實施例規定第二源極/汲極材料336-1、336-2可沈積為具有10 nm至60 nm之一範圍中之一厚度。實施例規定介電材料338-1、338-2 (其可為氮化物材料)可沈積為具有10 nm至60 nm之一範圍中之一厚度。然而，實施例不限於此等實例。
介電材料320-1、320-2可為一層間介電質(ILD)。藉由實例而非藉由限制，介電材料320-1、320-2可包括氧化物材料，例如，SiO 2。在另一實例中，介電材料320-1、320-2可包括氮化矽(Si 3N 4)材料(本文中亦被稱為「SiN」)。在另一實例中，介電材料320-1、320-2可包括碳氧化矽(SiO xC y)材料。在另一實例中，第一材料320-1、320-2可包含氮氧化矽(SiO xN y)材料(本文中亦被稱為「SiON」)及/或其組合。實施例不限於此等實例。
介電材料330-1、330-2可被稱為一犧牲材料，此係因為可如本文中進一步論述般選擇性地移除此材料之部分。介電材料330-1、330-2可為如本文中論述之一介電材料。
如提及，垂直堆疊302包含第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2。雖然本文中使用第一及第二源極/汲極材料參考來表示兩個單獨且相異源極/汲極材料及/或區，但對「第一」及/或「第二」之參考不意欲具有某一獨特含義。僅預期源極/汲極材料之一者連接至一數位線，如本文中進一步論述，且另一者可連接至一儲存節點。
第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2可各包含形成為鄰近存取裝置之一p型摻雜通道區(例如，半導體材料)之一n型摻雜劑區(例如，半導體材料)以形成一n型導電性電晶體。在一些實施例中，第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2可包含形成為鄰近存取裝置之一n型導電性通道區(例如，摻雜半導體材料)之一p型導電性(例如，摻雜半導體材料)以形成一p型導電性電晶體。藉由實例而非藉由限制，n型摻雜劑可包含磷(P)原子且p型摻雜劑可包含形成於多晶矽半導體材料之一相反摻雜本體區中之硼(B)原子。然而，實施例不限於此等實例。摻雜可在一沈積程序期間發生，及/或摻雜可繼一沈積程序之後發生。
通道材料334-1、334-2可包含一適合材料，諸如矽、鍺、矽鍺及/或氧化銦鎵鋅(IGZO)。如先前提及，通道材料之區可為一p型摻雜通道區或一n型摻雜通道區。
一或多項實施例規定可沈積一通道氧化物材料(諸如氧化釔(Y 2O 3))以代替通道材料334-1、334-2。對於此等實施例，可選擇性地移除通道氧化物材料之部分以隨後在通道氧化物材料之剩餘部分上沈積一通道材料334-1、334-2，例如，如圖3Q中繪示。
介電材料338-1、338-2可為氮化物，諸如氮化矽(Si 3N 4)材料(其亦可被稱為「SiN」)或氮氧化矽材料等等。介電材料338-1、338-2可為如本文中論述之一介電材料。
可根據一半導體裝置之一或多個製程(諸如化學氣相沈積(CVD))來沈積交替材料(例如，介電材料320-1、320-2、介電材料330-1、330-2、第一源極/汲極材料332-1、332-2、通道材料334-1、334-2、第二源極/汲極材料336-1、336-2及介電材料338-1、338-2)之重複反覆。然而，實施例不限於此實例且可使用其他適合製造技術以在重複反覆中沈積交替層以形成垂直堆疊302。可利用適合摻雜技術來形成垂直堆疊302。
垂直堆疊302中之材料之層可在重複反覆中垂直地出現。例如，雖然圖3A繪示介電材料330-1、330-2及通道材料334-1、334-2等之兩個例項，但實施例不限於此。舉例而言，本文中論述之材料之更多或更少重複反覆可包含於垂直堆疊302中。
圖3B繪示根據一或多項實施例之在一半導體製程中之一特定時間點之一半導體結構之一俯視圖。如圖3B之實例中展示，方法包括使用一蝕刻劑程序來形成穿過垂直堆疊之具有一第一水平方向(D1) 309及一第二水平方向(D2) 305之複數個第一垂直開口315，其等可被稱為存取線垂直開口。在一個實例中，如圖3B中展示，複數個第一垂直開口315主要沿第二水平方向(D2) 305延伸且可在垂直堆疊中形成具有側壁314之長形垂直柱行313。可使用光微影技術來形成複數個第一垂直開口315以在蝕刻複數個第一垂直開口315之前在垂直堆疊上圖案化一光微影遮罩335 (例如，形成一硬遮罩(HM))。
圖3C係沿圖3B中之切割線A-A'截取之一橫截面視圖，其展示在製程中之一特定時間之半導體結構之另一視圖。圖3C中展示之橫截面視圖展示半導體基板300上之一介電材料320-1、320-2、介電材料330-1、330-2、第一源極/汲極材料332-1、332-2、通道材料334-1、334-2、第二源極/汲極材料336-1、336-2及氮化物材料338-1、338-2之交替層之重複反覆以形成垂直堆疊，例如，如圖3A中展示之302。圖3C繪示一導電材料303-1、303-2、…、303-4可形成於複數個第一垂直開口315中之一閘極介電材料342上。藉由實例而非藉由限制，可使用一化學氣相沈積(CVD)程序、電漿增強CVD (PECVD)、原子層沈積(ALD)或其他適合沈積程序在複數個第一垂直開口315中保形地沈積一閘極介電材料315以覆蓋複數個第一垂直開口之一底表面及垂直側壁。閘極介電質342可沈積至如適於一特定設計規則之一特定厚度(t1)，例如，近似10奈米(nm)之一閘極介電質厚度。然而，實施例不限於此實例。藉由實例而非藉由限制，閘極介電質342可包括二氧化矽(SiO 2)材料、氧化鋁(Al 2O 3)材料、高介電常數(k) (例如，高k)介電材料及/或其等之組合。閘極介電質342可包含(舉例而言)氧化矽材料、氮化矽材料、氮氧化矽材料等或其等之一組合。實施例不限於此。舉例而言，在高k介電材料實例中，閘極介電材料304可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鉛鋅鈮鐵礦等之一或多者。
此外，如圖3C中展示，一導電材料303-1、303-2、…、303-4可保形地沈積於閘極介電材料342之一表面上之複數個第一垂直開口315中。藉由實例而非藉由限制，導電材料303-1、303-2、…、303-4可使用一化學氣相沈積程序(CVD)、電漿增強CVD (PECVD)、原子層沈積(ALD)或其他適合沈積程序保形地沈積在閘極介電材料342之一表面上之複數個第一垂直開口315中以覆蓋閘極介電質342上方之複數個第一垂直開口之一底表面及垂直側壁。導電材料303-1、303-2、…、303-4可保形地沈積至一特定厚度(t2)以形成垂直定向存取線(諸如展示為例如圖1中展示之存取線103-1、103-2、…、103-Q (其等亦可被稱為字線)且如適於一特定設計規則)。舉例而言，導電材料303-1、303-2、…、303-4可保形地沈積為近似20 nm之一厚度。然而，實施例不限於此實例。藉由實例而非藉由限制，導電材料303-1、303-2、…、303-4可包括一摻雜半導體(例如，摻雜矽、摻雜鍺等)、一導電金屬氮化物(例如，氮化鈦、氮化鉭等)、一金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鈷(Co)、鉬(Mo)等)及/或一金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)及/或其等之某一其他組合之一或多者。
如圖3C中展示，導電材料303-1、303-2、…、303-4可回凹以僅沿展示為313-1、313-2及313-3之長形垂直柱行之垂直側壁保留。可藉由使用一適合選擇性非等向性蝕刻程序從第一垂直開口(例如，315)之一底表面移除導電材料303-1、303-2、…、303-4來曝露底表面上之閘極介電質342以形成單獨垂直存取線303-1、303-2、…、303-4而使由導電材料303-1、303-2、…、303-4形成之複數個單獨垂直存取線回凹。如圖3C中展示，可接著使用諸如CVD之一程序在第一垂直開口315中沈積一介電材料339 (諸如氧化物或其他適合旋塗介電質(SOD))以填充第一垂直開口315。可使用化學機械平坦化(CMP)或其他適合半導體製造技術將介電質平坦化至垂直堆疊之硬遮罩335之一頂表面。可使用CVD沈積且使用CMP平坦化一後續光微影材料336 (例如，硬遮罩)以覆蓋及閉合單獨垂直存取線303-1、303-2、…、303-4上方之第一垂直開口315。可在本文中描述之製程之其他點使用類似半導體程序技術。
圖3D繪示根據本發明之若干實施例之在製程中之一特定時間之半導體結構之一視圖。在圖3D之實例性實施例中，方法包括使用一光微影程序以圖案化光微影遮罩336。圖3D中之方法進一步繪示使用一選擇性等向性蝕刻劑程序來移除曝露導電材料之部分以分離且個別地形成複數條單獨垂直存取線303-1、303-2、…、303 (N-1)、303-N (例如，圖1中之存取線103-1、103-2、…、103-Q)。因此，沿長形垂直柱行之側壁(例如，沿圖3C之橫截面視圖中繪示之長形垂直柱行313-1、313-2及313-3之側壁)展示複數條單獨垂直存取線303-1、303-2、…、303 (N-1)、303-N。如圖3D中繪示，垂直存取線303-1、303-2、…、303 (N-1)、303-N各具有沿方向(D2) 305之一寬度333。
如圖3D之實例中展示，可使用一適合選擇性等向性蝕刻程序將曝露導電材料303-1、303-2、…、303-(N-1)、640-N移除回至第一垂直開口(例如，圖3B中之315)中之閘極介電材料342。如圖3D中展示，可接著沈積一後續介電材料341 (諸如氧化物或其他適合旋塗介電質(SOD))以填充剩餘開口，使用諸如CVD之一程序或其他適合技術從剩餘開口移除曝露導電材料303-1、303-2、…、303-(N-1)、640-N。可使用諸如CMP之一程序或其他適合技術將介電材料341平坦化至垂直半導體堆疊之先前硬遮罩335之一頂表面。在一些實施例中，可使用CVD沈積且使用CMP平坦化一後續光微影材料(例如，硬遮罩)以覆蓋及閉合垂直半導體堆疊之一工作表面上方之複數條單獨垂直存取線303-1、303-2、…、303-(N-1)、640-N，從而留下沿長形垂直柱行313-1、313-2、…、313-N之側壁保護之複數條單獨垂直存取線303-1、303-2、…、303-(N-1)、640-N。然而，實施例不限於此等程序實例。
圖3E係根據本發明之在一製程之一個階段之一橫截面視圖。圖3E繪示垂直堆疊302之一部分。如圖3E中展示，一垂直開口350可形成於垂直堆疊302中。垂直開口350可經形成穿過介電材料320-1、320-2、介電材料330-1、330-2、第一源極/汲極材料332-1、332-2、通道材料334-1、334-2、第二源極/汲極材料336-1、336-2及氮化物材料338-1、338-2之重複反覆。然而，實施例不限於圖3E中展示之垂直開口350。例如，垂直開口350可經形成穿過圖3E中繪示之不同數目個材料，例如，在垂直堆疊302之各個位置。此外，實施例不限於圖3E中展示之單一垂直開口350。多個垂直開口可經形成穿過材料層。垂直開口350可經形成以曝露垂直堆疊中之垂直側壁。
圖3F係根據本發明之在一製程之一個階段之一橫截面視圖。圖3F繪示垂直堆疊302之一部分。一或多個蝕刻劑可流動至垂直開口350中以選擇性地蝕刻第一源極/汲極材料332-1、332-2、第二源極/汲極材料336-1、336-2及通道材料334-1、334-2且形成水平開口352。水平開口352可經蝕刻距藉由垂直開口350形成之一側壁351之一距離353。實施例規定距離353可為從15 nm至150 nm。可同時蝕刻材料，或可循序蝕刻材料。例如，可在蝕刻通道材料334-1、334-2之前蝕刻第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2；然而，實施例不限於此。蝕刻劑可標定堆疊內之一目標材料(例如，一待蝕刻材料)之全部反覆。
本文中描述之選擇性蝕刻劑程序可由選自一乾式蝕刻化學、一水性蝕刻化學、一半水性蝕刻化學、一蒸氣蝕刻化學、或一電漿蝕刻化學、或其等之組合以及其他可能選擇性蝕刻化學之一或多個蝕刻化學組成。各種已知蝕刻劑材料可用於蝕刻劑程序。舉例而言，可利用氧(O 2)或O 2、二氧化硫(SO 2) (O 2/SO 2)或O 2及氮(N 2) (O 2/N 2)之一乾式蝕刻化學。再者，可採用磷酸(H 3PO 4)或氫氟酸(HF)及/或使用一選擇性溶劑(舉例而言，NH 4OH或HF)以及其他可能蝕刻化學或溶劑之一選擇性蝕刻化學。
圖3G係根據本發明之在一製程之一個階段之一橫截面視圖。圖3G繪示垂直堆疊302之一部分。如圖3G中繪示，可用一介電材料354填充垂直開口350及水平開口352。一或多項實施例規定可(例如)使用化學機械平坦化(CMP)或其他適合半導體製造技術將介電材料354平坦化至垂直堆疊302之一頂表面。介電材料354可包括一已知介電材料。介電材料354可包括如本文中論述之一介電材料。介電材料354可被稱為一第一約束介電材料，如本文中論述，可利用此介電材料來約束一第一源極/汲極區、一第二源極/汲極區及一通道區之一寬度。
圖3H係根據本發明之在一製程之一個階段之一橫截面視圖。圖3H繪示垂直堆疊302之一部分。如圖3H中展示，可(例如)經由一非等向性蝕刻程序移除先前沈積介電材料354之一部分以形成垂直開口356。如圖3H中展示，先前沈積介電材料354之一部分維持(例如)至如先前論述之距離353。
如圖3H中進一步繪示，繼形成垂直開口356之後，可選擇性地蝕刻介電材料330-1、330-2以形成水平開口358。水平開口356可經蝕刻距藉由垂直開口356形成之一側壁351之一距離357。實施例規定距離357可為從50 nm至400 nm。如提及，選擇性蝕刻劑程序可由選自一水性蝕刻化學、一半水性蝕刻化學、一蒸氣蝕刻化學、或一電漿蝕刻化學以及其他可能選擇性蝕刻化學之一或多個蝕刻化學組成。各種已知蝕刻劑材料可用於蝕刻劑程序。如圖3H中繪示，實施例規定可選擇性地蝕刻介電材料330-1、330-2以形成水平開口358，而未蝕刻材料354。可藉由選擇不同材料達成介電材料330-1、330-2之選擇性蝕刻同時維持介電材料354。換言之，介電材料330-1、330-2可為與介電材料354相比具有不同蝕刻性質之一不同材料。
圖3I係根據本發明之在一製程之一個階段之一橫截面視圖。圖3I繪示垂直堆疊302之一部分。如圖3I中展示，一底部電極材料360可(例如，保形地)沈積於垂直開口356及水平開口358中。底部電極材料360可經沈積以具有從15 nm至65 nm之一厚度(例如，與底部電極材料360沈積於其上之一表面垂直之一距離)。然而，實施例不限於此實例且底部電極360可由導電材料形成且形成至各種厚度，如適於用於形成一半導體裝置之一可操作電容器之一特定設計規則。底部電極材料360可為一導電材料。底部電極材料360之非限制實例包含鉑(Pt)材料、釕(Ru)材料、氮化鈦(TiN)材料、摻雜TiN材料、鎢(W)材料、鉬(Mo)材料、氮化鉭(TaN)材料、鋁(Al)材料、銠(Rh)材料、氮化鎢(WN)材料及氧化釕(RuO 2)材料。
圖3J係根據本發明之在一製程之一個階段之一橫截面視圖。圖3J繪示垂直堆疊302之一部分。如圖3J中展示，可移除底部電極材料360之部分，例如，使得維持沈積於水平開口358中之底部電極材料360之部分而移除沈積於別處之底部電極材料360之部分。可藉由一原子層蝕刻(ALE)程序及/或其他適合技術移除底部電極材料360之部分。
此外，如圖3J中繪示，一介電材料362可(例如，保形地)沈積於若干垂直開口358中。如圖3J中展示，介電材料362沈積於水平開口358中，例如，沈積於底部電極材料360上。介電材料362可包括如本文中論述之一介電材料。介電材料362可由一高介電常數(高k)材料形成。介電材料362可包含氧化鋁(A 2lO 3)、氧化鋯(ZrO 2)、氧化鉿(HfO 2)及/或氧化鑭(La 2O 3)。舉例而言，一或多項實施例規定可利用ZrO 2(Zr氧化物)、HfO 2(Hf氧化物)、La 2O 3(La氧化物)、PZT (鈦酸鉛鋯、Pb[Zr(x)Ti(1-x)]O 3)、BaTiO 3、Al 2O 3或其等之組合。一或多項實施例規定介電材料362係氧化鋯材料。介電材料362可摻雜(例如)有0.1%至5%之Si或Al。介電材料362可經沈積以具有從10 nm至70 nm之一厚度(例如，與介電材料362沈積於其上之一表面垂直之一距離)。實施例不限於介電材料之此等實例性材料或厚度。
圖3K係根據本發明之在一製程之一個階段之一橫截面視圖。圖3K繪示垂直堆疊302之一部分。如圖3K中展示，一頂部電極材料364可沈積於垂直開口356中。如圖3K中展示，頂部電極材料364沈積於水平開口358中，例如，沈積於介電材料362上。沈積頂部電極材料364在水平開口358之各者中形成一電容器368 (即，一金屬-絕緣體-金屬電容器)。如圖3K中繪示，一或多項實施例規定頂部電極材料364係用於用頂部電極材料364形成之各自電容器368之各者之一共同電極材料。頂部電極材料364可為一導電材料。頂部電極材料364之非限制實例包含鉑(Pt)材料、釕(Ru)材料、氮化鈦(TiN)材料、摻雜TiN材料、鎢(W)材料、鉬(Mo)材料、氮化鉭(TaN)材料、鋁(Al)材料、銠(Rh)材料、氮化鎢(WN)材料及氧化釕(RuO 2)材料。頂部電極材料364可具有從10至40 nm之一厚度。實施例不限於頂部電極材料364之此等實例性材料或厚度。
圖3L係根據本發明之在一製程之一個階段之一橫截面視圖。圖3L繪示垂直堆疊302之一部分。如圖3L中展示，若干垂直開口370形成於垂直堆疊302中。垂直開口370可類似於(例如，除位置以外相同於)如先前論述之垂直開口350；然而，實施例不限於此。雖然圖3L繪示繼形成電容器368之後形成垂直開口370，但實施例不限於此。
圖3M係根據本發明之在一製程之一個階段之一橫截面視圖。圖3M繪示垂直堆疊302之一部分。如圖3M中展示，可選擇性地移除氮化物材料338-1、338-2之部分以形成水平開口372。
水平開口372可經蝕刻距藉由垂直開口370形成之一側壁365之一距離359。實施例規定距離359可為從50 nm至400 nm。如提及，選擇性蝕刻劑程序可由選自一水性蝕刻化學、一半水性蝕刻化學、一蒸氣蝕刻化學、或一電漿蝕刻化學以及其他可能選擇性蝕刻化學之一或多個蝕刻化學組成。各種已知蝕刻劑材料可用於蝕刻劑程序。
圖3N係根據本發明之在一製程之一個階段之一橫截面視圖。圖3N繪示垂直堆疊302之一部分。如圖3N中展示，一導電材料374可沈積於垂直開口370中。作為一實例，導電材料374可為一金屬(例如，鎢(W)、鈦(Ti)、鉭(Ta)、釕(Ru)、鈷(Co)、鉬(Mo)等)及/或一金屬-半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)。如圖3N中繪示，經沈積導電材料374可不填充垂直開口370。然而，實施例不限於此。若干實施例規定經沈積導電材料374填充垂直開口370。再者，如圖3N中展示，導電材料374沈積於水平開口372中。實施例規定導電材料374填充水平開口372。
圖3O係根據本發明之在一製程之一個階段之一橫截面視圖。圖3O繪示垂直堆疊302之一部分。如圖3O中展示，可從垂直堆疊302之區移除經沈積導電材料374之部分，例如，可移除經沈積導電材料374之部分以曝露側壁365。由於可從垂直堆疊302之區移除經沈積導電材料374之部分，故本發明之一或多項實施例規定可利用剩餘經沈積導電材料374部分作為數位線，例如，圖1中繪示之數位線107-1、107-2、…、107-P及圖2中繪示之數位線207-1、207-2、…、207-P。然而，實施例不限於此。例如，可利用導電材料374作為一數位線接觸件材料。當利用導電材料374作為一數位線接觸件材料時，可根據如標題為「Digit Line Formation for Horizontally Oriented Access Devices」之同在申請中美國專利申請案第16/943,108號中描述之數位線形成之程序步驟形成數位線(例如，圖1中繪示之數位線107-1、107-2、…、107-P及圖2中繪示之數位線207-1、207-2、…、207-P)，同時本發明涉及垂直定向存取裝置。
再者，如圖3O中繪示，一或多個蝕刻劑可用於選擇性地蝕刻第一源極/汲極材料332-1、332-2、第二源極/汲極材料336-1、336-2及通道材料334-1、334-2且形成水平開口376。水平開口376可經蝕刻距一側壁365之一距離375。實施例規定距離375可為從15 nm至150 nm。可同時蝕刻材料，或可循序蝕刻材料。例如，可在蝕刻通道材料334-1、334-2之前蝕刻第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2；然而，實施例不限於此。蝕刻劑可標定堆疊內之一目標材料(例如，一待蝕刻材料)之全部反覆。
圖3P係根據本發明之在一製程之一個階段之一橫截面視圖。圖3P繪示垂直堆疊302之一部分。如圖3P中展示，可用一介電材料380填充水平開口376。換言之，介電材料可填充距離375。一或多項實施例規定可(例如)使用化學機械平坦化(CMP)或其他適合半導體製造技術將介電材料380平坦化至垂直堆疊302之一頂表面。介電材料380可包括一已知介電材料。介電材料380可包括如本文中論述之一介電材料。
用介電材料380填充水平開口376可用於形成垂直定向存取裝置330。如圖3P中繪示，垂直定向存取裝置330分別垂直鄰近各自水平定向儲存節點368，例如，經形成與各自水平定向儲存節點368接觸且形成於其上。介電材料380可被稱為一第二約束介電材料，如本文中論述，可利用此介電材料來約束一第一源極/汲極區、一第二源極/汲極區及一通道區之一寬度。
如圖3P中繪示，垂直定向存取裝置330各包含一各自第一源極/汲極區321、一通道區325及一第二源極/汲極區323。垂直定向存取裝置330包含垂直通道區325，例如，透過存取裝置之傳導在垂直(D3)方向311上從源極至汲極。第一源極/汲極區321分別由第一源極/汲極材料332-1、332-2形成。通道區325分別由通道材料334-1、334-2形成。第二源極/汲極區323分別由第二源極/汲極材料336-1、336-2形成。第一源極/汲極區321藉由通道區325與第二源極/汲極區323垂直分離。
第一源極/汲極區321、通道區325及第二源極/汲極區323沿第二水平方向(D2) 305受介電材料354及介電材料380約束(例如，由其定界)以提供具有一寬度331之垂直定向存取裝置330。第一源極/汲極區321、通道區325及第二源極/汲極區323各接觸介電材料354及介電材料380。
如圖3P中繪示，存取裝置330之寬度331可大於存取線303之寬度333。然而，實施例不限於此。一或多項實施例規定存取裝置330之寬度331等於存取線303之寬度333。一或多項實施例規定存取裝置330之寬度331小於存取線303之寬度333。藉由改變用介電材料354填充之距離353及/或用介電材料380填充之距離375，可獲得存取裝置330之各種寬度331。
圖3Q係根據本發明之在一製程之一個階段之一橫截面視圖。圖3Q繪示垂直堆疊302之一部分。如圖3Q中繪示，沈積通道氧化物材料381以代替通道材料334-1、334-2。例如，可沈積一通道氧化物(諸如氧化釔(Y 2O 3))以代替通道材料334-1、334-2。對於圖3Q，利用本文中描述之程序來選擇性地移除通道氧化物材料381之部分。在選擇性地移除通道氧化物材料381之部分之後，通道材料334-1、334-2 (例如，ACI)可經沈積以形成半導體裝置。實施例規定通道氧化物材料381可具有沿方向(D2)之從10 nm至35 nm之一寬度382。
圖3R係根據本發明之在一製程之一個階段之一橫截面視圖。圖3R繪示垂直堆疊302之一部分。舉例而言，在如先前論述之圖3N之後，可根據本文中論述之若干製造步驟獲得圖3R中展示之橫截面視圖。如圖3R中展示，可從垂直堆疊302之區移除經沈積導電材料374之部分，例如，可移除經沈積導電材料374之部分以曝露側壁365。此外，如圖3R中展示，導電材料374可經蝕刻距藉由垂直開口370形成之側壁365之一距離312。
圖3S係根據本發明之在一製程之一個階段之一橫截面視圖。圖3S繪示垂直堆疊302之一部分。如圖3S中展示，可移除第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2之部分。第一源極/汲極材料332-1、332-2可經蝕刻距藉由垂直開口370形成之側壁365之一距離318。
圖3T係根據本發明之在一製程之一個階段之一橫截面視圖。圖3T繪示垂直堆疊302之一部分。如圖3T中展示，一介電材料343可沈積於藉由移除導電材料374之部分及第一源極/汲極材料332-1、332-2及第二源極/汲極材料336-1、336-2之部分形成之空間中。
圖3U係根據本發明之在一製程之一個階段之一橫截面視圖。圖3U繪示垂直堆疊302之一部分。如圖3U中展示，一本體接觸件材料345可沈積於垂直開口370中。例如，本體接觸件材料345可用於向垂直定向存取裝置之一區提供本體偏壓控制。本體接觸件材料345可包含一導電材料，諸如(舉例而言)一摻雜半導體材料、一導電金屬氮化物、金屬及/或一金屬半導體化合物之一者。
圖3V係根據本發明之在一製程之一個階段之一橫截面視圖。可根據本文中論述之若干製造步驟獲得圖3V中展示之橫截面視圖。如圖3V中繪示，垂直堆疊302可包含一或多個額外交替材料層。圖3V繪示形成於一層中之導電材料374及一介電材料347。可根據本文中論述之若干製造步驟形成此等材料。
一或多項實施例規定垂直堆疊302可包含包括一導電材料347及一介電材料355之一層。包括導電材料347及介電材料355之層可定位於包括導電材料374之層與分別包括第二源極/汲極材料336-1、336-2之層之間。可根據本文中論述之若干製造步驟形成導電材料347及一介電材料355。此外，如圖3V中繪示，第一源極/汲極材料332-1、332-2、通道材料334-1、334-2 (例如，一第一通道材料)、第二源極/汲極材料336-1、336-2之部分可(例如)藉由一或多個選擇性蝕刻程序移除至一距離375。在移除第一源極/汲極材料332-1、332-2、通道材料334-1、334-2、第二源極/汲極材料336-1、336-2之部分之後，可沈積一通道材料325 (例如，一第二通道材料)。一或多項實施例規定第一通道材料及第二通道材料係一相同材料。一或多項實施例規定第一通道材料及第二通道材料係不同材料。再者，如先前論述，例如，本體接觸件材料345可經沈積以向垂直定向存取裝置之一區提供本體偏壓控制。
圖4係根據本發明之若干實施例之呈包含一記憶體裝置之一運算系統之形式之一設備之一方塊圖。如本文中描述，根據本發明之若干實施例，運算系統490包含一記憶體裝置491。如本文中使用，一記憶體裝置491、一記憶體陣列495及/或一主機493舉例而言亦可單獨視為一「設備」。根據實施例，記憶體裝置491可包括根據本文中描述之實施例之至少一個記憶體陣列495。
在此實例中，系統490包含經由一介面492耦合至記憶體裝置491的一主機493。運算系統490可為一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話、一記憶卡讀取器或一啟用物聯網(IoT)之裝置以及各種其他類型之系統。主機493可包含能夠存取記憶體491之若干處理資源(例如，一或多個處理器、微處理器、或一些其他類型之控制電路系統)。系統490可包含單獨積體電路，或主機493及記憶體裝置491兩者可處於相同積體電路上。舉例而言，主機493可為包括多個記憶體裝置491之一記憶體系統之一系統控制器，其中系統控制器494藉由諸如一中央處理單元(CPU)之另一處理資源提供對各自記憶體裝置491之存取。
在圖14中展示之實例中，主機493負責執行一作業系統(OS)及/或可(例如，從記憶體裝置491經由控制器494)載入至其之各種應用程式(例如，程序)。可藉由將存取命令從主機493提供至記憶體裝置491以存取包括OS及/或各種應用程式之資料而從記憶體裝置491載入OS及/或各種應用程式。主機493亦可藉由向記憶體裝置491提供存取命令以擷取在OS及/或各種應用程式之執行中利用之資料而存取由OS及/或各種應用程式利用之該資料。
為清楚起見，系統490已經簡化以集中於與本發明特別相關之特徵。記憶體陣列495可為包括根據本文中描述之技術形成之至少一個記憶體胞元之一DRAM陣列。舉例而言，記憶體陣列495可為一未遮蔽DL 4F2陣列，諸如一3D-DRAM記憶體陣列。陣列495可包括配置成藉由字線(例如，存取線或選擇線)耦合之列及藉由數位線(例如，感測線或資料線)耦合之行的記憶體胞元。儘管圖4中展示一單一陣列495，然實施例不限於此。例如，記憶體裝置491可包含若干陣列495，例如，若干DRAM胞元庫。
記憶體裝置491包含位址電路系統496以鎖存經由一介面492提供之位址信號。介面可包含(舉例而言)採用一適合協定之一實體介面，例如，一資料匯流排、一位址匯流排及一命令匯流排或一組合資料/位址/命令匯流排。此協定可為客製或專用的，或介面492可採用一標準化協定，諸如高速周邊組件互連(PCIe)、Gen-Z、CCIX或類似者。位址信號藉由一列解碼器497及一行解碼器498接收且解碼以存取記憶體陣列495。可藉由使用感測電路系統499感測感測線上之電壓及/或電流變化而從記憶體陣列495讀取資料。感測電路系統499可包括(舉例而言)可從記憶體陣列495讀取並鎖存一頁(例如，列)資料的感測放大器。I/O電路系統4100可用於經由介面492與主機493進行雙向資料通信。使用讀取/寫入電路系統4101將資料寫入至記憶體陣列495或從記憶體陣列495讀取資料。作為一實例，電路系統4101可包括各種驅動器、鎖存電路系統等。
控制電路系統494對藉由主機493提供之信號進行解碼。信號可為藉由主機493提供之命令。此等信號可包含用於控制對記憶體陣列495執行之操作(包含資料讀取操作、資料寫入操作、及資料擦除操作)的晶片啟用信號、寫入啟用信號、及位址鎖存信號。在各項實施例中，控制電路系統494負責執行來自主機493之指令。控制電路系統494可包括一狀態機、一定序器及/或某一其他類型之控制電路系統，其可以硬體、韌體或軟體或該三者之任何組合之形式實施。在一些實例中，主機493可為記憶體裝置491外部之一控制器。舉例而言，主機493可為耦合至一運算裝置之一處理資源之一記憶體控制器。
術語半導體可指代(舉例而言)一材料、一晶圓或一基板，且包含任何基礎半導體結構。「半導體」應被理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、摻雜及未摻雜半導體、藉由一基礎半導體結構支援之磊晶矽以及其他半導體結構。此外，當在前述描述中指涉一半導體時，可已利用先前程序步驟以在基礎半導體結構中形成區/接面，且術語半導體可包含含有此等區/接面之底層材料。
如本文中使用，「若干」或「一定量」某物可指代此等事物之一或多者。舉例而言，若干或一定量記憶體胞元可指代一或多個記憶體胞元。「複數個」某物意指兩個或更多個。如本文中使用，同時執行之多個動作指代在一特定時間段內至少部分重疊之動作。如本文中使用，術語「耦合」可包含在無中介元件的情況下電耦合、直接耦合及/或直接連接(例如，藉由直接實體接觸)、在具有中介元件的情況下間接耦合及/或連接或無線耦合。術語耦合可進一步包含彼此協作或相互作用(例如，如呈一因果關係)的兩個或更多個元件。耦合在兩個元件之間之一元件可介於該兩個元件之間且耦合至該兩個元件之各者。
應辨識，術語垂直解釋歸因於常規製造、量測及/或組裝變動之「完全」垂直之變動且一般技術者將已知術語「垂直」之含義。舉例而言，垂直可對應於z方向。如本文中使用，當一特定元件「鄰近」另一元件時，該特定元件可覆蓋該另一元件，可在該另一元件上方或橫向於該另一元件及/或可與該另一元件直接實體接觸。舉例而言，橫向於可指代可垂直於z方向之水平方向(例如，y方向或x方向)。
儘管本文中已繪示且描述特定實施例，然一般技術者將瞭解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之各項實施例之調適或變動。應瞭解，已依一闡釋性方式而非一限制性方式進行上文描述。熟習此項技術者在檢視上文描述後將明白上文實施例及本文中未明確描述之其他實施例之組合。本發明之各項實施例之範疇包含其中使用上文結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之完整範圍來判定本發明之各項實施例之範疇。
101-1至101-N:子胞元陣列 103-1至103-Q:存取線 105:第二方向(D2) 107-1至107-P:數位線 109:第一方向(D1) 110:記憶體胞元 111:第三方向(D3) 200:基板 203-1至203-Q:存取線 205:第二方向(D2) 207-1至207-P:數位線 209:第一方向(D1) 211:第三方向(D3) 213-1:第一層級(L1) 213-2:第二層級(L2) 213-P:第三層級(L3) 220:絕緣體材料 221:第一源極/汲極區 223:第二源極/汲極區 225:通道區 230:垂直定向存取裝置 245:導電本體接觸件 268:儲存節點 300:半導體基板 302:垂直堆疊 303:存取線 303-1至303-N:導電材料/垂直存取線 305:第二水平方向(D2) 309:第一水平方向(D1) 311:垂直(D3)方向 312:距離 313:長形垂直柱行 313-1至313-N:長形垂直柱行 314:側壁 315:第一垂直開口 318:距離 320-1:介電材料/第一材料 320-2:介電材料/第一材料 321:第一源極/汲極區 323:第二源極/汲極區 325:垂直通道區 330:垂直定向存取裝置 330-1:介電材料 330-2:介電材料 332-1:第一源極/汲極材料 332-2:第一源極/汲極材料 333:寬度 334-1:通道材料 334-2:通道材料 335:光微影遮罩 336:光微影材料/光微影遮罩 336-1:第二源極/汲極材料 336-2:第二源極/汲極材料 338-1:介電材料 338-2:介電材料 339:介電材料 341:介電材料 342:閘極介電材料 343:介電材料 345:本體接觸件材料 347:介電材料/導電材料 350:垂直開口 351:側壁 352:水平開口 353:距離 354:介電材料 355:介電材料 356:垂直開口 357:距離 358:水平開口 359:距離 360:底部電極材料 362:介電材料 364:頂部電極材料 365:側壁 368:電容器 370:垂直開口 372:水平開口 374:導電材料 375:距離 376:水平開口 380:介電材料 381:通道氧化物材料 382:寬度 490:運算系統 491:記憶體裝置 492:介面 493:主機 494:系統控制器/控制電路系統 495:記憶體陣列 496:位址電路系統 497:列解碼器 498:行解碼器 499:感測電路系統 4100:I/O電路系統 4101:讀取/寫入電路系統
圖1係根據本發明之若干實施例之一垂直三維(3D)記憶體之一示意性圖解。
圖2係繪示根據本發明之若干實施例之一半導體裝置之一部分之一透視圖。
圖3A至圖3V繪示根據本發明之若干實施例之在一製程之各個階段之垂直堆疊記憶體胞元之部分。
圖4係根據本發明之若干實施例之呈包含一記憶體裝置之一運算系統之形式之一設備之一方塊圖。
200:基板
203-1至203-Q:存取線
205:第二方向(D2)
207-1至207-P:數位
209:第一方向(D1)
211:第三方向(D3)
213-1:第一層級(L1)
213-2:第二層級(L2)
213-P:第三層級(L3)
220:絕緣體材料
221:第一源極/汲極區
223:第二源極/汲極區
225:通道區
230:垂直定向存取裝置
245:導電本體接觸件
268:儲存節點

Claims (21)

  1. 一種記憶體裝置，其包括： 一垂直堆疊記憶體胞元陣列，該垂直堆疊記憶體胞元陣列包括： 垂直定向存取裝置，其等各分別具有藉由一通道區垂直分離之一第一源極/汲極區及一第二源極/汲極區，其中該通道區具有藉由一第一介電材料及一第二介電材料約束之一水平寬度， 及閘極，其等與該通道區相對且藉由一閘極介電質與該通道區分離； 垂直定向存取線，其等耦合至該等閘極且藉由該閘極介電質與該通道區分離； 水平定向儲存節點，其等電耦合至該等垂直定向存取裝置之該等各自第一源極/汲極區，其中該等水平定向儲存節點分別垂直鄰近該等垂直定向存取裝置；及 水平定向數位線，其等電耦合至該等垂直定向存取裝置之該等第二源極/汲極區。
  2. 如請求項1之記憶體裝置，其中該等通道區之各自部分藉由氧化物材料分離。
  3. 如請求項2之記憶體裝置，其中該氧化物材料係氧化釔。
  4. 如請求項1至3中任一項之記憶體裝置，其中該通道區之該水平寬度大於該等垂直定向存取線之一水平寬度。
  5. 如請求項1至3中任一項之記憶體裝置，其中該通道區之該水平寬度小於該等垂直定向存取線之一水平寬度。
  6. 如請求項1至3中任一項之記憶體裝置，其中該通道區之該水平寬度等於該等垂直定向存取線之一水平寬度。
  7. 如請求項1至3中任一項之記憶體裝置，其中該等水平定向儲存節點之各者包含一各自底部電極材料、一各自絕緣體材料及一各自頂部電極材料。
  8. 如請求項7之記憶體裝置，其中該頂部電極材料之各者係複數個水平定向儲存節點之一共同電極材料。
  9. 如請求項7之記憶體裝置，其中該等各自底部電極材料之各者接觸一各自第二源極/汲極區。
  10. 一種用於形成具有垂直定向存取裝置及垂直定向存取線之垂直堆疊記憶體胞元陣列之方法，其包括： 在重複反覆中垂直地循序沈積一第一介電材料、一第二介電材料、一第一源極/汲極材料、一通道材料、一第二源極/汲極材料及一第三介電材料之層以形成一垂直堆疊； 使用一第一蝕刻劑程序來形成一第一垂直開口以曝露該垂直堆疊中之第一垂直側壁； 選擇性地蝕刻該第二介電材料以由該第一垂直開口形成一第一水平開口； 在該第二水平開口中沈積一底部電極材料、一絕緣體材料、一頂部電極材料以形成一水平定向儲存節點，其中該底部電極材料垂直鄰近該第一源極/汲極材料。
  11. 如請求項10之方法，其進一步包括： 使用一第二蝕刻劑程序來形成一第二垂直開口以曝露該垂直堆疊中之第二垂直側壁； 選擇性地蝕刻該第三介電材料以由該第二垂直開口形成一第二水平開口；及 在該第二水平開口中沈積一金屬以形成一水平定向數位線，其中該金屬垂直鄰近該第二源極/汲極材料，且其中該金屬接觸該第二源極/汲極材料。
  12. 如請求項10至11中任一項之方法，其進一步包括： 選擇性地蝕刻該第一源極/汲極材料、該通道材料及該第二源極/汲極材料以形成一第三水平開口； 選擇性地蝕刻該第一源極/汲極材料、該通道材料及該第二源極/汲極材料以形成一第四水平開口；及 在該第三水平開口中沈積一第一約束介電材料且在該第四水平開口中沈積一第二約束介電材料以由該第一源極/汲極材料、該通道材料及該第二源極/汲極材料之剩餘部分形成一垂直定向存取裝置。
  13. 如請求項12之方法，其進一步包括： 使用一存取線蝕刻劑程序來形成一存取線垂直開口以曝露該垂直堆疊中之垂直側壁；及 在該存取線垂直開口中沈積一導電材料以形成一垂直存取線。
  14. 如請求項13之方法，其中該垂直定向存取裝置具有大於該垂直存取線之一水平寬度的一水平寬度。
  15. 如請求項13之方法，其中該垂直定向存取裝置具有小於該垂直存取線之一水平寬度的一水平寬度。
  16. 如請求項13之方法，其中該垂直定向存取裝置具有等於該垂直存取線之一水平寬度的一水平寬度。
  17. 如請求項12之方法，其進一步包括： 沈積一導電材料以形成一本體接觸件，其中該導電材料接觸該通道材料。
  18. 一種用於形成具有垂直定向存取裝置及垂直定向存取線之垂直堆疊記憶體胞元陣列之方法，其包括： 在重複反覆中垂直地循序沈積一第一介電材料、一第二介電材料、一第一源極/汲極材料、一通道氧化物材料、一第二源極/汲極材料及一第三介電材料之層以形成一垂直堆疊； 使用一第一蝕刻劑程序來形成一第一垂直開口以曝露該垂直堆疊中之第一垂直側壁； 選擇性地蝕刻該第二介電材料以由該第一垂直開口形成一第一水平開口； 在該第一水平開口中沈積一底部電極材料、一絕緣體材料、一頂部電極材料以形成一水平定向儲存節點，其中該底部電極材料垂直鄰近該第一源極/汲極材料； 使用一第二蝕刻劑程序來形成一第二垂直開口以曝露該垂直堆疊中之第二垂直側壁； 選擇性地蝕刻該通道氧化物材料以由該第二垂直開口形成一第二水平開口；及 在該第二水平開口中之該通道氧化物材料之一剩餘部分上沈積一通道材料。
  19. 如請求項18之方法，其進一步包括： 選擇性地蝕刻該第三介電材料以由該第二垂直開口形成一第三水平開口；及 在該第二水平開口中沈積一金屬以形成一水平定向數位線，其中該金屬垂直鄰近該第二源極/汲極材料，且其中該金屬接觸該第二源極/汲極材料。
  20. 如請求項18至19中任一項之方法，其進一步包括： 選擇性地蝕刻該第一源極/汲極材料、該通道材料及該第二源極/汲極材料以由該第二垂直開口形成一第四水平開口，及 在該第四水平開口中沈積一介電材料以形成一垂直定向存取裝置。
  21. 如請求項18至19中任一項之方法，其進一步包括： 選擇性地蝕刻該第一源極/汲極材料、該通道材料及該第二源極/汲極材料以由該第二垂直開口形成一第四水平開口，其中該通道材料係一第一通道材料；及 在該第二垂直開口中沈積一第二通道材料； 沈積接觸該第二通道材料之一導電材料以形成一本體接觸件。
TW110139977A 2020-11-10 2021-10-28 具有垂直通道之垂直三維記憶體 TW202232733A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/093,869 2020-11-10
US17/093,869 US11495600B2 (en) 2020-11-10 2020-11-10 Vertical three-dimensional memory with vertical channel

Publications (1)

Publication Number Publication Date
TW202232733A true TW202232733A (zh) 2022-08-16

Family

ID=81454879

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110139977A TW202232733A (zh) 2020-11-10 2021-10-28 具有垂直通道之垂直三維記憶體

Country Status (4)

Country Link
US (2) US11495600B2 (zh)
CN (1) CN116420436A (zh)
TW (1) TW202232733A (zh)
WO (1) WO2022103552A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220310537A1 (en) * 2021-03-25 2022-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR101699443B1 (ko) 2010-10-15 2017-01-25 삼성전자 주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
TW201532247A (zh) 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法
KR20180130581A (ko) 2016-08-31 2018-12-07 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
WO2018208719A1 (en) 2017-05-08 2018-11-15 Micron Technology, Inc. Memory arrays
US10607995B2 (en) 2017-05-08 2020-03-31 Micron Technology, Inc. Memory arrays
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
KR102416099B1 (ko) 2018-03-28 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법
US11031404B2 (en) 2018-11-26 2021-06-08 Etron Technology, Inc. Dynamic memory structure with a shared counter electrode
KR102634622B1 (ko) 2019-02-28 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
US11296090B2 (en) * 2019-12-12 2022-04-05 HeFeChip Corporation Limited Semiconductor memory device with buried capacitor and fin-like electrodes

Also Published As

Publication number Publication date
US11495600B2 (en) 2022-11-08
US20230022021A1 (en) 2023-01-26
US20220149046A1 (en) 2022-05-12
CN116420436A (zh) 2023-07-11
WO2022103552A1 (en) 2022-05-19

Similar Documents

Publication Publication Date Title
US11367726B2 (en) Vertical digit lines for semiconductor devices
US20190237470A1 (en) Vertical 1t ferroelectric memory cells, memory arrays and methods of forming the same
US11393820B2 (en) Vertical digit line for semiconductor devices
US11164872B1 (en) Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory
US11538809B2 (en) Metal insulator semiconductor (MIS) contact in three dimensional (3D) vertical memory
US11227864B1 (en) Storage node after three-node access device formation for vertical three dimensional (3D) memory
US11476254B2 (en) Support pillars for vertical three-dimensional (3D) memory
US11641732B2 (en) Self-aligned etch back for vertical three dimensional (3D) memory
US11532630B2 (en) Channel formation for vertical three dimensional (3D) memory
US11450693B2 (en) Single crystal horizontal access device for vertical three-dimensional (3D) memory and method of forming 3D memory
US11257821B1 (en) Digit line and body contact for semiconductor devices
CN114914202A (zh) 竖直三维(3d)存储器中的水平存取装置内的外延硅
US11239117B1 (en) Replacement gate dielectric in three-node access device formation for vertical three dimensional (3D) memory
US20230022021A1 (en) Vertical three-dimensional memory with vertical channel
US20220045061A1 (en) Three-node access device for vertical three dimensional (3d) memory
CN115000068B (zh) 用于半导体装置的竖直分离的存储节点和存取装置
US20240064956A1 (en) Vertically stacked storage nodes and access devices with vertical access lines
US20240064966A1 (en) Vertically stacked storage nodes and access devices with horizontal access lines
US11950403B2 (en) Widened conductive line structures and staircase structures for semiconductor devices
US20240074144A1 (en) Bottom electrode contact for a vertical three-dimensional memory
US20240206152A1 (en) Hybrid gate dielectric access device for vertical three-dimensional memory
US20230138620A1 (en) Two transistor cells for vertical three-dimensional memory
US20240188280A1 (en) Twin channel access device for vertical three-dimensional memory
US20240064962A1 (en) Doped dielectric material