TW202327056A - 記憶體裝置及其製造方法 - Google Patents

記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW202327056A
TW202327056A TW111140374A TW111140374A TW202327056A TW 202327056 A TW202327056 A TW 202327056A TW 111140374 A TW111140374 A TW 111140374A TW 111140374 A TW111140374 A TW 111140374A TW 202327056 A TW202327056 A TW 202327056A
Authority
TW
Taiwan
Prior art keywords
layer
gate
memory device
stack
layers
Prior art date
Application number
TW111140374A
Other languages
English (en)
Other versions
TWI844998B (zh
Inventor
張國彬
劉建宏
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202327056A publication Critical patent/TW202327056A/zh
Application granted granted Critical
Publication of TWI844998B publication Critical patent/TWI844998B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種具有3D結構的記憶體裝置提供具有高晶片區域密度的MFMIS-FET記憶單元。該記憶體裝置包括與絕緣層交錯的記憶單元層之堆疊。通道連通柱穿透該堆疊。該些記憶單元之通道設置在該些通道連通柱中。記憶單元之MFM部分夾在該些通道連通柱側向的區域中的該些絕緣層之間。該些MFM部分可自該些通道連通柱徑向分佈且包括浮動閘極、鐵電層，及閘極電極。與複數個MFM結構相關聯的該些閘極電極可統一成字線閘極。該鐵電層可包裹在該字線閘極周圍，藉此該鐵電層設置在該字線閘極以上及以下以及該字線閘極與該些浮動閘極中之每一個之間。

Description

記憶體裝置及其製造方法
無
許多當代電子裝置包括非揮發性記憶體。非揮發性記憶體為能夠在缺乏電力的情況下儲存資料的電子記憶體。用於下一代非揮發性記憶體的有希望的候選者為鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)。FeRAM具有相對簡單的結構且與互補金氧半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製造製程相容。
無
本揭示內容提供用於實行本揭示案之不同特徵的許多不同實施例或實例。以下描述元件及配置的特定實例以簡化本揭示案。當然，這些僅為實例且不欲為限制性的。例如，以下描述中的第二特徵之上或第二特徵上的第一特徵之形成可包括其中第一特徵及第二特徵係直接接觸地形成的實施例，且可亦包括其中額外特徵可形成在第一特徵與第二特徵之間，使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。這個重複係出於簡單性及清晰性之目的，且並不實質上規定所論述的各種實施例及/或組態之間的關係。
此外，諸如「在……下方」、「在……以下」、「下」、「在……上方」、「上」等的空間相對術語可在本文中使用於便於描述，以描述如圖式中所例示的一個元件或特徵與另一元件(多個)或特徵(多個)之關係。除圖式中所描繪的取向之外，空間相對術語意欲涵蓋使用或操作中的裝置之不同取向。設備可以其他方式定向(旋轉90度或以其他取向定向)且同樣可據此解釋本文所使用的空間相對描述符。
根據本揭示案之一些態樣的積體電路(integrated circuit，IC)裝置包括鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)。FeRAM具有金屬/鐵電層/金屬(metal/ferroelectric layer/metal，MFM)結構，其中鐵電層佈置在提供頂部電極及底部電極的兩個導電層之間。雖然術語「MFM」係基於導體為金屬得出，但此項技術中及本申請案中的術語「MFM」之用法涵蓋一個或兩個電極為非金屬導體的狀況。FeRAM藉由在極化狀態之間切換的可逆過程儲存資料。極化狀態可使用電場加以改變，該電場使藉由鐵電層之晶體結構維持的極化變化。例如，施加至鐵電層的負電壓偏壓可誘導原子移位至第一取向中，此具有指示第一資料值(例如，邏輯『1』)的第一電阻，而施加至鐵電層的正電壓偏壓可誘導原子移位至第二取向中，此具有指示第二資料值(例如，邏輯『0』)的第二電阻。
一個類型的FeRAM具有耦接至金氧半導體場效電晶體(MOSFET或場效電晶體(FET))之汲極的MFM結構。另一類型的FeRAM為金屬鐵電絕緣體半導體場效電晶體(MFIS-FET或FeFET)，該金屬鐵電絕緣體半導體場效電晶體實質上為具有介於氧化物與閘極之間的鐵電層的金屬閘極FET。第三類型的FeRAM為金屬鐵電金屬絕緣體半導體場效電晶體(metal-ferroelectric-metal-insulator-semiconductor field-effect transistor，MFMIS-FET)，其中MFM結構之底部電極耦接至n通道型FET之閘極電極。MFM結構之FET閘極電極及底部電極充當單個浮動閘極。MFMIS-FET具有諸如非破壞性讀取、低寫入電壓，及高耐久性的優點。
本揭示案之一個態樣為具有三維(3D)結構的記憶體裝置，該三維結構提供具有高晶片區域密度的MFMIS-FET記憶單元。記憶體裝置包括記憶單元層，該些記憶單元層在基板上的堆疊中與隔離層交錯。包括閘極電極、鐵電層、浮動閘極、隧道介電質，及通道的MFMIS記憶單元處於記憶單元層中。垂直延伸穿過記憶單元層及隔離層的半導體結構提供通道。包括閘極電極、鐵電層，及浮動閘極的MFM結構處於通道側向且夾在隔離層之介電質之間。浮動閘極、鐵電層，及閘極電極徑向地分佈在通道周圍，其中浮動閘極最近，閘極電極最遠，且鐵電層之至少一部分設置在兩者之間。隧道介電質處於浮動閘極與通道之間。
與複數個MFM結構相關聯的閘極電極可統一成單個導電結構(字線閘極)，該單個導電結構耦接至字線。在一些實施例中，鐵電層包裹在字線閘極周圍，藉此鐵電層設置在字線閘極上方及下方以及字線閘極與浮動閘極中之每一個之間。在一些實施例中，字線閘極自堆疊之側壁延伸。在一些實施例中，鐵電層亦自堆疊之側壁延伸。在一些實施例中，浮動閘極環繞通道。
記憶單元之通道垂直地定向。在一些實施例中，通道具有環形橫截面。提供通道的半導體結構垂直地延伸穿過堆疊。用於水平對準的記憶單元之行的通道藉由半導體結構中之一個串聯連接。半導體結構在一個末端處耦接至位元線且在相反末端處耦接至源極線。
位元線耦接電晶體可插入記憶單元之行與用於那些記憶單元的位元線連接之間。在一些實施例中，半導體結構提供用於位元線耦接電晶體的通道且那個通道與行中的記憶單元之通道串聯連接。用於位元線耦接電晶體的閘極電極可藉由添加至記憶單元層/絕緣層堆疊的額外層提供。在一些實施例中，用於位元線耦接電晶體的閘極電極為多晶矽等。在一些實施例中，用於位元線耦接電晶體的閘極電極具有與記憶單元層相同結構。例如，用於位元線耦接電晶體的閘極電極可具有MFM結構。儘管位元線耦接電晶體可具有記憶單元之結構，但該位元線耦接電晶體不受程式及抹除操作影響。記憶體裝置可無操作來對位線耦接電晶體執行程式及抹除操作的電路。
用於位元線耦接電晶體之群組的閘極電極統一以形成單個位元線連接選擇閘極(bit line-connection select gate，BSG)。BSG操作來選擇記憶單元之扇區。扇區中的記憶單元之行耦接至相異位元線。位元線可延伸以與複數個扇區中的複數個記憶單元行連接。每個扇區中的位元線連接藉由BSG觸發。使用BSG以選擇特定扇區，使用位元線以選擇扇區內的特定行，且使用字線以選擇行內的特定層列，陣列中的任何記憶單元可經單獨定址。
源極線耦接電晶體可插入記憶單元之每個行與用於那些記憶單元的源極線連接之間。在一些實施例中，半導體結構提供用於源極線耦接電晶體的通道且那個通道與行中的記憶單元之通道串聯連接。用於源極線耦接電晶體的閘極電極可藉由記憶單元層/絕緣層堆疊之額外層提供。在一些實施例中，源極線連接選擇閘極在記憶單元層/絕緣層堆疊下方。在一些實施例中，位元線連接選擇閘極在記憶單元層/絕緣層堆疊上方。在一些實施例中，用於源極線耦接電晶體的閘極電極為多晶矽等。在一些實施例中，用於源極線耦接電晶體的閘極電極具有與記憶單元層相同結構。例如，用於源極線耦接電晶體的閘極電極可具有MFM結構。儘管源極線耦接電晶體可具有記憶單元之結構，但該源極線耦接電晶體不受程式及抹除操作影響。記憶體裝置可無操作來對源極線耦接電晶體執行程式及抹除操作的電路。
用於源極線耦接電晶體之群組的閘極電極統一以形成單個源極線連接選擇閘極(source line-connection select gate，SSG)。SSG操作來觸發用於記憶單元之扇區的源極線連接。在一些實施例中，源極線連接包括源極線通孔，該源極線通孔鄰近堆疊垂直地延伸且藉由介電層與堆疊分離。在一些實施例中，源極線通孔呈板條形狀。源極線通孔可藉由基板與源極線選擇電晶體通訊。半導體結構可接觸基板之第一摻雜區域。源極線通孔可接觸基板之第二摻雜區域。
儘管記憶體裝置至今已經描述為具有MFMIS-FET記憶單元，但將瞭解，實施例可經修改以藉由以提供不同類型的資料儲存結構的一或多個其他層代替鐵電層來實行其他記憶體類型。例如，記憶體裝置可為電阻式隨機存取記憶體(resistive random access memory，ReRAM)、相變記憶體(phase change memory，PCRAM)、磁阻隨機存取記憶體(magneto-resistive random-access memory，MRAM)等。
本揭示案之一些態樣係關於製造記憶體裝置之方法。方法包括形成堆疊，該堆疊具有交替的絕緣層及犧牲層。在一些實施例中，絕緣層為氧化物且犧牲層為氮化物。第一孔經蝕刻貫穿堆疊，且每個犧牲層之第一部分經貫穿第一孔蝕刻掉以創造第一孔隙。提供浮動閘極的至少一導電材料經沉積以填充第一孔隙。隧道介電層形成在第一孔中，然後通道層經沉積在第一孔中。溝槽經蝕刻貫穿堆疊，且每個犧牲層之剩餘部分經貫穿溝槽蝕刻掉以創造第二孔隙。資料儲存層經沉積在溝槽中，該資料儲存層為提供閘極電極的導電材料。在一些實施例中，資料儲存層為鐵電層。
在一些實施例中，堆疊包括第一導電層，該第一導電層在最高犧牲層上方且藉由絕緣層與該最高犧牲層分離。在一些實施例中，堆疊包括第二導電層，該第二導電層在最低犧牲層下方且藉由另一絕緣層與該最低犧牲層分離。在一些實施例中，導電層為多晶矽。在一些實施例中，第一導電層提供BSG。在一些實施例中，第二導電層提供SSG。
在一些實施例中，堆疊經形成在半導體基板上。在一些實施例中，第一開口直接形成在半導體基板之重摻雜區域上。在一些實施例中，隧道介電質沉積在第一開口之底部處，且在沉積半導體層之前經蝕刻貫穿以允許半導體層接觸重摻雜區域。在一些實施例中，半導體層及隧道介電層兩者在開口之底部處經蝕刻貫穿，接著為第二半導體層之沉積，以使通道與重摻雜區域接觸。在一些實施例中，半導體基板藉由磊晶生長自第一開口之底部延伸且磊晶生長提供重摻雜區域。
第1圖提供例示根據本揭示案之一些實施例的具有3D結構之記憶體裝置1之一部分的橫截面圖100。記憶體裝置1具有堆疊49，堆疊49包括記憶單元層21，記憶單元層21與隔離層19交錯。通道連通柱79垂直地穿透堆疊49且與連通柱區域33中的記憶單元層21相交。隔離層19包含介電層41。介電層41處於堆疊區域29中，堆疊區域29包圍連通柱區域33。介電層41在堆疊區域29內的記憶單元層21上方及下方為無損的，但在連通柱區域33中具有孔。記憶單元94形成在記憶單元層21中之每一個中。
第2圖提供例示記憶單元94中之一個的剖面透視圖200。每個記憶單元94包括通道89、隧道介電質87、浮動閘極85、資料儲存層83，及閘極電極81。通道89處於連通柱區域33中。在一些實施例中，隧道介電質87亦處於連通柱區域33中。通道連通柱79包含提供通道89的半導體層71、提供隧道介電質87的隧道介電層69，及介電質73。
在一些實施例中，記憶單元層21具有在自約100 Å至約1600 Å之範圍內的厚度。在一些實施例中，記憶單元層21具有在自約200 Å至約800 Å之範圍內的厚度。若記憶單元層21太薄，則耦接比(閘極對通道)可太低。若記憶單元層21太厚，則裝置密度可過度地折衷。記憶單元層21之厚度可經選擇以達成目標耦接比。目標耦接比可自約0.3至約1.0。
在一些實施例中，介電質層41具有在自約200 Å至約800 Å之範圍內的厚度。在一些實施例中，介電質層41具有在自約100 Å至約400 Å之範圍內的厚度。若介電質層41太薄，則過量的電流漏泄可發生。若介電質層41太厚，則可存在對藉由半導體層71的傳導的不充分控制。
浮動閘極85、資料儲存層83，及閘極電極81設置在堆疊區域29中。在一些實施例中，浮動閘極85與通道連通柱79接界。在一些實施例中，資料儲存層83包裹在閘極電極81周圍。在一些實施例中，閘極電極81及浮動閘極85為金屬。在一些實施例中，資料儲存層83為鐵電層。資料儲存層83可包含提供資料儲存功能的複數個層。閘極電極81為以下較大結構之部分：各自包圍複數個通道連通柱79的字線閘極WG 1及WG 2。
第3圖提供貫穿記憶體裝置1之記憶單元層21中之一個取得的橫截面圖300。第3圖中的線A-A’與第1圖中的線A-A’對應。如可藉由在這兩個圖之間比較線A-A’看出的，相較於藉由橫截面圖100例示的區域，橫截面圖300涵蓋記憶體裝置1之更大區域。儘管第1圖示出單個通道連通柱79，但第3圖示出對應於記憶體裝置1之扇區的複數個通道連通柱79。如第3圖中所例示，記憶單元94具有徑向對稱性。通道89、隧道介電質87、浮動閘極85，及資料儲存層83中之每一個具有環形橫截面。閘極電極81佔據環形空間，但為較大字線閘極WG 2之部分，該部分提供用於記憶體裝置1之一個層內的記憶單元94之群組的閘極電極81。具有環繞通道的浮動閘極提供全環繞閘極結構，該全環繞閘極結構導致優越的閘極控制。環形橫截面及全環繞閘極結構提供均勻的極化性質且降低記憶單元間的臨界電壓變化。
字線閘極WG 2在第4A圖中單獨地示出。如可自第3圖及第4A圖中看出，記憶單元94可以交錯列佈置。第4A圖示出用於每個扇區具有每列兩個記憶單元的四個列的狀況的字線閘極WG 2。可存在更大或更小數目的列且可存在每列更大數目的記憶單元。在一些實施例中，存在2至12個列。更大數目的列可導致處理困難。第4B圖示出用於替代性實施例的字線閘極401，其中每個扇區中的記憶單元94以每列三個記憶單元的非交錯列佈置。圖案中的通道連通柱79中之一些可以虛擬通孔(未示出)替換，以提供促進根據以下描述之製程製造的額外堆疊側壁。當記憶體裝置1具有相較於所例示實例中所示的多得多的每扇區每層列單元時，虛擬通孔為尤其有用的。
再次參考第1圖，位元線耦接電晶體93形成在堆疊49之上層17中。上層17設置在記憶單元層21上方且藉由隔離層19與鄰近記憶單元層21分離。位元線耦接電晶體93包括通道90、隧道介電質91，及閘極電極92。通道90藉由半導體層71提供。隧道介電質91藉由隧道介電層69提供。閘極電極92為位元線連接選擇閘極BSG 1之部分，該部分提供用於記憶體裝置1之一個扇區中的位元線耦接電晶體93中之每一個的閘極電極92。在一些實施例中，位元線連接選擇閘極BSG 1為多晶矽。
通道連通柱79之頂部處的導電插塞75與半導體層71接觸。導電插塞75之底部表面82與閘極電極92之上表面78共面。替代地，底部表面82可稍微超過閘極電極92之上表面78。藉由導電插塞75，位元線耦接電晶體93耦接至位元線BL 1，該位元線處於堆疊49上方的金屬互連7中。連接可包括金屬互連7內的額外結構，諸如通孔77、電線59及通孔57。
源極線耦接電晶體99形成於堆疊49之下層23中。下層23設置在記憶單元層21以下且藉由隔離層19與鄰近記憶單元層21分離。源極線耦接電晶體99包括通道98、隧道介電質97，及閘極電極96。通道98藉由半導體層71提供。隧道介電質97可以藉由隧道介電層69提供。閘極電極96為源極線連接選擇閘極SSG之部分，該部分提供用於記憶體裝置1之一個扇區中的源極線耦接電晶體99中之每一個的閘極電極96。在一些實施例中，源極線連接選擇閘極SSG為多晶矽。
第5A圖提供示出如與藉由第3圖之橫截面圖300所示的記憶體裝置1之相同區域但貫穿下層23取得的橫截面圖500。第5A圖中的線B-B’與第1圖中的線B-B’對應。如第5A圖中所例示，源極線耦接電晶體99具有徑向對稱性。通道98及隧道介電質97為環形的。閘極電極96佔據環形空間，但為源極線連接選擇閘極SSG之部分，該部分提供用於源極線耦接電晶體99之群組的閘極電極96。
第5B圖提供示出與藉由第3圖及第5A圖之橫截面圖300及500所示的記憶體裝置1之相同區域但貫穿上層17取得的橫截面圖510。第5B圖中的線C-C’與第1圖中的線C-C’對應。如第5B圖中所例示，位元線耦接電晶體93具有徑向對稱性。通道90及隧道介電質91為環形的。閘極電極92佔據環隙，但為位元線連接選擇閘極BSG之部分，該部分提供用於位元線耦接電晶體93之群組的閘極電極92。
再次參考第1圖，堆疊49處於半導體基板37上。亦處於半導體基板37上的導電板條15設置到堆疊49之一個側且藉由介電層16與堆疊49分離。導電板條15可具有與堆疊49相同高度。導電板條15之頂部藉由金屬互連7中的通孔9連接至源極線SL。
半導體層71與半導體基板37之第一重摻雜區域39直接接觸。在一些實施例中，自基板38至通道連通柱79中的磊晶生長(未示出)提供第一重摻雜區域39。導電板條15與半導體基板37之第二重摻雜區域25接觸。第一重摻雜區域39及第二重摻雜區域25具有相同摻雜類型。半導體基板37之塊體可以相同摻雜類型輕摻雜。當源極線耦接電晶體99接通時，電荷載子可藉由半導體基板37及導電板條15在源極線SL與半導體層71之間移動。
第6圖提供用於第1圖中示出的記憶體裝置1之部分的等效電路圖600。如藉由等效電路圖600所示，源極線耦接電晶體99、兩個記憶單元94，及位元線耦接電晶體93串聯連接在源極線SL與位元線BL 1之間。等效電路圖600中的記憶單元94之數目等於記憶單元層21之數目。儘管在所例示實例中存在僅兩個，但將瞭解，可使用較大數目的記憶單元層。源極線耦接電晶體99藉由源極線連接選擇閘極SSG切換。位元線耦接電晶體93藉由位元線連接選擇閘極BSG切換。記憶單元94藉由字線閘極WG 1及字線閘極WG 2切換。在第一程式設計狀態中，記憶單元94具有用於切換的較低臨限電壓。在第二程式設計狀態中，記憶單元94具有用於切換的較高臨限電壓。將中間電壓使用於字閘極中之一個上及將超過較高臨限值的電壓使用於所有其他字閘極上，特定記憶單元94之程式設計狀態可經詢問。
第7圖及第8圖例示記憶體裝置1的俯視圖700及俯視圖800。第7圖之視圖700涵蓋記憶體裝置1之一個扇區且第8圖之視圖800涵蓋兩個扇區。第9圖為記憶體裝置1之一個扇區的透視圖900。如藉由視圖700至視圖900所示，位元線連接選擇閘極BSG 1及BSG 2、字線閘極WG 1及WG 2，及源極線連接選擇閘極SSG以變化長度延伸至堆疊49之一個側以形成階梯圖案711。階梯圖案711提供對於將位元線連接選擇閘極BSG 1與位元線連接選擇線BSL 1耦接的通孔707、將字線閘極WG 1與字線WL 1耦接的通孔701、將字線閘極WG 2與字線WL 2耦接的通孔703，及將源極線連接選擇閘極SSG與源極線連接選擇線SSL耦接的通孔705的存取。
位元線BL 1至BL 8跨於堆疊49之頂部並聯延伸。位元線BL 1至BL 8中之每一個耦接至相異通道連通柱79之半導體層71。偶數編號的位元線BL 2至BL 8直接在其各別通道連通柱79上。奇數編號的位元線BL 1至BL 7自其各別通道連通柱79側向位移。源極線連接選擇線SSL及字線WL 1及WL 2可平行於位元線BL 1至BL 8。
位元線連接選擇線BSL 1及BSL 2分別耦接至位元線連接選擇閘極BSG 1及BSG 2(參見第8圖)。耦接可包括金屬化層M1中的電線59 (參見第1圖)。位元線連接選擇線BSL 1及BSL 2垂直於位元線BL 1至BL 8且可處於相對於位元線BL 1至BL 8的不同金屬化層中。例如，位元線連接選擇線BSL 1及BSL 2可處於金屬化層M1中，而位元線BL 1至BL 8處於金屬化層M2中(參見第1圖)。儘管圖式中未示出，但位元線連接選擇線BSL 1及BSL 2可延伸越過位元線BL 1至BL 8以進行與藉由額外位元線服務的額外扇區的連接。
第10圖提供用於類似記憶體裝置1但具有四個層列或記憶單元94的記憶體裝置的等效電路圖。行對應於通道連通柱79。任何單獨行可藉由選取位元線連接選擇線BSL 1及BSL 2中之一個及位元線BL 1及BL 2中之一個選擇。行中的任何單獨記憶單元可藉由將合適的電壓施加至字線WL 1、WL 2、WL 3，及WL 4定址。記憶體裝置中的所有源極線連接選擇閘極SSG可耦接至一個源極線連接選擇線SSL。SSL可用來打開源極線耦接電晶體99 (參見第1圖)以用於讀取操作且關閉源極線耦接電晶體99以用於寫入及抹除操作。
第11A圖為例示記憶體裝置1A的橫截面圖1100，記憶體裝置1A類似記憶體裝置1但具有源極線連接選擇閘極SSGA而非源極線連接選擇閘極SSG及位元線連接選擇閘極BSGA而非位元線連接選擇閘極BSG 1。源極線連接選擇閘極SSGA及位元線連接選擇閘極BSGA各自具有包括資料儲存層83的記憶單元層21之結構。源極線耦接電晶體99A之閘極電極96A及位元線耦接電晶體93A之閘極電極92A為浮動閘極。源極線連接選擇閘極SSGA及位元線連接選擇閘極BSGA可具有相較於源極線連接選擇閘極SSG及位元線連接選擇閘極BSG 1的稍微較高打開電壓，但另外記憶體裝置1A可與記憶體裝置1等同地操作。
第11B圖為例示記憶體裝置1B的橫截面圖1110，記憶體裝置1B類似記憶體裝置1但具有在通道連通柱79之基底處的不同結構。記憶體裝置1B具有隧道介電層69B，隧道介電層69B對通道連通柱79之側壁加襯裡但不具有跨於半導體基板37延伸的水平部分30 (參見第1圖)。另外，記憶體裝置1B具有在通道連通柱79之基底處較厚的半導體層71B。第1圖之記憶體裝置1及第11B圖之記憶體裝置1B之相對優點將在以下製造方法之論述之後經瞭解。
第12圖至第35圖為示範形成記憶體裝置的根據本揭示案之方法的橫截面圖圖解。雖然第12圖至第35圖係參考方法之各種實施例加以描述，但將瞭解，第12圖至第35圖中所示的結構不限於該方法，而可與該方法獨立分離。第12圖至第35圖經描繪為一系列動作。這些動作之順序可在其他實施例中加以改變。雖然第12圖至第35圖例示且描述動作之特定集合，但一些可在其他實施例中省略。此外，未例示及/或描述的動作可包括在其他實施例中。雖然第12圖至第35圖之方法係關於形成記憶體裝置1加以描述，但方法可用來形成其他記憶體裝置。
如藉由第12圖之橫截面圖1200所示，方法可始於形成遮罩1201且摻雜半導體基板37之上表面以形成第一重摻雜區域39。半導體基板37可為包含半導體的任何類型的基板。例如，半導體基板37可為塊體基板(例如，塊體矽基板)、絕緣體上矽(silicon-on-insulator，SOI)基板、類似者，或任何其他合適的基板。半導體可為矽，或另一半導體材料諸如SiGe及/或其他第III族、第IV族，及/或第V族元素，其組合，或類似者。第一重摻雜區域39經摻雜至10 20/cm 3或更大的濃度。摻雜劑可為p型的或n型的。在一些實施例中，摻雜劑為n型的。半導體基板37之塊體可以相同摻雜劑類型輕雜。另一選項將形成以相同摻雜劑類型摻雜的光之深井。
如藉由第13圖之橫截面圖1300所示，方法繼續將堆疊49形成在半導體基板37上。形成堆疊49包括順序地形成介電層41A、SSG層1305、根據記憶體裝置中的所要數目的層列的介電質層41及犧牲層1303之對、另一介電質層41，及BSG層1301。形成這些層可包括化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、類似者，或任何其他合適的製程或製程之組合。
介電質層41包含介電質。在一些實施例中，介電質為氧化物。在一些實施例中，介電質為二氧化矽。其他類型的介電質可經使用，只要它們提供記憶單元層21之間的充足電氣隔離(參見第1圖)且它們具有對蝕刻製程的充分抗性，該些蝕刻製程為對於移除犧牲層1303有效的。
犧牲層1303可具有任何合適的組成。在一些實施例中，犧牲層1303為氮化物。在一些實施例中，犧牲層1303為氮化矽。其他組成可經使用，只要它們幫助藉由蝕刻製程的移除，該移除使介電質層41無損。
在所例示實施例中，BSG層1301及SSG層1305以導電材料形成。在一些實施例中，導電材料為多晶矽。或者，導電材料可為石墨烯、金屬、類似者，或一些其他導電材料。
雖然在藉由此製程序列例示的實例中BSG層1301及SSG層1305係以導電材料形成，但在一替代性實施例中，這些層中之一個或兩個為與犧牲層1303相同的材料且可為介電質。處理可如在所例示實例中繼續。若BSG層1301及SSG層1305兩者係由犧牲材料形成，則所得記憶體裝置將具有類似藉由第11A圖之橫截面圖1100所例示的一個的結構。
如藉由第14A圖之橫截面圖1400所示，階梯圖案711可經形成於堆疊49之一個側上。形成階梯圖案711可包括一系列遮蔽及蝕刻操作。如藉由第14B圖之橫截面圖1410所示，在形成階梯圖案711之後，介電層1411可經沉積。介電層1411封閉犧牲層1303之末端且可亦提供或添加至堆疊49之頂部處的介電層41B。
如藉由第15圖之橫截面圖1500所示，遮罩1505可經形成且用來貫穿堆疊49蝕刻通道孔1501。遮罩1505可使用光微影術加以形成且可在蝕刻通道孔之後經剝離。蝕刻可包括乾式蝕刻諸如電漿蝕刻。通道孔1501經定位，使得第一重摻雜區域39藉由通道孔1501暴露。通道孔1501藉由堆疊49包圍且將側壁1503添加至堆疊49。
在一些實施例中，通道孔1501的橫截面為圓形的。製造垂直於基板47的通道孔1501為合意的。在一些實施例中，孔側壁與基板47之表面之間的角度A在自約90°至約100°之範圍內。在一些實施例中，角度A為自約90°至約95°。
通道孔1501為諸如第3圖中所示之圖案或第4A圖及第4B圖中所示之圖案的圖案中的複數個通道孔1501中之一個。圖案內的通道孔1501具有節距P (參見第3圖、第4A圖或第4B圖)及寬度W 1(參見第3圖、第4A圖、第4B圖或第15圖)。在一些實施例中，節距P在自約200 Å至約4000 Å之範圍內。在一些實施例中，節距P在自約400 Å至約2000 Å之範圍內。在一些實施例中，寬度W 1在自約200 Å至約4000 Å之範圍內。在一些實施例中，寬度W 1在自約400 Å至約2000 Å之範圍內。在一些實施例中，節距P與寬度W 1之間的比在自約1:2至約2:1之範圍內。在一些實施例中，節距P與寬度W 1之間的比在自約1:1.5至約1.5:1之範圍內。節距P及寬度W 1可為幾乎相等的。
如藉由第16圖之橫截面圖1600所示，蝕刻製程經執行以使犧牲層1303自通道孔1501凹入。蝕刻自側壁1503前進且使犧牲層1303自通道孔1501凹入距離D。在一些實施例中，距離D為自約50 Å至約1200 Å。在一些實施例中，距離D為自約100 Å至約600 Å。較小距離D將相對於記憶單元94 (參見第1圖及第2圖)中的隧道介電質87之操作區域減少資料儲存層83之操作區域。較大距離D將增加資料儲存層83之操作區域。
蝕刻製程可包含濕式蝕刻或類似者。在一些實施例中，蝕刻製程為酸蝕刻。在一些實施例中，蝕刻劑包含磷酸或類似者。根據一些實施例，蝕刻製程移除犧牲層1303中之每一個之一些，而不是全部。蝕刻製程在通道孔1501側向的區域中的介電質層41之間產生孔隙1601。
如藉由第17圖之橫截面圖1700所示，導電材料1701可以填充孔隙1601的方式沉積。導電材料1701可為金屬、金屬化合物、多晶矽、石墨烯、類似者，或任何其他合適的導體。導電材料可包含各種材料之多個層。導電材料1701可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。在一些實施例中，導電材料1701為金屬或金屬化合物。可為合適的金屬之實例包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鈷(Co)、鎳(Ni)、釕(Ru)，及類似者。可為合適的金屬化合物之實例包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)，及類似者。導電材料1701中之一些可沉積在通道孔1501之側壁上，在通道孔1501之底部處，且在堆疊49上方。
如藉由第18圖之橫截面圖1800所示，蝕刻製程可經執行以移除沉積在孔隙1601外側的導電材料1701。剩餘在孔隙1601內的導電材料1701提供浮動閘極85。蝕刻製程為各向異性蝕刻且可包含電漿蝕刻或類似者。
如藉由第19圖之橫截面圖1900所示，隧道介電層69及第一半導體層1901然後可經沉積。這些層可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。隧道介電層69及第一半導體層1901可對通道孔1501加襯裡。
隧道介電質可為適合於閘極介電質的任何材料。可為合適的介電材料之實例包括氧化矽(SiO X)、碳氮化矽(SiCN)、碳氧化矽(SiOC)，及類似者。在一些實施例中，隧道介電層69具有在自約10 Å至約400 Å之範圍內的厚度。在一些實施例中，隧道介電層69具有在自約20 Å至約200 Å之範圍內的厚度。
第一半導體層1901可為任何合適的半導體。在一些實施例中，第一半導體層1901為或包含多晶矽或類似者。多晶矽具有在薄層中提供高載子遷移率的優點。在一些實施例中，第一半導體層1901為或包含氧化物半導體。氧化物半導體可為例如氧化銦鎵鋅(InGaZnO或IGZO)、氧化銦鋅(InZnO)、氧化銦鎵鋅錫(InGaZnSnO或IGZTO)、氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦錫(InSnO或ITO)、其組合，或類似者。在一些實施例中，第一半導體層1901具有在自約10 Å至約400 Å之範圍內的厚度。在一些實施例中，第一半導體層1901具有在自約20 Å至約200 Å之範圍內的厚度。
如藉由第20圖之橫截面圖2000所示，各向異性蝕刻可經執行以藉由通道孔1501暴露半導體基板37。蝕刻可將隧道介電層69及第一半導體層1901自堆疊49之上表面移除。蝕刻可為例如電漿蝕刻或類似者。
如藉由第21圖之橫截面圖2100所示，沉積製程可經執行以形成第二半導體層2101。第二半導體層2101可使第一半導體層1901加厚且使第一半導體層1901與第一重摻雜區域39通訊。用於第二半導體層2101的組成及形成製程選項與用於第一半導體層1901的相同。在一些實施例中，第二半導體層2101具有與第一半導體層1901相同組成。在一些實施例中，第二半導體層2102具有在自約20 Å至約400 Å之範圍內的厚度。在一些實施例中，第二半導體層2102具有在自約40 Å至約200 Å之範圍內的厚度。
如藉由第22圖之橫截面圖2200所示，介電質73可經沉積以填充通道孔1501，接著為化學機械研磨，以自堆疊49之頂部移除第二半導體層2101及過量介電質73。介電質73可為任何合適的介電質。介電質73可為例如二氧化矽或類似者。剩餘的第二半導體層2101及第一半導體層1901之部分處於通道孔1501內且提供半導體層71。填充通道孔1501的材料包括隧道介電層69、半導體層71，及介電質73，構成通道連通柱79。介電質層41具有與通道連通柱79接界的對準側表面2201。
如藉由第23圖之橫截面圖2300所示，遮罩2305可經形成且用來貫穿堆疊49蝕刻溝槽2301。遮罩2305可使用光微影術加以形成且可在蝕刻溝槽2301之後經剝離。蝕刻可包括乾式蝕刻諸如電漿蝕刻或類似者。溝槽2301將BSG層1301劃分成複數個位元線連接選擇閘極BSG 1、BSG 2等。溝槽2301亦將SSG層1305劃分成複數個源極線連接選擇閘極SSG，將側壁2303添加至堆疊49，且暴露半導體基板37。製造垂直於基板47的溝槽2301為合意的。溝槽2301之側壁與基板47之表面之間的角度A 2在自約90°至約100°之範圍內。在一些實施例中，角度A 2為自約90°至約95°。在一些實施例中，溝槽2301之寬度W 2在自約25 nm至約10 µm之範圍內。在一些實施例中，寬度W 2在自約50 nm至約5 µm之範圍內。
在此實例中例示的溝槽2301為線性的，然而，溝槽可為彎曲的或在形狀方面以其他方式變化。溝槽2301之功能中之一個將BSG層1301劃分成複數個位元線連接選擇閘極。SSG層1305不需要劃分成複數個源極線連接選擇閘極。記憶單元層21中之任何一個中的字閘極電極可亦在扇區間統一。若另一製程或分離蝕刻用來將BSG層1301劃分成位元線連接選擇閘極BSG 1、BSG 2等，則溝槽2301可為孔而非溝槽。
溝槽2301之另一功能將產生側壁2303，犧牲層1303之剩餘部分可藉由側壁2303替換。在一些實施例中，孔(未示出)形成在堆疊49中以服務此功能。在一些實施例中，除溝槽2301之外使用孔以促進犧牲層1303之剩餘部分之移除及替換。此類孔可經填充以在第4A圖及第4B圖之圖案內產生虛擬通孔。
如藉由第24圖之橫截面圖2400所示，蝕刻製程經執行以移除犧牲層1303之剩餘部分。蝕刻製程可包含濕式蝕刻或類似者。在一些實施例中，蝕刻製程為酸蝕刻。在一些實施例中，蝕刻劑包含磷酸或類似者。蝕刻在溝槽2301側向的區域中的介電質層41之間產生孔隙1601。
如藉由第25圖之橫截面圖2500所示，資料儲存層83可藉由溝槽2301以鄰接浮動閘極85且對孔隙1601加襯裡的方式沉積。資料儲存層83可包含各種材料之一或多個層。層可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。在一些實施例中，資料儲存層83具有在自約10 Å至約400 Å之範圍內的厚度。在一些實施例中，資料儲存層83具有在自約20 Å至約200 Å之範圍內的厚度。
在一些實施例中，記憶體裝置1為MFMIS記憶體裝置且資料儲存層83為鐵電層，該鐵電層保持電偶極之極化。可使用於鐵電層的材料之實例包括二氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氧化鉿鋯(HfZrO或HZO)、氧化鋁(Al 2O 3)、氧化鈦(TiO 2)、氧化鑭(LaO x)、鈦酸鍶鋇(SrBaTiO x或SBT、鈦酸鉛鋯(PbZrTiO x或PZT)、鈦酸鋇鑭(BaLaTiO x或BLT)或類似者。
在一些實施例中，記憶體裝置1為ReRAM記憶體裝置且資料儲存層83包含金屬氧化物，該金屬氧化物具有可貫穿導電橋接器之可逆形成變化的電阻。可適合於ReRAM記憶體裝置之資料儲存結構的金屬氧化物之實例包括鉿氧化物(HfO x)、鎳氧化物(NiO x)、鉭氧化物(TaO x)、鉭鉿氧化物(TaHfO x)、鉭鋁氧化物(TaAlO x)、鎢氧化物(WO x)、鋯氧化物(ZrO x)、鋁氧化物(AlO x)、鍶鈦氧化物(SrTiO x)，及類似者。資料儲存層83可進一步包括主動金屬層，該主動金屬層交替地給予且接收來自金屬氧化物層的離子。鄰近於資料儲存層83的電極中之一個可提供主動金屬層。
在一些實施例中，記憶體裝置1為PCRAM記憶體裝置且資料儲存層83包含硫屬玻璃。硫屬玻璃具有帶有顯著不同電阻率值的結晶態及非晶態。硫屬玻璃可包括一個硫族元素離子(例如，週期表的第VI行中的化學元素)、硫(S)、硒(Se)、碲(Te)、硫化硒(SeS)、鍺銻碲(GeSbTe)、銀銦銻碲(AgInSbTe)，或類似者。
在一些實施例中，記憶體裝置1為MRAM記憶體裝置且資料儲存層83包含金屬穿隧接面(metal tunneling junction，MTJ)。MTJ包含藉由隧道阻障層與自由層分離的針筒層。反鐵磁層可經包括以維持針筒層之極性。針筒層可包含鈷(Co)、鐵(Fe)、硼(B)、鎳(Ni)、釕(Ru)、銥(Ir)、鉑(Pt)，或類似者。隧道阻障層可包含氧化鎂(MgO)、氧化鋁(Al 2O 3)，或類似者。自由層可包含鈷(Co)、鐵(Fe)、硼(B)，或類似者。
在一些實施例中，資料儲存層中之全部貫穿溝槽2301而形成且沉積在孔隙2401中。維持浮動閘極85之厚度且防止資料儲存層中之任一個鄰近隧道介電層69延伸可為合意的。但是取決於記憶體類型，在一些實施例中，資料儲存層83中之一或多個層貫穿通道孔1501而形成且沉積在孔隙1601中(參見第16圖及第17圖)。
如藉由第26圖之橫截面圖2600所示，導電材料2601可以填充孔隙2401的方式沉積。導電材料2601可與提供浮動閘極85 (參見第17圖及第18圖)的導電材料1701相同或不同。導電材料2601可為金屬、金屬化合物、多晶矽、石墨烯、類似者，或任何其他合適的導體。導電材料可包含各種材料之多個層。導電材料2601可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。在一些實施例中，導電材料2601為金屬或金屬化合物。可為合適的金屬之實例包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鈷(Co)、鎳(Ni)、釕(Ru)，及類似者。可為合適的金屬化合物之實例包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)，及類似者。導電材料2601中之一些可沉積在溝槽2301之側壁上，在堆疊49上方，且在溝槽2301之底部處。
如藉由第27圖之橫截面圖2700所示，蝕刻製程可經執行以移除未藉由資料儲存層83遮蔽的導電材料2601。蝕刻可繼續，直至資料儲存層83自堆疊49之頂部移除且半導體基板37暴露於溝槽2301之底部處。剩餘在孔隙2401內的導電材料2601提供閘極電極81。蝕刻製程為各向異性蝕刻且可包含電漿蝕刻或類似者。
如藉由第28圖之橫截面圖2800所示，離子植入可經執行以將第二重摻雜區域25形成在暴露於溝槽2301之底部處的半導體基板37中。第二重摻雜區域25經摻雜至10 20/cm 3或更大的濃度。摻雜類型與用於第一重摻雜區域39的相同。
如藉由第29圖之橫截面圖2900所示，介電層16可以對溝槽2301之側及底部加襯裡的方式沉積。介電層16可為氧化物、氮化物、SiOC、SiCN、類似者，或任何其他合適的介電質。介電層16可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。
如藉由第30圖之橫截面圖3000所示，蝕刻製程可用來自溝槽2301之底部移除介電層16中之一些，以便暴露第二重摻雜區域25。蝕刻可亦移除堆疊49上的介電層16。蝕刻可為諸如各向異性等電漿蝕刻或類似者的各向異性乾式蝕刻。
如藉由第31圖之橫截面圖3100所示，導電材料3101可經沉積以便填充溝槽2301。導電材料3101可與導電材料1701及2601 (參見第17圖及第26圖)相同或不同。導電材料3101可為金屬、金屬化合物、多晶矽、石墨烯、類似者，或任何其他合適的導體。導電材料可包含各種材料之多個層。導電材料3101可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。在一些實施例中，導電材料3101為金屬或金屬化合物。導電材料3101中之一些可沉積在堆疊49上方。
如藉由第32圖之橫截面圖3200所示，製程可經執行以移除堆疊49上方的導電材料3101。移除製程可為蝕刻或平面化製程，諸如CMP。剩餘的導電材料3101處於溝槽2301內且提供導電板條15。
如藉由第33圖之橫截面圖3300所示，遮罩3301可經形成且蝕刻製程可經實行以使介電質73凹入，直至介電質73之上表面3305處於半導體基板37上方與位元線連接選擇閘極BSG 1之上表面78相同高度處或附近(與上表面78垂直對準)。蝕刻可為乾式蝕刻或濕式蝕刻。使介電質73凹入在介電質73上方創造孔隙3303。半導體層71暴露於孔隙3303之側處。在蝕刻之後，遮罩3301可經剝離。
如藉由第34圖之橫截面圖3400所示，導電材料3401可經沉積以便填充孔隙3303。導電材料3401可為金屬、金屬化合物、多晶矽、石墨烯、類似者，或任何其他合適的導體。在一些實施例中，導電材料可包含各種材料之多個層。導電材料3401可藉由CVD、PVD、ALD、類似者，或任何其他合適的製程或製程之組合沉積。在一些實施例中，導電材料3401為金屬或金屬化合物。在一些實施例中，導電材料3401為多晶矽或類似者。導電材料3401中之一些可沉積在堆疊49上方。
如藉由第35圖之橫截面圖3500所示，製程可經執行以移除堆疊49上方的導電材料3401。移除製程可為蝕刻或平面化製程，諸如CMP。剩餘的導電材料3501提供通道連通柱79之頂部處的導電插塞75。後段製程(back end of line，BEOL)處理可接著以提供如藉由第1圖之橫截面圖100所示的結構。
第36圖至第40圖之橫截面圖3600至橫截面圖4000例示可用來生產諸如第11B圖之記憶體裝置1B的記憶體裝置的先前方法之變化。如藉由可與第19圖之橫截面圖1900相比的第36圖之橫截面圖3600所示，隧道介電層69沉積在通道孔1501中，但第一半導體層1901之形成並未緊隨。替代地，如藉由第37圖之橫截面圖3700所示，方法繼續進行蝕刻製程，該蝕刻製程使第一重摻雜區域39暴露。
如藉由第38圖之橫截面圖3800所示，半導體層3801然後可經沉積。如藉由第39圖之橫截面圖3900所示，介電質73可經沉積以填充通道孔1501，接著為如藉由第40圖之橫截面圖4000所示的平面化製程，以自堆疊49之頂部移除介電質73及半導體層3801且自半導體層3801限定半導體層71B。
在第12圖至第35圖之方法中，在隧道介電層69經自通道孔1501之底部蝕刻之前，第一半導體層1901經沉積。那個替代方案具有第一半導體層1901保護隧道介電層69以免可能的蝕刻損壞的優點。第36圖至第40圖之方法具有較少處理步驟及所得結構可提供半導體層71B與半導體基板37之間的較好通訊的優點。
第41A圖及第41B圖呈現根據本揭示案的用於可用來形成記憶體裝置的方法4100的流程圖。方法4100包括用於形成第1圖之記憶體裝置1的步驟，但可用來形成其他記憶體裝置。雖然方法4100在本文中例示且描述為一系列動作或事件，但將瞭解，此類動作或事件之所例示排序並非以限制性意義解釋。例如，一些動作可以不同順序及/或與除本文例示且/或描述的那些之外的其他動作或事件同時發生。此外，並非需要所有例示動作來實行本文描述之一或多個態樣或實施例，且本文所描繪的動作中之一或多個可在一或多個分離動作及/或階段中執行。
方法4100可始於動作4101，在半導體基板中形成重摻雜區。第12圖之橫截面圖1200提供一實例。記憶體裝置可在基板上方位移至處於金屬互連內且相對於所例示實例中所示的結構的不同結構可用來提供源極線連接，然而，半導體基板中的重摻雜區仍然為對於確保充分的載子源以達成滿意的抹除速度合意的。
方法可繼續進行動作4103，形成堆疊，該堆疊包括與隔離層交錯的犧牲層。第13圖之橫截面圖1300提供一實例。犧牲層之數目至少等於所得裝置中所需要的記憶單元之層列之數目。堆疊可亦包括用以提供SSG的導電層及/或用以提供BSG的導電層。另一選項將包括用以提供SSG的額外犧牲層及/或用以提供BSG的額外犧牲層。
方法可繼續進行動作4105，在堆疊之一個側上形成階梯圖案。第14A圖之橫截面圖1400提供一實例。
方法可繼續進行動作4107，在堆疊中形成通道孔。第15圖之橫截面圖1500提供一實例。通道孔提供第一堆疊側壁。
方法可繼續進行動作4109，蝕刻貫穿通道孔及第一堆疊側壁以移除犧牲層之第一部分且創造第一孔隙。第16圖之橫截面圖1600提供一實例。
方法可繼續進行動作4111，將第一導電材料沉積在第一孔隙內。第17圖之橫截面圖1700提供一實例。任擇地，資料儲存結構之一或多個層可經沉積以便在使第一孔隙充滿第一導電材料之前對第一孔隙加襯裡。
方法可繼續進行動作4113，蝕刻以移除沉積在第一孔隙外側的第一導電材料之那部分。第18圖之橫截面圖1800提供一實例。剩餘材料提供浮動閘極。
方法可繼續進行動作4115，形成隧道介電質。第19圖之橫截面圖1900及第36圖之橫截面圖3600提供實例。在一些實施例中，隧道介電質經沉積以便對通道孔加襯裡。在一些實施例中，藉由浮動閘極之部分氧化形成隧道介電質中之一些或全部可為可能的。
方法可繼續進行動作4117，形成第一半導體層。第20圖之橫截面圖2000提供一實例。動作4117為任擇的。
方法可繼續進行動作4119，蝕刻以藉由通道孔暴露基板。第20圖之橫截面圖2000提供用於動作4117用來提供第一半導體層以在這個蝕刻期間保護隧道介電質的狀況的一實例。第37圖之橫截面圖3700提供用於動作4117未經使用的狀況的一實例。
方法可繼續進行動作4121，完成半導體層之沉積。第21圖之橫截面圖2100提供用於半導體層之第一部分係以動作4117形成的狀況的一實例。第38圖之橫截面圖3800提供用於半導體層係在單個步驟中沉積的狀況的一實例。
方法可繼續進行動作4123，使通道孔充滿介電質。第22圖之橫截面圖2200及第39圖之橫截面圖3900提供實例。
方法可繼續進行動作4125，蝕刻貫穿第二區域中的堆疊以形成溝槽。第23圖之橫截面圖2300提供一實例。溝槽提供第二堆疊側壁。
方法可繼續進行動作4127，蝕刻貫穿溝槽及第二堆疊側壁以移除犧牲層之餘料且創造第二孔隙。第24圖之橫截面圖2400提供一實例。
方法可繼續進行動作4129，將資料儲存層形成在第二孔隙中。第25圖之橫截面圖2500提供一實例。資料儲存層提供資料儲存結構。資料儲存結構可包括複數個相異層。資料儲存結構之一些層可藉由第一孔隙中的沉積提供。
方法可繼續進行動作4131，將第二導電材料沉積在第二孔隙內。第26圖之橫截面圖2600提供一實例。
方法可繼續進行動作4133，蝕刻以使溝槽中的基板暴露。第27圖之橫截面圖2700提供一實例。這個蝕刻可亦移除以動作4131沉積的第二導電材料之過量部分。
方法可繼續進行動作4135，藉由溝槽摻雜第二區域中的基板。第28圖之橫截面圖2800提供一實例。
方法可繼續進行動作4137，以介電質對溝槽加襯裡。第29圖之橫截面圖2900提供一實例。
方法可繼續進行動作4139，蝕刻以使溝槽中的基板暴露。第30圖之橫截面圖3000提供一實例。
方法可繼續進行動作4141，將導電材料沉積在溝槽中以形成源極線連接。第31圖之橫截面圖3100提供一實例。
方法可繼續進行動作4143，平面化以自堆疊移除過量導電材料。第32圖之橫截面圖3200提供一實例。
方法可繼續進行動作4145，蝕刻以使通道連通柱中的介電質凹入。第33圖之橫截面圖3300提供一實例。
方法可繼續進行動作4147，使通道連通柱中的凹部充滿導電材料以形成導電插塞。第34圖之橫截面圖3400提供一實例。
方法可繼續進行動作4149，平面化以自堆疊移除過量導電材料。第35圖之橫截面圖3500提供一實例。將瞭解，動作4145至動作4149中之一或多個可在製程中較早地執行，且這些動作中之一些可與其他動作組合。
方法可繼續進行動作4151，BEOL處理。BEOL處理產生諸如藉由第1圖之橫截面圖100例示的金屬互連結構的金屬互連結構。
本揭示案之一些態樣提供記憶體裝置，該記憶體裝置包括具有一或多個記憶單元層的堆疊。複數個通道連通柱貫穿堆疊自第一末端垂直延伸至第二末端。通道連通柱中之每一個包括半導體層。源極線藉由第一末端耦接至半導體層。位元線藉由第二末端耦接至半導體層。記憶單元層中之每一個包括字線閘極、複數個浮動閘極，及資料儲存層。浮動閘極中之每一個環繞相異通道柱且藉由隧道介電層與通道柱分離。資料儲存層設置在字線閘極與複數個浮動閘極中之每一個之間。在一些實施例中，堆疊包括複數個記憶單元層。在一些實施例中，資料儲存層為鐵電層。在一些實施例中，記憶單元為MFMIS記憶單元。在一些實施例中，堆疊形成在半導體基板上。在一些實施例中，源極線藉由半導體基板之重摻雜區耦接至半導體層。
在一些實施例中，堆疊包括介於記憶單元層與第二末端之間的位元線連接選擇閘極層。位元線連接選擇閘極層包括圍繞通道連通柱中之每一個延伸的位元線連接選擇閘極。隧道介電質設置在通道連通柱與位元線連接選擇閘極之間。在一些實施例中，位元線連接選擇閘極包含多晶矽。在一些實施例中，位元線連接選擇閘極具有記憶單元層之MFM結構。
在一些實施例中，堆疊包括介於記憶單元層與半導體基板之間的源極線連接選擇閘極層。源極線連接選擇閘極層包括圍繞通道連通柱中之每一個延伸的源極線連接選擇閘極。隧道介電質設置在通道連通柱與源極線連接選擇閘極之間。在一些實施例中，源極線連接選擇閘極包含多晶矽。在一些實施例中，源極線連接選擇閘極具有記憶單元層之MFM結構。
本揭示案之一些態樣提供記憶體裝置，該記憶體裝置具有與隔離層交錯的記憶單元層，每個記憶單元層包括堆疊區域及複數個通孔區。隔離層之介電質夾入堆疊區域中的記憶單元層。記憶體裝置具有金屬鐵電金屬絕緣體半導體（MFMIS）記憶單元，該些MFMIS記憶單元包括閘極電極、鐵電層、浮動閘極、隧道介電質，及半導體通道。閘極電極、鐵電層，及浮動閘極處於堆疊區域中。半導體通道藉由半導體結構提供，該些半導體結構貫穿通孔區中的記憶單元層及隔離層垂直延伸。隧道介電質設置在浮動閘極與半導體通道之間。在一些實施例中，鐵電層在堆疊區域內的閘極電極以上及以下延伸。在一些實施例中，每個記憶單元層中的閘極電極統一成單個字線閘極。在一些實施例中，閘極電極及浮動閘極為金屬。
本揭示案之一些態樣係關於形成記憶體裝置的方法。方法包括形成具有交替的絕緣層及犧牲層的堆疊、蝕刻貫穿第一區域中的堆疊以形成第一堆疊側壁，自第一堆疊側壁蝕刻以移除犧牲層之第一部分且創造第一孔隙，將第一導電材料沉積在第一孔隙內，形成隧道介電質，將通道層形成在第一區域中，蝕刻貫穿第二區域中的堆疊以形成第二堆疊側壁，蝕刻貫穿第二堆疊側壁以移除犧牲層之餘料且創造第二孔隙，將資料儲存層形成在第二孔隙內，及將第二導電材料沉積在第二孔隙內。在一些實施例中，第一區域的橫截面為圓形的。在一些實施例中，蝕刻貫穿第二區域中的堆疊在堆疊中形成溝槽。在一些實施例中，隧道介電質對第一邊緣加襯裡。在一些實施例中，方法進一步包括使第一區域充滿介電質，蝕刻介電質以在第一區域中創造凹部，及將導電材料沉積在凹部中以形成接觸通道層的導電插塞。
先前內容概括若干實施例之特徵，使得熟習此項技術者可較好地理解本揭示案之態樣。熟習此項技術者將瞭解，他們可容易使用本揭示案作為用於設計或修改其他製程及結構之基礎，以用於實行相同目的及/或達成本文引入之實施例之相同優點。熟習此項技術者應亦認識到，這些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下做出各種變化、置換，及變更。
1,1A:記憶體裝置 7:金屬互連 9:通孔 15:導電板條 16:介電層 17:上層 19:隔離層 21:記憶單元層 23:下層 25:第二重摻雜區域 29:堆疊區域 30:水平部分 33:連通柱區域 37:半導體基板 38:基板 39:第一重摻雜區域 41,41A,41B:介電層 47:基板 49:堆疊 57:通孔 59:電線 69,69B:隧道介電層 71,71B:半導體層 73:介電質 75:導電插塞 77:通孔 78:上表面 79:通道連通柱 81:閘極電極 82:底部表面 83:資料儲存層 85:浮動閘極 87:隧道介電質 89:通道 90:通道 91:隧道介電質 92:閘極電極 92A:閘極電極 93:位元線耦接電晶體 93A:位元線耦接電晶體 94:記憶單元 96:閘極電極 96A:閘極電極 97:隧道介電質 98:通道 99A:源極線耦接電晶體 99:源極線耦接電晶體 100:橫截面圖 200:剖面透視圖 300:橫截面圖 401:字線閘極 500:橫截面圖 510:橫截面圖 600:等效電路圖 700,800:俯視圖 701,703,705,707:通孔 900:透視圖 1100:橫截面圖 1200:橫截面圖 1201:遮罩 1300:橫截面圖 1301:BSG層 1303:犧牲層 1305:SSG層 1400:橫截面圖 1410:橫截面圖 1411:介電層 1500:橫截面圖 1501:通道孔 1503:側壁 1505:遮罩 1600:橫截面圖 1601:孔隙 1700:橫截面圖 1701:導電材料 1800:橫截面圖 1900:橫截面圖 1901:第一半導體層 2100:橫截面圖 2101:第二半導體層 2200:橫截面圖 2201:對準側表面 2300:橫截面圖 2301:溝槽 2303:側壁 2305:遮罩 2400:橫截面圖 2401:孔隙 2500:橫截面圖 2600:橫截面圖 2601:導電材料 2700:橫截面圖 2800:橫截面圖 2900:橫截面圖 3000:橫截面圖 3100:橫截面圖 3101:導電材料 3200:橫截面圖 3300:橫截面圖 3301:遮罩 3303:孔隙 3305:上表面 3400:橫截面圖 3401:導電材料 3500:橫截面圖 3501:導電材料 3600:橫截面圖 3700:橫截面圖 3800:橫截面圖 3801:半導體層 3900:橫截面圖 4000:橫截面圖 4100:方法 4101,4103,4105,4107,4109,4111,4113,4115,4117,4119,4121,4123,4125,4127,4129,4131,4133,4135,4137,4139,4141,4143,4145,4147,4149,4151:動作 WG 1,WG 2:字線閘極 WL 1,WL 2,WL 3,WL 4: 字線 A-A’,B-B’,C-C’:線 BSG 1,BSG 2:位元線連接選擇閘極 BSG:位元線連接選擇閘極 SSG:源極線連接選擇閘極 BSL 1,BSL 2:位元線連接選擇線 SSGA:源極線連接選擇閘極 BSGA:位元線連接選擇閘極 BL 1,BL 2,BL 3,BL 4,BL 5,BL 6,BL 7,BL 8:位元線 SL:源極線 M1,M2:金屬化層 A,A 2:角度 P:節距 W 1,W 2:寬度 D:距離
本揭示案之態樣當與附圖一起閱讀時自以下詳細描述最好地理解。應注意，根據工業中之標準實習，各種特徵未按比例繪製。事實上，各種特徵之尺寸可任意地增大或減小以用於論述之清晰性。 第1圖例示根據本揭示案之一些實施例的記憶體裝置之一部分的橫截面側視圖。 第2圖例示第1圖之記憶體裝置中的記憶單元之一些實施例的剖面透視圖200。 第3圖例示貫穿記憶單元層取得的第1圖之記憶體裝置之一些實施例的水平橫截面。 第4A圖例示用於第1圖之記憶體裝置的字線閘極之一些實施例的平面圖。 第4B圖例示用於本揭示案之一些其他實施例的字線閘極的平面圖。 第5A圖例示貫穿位元線連接選擇閘極層取得的第1圖之記憶體裝置之一些實施例的水平橫截面。 第5B圖例示貫穿源極線連接選擇閘極層取得的第1圖之記憶體裝置之一些實施例的水平橫截面。 第6圖為用於第1圖中所示之記憶體裝置之部分之一些實施例的等效電路圖。 第7圖例示第1圖之記憶體裝置之扇區之一些實施例的俯視圖。 第8圖例示第1圖之記憶體裝置之兩個扇區之一些實施例的俯視圖。 第9圖例示第1圖之記憶體裝置之扇區之一些實施例的透視圖。 第10圖提供用於類似於第1圖之記憶體裝置的記憶體裝置之一些實施例的等效電路圖。 第11A圖例示根據本揭示案之一些其他實施例的記憶體裝置之一部分的橫截面側視圖。 第11B圖例示根據本揭示案之一些其他實施例的記憶體裝置之一部分的橫截面側視圖。 第12圖至第35圖為示範根據本揭示案之一些實施例之方法的一系列橫截面圖圖解。 第36圖至第40圖為例示根據本揭示案之一些其他實施例的第12圖至第25圖之方法之變化的一系列橫截面圖 第41A圖及第41B圖提供根據本揭示案之一些態樣的形成記憶體裝置之方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1:記憶體裝置
7:金屬互連
9:通孔
15:導電板條
16:介電層
17:上層
19:隔離層
21:記憶單元層
23:下層
25:第二重摻雜區域
29:堆疊區域
30:水平部分
33:連通柱區域
37:半導體基板
39:第一重摻雜區域
41,41A,41B:介電層
49:堆疊
57:通孔
59:電線
69:隧道介電層
71:半導體層
73:介電質
75:導電插塞
77:通孔
78:上表面
79:通道連通柱
81:閘極電極
82:底部表面
83:資料儲存層
85:浮動閘極
87:隧道介電質
89:通道
90:通道
91:隧道介電質
92:閘極電極
93:位元線耦接電晶體
94:記憶單元
96:閘極電極
97:隧道介電質
98:通道
99:源極線耦接電晶體
100:橫截面圖
M1,M2:金屬化層
SL:源極線
BL1:位元線
WG1,WG2:字線閘極
BSG1:位元線連接選擇閘極
SSG:源極線連接選擇閘極
A-A’,B-B’,C-C’:線

Claims (20)

  1. 一種記憶體裝置，包含： 一堆疊，包含一或多個記憶單元層，該一或多個記憶單元層包括一第一記憶單元層，該第一記憶單元層包含一字線閘極、複數個浮動閘極，及一資料儲存層； 複數個通道連通柱，貫穿該堆疊自一第一末端垂直延伸至一第二末端且包括一第一通道連通柱，該第一通道連通柱包含一半導體層；以及 一源極線，藉由該第一末端耦接至該半導體層；以及 一位元線，藉由該第二末端耦接至該半導體層； 其中該些浮動閘極包括一第一浮動閘極，該第一浮動閘極環繞該第一通道連通柱且藉由一隧道介電質與該半導體層分離； 該字線閘極包圍該些浮動閘極；以及 該資料儲存層在該字線閘極與該些浮動閘極之間延伸。
  2. 如請求項1所述之記憶體裝置，其中該一或多個記憶單元層包含複數個記憶單元層。
  3. 如請求項1所述之記憶體裝置，其中： 該資料儲存層包含一鐵電層；以及 該半導體層、該隧道介電質、該第一浮動閘極、該資料儲存層及該字線閘極形成一金屬鐵電金屬絕緣體半導體記憶單元。
  4. 如請求項1所述之記憶體裝置，進一步包含： 一半導體基板； 其中該堆疊形成在該半導體基板上；以及 該源極線藉由該半導體基板之一重摻雜區耦接至該半導體層。
  5. 如請求項1所述之記憶體裝置，進一步包含： 一位元線連接選擇閘極層，介於該一或多個記憶單元層與該第二末端之間； 其中該位元線連接選擇閘極層包含一位元線連接選擇閘極，該位元線連接選擇閘極圍繞該些通道連通柱延伸。
  6. 如請求項5所述之記憶體裝置，進一步包含： 一源極線連接選擇閘極層，介於該一或多個記憶單元層與該第一末端之間； 其中該源極線連接選擇閘極層包含一源極線連接選擇閘極，該源極線連接選擇閘極圍繞該些通道連通柱延伸。
  7. 如請求項5所述之記憶體裝置，其中該位元線連接選擇閘極包含多晶矽。
  8. 如請求項5所述之記憶體裝置，其中該位元線連接選擇閘極包含一鐵電層。
  9. 一種記憶體裝置，包含： 一基板，包含一堆疊區域及多個連通柱區域，其中該些連通柱區域由該堆疊區域包圍； 多個記憶單元層，在該基板上的一堆疊中與多個隔離層交錯； 多個金屬鐵電金屬絕緣體半導體記憶單元，包含多個閘極電極、多個鐵電層、多個浮動閘極、多個隧道介電質及多個通道位於該些記憶單元層中； 多個半導體結構，延伸穿過該些連通柱區域中的該些記憶單元層及該些隔離層； 其中該些閘極電極、該些鐵電層，及該些浮動閘極位於該堆疊區域中； 該些通道藉由該些半導體結構提供；以及 該些隧道介電質設置在該些浮動閘極與該些通道之間。
  10. 如請求項9所述之記憶體裝置，其中該些鐵電層在該堆疊區域內的該些閘極電極以上及以下延伸。
  11. 如請求項9所述之記憶體裝置，其中複數個該些閘極電極統一成一單個結構。
  12. 如請求項9所述之記憶體裝置，其中該些閘極電極及該些浮動閘極為金屬。
  13. 如請求項9所述之記憶體裝置，進一步包含一位元線連接選擇閘極，該位元線連接選擇閘極形成在處於該些記憶單元層及該些隔離層上方的一層中。
  14. 如請求項13所述之記憶體裝置，其中該位元線連接選擇閘極具有與該些記憶單元層相同結構。
  15. 如請求項9所述之記憶體裝置，進一步包含一源極線連接選擇閘極，該源極線連接選擇閘極形成在處於該些記憶單元層及該些隔離層下方的一層中。
  16. 一種製造記憶體裝置的方法，包含以下步驟： 形成一堆疊，該堆疊包含多個交替的絕緣層及多個犧牲層； 在該堆疊中蝕刻多個孔； 蝕刻貫穿該些孔以移除該犧牲層之多個第一部分且創造多個第一孔隙； 將一第一導電材料沉積在該些第一孔隙內； 形成一隧道介電質； 將一半導體層形成在該些孔中； 在該堆疊中蝕刻多個溝槽； 蝕刻貫穿該些溝槽以移除該些犧牲層之一剩餘部分且創造多個第二孔隙； 將一資料儲存層形成在該些第二孔隙內；以及 將一第二導電材料沉積在該些第二孔隙內。
  17. 如請求項16所述之方法，其中該資料儲存層為一鐵電層。
  18. 如請求項16所述之方法，進一步包含以下步驟： 使該些孔充滿一第二介電質； 蝕刻該第二介電質以創造多個凹部；以及 將一導電材料沉積在該些凹部中以形成多個導電插塞，該些導電插塞接觸該半導體層。
  19. 如請求項16所述之方法，其中該些孔的橫截面為圓形的。
  20. 如請求項16所述之方法，其中該隧道介電質對該些孔加襯裡。
TW111140374A 2021-12-29 2022-10-25 記憶體裝置及其製造方法 TWI844998B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163294536P 2021-12-29 2021-12-29
US63/294,536 2021-12-29
US17/725,013 2022-04-20
US17/725,013 US20230209836A1 (en) 2021-12-29 2022-04-20 Memory device and method for fabricating the same

Publications (2)

Publication Number Publication Date
TW202327056A true TW202327056A (zh) 2023-07-01
TWI844998B TWI844998B (zh) 2024-06-11

Family

ID=85660279

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111140374A TWI844998B (zh) 2021-12-29 2022-10-25 記憶體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20230209836A1 (zh)
JP (1) JP2023098812A (zh)
CN (1) CN115867038A (zh)
TW (1) TWI844998B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019104255B4 (de) * 2018-08-29 2023-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
US10903221B2 (en) * 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof
US11171157B1 (en) * 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
US11637126B2 (en) * 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
WO2022000486A1 (en) * 2020-07-03 2022-01-06 Yangtze Memory Technologies Co., Ltd. Method for reading and writing memory cells in three-dimensional feram
CN113169188B (zh) * 2021-03-22 2024-08-06 长江存储科技有限责任公司 三维存储器件及其形成方法
US12004347B2 (en) * 2021-04-22 2024-06-04 Sandisk Technologies Llc Three-dimensional memory device including self-aligned drain-select-level isolation structures and method of making thereof

Also Published As

Publication number Publication date
TWI844998B (zh) 2024-06-11
CN115867038A (zh) 2023-03-28
JP2023098812A (ja) 2023-07-11
US20230209836A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
US11825660B2 (en) Semiconductor device having ferroelectric material and method of fabricating the same
US20240284665A1 (en) Semiconductor memory device and semiconductor device
US9853090B2 (en) Vertical bit line non-volatile memory systems and methods of fabrication
US9450023B1 (en) Vertical bit line non-volatile memory with recessed word lines
US10868042B1 (en) Ferroelectric memory device containing word lines and pass gates and method of forming the same
US9443910B1 (en) Silicided bit line for reversible-resistivity memory
US10879269B1 (en) Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
US20100270529A1 (en) Integrated circuit 3d phase change memory array and manufacturing method
US10811431B1 (en) Ferroelectric memory device containing word lines and pass gates and method of forming the same
CN109244078B (zh) 半导体存储器件和导体结构
TWI686931B (zh) 三維記憶體陣列及其形成方法
KR20140077499A (ko) 저항 변화 메모리 장치 및 그 제조방법
TWI817327B (zh) 記憶體陣列、記憶體裝置及其形成方法
US20230378202A1 (en) Data storage element and manufacturing method thereof
US9812641B2 (en) Non-volatile memory device and methods for fabricating the same
US20240203472A1 (en) Circuit design and layout with high embedded memory density
EP3991205A1 (en) Ferroelectric memory device containing word lines and pass gates and method of forming the same
TWI844998B (zh) 記憶體裝置及其製造方法
JP2023526558A (ja) 改善された垂直３ｄメモリデバイス及びアクセス方法
TWI789603B (zh) 積體晶片及用於形成其的方法
US20230354582A1 (en) Semiconductor device