JP2005268418A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】多値化技術におけるシュリンクによる弊害と、三次元化技術におけるセル特性のばらつき、高コスト化、製造期間の増加、歩留まり低下、プロセス制御の困難性の問題を同時に解決し、大容量で安価な半導体記憶装置を提供することを課題とする。
【解決手段】第１導電型の半導体基板と、基板上に形成された柱状半導体層と、該柱状半導体層の側壁に形成され、垂直方向に少なくとも２つ以上に分離された電荷蓄積層と、該電荷蓄積層の少なくとも一部を覆う制御ゲートとを構成要素として少なくとも含むメモリセルを具備し、該メモリセルが、２ビット以上の情報を保持しうることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】図１
【解決手段】第１導電型の半導体基板と、基板上に形成された柱状半導体層と、該柱状半導体層の側壁に形成され、垂直方向に少なくとも２つ以上に分離された電荷蓄積層と、該電荷蓄積層の少なくとも一部を覆う制御ゲートとを構成要素として少なくとも含むメモリセルを具備し、該メモリセルが、２ビット以上の情報を保持しうることを特徴とする半導体記憶装置により上記課題を解決する。
【選択図】図１
Description
本発明は、半導体記憶装置及びその製造方法に関する。更に詳しくは、本発明は、少なくとも二つ以上に分離された電荷蓄積層と制御ゲートをもつ半導体記憶装置及びその製造方法に関する。
フラッシュメモリに代表される不揮発性の半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺で用いられる生活機器等の広い分野において用いられている。そのため、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。
しかし、半導体基板上に半導体記憶装置（メモリセル）を平面的に形成するいわゆるプレーナ型メモリの容量は、フォトリソグラフィ技術の解像限界である最小加工寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ）に律速される。そのため、フォトリソグラフィ技術の改善に依存することなく、次世代における集積度を達成するための技術として、メモリセルの多値化技術及び三次元化技術がそれぞれ検討されている。
しかし、半導体基板上に半導体記憶装置（メモリセル）を平面的に形成するいわゆるプレーナ型メモリの容量は、フォトリソグラフィ技術の解像限界である最小加工寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ）に律速される。そのため、フォトリソグラフィ技術の改善に依存することなく、次世代における集積度を達成するための技術として、メモリセルの多値化技術及び三次元化技術がそれぞれ検討されている。
メモリセルの多値化技術には、大別するとメモリセルの閾値分布を３種類以上に設定する閾値制御型と、電荷を保持する領域を１メモリセル内において離散させ、各々の領域に独立して電荷を蓄積する電荷蓄積領域離散型の技術とがある。前者の閾値制御型技術には例えば浮遊ゲート型があり、後者の電荷蓄積領域離散型技術には例えば特開２００１−７７２２０号公報（特許文献１）において示されるＮＲＯＭ型や特許第２８７０４７８号（特許文献２）において報告される分割浮遊ゲート型が知られている。
図２５は、前記電荷蓄積領域離散型技術に関する特開２００１−７７２２０号公報において示されるＮＲＯＭ型メモリアレイの概略断面図である。このメモリアレイでは、電荷蓄積層が酸化膜−窒化膜−酸化膜（ＯＮＯ膜）からなるメモリセルがアレイ状に並べられている。図２５中、１は半導体基板、１２はビット線、１５はチャネル、１７は窒化物層、１８は酸化物層、２０は酸化物層、５０はビット線酸化物、５１は側面酸化物、６０はポリシリコンワード線を意味する。
図２５は、前記電荷蓄積領域離散型技術に関する特開２００１−７７２２０号公報において示されるＮＲＯＭ型メモリアレイの概略断面図である。このメモリアレイでは、電荷蓄積層が酸化膜−窒化膜−酸化膜（ＯＮＯ膜）からなるメモリセルがアレイ状に並べられている。図２５中、１は半導体基板、１２はビット線、１５はチャネル、１７は窒化物層、１８は酸化物層、２０は酸化物層、５０はビット線酸化物、５１は側面酸化物、６０はポリシリコンワード線を意味する。
この図２５では、酸化膜−窒化膜−酸化膜（ＯＮＯ膜）からなる電荷蓄積層に、２つの電荷を保持する領域を配置できるので、１メモリセルに２ビットの情報を記憶させることが可能となる。
上記の多値化技術では、１メモリセル当たり２ビットの以上の容量を、１メモリセルあたり１ビットの容量のメモリセルと同じ加工寸法で確保しており、フォトリソグラフィ技術の解像限界による容量制限を克服している。
一方、メモリセルの三次元化技術では、メモリセルを基板垂直方向にも配置することにより、多値化技術と同様にプレーナ型メモリ以上の容量をプレーナ型メモリと同じ加工寸法において実現することができる。さらに、この技術では、電荷量制御に求められる精度がプレーナ型メモリと同等であるから、基板垂直方向に配置するメモリ数を増加させる程更なる容量増加を実現できる。
特開２００１−７７２２０号公報
特許第２８７０４７８号
上記の多値化技術では、１メモリセル当たり２ビットの以上の容量を、１メモリセルあたり１ビットの容量のメモリセルと同じ加工寸法で確保しており、フォトリソグラフィ技術の解像限界による容量制限を克服している。
一方、メモリセルの三次元化技術では、メモリセルを基板垂直方向にも配置することにより、多値化技術と同様にプレーナ型メモリ以上の容量をプレーナ型メモリと同じ加工寸法において実現することができる。さらに、この技術では、電荷量制御に求められる精度がプレーナ型メモリと同等であるから、基板垂直方向に配置するメモリ数を増加させる程更なる容量増加を実現できる。
上記のメモリセルの多値化技術においては、プレーナ技術を用い、１メモリセル当たり２ビット以上の容量を確保している。しかし、閾値制御型及び電荷蓄積領域離散型の多値化技術ともにプレーナ技術を用いたものであり、メモリセルは平面型の構造となる。この場合、メモリセル面積のシュリンクに伴い、ソース・ドレイン間の距離が減少することで、パンチスルー現象が誘発される。これは、スケーリングの妨げになるため、上記多値化技術は、高集積化には適さない。また、メモリセル面積のシュリンクに伴い、チャネル幅も減少するので、駆動電流の低下による読出し動作の低速化が懸念される。
更に、三次元化技術では、半導体基板表面の垂直方向にメモリセルを積層することによりプレーナ型メモリ以上の容量を確保しようとしている。しかし、積層する数を増加することで多段とする程、工程数は増大し、その結果、コスト高、製造期間の増加、歩留りの低下を招くという課題がある。さらに、製造されたメモリセルは、各段毎の熱履歴の違いにより、メモリセルを構成するトンネル膜の膜質が異なったり、拡散層のプロファイルが異なったりする。その結果、セル特性がばらつくという課題がある。
更に、三次元化技術では、半導体基板表面の垂直方向にメモリセルを積層することによりプレーナ型メモリ以上の容量を確保しようとしている。しかし、積層する数を増加することで多段とする程、工程数は増大し、その結果、コスト高、製造期間の増加、歩留りの低下を招くという課題がある。さらに、製造されたメモリセルは、各段毎の熱履歴の違いにより、メモリセルを構成するトンネル膜の膜質が異なったり、拡散層のプロファイルが異なったりする。その結果、セル特性がばらつくという課題がある。
本発明の目的は、多値化技術におけるシュリンクによる弊害と、三次元化技術におけるセル特性のばらつき、高コスト化、製造期間の増加、歩留まり低下、プロセス制御の困難性の問題を同時に解決し、大容量で安価な半導体記憶装置を提供することにある。
かくして本発明によれば、第１導電型の半導体基板と、
基板上に形成された柱状半導体層と、
該柱状半導体層の側壁に形成され、垂直方向に少なくとも２つ以上に分離された電荷蓄積層と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートとを構成要素として少なくとも含むメモリセルを具備し、該メモリセルが、２ビット以上の情報を保持しうることを特徴とする半導体記憶装置が提供される。
また、本発明によれば、第１導電型の半導体基板に柱状半導体層を形成する工程と、
該柱状半導体層の側壁に、垂直方向に少なくとも２つ以上に分離された電荷蓄積層を形成する工程と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートを形成する工程を含むことを特徴とする半導体記憶装置の製造方法が提供される。
かくして本発明によれば、第１導電型の半導体基板と、
基板上に形成された柱状半導体層と、
該柱状半導体層の側壁に形成され、垂直方向に少なくとも２つ以上に分離された電荷蓄積層と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートとを構成要素として少なくとも含むメモリセルを具備し、該メモリセルが、２ビット以上の情報を保持しうることを特徴とする半導体記憶装置が提供される。
また、本発明によれば、第１導電型の半導体基板に柱状半導体層を形成する工程と、
該柱状半導体層の側壁に、垂直方向に少なくとも２つ以上に分離された電荷蓄積層を形成する工程と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートを形成する工程を含むことを特徴とする半導体記憶装置の製造方法が提供される。
本発明の半導体記憶装置によれば、１つの柱状半導体層の占有面積にて少なくとも２ビット以上の容量を有する半導体記憶装置の形成が可能となる。
更に、本発明の半導体記憶装置によれば、柱状半導体層の高さを大きくすれば、メモリセル面積のシュリンクに伴うパンチスルーの抑制、駆動電流の低下の抑制が可能となる。
また、プレーナ技術ではフォトリソグラフィ技術に電荷蓄積層の分割の精度が依存していたが、本発明の半導体記憶装置の製造方法は、フォトリソグラフィ技術に依存しないマスクレスの自己整合プロセスを採用しているので、平易で、製造期間を短縮化でき、かつ歩留まりを向上できる。その結果、安価で、ばらつきが抑制された半導体記憶装置を形成することが可能となる。
更に、本発明の半導体記憶装置によれば、柱状半導体層の高さを大きくすれば、メモリセル面積のシュリンクに伴うパンチスルーの抑制、駆動電流の低下の抑制が可能となる。
また、プレーナ技術ではフォトリソグラフィ技術に電荷蓄積層の分割の精度が依存していたが、本発明の半導体記憶装置の製造方法は、フォトリソグラフィ技術に依存しないマスクレスの自己整合プロセスを採用しているので、平易で、製造期間を短縮化でき、かつ歩留まりを向上できる。その結果、安価で、ばらつきが抑制された半導体記憶装置を形成することが可能となる。
本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用できる。例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。また、半導体基板は、ｐ型又はｎ型の第１の導電型を有している。
次に、上記基板上には柱状半導体層が形成されている。柱状半導体層は、基板を構成する材料と同一又は異なる材料からなっている。特に、同一の材料からなることが好ましく、シリコンからなることがより好ましい。柱状半導体層の形状は、特に限定されず、円柱、角柱（三角柱、四角柱、多角柱）、円錐、角錐等の種々の形状が採用できる。更に、上部に向かって、基板表面に沿う断面積が段階的に変化する形状を有していてもよい（例えば、図８の参照番号１１０の形状参照）。また、柱状半導体層は、基板と同一の導電型でも、異なる導電型を有していてもよい。
柱状半導体層の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、エピタキシャル法を用いて、基板上に半導体層を堆積させ、半導体層をエッチングすることで柱状半導体層を形成する方法、基板をエッチングにより掘り下げることにより柱状半導体層を形成する方法が挙げられる。
柱状半導体層の形成方法は、特に限定されず、公知の方法をいずれも使用できる。例えば、エピタキシャル法を用いて、基板上に半導体層を堆積させ、半導体層をエッチングすることで柱状半導体層を形成する方法、基板をエッチングにより掘り下げることにより柱状半導体層を形成する方法が挙げられる。
次に、柱状半導体層の側壁に、垂直方向に少なくとも２つ以上に分離された電荷蓄積層が形成される。電荷蓄積層は、電荷を蓄積できさえすれば、その材料は、特に限定されない。例えば、シリコン窒化物、多結晶シリコン、シリケートガラス、シリコンカーバイド、アルミナ、高誘電体（ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等）、酸化亜鉛、強誘電体、金属等が挙げられる。
電荷蓄積層の分離数は、２つ以上であれば特に限定されない。但し、書き込み等の容易性の観点から、２又は３つであることが好ましい。
なお、電荷蓄積層と柱状半導体層との間には、通常絶縁膜（例えば、シリコン酸化膜）が形成されている。
電荷蓄積層の形成方法は、特に限定されない。例えば、堆積及びエッチングを分離数に応じて繰り返す方法が挙げられる。また、図８に示すような形状を柱状半導体層が有している場合は、その段差を利用して、自己整合的に電荷蓄積層を形成することができる。
更に、上記電荷蓄積層の少なくとも一部が制御ゲートで覆われている。制御ゲートを構成する材料は特に限定されない。例えば、多結晶シリコン、アモルファスシリコン等の半導体、シリサイド、金属、高融点金属等が挙げられる。
電荷蓄積層の分離数は、２つ以上であれば特に限定されない。但し、書き込み等の容易性の観点から、２又は３つであることが好ましい。
なお、電荷蓄積層と柱状半導体層との間には、通常絶縁膜（例えば、シリコン酸化膜）が形成されている。
電荷蓄積層の形成方法は、特に限定されない。例えば、堆積及びエッチングを分離数に応じて繰り返す方法が挙げられる。また、図８に示すような形状を柱状半導体層が有している場合は、その段差を利用して、自己整合的に電荷蓄積層を形成することができる。
更に、上記電荷蓄積層の少なくとも一部が制御ゲートで覆われている。制御ゲートを構成する材料は特に限定されない。例えば、多結晶シリコン、アモルファスシリコン等の半導体、シリサイド、金属、高融点金属等が挙げられる。
制御ゲートが電荷蓄積層を覆う部分は、制御ゲートに所定の電圧を印加することで、電荷蓄積層に電荷を蓄積及び放出できさえすれば、その覆う割合は限定されない。但し、製造方法の容易性の観点から、電荷蓄積層の全側壁が制御ゲートで覆われていることが好ましい。
なお、制御ゲートと電荷蓄積層との間には、通常絶縁膜（例えば、シリコン酸化膜）が形成されている。
更に、柱状半導体層の上部及び下部には不純物拡散層が形成される。この不純物拡散層は、ソース・ドレイン領域として機能する。下部の不純物拡散層は、柱状半導体層から半導体基板上に延在していてもよい。更に、下部の不純物拡散層は、半導体基板上にのみ形成されていてもよい。また、不純物拡散層は、半導体基板及び柱状半導体層が第１導電型の場合は、第２導電型を有し、柱状半導体層が第２導電型の場合、第１導電型を有することが好ましい。
上記構成要件を含むメモリセルは、２つ以上分離された電荷蓄積層を有するので、２ビット以上の情報を保持することができる。
なお、制御ゲートと電荷蓄積層との間には、通常絶縁膜（例えば、シリコン酸化膜）が形成されている。
更に、柱状半導体層の上部及び下部には不純物拡散層が形成される。この不純物拡散層は、ソース・ドレイン領域として機能する。下部の不純物拡散層は、柱状半導体層から半導体基板上に延在していてもよい。更に、下部の不純物拡散層は、半導体基板上にのみ形成されていてもよい。また、不純物拡散層は、半導体基板及び柱状半導体層が第１導電型の場合は、第２導電型を有し、柱状半導体層が第２導電型の場合、第１導電型を有することが好ましい。
上記構成要件を含むメモリセルは、２つ以上分離された電荷蓄積層を有するので、２ビット以上の情報を保持することができる。
以下、本発明を、図面を参照しつつ実施例を用いて更に具体的に説明する。
実施例１
図１は、実施例１のメモリセルの概略断面図である。図中、１００はｐ型半導体基板、１１０は柱状半導体層、２００はトンネル酸化膜、２５０は素子分離膜、３００は電荷蓄積層（浮遊ゲート）、４００は層間絶縁膜、５００は制御ゲート、６１０及び６５０はソース・ドレイン拡散層、９００はメタル配線、９１０は層間絶縁膜を意味する。
実施例１では、シリコンからなるｐ型半導体基板１００上に少なくとも一つ以上柱状半導体層１１０が形成されている。また、前記柱状半導体層１１０の側壁の少なくとも一部を活性領域面とし、前記活性領域面の少なくとも一部にトンネル酸化膜２００が形成されている。更に、前記トンネル酸化膜２００の少なくとも一部を覆うように、ｐ型半導体基板１００に垂直な方向に分離された、例えば多結晶シリコンにて形成された、電荷蓄積層３００が配置されている。また、前記電荷蓄積層３００の少なくとも一部を覆うように例えばいわゆるＯＮＯ膜(酸化膜−窒化膜−酸化膜)からなる層間絶縁膜４００が形成されている。前記電荷蓄積層３００の少なくとも一部を覆うように例えば多結晶シリコンにて形成された制御ゲート５００が配置されている。更に、前記柱状半導体層１１０の上部及び下部にソース・ドレイン拡散層６１０と６５０が形成されている。
実施例１
図１は、実施例１のメモリセルの概略断面図である。図中、１００はｐ型半導体基板、１１０は柱状半導体層、２００はトンネル酸化膜、２５０は素子分離膜、３００は電荷蓄積層（浮遊ゲート）、４００は層間絶縁膜、５００は制御ゲート、６１０及び６５０はソース・ドレイン拡散層、９００はメタル配線、９１０は層間絶縁膜を意味する。
実施例１では、シリコンからなるｐ型半導体基板１００上に少なくとも一つ以上柱状半導体層１１０が形成されている。また、前記柱状半導体層１１０の側壁の少なくとも一部を活性領域面とし、前記活性領域面の少なくとも一部にトンネル酸化膜２００が形成されている。更に、前記トンネル酸化膜２００の少なくとも一部を覆うように、ｐ型半導体基板１００に垂直な方向に分離された、例えば多結晶シリコンにて形成された、電荷蓄積層３００が配置されている。また、前記電荷蓄積層３００の少なくとも一部を覆うように例えばいわゆるＯＮＯ膜(酸化膜−窒化膜−酸化膜)からなる層間絶縁膜４００が形成されている。前記電荷蓄積層３００の少なくとも一部を覆うように例えば多結晶シリコンにて形成された制御ゲート５００が配置されている。更に、前記柱状半導体層１１０の上部及び下部にソース・ドレイン拡散層６１０と６５０が形成されている。
実施例２
図２のメモリセルは、制御ゲート５１０を金属で形成すること以外は実施例１と同一の構成である。制御ゲート５１０の材料としては、アルミニウム、タングステン又は銅等を含む金属が挙げられる。制御ゲートを金属で形成することにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
実施例３
図３のメモリセルは、柱状半導体層１１０がｎ型シリコンからなること以外は実施例１と同一の構成である。この場合、前記柱状半導体層１１０の上部及び下部に形成されるソース・ドレイン拡散層６１０及び６５０は、柱状半導体層とは逆導電型、ｐ型となる。
実施例１〜３のメモリセルの動作原理
上記半導体記憶装置は電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下、例えば図１に示した構造を有するメモリセルを例として、読み出し、書き込み、消去の動作原理について説明する。
図２のメモリセルは、制御ゲート５１０を金属で形成すること以外は実施例１と同一の構成である。制御ゲート５１０の材料としては、アルミニウム、タングステン又は銅等を含む金属が挙げられる。制御ゲートを金属で形成することにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
実施例３
図３のメモリセルは、柱状半導体層１１０がｎ型シリコンからなること以外は実施例１と同一の構成である。この場合、前記柱状半導体層１１０の上部及び下部に形成されるソース・ドレイン拡散層６１０及び６５０は、柱状半導体層とは逆導電型、ｐ型となる。
実施例１〜３のメモリセルの動作原理
上記半導体記憶装置は電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下、例えば図１に示した構造を有するメモリセルを例として、読み出し、書き込み、消去の動作原理について説明する。
（１）読み出し動作原理を以下に示す。
図１のメモリセルの等価回路を図４に、読み出し時のタイミングチャートの一例を図５に示す。
図４に示した等価回路において、ビット１の情報を読み出すには、ＢＬ１に読出し電圧Ｖｒ（例えば１．５Ｖ）を印加し、ＢＬ２に基準電圧（例えば０Ｖ）を印加し、ワード線ＷＬにはＶｃｃ（例えば３Ｖ）を印加することで、電流の大小により、ビット１の「０」、「１」の判定が可能となる。
なお、ビット２の読み出しにおいても、前記読み出し動作原理に準拠して、ＢＬ２に読出し電圧Ｖｒ（例えば１．５Ｖ）を印加し、ＢＬ１に基準電圧（例えば０Ｖ）を印加し、ワード線ＷＬにはＶｃｃ（例えば３Ｖ）を印加することで、電流の大小により、ビット１の「０」、「１」の判定が可能となる。
なお、上記読み出し原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記読み出し時に印加される各電圧の符号を逆にすれば、読み出しを行うことができる。また、図３の読み出しは、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
図１のメモリセルの等価回路を図４に、読み出し時のタイミングチャートの一例を図５に示す。
図４に示した等価回路において、ビット１の情報を読み出すには、ＢＬ１に読出し電圧Ｖｒ（例えば１．５Ｖ）を印加し、ＢＬ２に基準電圧（例えば０Ｖ）を印加し、ワード線ＷＬにはＶｃｃ（例えば３Ｖ）を印加することで、電流の大小により、ビット１の「０」、「１」の判定が可能となる。
なお、ビット２の読み出しにおいても、前記読み出し動作原理に準拠して、ＢＬ２に読出し電圧Ｖｒ（例えば１．５Ｖ）を印加し、ＢＬ１に基準電圧（例えば０Ｖ）を印加し、ワード線ＷＬにはＶｃｃ（例えば３Ｖ）を印加することで、電流の大小により、ビット１の「０」、「１」の判定が可能となる。
なお、上記読み出し原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記読み出し時に印加される各電圧の符号を逆にすれば、読み出しを行うことができる。また、図３の読み出しは、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
（２）書き込み動作原理を以下に示す。
図１のメモリセルの等価回路である図４を用いてホットエレクトロン注入による書き込み動作原理の一例を説明する。
例えば、ビット１への書き込みを行うには、ＢＬ１に基準電圧（例えば０Ｖ）を印加し、ＢＬ２に中間電圧Ｖｍ（例えば４．５Ｖ）を印加し、ワード線ＷＬには高電圧Ｖｐ（例えば９Ｖ）を印加することでデータの書き込みが可能となる。書き込み時のタイミングチャートの一例を図６に示す。
ビット２への書き込みにおいても、前記書き込み動作原理に準拠して、ＢＬ２に基準電圧（例えば０Ｖ）を印加し、ＢＬ１に中間電圧Ｖｍ（例えば４．５Ｖ）を印加し、ワード線ＷＬには高電圧Ｖｐ（例えば９Ｖ）を印加することでデータの書き込みが可能となる。
図１のメモリセルの等価回路である図４を用いてホットエレクトロン注入による書き込み動作原理の一例を説明する。
例えば、ビット１への書き込みを行うには、ＢＬ１に基準電圧（例えば０Ｖ）を印加し、ＢＬ２に中間電圧Ｖｍ（例えば４．５Ｖ）を印加し、ワード線ＷＬには高電圧Ｖｐ（例えば９Ｖ）を印加することでデータの書き込みが可能となる。書き込み時のタイミングチャートの一例を図６に示す。
ビット２への書き込みにおいても、前記書き込み動作原理に準拠して、ＢＬ２に基準電圧（例えば０Ｖ）を印加し、ＢＬ１に中間電圧Ｖｍ（例えば４．５Ｖ）を印加し、ワード線ＷＬには高電圧Ｖｐ（例えば９Ｖ）を印加することでデータの書き込みが可能となる。
なお、書き込み時における電荷蓄積層の電荷の状態を変化させる手段は、ホットエレクトロン注入に限らず、電荷蓄積層の電荷の状態を変化させることが可能ならば、その手段は限定されない。例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング電流(以下Ｆ−Ｎトンネル電流と称す)、ダイレクトトンネル電流等による手段を用いてもよい。
また、上記書き込み原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記書き込み時に印加される各電圧の符号を逆にすれば、書き込みを行うことができる。また、図３の書き込みは、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
また、上記書き込み原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記書き込み時に印加される各電圧の符号を逆にすれば、書き込みを行うことができる。また、図３の書き込みは、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
（３）消去動作原理を以下に示す。
図１のメモリセルの等価回路である図４を用いてホットホール注入による消去動作原理の一例を説明する。
例えば、ビット１の消去を行うには、ＢＬ１に高電圧Ｖｅ（例えば９Ｖ）を印加し、ＢＬ２にＶｃｃ（例えば３Ｖ）を印加し、ワード線ＷＬには基準電圧（例えば０Ｖ）を印加することでデータの消去が可能となる。消去時のタイミングチャートの一例を図７に示す。
ビット２の消去においても、前記消去動作原理に準拠して、ＢＬ２に高電圧Ｖｅ（例えば９Ｖ）を印加し、ＢＬ１にＶｃｃ（例えば３Ｖ）を印加し、ワード線ＷＬには基準電圧（例えば０Ｖ）を印加することでデータの消去が可能となる。
図１のメモリセルの等価回路である図４を用いてホットホール注入による消去動作原理の一例を説明する。
例えば、ビット１の消去を行うには、ＢＬ１に高電圧Ｖｅ（例えば９Ｖ）を印加し、ＢＬ２にＶｃｃ（例えば３Ｖ）を印加し、ワード線ＷＬには基準電圧（例えば０Ｖ）を印加することでデータの消去が可能となる。消去時のタイミングチャートの一例を図７に示す。
ビット２の消去においても、前記消去動作原理に準拠して、ＢＬ２に高電圧Ｖｅ（例えば９Ｖ）を印加し、ＢＬ１にＶｃｃ（例えば３Ｖ）を印加し、ワード線ＷＬには基準電圧（例えば０Ｖ）を印加することでデータの消去が可能となる。
また、ビット１を消去した後、続けてビット２を消去するという、一括消去を行ってもよい。更に、ビット１とビット２を消去する順番は特に限定しない。
また、消去時における電荷蓄積層の電荷の状態を変化させる手段は、ホットホール注入に限らず、電荷蓄積層の電荷の状態を変化させることが可能ならば、その手段は限定されない。例えば、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流等による手段を用いてもよい。
また、上記消去原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記消去時に印加される各電圧の符号を逆にすれば、消去を行うことができる。また、図３の消去は、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
実施例４
図８は、実施例４のメモリセルの概略断面図である。図中の参照番号は、図１と同内容を意味する。
また、消去時における電荷蓄積層の電荷の状態を変化させる手段は、ホットホール注入に限らず、電荷蓄積層の電荷の状態を変化させることが可能ならば、その手段は限定されない。例えば、Ｆ−Ｎトンネル電流、ダイレクトトンネル電流等による手段を用いてもよい。
また、上記消去原理は、図２のメモリセルにも適用できる。更に、図３に示したようにｐ型半導体基板上にｎ型の柱状半導体層を形成した場合、上記消去時に印加される各電圧の符号を逆にすれば、消去を行うことができる。また、図３の消去は、ｎ型のシリコン基板上に形成されたｎ型の柱状半導体層を有するメモリセルにも適用できる。
実施例４
図８は、実施例４のメモリセルの概略断面図である。図中の参照番号は、図１と同内容を意味する。
実施例４では、シリコンからなるｐ型半導体基板１００上に少なくとも一つ以上の段を有する柱状半導体層１１０が形成されている。また、前記柱状半導体層１１０の側壁の少なくとも一部を活性領域面とし、前記活性領域面の少なくとも一部にトンネル酸化膜２００が形成されている。更に、前記トンネル酸化膜２００の少なくとも一部を覆うように、ｐ形半導体基板１００に垂直な方向に前記柱状半導体層１１０の段部を境にして分離された、例えば多結晶シリコンにて形成された、電荷蓄積層３００が配置されている。また、前記電荷蓄積層３００の少なくとも一部を覆うように例えばいわゆるＯＮＯ膜（酸化膜−窒化膜−酸化膜）からなる層間絶縁膜４００が形成されている。前記電荷蓄積層３００の少なくとも一部を覆うように例えば多結晶シリコンにて形成された制御ゲート５００が配置されている。更に、前記柱状半導体層１１０の上部及び下部にソース・ドレイン拡散層６１０と６５０が形成されている。
上記メモリセルにおいても、実施例１と同様に、読み出し、書き込み及び消去を行うことができる。
上記メモリセルにおいても、実施例１と同様に、読み出し、書き込み及び消去を行うことができる。
続いて、実施例４のメモリセルの製造方法の一例を図９〜２３に基づいて説明する。なお、以下ではフォトレジストを塗布及び除去する工程は詳述しない。
まず、シリコンからなるｐ型半導体基板１００の表面にマスク層となる第一の絶縁膜２１０として例えばシリコン酸化膜を２００〜２０００ｎｍ堆積する。次いで、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜２１０をエッチングする（図９）。
なお、第一の絶縁膜２１０の材料は、ｐ型半導体基板１００に対する反応性エッチング時においてエッチングされない、若しくはエッチング速度がシリコンのものより遅くなる材料であればシリコン酸化膜に限定されない。例えば、シリコン酸化膜以外に、シリコン窒化膜でも、導電膜でも、二種以上の材料からなる積層膜でも構わない。
そして第一の絶縁膜２１０をマスクに用いて、反応性イオンエッチングによりｐ型半導体基板１００を５０〜５０００ｎｍエッチングする。その後ｐ型半導体基板１００の露出部を熱酸化することで第二の絶縁膜２４９となる例えばシリコン酸化膜を５〜１００ｎｍ形成する（図１０）。
まず、シリコンからなるｐ型半導体基板１００の表面にマスク層となる第一の絶縁膜２１０として例えばシリコン酸化膜を２００〜２０００ｎｍ堆積する。次いで、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜２１０をエッチングする（図９）。
なお、第一の絶縁膜２１０の材料は、ｐ型半導体基板１００に対する反応性エッチング時においてエッチングされない、若しくはエッチング速度がシリコンのものより遅くなる材料であればシリコン酸化膜に限定されない。例えば、シリコン酸化膜以外に、シリコン窒化膜でも、導電膜でも、二種以上の材料からなる積層膜でも構わない。
そして第一の絶縁膜２１０をマスクに用いて、反応性イオンエッチングによりｐ型半導体基板１００を５０〜５０００ｎｍエッチングする。その後ｐ型半導体基板１００の露出部を熱酸化することで第二の絶縁膜２４９となる例えばシリコン酸化膜を５〜１００ｎｍ形成する（図１０）。
次に、第三の絶縁膜２３０として例えばシリコン窒化膜を１０〜１０００ｎｍ堆積する。その後、異方性エッチングにより第三の絶縁膜２３０を、第一の絶縁膜２１０及びウォール状に加工されたｐ型半導体基板１００の側面に、第二の絶縁膜２４９を介してサイドウォールスペーサ状に配置する（図１１）。
続いて、サイドウォールスペーサ状に形成された第三の絶縁膜２３０をマスクにして、反応性イオンエッチングにより第二の絶縁膜２４９をエッチング除去する。続いて露出したｐ型半導体基板１００を５０〜５０００ｎｍエッチングすることで、ｐ型半導体基板１００を段を有する柱状半導体に加工する（図１２）。
その後、ｐ型半導体基板１００の露出部に対し、例えば熱酸化することで絶縁膜として例えばシリコン酸化膜を５〜１００ｎｍ形成する。なお絶縁膜であるシリコン酸化膜は堆積によって形成しても構わないし、シリコン酸化膜に限らず例えばシリコン窒化膜でも構わない。更に、絶縁膜であるシリコン酸化膜の形成を行わなくても構わない。
続いて、サイドウォールスペーサ状に形成された第三の絶縁膜２３０をマスクにして、反応性イオンエッチングにより第二の絶縁膜２４９をエッチング除去する。続いて露出したｐ型半導体基板１００を５０〜５０００ｎｍエッチングすることで、ｐ型半導体基板１００を段を有する柱状半導体に加工する（図１２）。
その後、ｐ型半導体基板１００の露出部に対し、例えば熱酸化することで絶縁膜として例えばシリコン酸化膜を５〜１００ｎｍ形成する。なお絶縁膜であるシリコン酸化膜は堆積によって形成しても構わないし、シリコン酸化膜に限らず例えばシリコン窒化膜でも構わない。更に、絶縁膜であるシリコン酸化膜の形成を行わなくても構わない。
その後、例えば等方性エッチングにより第一〜第三の絶縁（２３０、２４９及び２３０）を選択除去し、柱状半導体層１１０を露出させる（図１３）。
次に、例えば熱酸化することで第四の絶縁膜２５２として例えばシリコン酸化膜を５〜１００ｎｍ形成する。この時、柱状半導体層１１０の径が最小加工寸法で形成されていた場合、第四の絶縁膜２５２の形成により柱状半導体層１１０の径の大きさが小さくなる。つまり、柱状半導体層１１０の径を最小加工寸法以下に形成できる。更に、第五の絶縁膜２２０として、例えばシリコン窒化膜を１０〜１０００ｎｍ堆積する（図１４）。
その後、異方性エッチングにより第五の絶縁膜２２０を、柱状半導体層１１０の側面にサイドウォールスペーサ状に配置する（図１５）。
次に、例えば熱酸化することで第四の絶縁膜２５２として例えばシリコン酸化膜を５〜１００ｎｍ形成する。この時、柱状半導体層１１０の径が最小加工寸法で形成されていた場合、第四の絶縁膜２５２の形成により柱状半導体層１１０の径の大きさが小さくなる。つまり、柱状半導体層１１０の径を最小加工寸法以下に形成できる。更に、第五の絶縁膜２２０として、例えばシリコン窒化膜を１０〜１０００ｎｍ堆積する（図１４）。
その後、異方性エッチングにより第五の絶縁膜２２０を、柱状半導体層１１０の側面にサイドウォールスペーサ状に配置する（図１５）。
続いて、段を有する柱状半導体層１１０の上部及び下部の一部若しくは全部、並びに半導体基板１００に対し不純物導入を行い、ｎ型不純物拡散層からなるソース・ドレイン拡散層６１０と６５０を形成する（図１６）。不純物導入の条件は、例えばイオン注入法の場合、０〜１５°程度傾斜した注入方向、５〜１００ｋｅＶの注入エネルギー、砒素あるいは燐の不純物、１×１０12〜１×１０17／ｃｍ2程度のドーズが条件として挙げられる。
その後、柱状半導体層１１０の上部の一部及びｐ型半導体基板１００表面に素子分離膜を例えば熱酸化法により形成することで第六の絶縁膜２５０となる例えばシリコン酸化膜を１０〜５００ｎｍ形成する（図１７）。なお、素子分離膜は、各メモリセルの素子分離が可能であれば、その形成方法は限定されない。従って、熱酸化法以外に、ＣＶＤ法により堆積させたシリコン酸化膜からなる素子分離膜を使用しても構わない。
その後、柱状半導体層１１０の上部の一部及びｐ型半導体基板１００表面に素子分離膜を例えば熱酸化法により形成することで第六の絶縁膜２５０となる例えばシリコン酸化膜を１０〜５００ｎｍ形成する（図１７）。なお、素子分離膜は、各メモリセルの素子分離が可能であれば、その形成方法は限定されない。従って、熱酸化法以外に、ＣＶＤ法により堆積させたシリコン酸化膜からなる素子分離膜を使用しても構わない。
次に、例えば等方性エッチングにより第五の絶縁膜２２０を選択除去する（図１８）。
次いで、必要に応じて斜めイオン注入を利用して柱状半導体層１１０の側面にチャネルイオン注入を行う。例えば、チャネルイオン注入の条件としては、５〜４５°程度傾斜した注入方向、５〜１００ｋｅＶの注入エネルギー、硼素からなる不純物、１×１０11〜１×１０13／ｃｍ2程度のドーズが条件として挙げられる。チャネルイオン注入の際には、柱状半導体層１１０に多方向から注入される方が表面不純物濃度を均一とできるため好ましい。
上記イオン注入に代わって、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用して、チャネルイオン注入を行ってもよい。なお、柱状半導体層１１０の表面からの不純物導入に関しては柱状半導体層１１０を形成する前に導入を完了しておいても構わない。また、柱状半導体層１１０の不純物濃度分布が同等であればチャネルイオン注入の手段は限定されない。
次いで、必要に応じて斜めイオン注入を利用して柱状半導体層１１０の側面にチャネルイオン注入を行う。例えば、チャネルイオン注入の条件としては、５〜４５°程度傾斜した注入方向、５〜１００ｋｅＶの注入エネルギー、硼素からなる不純物、１×１０11〜１×１０13／ｃｍ2程度のドーズが条件として挙げられる。チャネルイオン注入の際には、柱状半導体層１１０に多方向から注入される方が表面不純物濃度を均一とできるため好ましい。
上記イオン注入に代わって、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用して、チャネルイオン注入を行ってもよい。なお、柱状半導体層１１０の表面からの不純物導入に関しては柱状半導体層１１０を形成する前に導入を完了しておいても構わない。また、柱状半導体層１１０の不純物濃度分布が同等であればチャネルイオン注入の手段は限定されない。
続いて、例えば熱酸化法を用いて柱状半導体層１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第七の絶縁膜２００としてシリコン酸化膜を形成する。この際、第七の絶縁膜２００は、熱酸化膜に限らず、ＣＶＤ酸化膜、若しくはオキシナイトライド膜でも構わない。更に、電荷蓄積層３００となる例えば多結晶シリコン膜３００ａを２０〜２００ｎｍ程度堆積する（図１９）。
この後、所望に応じて、例えばイオン注入法により、多結晶シリコン膜３００ａへ不純物の導入を行う。イオン注入の条件としては、砒素若しくは燐の不純物、５〜１００ｋｅＶの注入エネルギー、１×１０12〜１×１０17／ｃｍ2のドーズが条件として挙げられる。次に、例えば反応性イオンエッチングを用いた異方性エッチングにより、多結晶シリコン膜３００ａを柱状半導体層１１０の側壁に柱状半導体層１１０の段を用いて自己整合的に分離をすることで、電荷蓄積層（浮遊ゲート）３００に成形する（図２０）。
この後、所望に応じて、例えばイオン注入法により、多結晶シリコン膜３００ａへ不純物の導入を行う。イオン注入の条件としては、砒素若しくは燐の不純物、５〜１００ｋｅＶの注入エネルギー、１×１０12〜１×１０17／ｃｍ2のドーズが条件として挙げられる。次に、例えば反応性イオンエッチングを用いた異方性エッチングにより、多結晶シリコン膜３００ａを柱状半導体層１１０の側壁に柱状半導体層１１０の段を用いて自己整合的に分離をすることで、電荷蓄積層（浮遊ゲート）３００に成形する（図２０）。
なお、多結晶シリコン膜３００ａへの不純物の導入は、所望の不純物濃度分布が得られれば、導入方法や導入手順等は特に限定されない。具体的には、多結晶シリコン膜を堆積させた直後に限らず、例えば、反応性イオンエッチングにより、多結晶シリコン膜を異方性エッチングした後でも構わない。更に、多結晶シリコン膜３００ａへの不純物の導入は、イオン注入法に限らず、例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよいし、多結晶シリコン膜を堆積する際に、ｉｎ−ｓｉｔｕで砒素若しくは燐のドープを行っても構わない。
また、多結晶シリコン膜３００ａのエッチングは、異方性エッチングを用いた自己整合分離に限らず、所望の形状が得られる限りにおいては、その手段は特に限定しない。例えば、上記以外の方法として、多結晶シリコン膜３００ａを堆積後、例えばＣＶＤ酸化膜を堆積させ、その後、例えば反応性イオンエッチングによりＣＶＤ酸化膜を柱状半導体層１１０の側壁に第七の絶縁膜２００及び多結晶シリコン膜３００ａを介して、サイドウォールスペーサ状に加工した後、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の等方性エッチングを用いることにより、多結晶シリコン膜３００ａの分離を行ってもよい。
また、多結晶シリコン膜３００ａをエッチングにより分離した後、柱状半導体層１１０の角部に、例えば斜めイオン注入を行ってもよい。イオン注入の条件としては、例えば砒素若しくは燐の不純物、５〜１００ｋｅＶの注入エネルギー、１×１０12〜１×１０17／ｃｍ2のドーズ、注入チルト角５〜４５°の条件が挙げられる。
次に、露出した電荷蓄積層３００の表面に対し、層間絶縁膜４００を形成する。この層間絶縁膜４００は、例えば、いわゆるＯＮＯ膜を使用できる。具体的には熱酸化法により電荷蓄積層３００の表面に５〜１０ｎｍのシリコン酸化膜を、ＣＶＤ法により５〜１０ｎｍのシリコン窒化膜を、さらにＣＶＤ法により５〜１０ｎｍのシリコン酸化膜を順次堆積することで形成できる。続いて制御ゲート５００となる例えば多結晶シリコン膜５００ａを１５〜１５０ｎｍ堆積する（図２１）。
次に、露出した電荷蓄積層３００の表面に対し、層間絶縁膜４００を形成する。この層間絶縁膜４００は、例えば、いわゆるＯＮＯ膜を使用できる。具体的には熱酸化法により電荷蓄積層３００の表面に５〜１０ｎｍのシリコン酸化膜を、ＣＶＤ法により５〜１０ｎｍのシリコン窒化膜を、さらにＣＶＤ法により５〜１０ｎｍのシリコン酸化膜を順次堆積することで形成できる。続いて制御ゲート５００となる例えば多結晶シリコン膜５００ａを１５〜１５０ｎｍ堆積する（図２１）。
次に、第八の絶縁膜２６０となるシリコン酸化膜を堆積する。公知のフォトリソグラフィ技術によりワード線となる部分のみパターニングされたレジストＲ２をマスクとして用いて、例えば反応性イオンエッチングにより、第八の絶縁膜２６０をエッチングする（図２２）。なお、第八の絶縁膜２６０のエッチングは、所望の形状が得られる限りにおいては、その方法は特に限定されない。上記の反応性イオンエッチングに限らず、例えば等方性エッチングでも構わない。また、第八の絶縁膜２６０は、多結晶シリコン膜５００ａに対するエッチング時においてエッチングされない、若しくはエッチング速度が多結晶シリコン膜より遅くなる材料であれば限定しない。従って、例えばシリコン窒化膜でも、導電膜でも、二種以上の材料からなる積層膜でも構わない。
続いて、多結晶シリコン膜５００ａのエッチングのハードマスクとして用いた第八の絶縁膜２６０を例えば等方性エッチングにより、選択除去する（図２３）。
続いて、多結晶シリコン膜５００ａのエッチングのハードマスクとして用いた第八の絶縁膜２６０を例えば等方性エッチングにより、選択除去する（図２３）。
なお、多結晶シリコン膜５００ａには所望に応じて不純物を導入してもよい。不純物の導入は、所望の不純物濃度分布が得られれば、その方法及び時期は特に限定されない。従って、多結晶シリコン膜を堆積させた直後に限らず、例えば、多結晶シリコン膜をエッチングした後の第八の絶縁膜をエッチングした後でも構わない。更に、多結晶シリコン膜への不純物の導入は、イオン注入法に限らず、例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよいし、多結晶シリコン膜を堆積する際に、ｉｎ−ｓｉｔｕで砒素若しくは燐のドープを行っても構わない。
次に、層間絶縁膜９１０を堆積し、例えば等方性エッチングによりエッチバック後、公知の技術を用いて、コンタクト及びメタル配線９００の形成を行う。これにより、図８に記載されたメモリセルを製造できる。
次に、層間絶縁膜９１０を堆積し、例えば等方性エッチングによりエッチバック後、公知の技術を用いて、コンタクト及びメタル配線９００の形成を行う。これにより、図８に記載されたメモリセルを製造できる。
実施例５
図２４のメモリセルは、制御ゲート５１０を金属で形成すること以外は実施例１と同一の構成である。制御ゲート５１０の材料としては、アルミニウム、タングステン又は銅等を含む金属が挙げられる。制御ゲートを金属で形成することにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
上記メモリセルにおいても、実施例１と同様に、読み出し、書き込み及び消去を行うことができる。
図２４のメモリセルは、制御ゲート５１０を金属で形成すること以外は実施例１と同一の構成である。制御ゲート５１０の材料としては、アルミニウム、タングステン又は銅等を含む金属が挙げられる。制御ゲートを金属で形成することにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
上記メモリセルにおいても、実施例１と同様に、読み出し、書き込み及び消去を行うことができる。
１ 半導体基板
１２ ビット線
１５ チャネル
１７ 窒化物層
１８、２０ 酸化物層
５０ ビット線酸化物
５１ 側面酸化物
６０ ポリシリコンワード線
１００ ｐ型半導体基板
１１０ 柱状半導体層
２００ トンネル酸化膜（第七の絶縁膜）
２１０ 第一の絶縁膜
２２０ 第五の絶縁膜
２３０ 第三の絶縁膜
２４９ 第二の絶縁膜
２５０ 素子分離膜（第六の絶縁膜）
２５２ 第四の絶縁膜
２６０ 第八の絶縁膜
３００ 電荷蓄積層
３００ａ、５００ａ 多結晶シリコン膜
４００、９１０ 層間絶縁膜
５００、５１０ 制御ゲート
６１０、６５０ ソース・ドレイン拡散層
９００ メタル配線
１２ ビット線
１５ チャネル
１７ 窒化物層
１８、２０ 酸化物層
５０ ビット線酸化物
５１ 側面酸化物
６０ ポリシリコンワード線
１００ ｐ型半導体基板
１１０ 柱状半導体層
２００ トンネル酸化膜（第七の絶縁膜）
２１０ 第一の絶縁膜
２２０ 第五の絶縁膜
２３０ 第三の絶縁膜
２４９ 第二の絶縁膜
２５０ 素子分離膜（第六の絶縁膜）
２５２ 第四の絶縁膜
２６０ 第八の絶縁膜
３００ 電荷蓄積層
３００ａ、５００ａ 多結晶シリコン膜
４００、９１０ 層間絶縁膜
５００、５１０ 制御ゲート
６１０、６５０ ソース・ドレイン拡散層
９００ メタル配線
Claims (8)
- 第１導電型の半導体基板と、
基板上に形成された柱状半導体層と、
該柱状半導体層の側壁に形成され、垂直方向に少なくとも２つ以上に分離された電荷蓄積層と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートとを構成要素として少なくとも含むメモリセルを具備し、該メモリセルが、２ビット以上の情報を保持しうることを特徴とする半導体記憶装置。 - 前記柱状半導体層が少なくとも１つ以上の段部を有し、前記電荷蓄積層が段部を境界として分離されてなる請求項１に記載の半導体記憶装置。
- 前記制御ゲートが金属からなる請求項１又は２に記載の半導体記憶装置。
- 前記電荷蓄積層が多結晶シリコンからなる請求項１〜３のいずれか１つに記載の半導体記憶装置。
- （１）前記柱状半導体層の上部及び下部に形成された第２導電型の不純物拡散層又は、
（２）前記柱状半導体層内に形成された第２導電型の第１不純物拡散層と、該第１不純物拡散層の上部及び下部に形成された第１導電型の第２不純物拡散層
のいずれかを更に備えた請求項１〜４のいずれか１つに記載の半導体記憶装置。 - 第１導電型の半導体基板に柱状半導体層を形成する工程と、
該柱状半導体層の側壁に、垂直方向に少なくとも２つ以上に分離された電荷蓄積層を形成する工程と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートを形成する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 第１導電型の半導体基板上に柱状半導体層の上部を形成する工程と、
（１）該柱状半導体層上部の側壁に、絶縁膜からなるサイドウォールスペーサを形成する工程と、
（２）該サイドウォールスペーサをマスクとして前記半導体基板を掘り下げる工程と、前記（１）及び（２）の工程を少なくとも１回行うことで、１つ以上の段部を備えた柱状半導体層を形成する工程と、
前記サイドウォールスペーサを除去した後、前記柱状半導体層の表面を覆うように電荷蓄積層形成材料層を形成する工程と、
該電荷蓄積層形成材料層を前記柱状半導体層の段部を利用して自己整合的に分離することで２つ以上に分離された電荷蓄積層を形成する工程と、
該電荷蓄積層の少なくとも一部を覆う制御ゲートを形成する工程を含む請求項６に記載の半導体記憶装置の製造方法。 - 前記柱状半導体層形成後、電荷蓄積材料層形成前に、前記柱状半導体層の上部及び下部に第２導電型の不純物拡散層を形成する工程を含む請求項７に記載の半導体記憶装置の製造方法。
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