KR100889361B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 예시적인 레이아웃도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 소자의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 메모리 소자의 단면도이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
104: 반도체 기판 104a: 제1 수직부
104b: 제2 수직부 104c: 바닥부
106a: 제1 소스/드레인 영역 106b: 제2 소스/드레인 영역
124: 제1 절연막 134: 전하 트랩층
144: 제2 절연막 150: 컨트롤 게이트 전극
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전자 주입 효율이 증가하고, 고집적도에 유리한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있다. 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와 ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 비휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 비휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
이러한 EEPROM이나 플래쉬 메모리 소자는 예를 들어 반도체 기판 위에 단위 셀별로 전하 트랩층이 형성되어 있으며, 그 위에 컨트롤 게이트 전극이 형성되어 이웃하는 셀들을 함께 커버하는 구조를 가지고 있다. 상기 메모리 소자들은 채널 열전자 주입(Channel Hot Electron Injection) 등의 방법에 의해 데이터를 전기적으로 프로그램(program)하고 소거(erase)한다.
그런데, 최근 들어 고집적 칩의 개발이 요구됨에 따라 비휘발성 메모리 소자에서의 단위 셀을 더욱 작게 만들 필요성이 대두되고 있다. 그런데, 비휘발성 메모리 소자의 단위 셀의 크기가 작아지게 되면, 채널의 길이도 함께 작아지게 되어 쇼트 채널 효과(short channel effect)가 발생할 수 있고, 또, 전자 주입 효율이 감 소할 가능성이 증가한다. 나아가, 전하 트랩층이나 컨트롤 게이트 전극을 사진 식각 공정으로 형성할 경우, 정확하게 원하는 위치에서 정렬되지 못하고 미스얼라인될 확률이 존재하는데, 디자인 룰이 감소할수록 미세한 미스얼라인에도 소자의 신뢰성이 현저하게 감소하게 된다. 이와 같은 현상은 비휘발성 메모리 소자의 고집적화를 방해하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 전자 주입 효율이 증가하고, 고집적도에 유리한 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전자 주입 효율이 증가하고, 고집적도에 유리하며, 미스얼라인될 확률이 최소화된 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 바닥부, 및 상기 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 상기 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 상기 제1 수직부보다 폭이 크고, 상기 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 상기 제1 수직부의 외측 및 상기 경계단 의 상부에 위치하는 전하 트랩층, 및 상기 바닥부의 상부 및 상기 제2 수직부와 상기 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판을 식각하여 바닥부로부터 돌출된 제1 수직부를 형성하고, 상기 바닥부의 상면 및 상기 제1 수직부의 외측에 전하 트랩층을 형성하고, 상기 전하 트랩층 외측의 상기 반도체 기판을 식각하여 상기 바닥부를 아래쪽으로 리세스시켜 상기 제1 수직부로부터 외측으로 돌출된 제2 수직부를 형성하고, 상기 리세스된 바닥부의 상부, 및 상기 제2 수직부와 상기 전하 트랩층의 외측에 컨트롤 게이트 전극을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 본 명세서의 사용되는 용어인 "내측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙과 가까운 방향을, "외측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙으로부터 먼 방향을 지칭할 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다. 비휘발성 메모리 소자의 구체적인 일예로서 NOR형 플래쉬 메모리 소자가 예시될 것이다. 그러나, 이에 제한되지 않으며, NAND형의 플래쉬 메모리 소자나, EEPROM 등에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 예시적인 레이아웃도이다. 도 2에서 Ⅰ-Ⅰ'선은 도 1의 단면도를 취하기 위한 절취선이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(10)는 반도체 기판(104) 상에 형성된 전하 트랩층(134) 및 컨트롤 게이트 전극(150)을 포함한다.
반도체 기판(104)은 수평 방향으로 연장되어 있는 바닥부(104c) 및 바닥부(104c)로부터 수직하게 돌출되어 있는 수직부(104a, 104b)를 포함한다. 수직부는 각 셀별로 독립적으로 형성되어 있으며, 경계단(BS)을 중심으로 상부에 위치하는 제1 수직부(104a) 및 하부에 위치하는 제2 수직부(104b)를 포함한다. 제2 수직부(104b)는 제1 수직부(104a)보다 폭이 크며, 제1 수직부(104a)로부터 외측으로 돌출되어 있다. 따라서, 수직부(104a, 104b)는 전체적으로 경계단(BS)을 1단으로 하는 계단 형상을 가질 수 있다.
여기서, 수직부(104a, 104b)가 바닥부(104c)로부터 수직하게 돌출되어 있다는 것이, 곧바로 수직부(104a, 104b)와 바닥부(104c)가 정확하게 90°의 각도를 이루고 있음을 의미하는 것은 아니다. 즉, 수직 방향으로 돌출되었다고 하는 것은 돌출 방향이 대체로 바닥부(104c)로부터 위쪽임을 의미한다. 아울러 수직부(104a, 104b)와 바닥부(104c)의 돌출 방향은 수직부(104a, 104b)의 측면과 바닥부(104c)의 저면의 각도로 고려되어서는 안되며, 바닥부(104c)의 전체적인 연장 방향과, 수직부(104a, 104b)의 전체적인 돌출 방향이 이루는 각도로 고려되어야 할 것이다. 따라서, 수직부(104a, 104b)와 바닥부(104c)가 예컨대 90°의 각도를 이루고 있다고 하더라도, 제1 및 제2 수직부(104a, 104b)의 측면은 바닥부(104c), 또는 바닥부(104c)의 저면과 90° 이외의 각도를 가질 수도 있다.
경계단(BS)은 제1 수직부(104a)와 제2 수직부(104b)의 경계에서 제2 수직부(104b)가 외측으로 돌출되면서 형성되는 단으로서, 실질적으로 바닥부(104c)와 평행할 수 있다. 그러나, 반드시 그에 제한되는 것은 아니며, 경계단(BS)은 하향 경사 또는 상향 경사질 수도 있음은 물론이다.
이러한 반도체 기판(104)은 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 그리고, 반도체 기판(104)으로는 P형 기판 또는 N형 기판이 적용될 수 있다. 나아가, 도면으로 도시하지는 않았지만, 반도체 기판(104)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
반도체 기판(104) 내에는 제1 소스/드레인 영역(106a) 및 제2 소스/드레인 영역(106b)이 형성되어 있다. 구체적으로, 제1 소스/드레인 영역(106a)은 제1 수직부(104a)의 상부에 형성되어 있고, 제2 소스/드레인 영역(106b)은 바닥부(104c)의 상부에 형성되어 있다.
제1 소스/드레인 영역(106a)과 제2 소스/드레인 영역(106b) 사이에는 채널 영역이 정의된다. 이때, 채널 경로는 반도체 기판(104)의 표면을 따라 형성될 것이며, 따라서, 대체로 L자 형상으로 이루어지게 된다. 이때, 채널의 길이는 반도체 기판(104)의 바닥부(104c)의 폭 뿐만 아니라, 제1 및 제2 수직부(104a, 104b)의 높이에 의해 결정된다. 따라서, 제1 및 제2 수직부(104a, 104b)의 높이를 크게 함으로써, 동일한 디자인 룰 내에서 채널의 길이를 더욱 길게 할 수 있다. 다시 말하면, 스케일 다운(scale down) 및 집적도 향상에 유리할 수 있다.
제1 수직부(104a)의 외측면 및 경계단(BS) 상에는 제1 절연막(124)을 개재하여 전하 트랩층(134)이 형성되어 있다.
제1 절연막(124)은 반도체 기판(104)과 전하 트랩층(134)간 전하의 이동 통 로를 제공한다. 제1 절연막(124)은 예를 들어 실리콘 산화막, 실리콘 산질화막 등으로 이루어질 수 있다.
전하 트랩층(134)은 반도체 기판(104)으로부터 제1 절연막(124)을 통하여 주입된 전자를 보유(retention)하는 역할을 한다. 이를 위해, 전하 트랩층(134)은 전자 보유 특성이 우수한 물질로 이루어질 수 있다. 예를 들면, 전하 트랩층(134)은 n형 또는 p형 불순물이 도핑된 폴리실리콘이나, 금속 등의 도전성 물질로 이루어질 수 있다. 또, 다른 예로서, 전하 트랩층(134)은 전자 보유 특성이 우수한 절연 물질, 예컨대 실리콘 질화물, 실리콘 산질화물, 알루미늄 옥사이드(AlOx)나 하프늄 옥사이드(HfOx) 등과 같은 고유전율 물질(이하, high-k 물질) 또는 이들의 조합 등으로 이루어질 수 있다.
전하 트랩층(134)은 도 1의 단면도 및 도 2의 레이아웃도로부터 알 수 있는 바와 같이 제1 수직부(104a)와, 그 상부에 형성된 제1 소스/드레인 영역(106a)을 둘러싸고 있다.
전하 트랩층(134)의 폭, 다시 말하면, 전하 트랩층(134)의 수평 두께는 예를 들어 30Å 내지 100Å의 범위를 가질 수 있다. 또, 전하 트랩층(134)의 외측면은 제2 수직부(104b)의 측면에 실질적으로 정렬될 수 있다. 그러나, 전하 트랩층(134)의 폭 및 외측면이 상기 수치 및 상기 정렬 범위에 제한되지 않음은 물론이다.
전하 트랩층(134)의 저면의 적어도 일부는 제1 수직부(104a)로부터 외측으로 돌출된 제2 수직부(104b)의 상면에 대향한다. 따라서, 전하 트랩층(134)의 저면은 제2 소스/드레인 영역(106b)으로부터 제1 소스/드레인 영역(106a)을 따라 형성되는 채널 경로를 따라 전자가 이동할 때, 전자가 주입될 수 있는 면이 될 수 있다. 더욱 구체적인 설명은 후술된다.
반도체 기판(104)의 바닥부(104c)의 상면, 제2 수직부(104b)의 측면 및 전하 트랩층(134)의 외측면 상에는 제2 절연막(144)을 개재하여 컨트롤 게이트 전극(150)이 형성되어 있다.
제2 절연막(144)은 컨트롤 게이트 전극(150)이 형성된 영역 이외의 반도체 기판(104)의 바닥부(104c)를 더 덮는다. 예를 들면, 컨트롤 게이트 전극(104)은 제2 소스/드레인 영역(106b)과 오버랩되지 않거나, 일부만 오버랩되지만, 제2 절연막(144)은 제2 소스/드레인 영역(106b)을 전부 덮을 수 있다.
제2 절연막(144)은 컨트롤 게이트 전극(150)과 반도체 기판을 절연한다. 또, 제2 절연막(144)은 전하 트랩층(134)에 주입된 전자 등이 컨트롤 게이트 전극(150)으로 이동하는 것을 블록킹하는 역할을 한다. 다시 말하면, 제2 절연막(144)은 게이트 절연막의 기능 및 블록킹막의 기능을 동시에 수행할 수 있다.
이러한 제2 절연막(144)은 제1 절연막(124)과 마찬가지로 실리콘 산화물, 실리콘 산질화물, 알루미늄 옥사이드(AlOx)나 하프늄 옥사이드(HfOx) 등과 같은 고유전율 물질(이하, high-k 물질) 또는 이들의 조합으로 이루어질 수 있다. 나아가, 제2 절연막(144)은 제1 절연막(124)과 동일한 물질로 이루어질 수도 있다.
컨트롤 게이트 전극(150)은 전체적으로 제1 및 제2 수직부(104a, 104b)를 둘러싸면서 일측 방향으로 연장되어 있다. 도시되지는 않았지만, 컨트롤 게이트 전극(150)은 이웃하는 다른 셀까지 연장될 수 있으며, 이웃하는 다른 셀의 컨트롤 게 이트 전극과 일체형으로 이루어질 수 있다.
컨트롤 게이트 전극(150)은 n형 또는 p형 불순물이 도핑된 폴리실리콘이나, 금속, 금속 실리사이드 등의 도전성 물질의 단일막 또는 이들의 적층막으로 이루어질 수 있다. 컨트롤 게이트 전극(150)의 외측면은 제2 소스/드레인 영역(106b)의 내측 경계와 실질적으로 정렬될 수 있다. 또, 제조 공정에 따라서는 제2 소스/드레인 영역(106b)이 컨트롤 게이트 전극(150)의 내측으로 확산되어, 컨트롤 게이트 전극(150)의 외측면이 제2 소스/드레인 영역(106b)의 내측 경계의 외측에 위치할 수도 있다. 도 1에서는 제2 소스/드레인 영역(106b)이 내측으로 일부 확산된 예가 도시되어 있다.
계속해서, 상기한 바와 같은 비휘발성 메모리 소자의 동작에 대해 간략히 설명한다.
먼저, 데이터 프로그램(program) 동작을 수행하는 경우, 컨트롤 게이트 전극(150)에 고전압을 인가한다. 그러면, 제2 소스/드레인 영역(106b)과 제1 소스/드레인 영역(106a) 사이에 채널이 형성된다. 즉, 채널 영역이 턴온(turn-on)된다.
이때, 채널 영역 양쪽의 제1 소스/드레인 영역(106a) 및 제2 소스/드레인 영역(106b)에 각각 다른 전압을 인가하게 되면, 턴온된 채널 영역을 따라 전계가 형성된다. 예를 들어 제1 소스/드레인 영역(106a)에 제2 소스/드레인 영역(106b)보다 높은 전압을 인가하면, 제1 소스/드레인 영역(106a)으로부터 제2 소스/드레인 영역(106b) 방향으로 전계가 형성된다. 전자는 전계의 반대 방향으로 이동하기 때문에, 전자가 이동하는 경로는 제2 소스/드레인 영역(106b)으로부터 제1 소스/드레인 영역(106a) 방향이 된다.
채널 경로를 따라 이동하던 전자가 전하 트랩층(134) 부근에 이르게 되면, 가속, 다른 원자와의 충돌, 기타 다른 원인들에 의해 에너지를 얻게 되는데, 그러면 CHEI(Channel Hot Electron Injection) 방식에 의해 제1 절연막(124)을 통과하여 전하 트랩층(134)으로 주입된다.
도 1에 도시된 바와 같이 반도체 기판(104)의 표면에 인접하는 제1 경로(P1)를 따라 이동한 전자는 전하 트랩층(134)의 저면을 통해 주입되고, 반도체 기판(104)의 표면으로부터 떨어져 있는 제2 경로(P2)를 따라 이동한 전자는 전하 트랩층(134)의 내측면을 통해 주입될 것이다. 그런데, 제2 경로(P2)를 통한 전자의 주입은 전자의 진행 방향과 다른 방향, 예컨대 수직인 방향으로 이루어지는 반면, 제1 경로(P1)를 통한 전자의 주입은 전자의 진행 방향과 동일한 방향으로 이루어진다. 따라서, 전자가 제1 경로(P1)를 통해 주입되는 것이 제2 경로(P2)를 통해 주입되는 것보다 적은 에너지가 요구된다. 바꾸어 말하면, 전자의 주입 효율은 제2 경로(P2)에서보다 제1 경로(P1)에서 더 크다.
한편, 전자는 주로 채널 영역의 표면을 따라 이동하기 때문에, 채널 영역에서 전자가 이동하는 경로는 반도체 기판(104)의 표면에 근접할수록 밀도가 더 커진다고 할 수 있다. 즉, 제1 경로(P1)를 통해 이동하는 전자가 제2 경로(P2)를 통해 이동하는 전자보다 더 많으며, 따라서, 전체적으로 전자 주입 효율이 개선될 것임을 이해할 수 있을 것이다.
데이터 소거(erase) 동작은 본 기술 분야에서 통상적으로 적용되고 있는 F- N(Fowler-Nordheim) 터널링 방식을 이용하여 진행될 수 있다. 예를 들면, 제1 및 제2 소스/드레인 영역(106a, 106b)에 모두 접지 전압을 인가하고, 컨트롤 게이트 전극(150)에 고전압을 인가함으로써, 전하 트랩층(134)에 보유된 전자가 제2 절연막(144)을 통과하여 컨트롤 게이트 전극(150) 측으로 이동하도록 할 수 있다. 또 다른 방법으로, 컨트롤 게이트 전극(150)에 접지 전압 또는 음의 전압을 인가하고, 반도체 기판(104) 및/또는 제1 및 제2 소스/드레인 영역(106a, 106b)에 고전압을 인가함으로써, 전하 트랩층(134)에 보유된 전자가 제1 절연막(124)을 통과하여 반도체 기판(104) 및/또는 제1 및 제2 소스/드레인 영역(106a, 106b) 측으로 이동하도록 할 수 있다.
한편, 본 실시예에서는 도 1 및 도 2로부터 알 수 있는 바와 같이 전하 트랩층(134)이 제1 수직부(104a)를 둘러싸고 있는 경우를 예시하였지만, 전하 트랩층은 제1 수직부를 완전히 둘러싸지 않고, 2 이상으로 분할될 수도 있다. 이 경우, 분할된 각 전하 트랩층은 서로 독립적으로 전하를 트랩할 수 있기 때문에, 멀티 비트의 프로그래밍을 구현할 수 있다.
이하, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다. 이하의 실시예들에서 상술한 도 1의 실시예와 동일한 구성 요소에 대해서는 설명을 생략하거나 간략화하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3을 참조하면, 본 실시예에 따른 비휘발성 메모리 소자(20)는 제2 절연막(146)의 외측면이 컨트롤 게이트 전극(150)의 외측면에 정렬되어 있는 점을 제외 하고는 도 1의 실시예와 실질적으로 동일한 구조를 갖는다. 제2 절연막(146)은 컨트를 게이트 전극(150)이 형성되어 있는 영역 이외의 영역은 비휘발성 메모리 소자의 동작에 영향을 주지 않는데, 본 실시예의 경우에도 컨트롤 게이트 전극(150)이 형성되어 있는 영역에서는 제2 절연막(146)이 개재되어 있는 구조가 도 1의 실시예와 동일하다. 따라서, 본 실시예에 따른 비휘발성 메모리 소자(20)의 경우에도, 스케일 다운 및 집적도 향상이 유리할 뿐만 아니라, 전자 주입 효율이 개선될 수 있음을 이해할 수 있을 것이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 비휘발성 메모리 소자(30)는 반도체 기판(104)의 제1 수직부(104a)의 상면에 하드 마스크(112)가 잔류하고 있으며, 하드 마스크(112)의 상면과 동일한 높이까지 제2 절연막(148), 전하 트랩층(136) 및 제1 절연막(126)이 연장되어 있는 점이 도 1의 실시예와 차이가 있다. 그러나, 상기 구조적 차이는 비휘발성 메모리 소자의 동작 특성에 영향을 주지 않기 때문에, 본 실시예의 경우에도 스케일 다운 및 집적도 향상이 유리할 뿐만 아니라, 전자 주입 효율이 개선될 수 있을 것이다.
한편, 본 발명은 도 1, 도 3 및 도 4의 구조물 상에 다른 구조물이 더 형성되어 있는 것을 배제하지 않는다. 즉, 본 발명의 몇몇 실시예들에서는 도 1, 도 3 및 도 4의 구조물 상에 형성된 층간 절연막, 콘택홀, 콘택 플러그, 배선 등을 더 포함할 수 있다.
이하, 상기한 바와 같은 비휘발성 메모리 소자들을 제조하는 예시적인 방법에 대해 설명한다. 이하에서는 도 1에 도시된 비휘발성 메모리 소자를 제조하는 방법을 중심으로 설명하되, 기타 다른 실시예들에 따른 비휘발성 메모리 소자를 제조하는 방법은 차이가 나는 부분을 중심으로 해당 단계 내에서 함께 부연 설명하기로 한다. 또, 이하의 제조 방법에서 언급되는 구성 요소 중 도 1 내지 도 4를 참조하여 설명한 것과 동일한 구성 요소에 대해서는 그 재질, 치수, 및 용도 등을 생략하거나 간략화하기로 한다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 공정 단계별 중간 구조물을 도시한다.
도 5를 참조하면, 반도체 기판(100) 상에 하드 마스크용 절연막을 형성하고, 패터닝하여 하드 마스크(110)를 형성한다. 하드 마스크(100)의 형성 및 패터닝은 본 기술 분야에서 널리 공지되어 있기 때문에, 구체적인 설명은 생략한다.
도 6을 참조하면, 하드 마스크(100)를 식각 마스크로 이용하여 반도체 기판(100)을 소정 깊이까지 식각한다. 반도체 기판(100)의 식각은 예컨대 건식 식각으로 진행될 수 있다. 상기 식각의 결과, 반도체 기판(102)의 바닥부(102b) 상에 수직으로 돌출된 제1 수직부(102a)가 형성된다.
도 7을 참조하면, 도 6의 결과물의 전면에 제1 절연막(120)을 형성한다. 제1 절연막(120)은 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 또는 열산화 공정으로 형성될 수 있다.
도 8을 참조하면, 제1 절연막(120) 상에 전하 트랩층(130)을 형성한다.
전하 트랩층(130)이 도전성 물질로 구성될 경우, 전하 트랩층(130)은 LPCVD, 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성될 수 있다.
전하 트랩층(130)이 절연막으로 구성될 경우, 전하 트랩층(130)의 형성은 상술한 제1 절연막(120)의 형성 공정과 동일한 공정으로 진행될 수 있다.
도 9를 참조하면, 반도체 소자의 제조 공정에서 널리 적용되는 스페이서 형성 공정과 유사한 방법으로 전하 트랩층(130) 및 제1 절연막(120)을 비등방성 식각한다. 상기 비등방성 식각은 에치백 공정으로 진행될 수 있다. 상기 식각의 결과, 반도체 기판(102)의 바닥부(102b)의 상면 및 하드 마스크(110)가 노출되며, 제1 수직부(102a)와 하드 마스크(110)의 측면에 제1 절연막((122) 및 전하 트랩층(132)이 잔류한다.
도 9의 단계에서 전하 트랩층(132)은 사진 식각 등의 방법을 이용하지 않고 자기 정렬되어(self-aligned) 패터닝되기 때문에, 미스얼라인될 확률이 없거나 최소화될 수 있다. 따라서, 소자의 신뢰성이 개선될 수 있다.
도 10을 참조하면, 잔류하는 전하 트랩층(132), 제1 절연막(122) 및 하드 마스크(110)를 식각 마스크로 이용하여 반도체 기판(102)의 바닥부(102b)를 소정 깊이만큼 식각한다. 그 결과, 바닥부(104c)의 상면이 아래쪽으로 리세스되며, 제1 수 직부(104a)의 아래쪽에 제2 수직부(104b)가 형성된다. 제2 수직부(104b)는 전하 트랩층(132) 및 제1 절연막(122)을 식각 마스크로 이용하여 형성된 것이기 때문에, 제1 수직부(104a)보다 전하 트랩층(132)의 폭과 제1 절연막(122)의 폭의 합만큼 외측으로 돌출된다. 제2 수직부(104b)의 돌출된 상면은 제1 수직부(104a)와 제2 수직부(104b) 사이에 위치하는 경계단(BS)이 된다.
도 11을 참조하면, 도 10의 결과물의 전면에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 예를 들어 CVD, LPCVD, PECVD 등의 방법으로 형성될 수 있다.
도 12를 참조하면, 도 11의 결과물의 전면에 예컨대, LPCVD, ALD, PVD, MOCVD 등의 방법으로 컨트롤 게이트 전극용 도전층을 형성한다. 이어서, 통상의 스페이서 공정과 유사한 공정으로 게이트 전극용 도전층을 비등방성 식각하여 스페이서와 유사한 형상의 컨트롤 게이트 전극(150)을 형성한다. 이때, 형성되는 컨트롤 게이트 전극(150)의 상면은 후속하는 평탄화 공정을 용이하게 하기 위하여 반도체 기판(104)의 제1 수직부(104a)의 상면과 정렬되거나 그보다 아래쪽에 위치하도록 할 수 있다.
도 12의 단계에서, 컨트롤 게이트 전극(150)은 사진 식각 등의 방법을 이용하지 않고 자기 정렬되어(self-aligned) 패터닝되기 때문에, 미스얼라인될 확률이 없거나 최소화될 수 있다. 따라서, 소자의 신뢰성이 개선될 수 있다.
한편, 도 3의 비휘발성 메모리 소자(20)를 제조하기 위해서는 본 단계에 이어, 컨트롤 게이트 전극(150)이 가리지 않는 제2 절연막(140)을 더 식각하여 반도체 기판(104)의 바닥부(104c)의 상면을 노출하도록 한다.
도 13을 참조하면, 제1 수직부(104a)의 상면이 노출되도록 그 위쪽의 구조물을 평탄화하여 제거한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치백 공정으로 진행될 수 있다.
한편, 도 4의 비휘발성 메모리 소자(30)를 제조하기 위해서는 본 단계를 생략하거나, 제1 수직부(104a)의 상면이 노출되지 않을 정도로만 평탄화한다.
이어서, 컨트롤 게이트 전극(150) 등을 도핑 마스크로 이용하여, 노출되어 있는 반도체 기판(104)의 제1 수직부(104a) 및 바닥부(104c)에 n형 또는 p형 불순물을 도핑함으로써, 도 1에 도시된 바와 같은 제1 소스/드레인 영역(106a) 및 제2 소스/드레인 영역(106b)을 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 의하면 전하 트랩층의 저면을 통한 전자의 주입 방향이 전자의 이동 방향과 일치하기 때문에, 전자 주입 효율이 개선될 수 있다. 또, 채널 영역이 바닥부 표면 뿐만 아니라, 수직부의 측면에도 형성되기 때문에, 동일한 셀 폭 내에서 채널의 길이를 길게 조절하기 유리하다. 따라서, 집적도가 향상될 수 있다.
또, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 의하면, 전하 트랩층 및 컨트롤 게이트 전극이 사진 식각 공정을 이용하지 않고, 자기 정렬되어 형성되기 때문에, 미스얼라인될 확률이 없거나 최소화된다. 따라서, 비휘발성 메모리 소자의 신뢰성이 개선될 수 있다.
Claims (21)
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- 반도체 기판을 식각하여 바닥부로부터 돌출된 제1 수직부를 형성하고,상기 바닥부의 상면 및 상기 제1 수직부의 외측에 전하 트랩층을 형성하고,상기 전하 트랩층 외측의 상기 반도체 기판을 식각하여 상기 바닥부를 아래쪽으로 리세스시켜 상기 제1 수직부로부터 외측으로 돌출된 제2 수직부를 형성하고,상기 리세스된 바닥부의 상부, 및 상기 제2 수직부와 상기 전하 트랩층의 외측에 컨트롤 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 제1 수직부를 형성한 후에, 제1 절연막을 형성하는 것을 더 포함하고,상기 제2 수직부를 형성한 후에, 제2 절연막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 제1 수직부는 상기 반도체 기판 상에 형성된 하드 마스크를 식각 마스크로 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제14 항에 있어서,상기 컨트롤 게이트 전극을 형성한 후에,상기 제1 수직부 상의 상기 하드 마스크를 제거하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제15 항에 있어서,상기 하드 마스크의 제거는 CMP 또는 에치백으로 진행되는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 전하 트랩층을 형성하는 것은,상기 제1 수직부가 형성된 상기 반도체 기판의 전면에 상기 전하 트랩층용 물질을 적층하고,상기 전하 트랩층용 물질을 비등방성 식각하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제17 항에 있어서,상기 전하 트랩층용 물질은 n형 또는 p형 불순물이 도핑된 폴리실리콘, 또는 금속인 비휘발성 메모리 소자의 제조 방법.
- 제17 항에 있어서,상기 전하 트랩층용 물질은 실리콘 질화물, 실리콘 산질화물 또는 고유전율 물질인 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 컨트롤 게이트 전극을 형성하는 것은,상기 제2 수직부가 형성된 상기 반도체 기판의 전면에 상기 컨트롤 게이트 전극용 물질을 적층하고,상기 컨트롤 게이트 전극용 물질을 비등방성 식각하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 컨트롤 게이트 전극을 형성한 후에,상기 제1 수직부의 상면 및 상기 리세스된 바닥부의 상면에 소스/드레인 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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