KR100772905B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
예각의 팁을 갖는 플로팅 게이트 전극을 포함하는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판, 반도체 기판 상에 위치하고, 상부에 예각의 팁을 구비하는 플로팅 게이트 전극으로서, 반도체 기판과 플로팅 게이트 전극의 상부 측면이 이루는 각이 반도체 기판과 플로팅 게이트 전극의 하부 측면이 이루는 각보다 작은 플로팅 게이트 전극, 및 플로팅 게이트 전극과 절연되고, 플로팅 게이트 전극의 적어도 일부와 대향하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 플로팅 게이트 전극, 팁, 희생 스페이서
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 도 1의 플로팅 게이트 전극의 형상을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 도 2의 플로팅 게이트 전극의 측면 형상에 대한 다양한 변형예들을 예시적으로 나타내는 단면도들이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법의 공정 단계별 단면도들이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법의 공정 단계별 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 102, 104: 소스/드레인 영역
106: 채널 영역 110: 제1 게이트 절연막
132: 플로팅 게이트 전극 140: 제2 게이트 절연막
150: 컨트롤 게이트 전극
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 예각의 팁을 갖는 플로팅 게이트 전극을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있다. 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와 ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 비휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 비휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
이러한 EEPROM이나 플래쉬 메모리 소자는 스택 게이트 타입과 스플릿 게이트 타입으로 구분될 수 있다. 이중 스플릿 게이트 타입의 메모리 소자는 채널 열전자 주입(Channel Hot Electron Injection) 등의 방법에 의해 데이터를 전기적으로 프로그램(program)하고, F-N(Fowler-Nordheim) 터널링 방식으로 데이터를 소거(erase)한다. F-N 터널링 방식에 의한 데이터 소거시에는 컨트롤 게이트에 고전압이 요구되는데, 구동 전압을 감소하기 위한 일환으로 플로팅 게이트 전극에 예각의 팁을 형성하는 방법이 연구되고 있다. 그러나, 리버스 터널링 등의 부작용을 억제하면서도, 효과적으로 더욱 작은 내각의 팁을 갖는 플로팅 게이트 전극을 형성하기란, 여전히 어려운 과제로 남아 있다.
한편, 최근 들어 고집적 칩의 개발이 요구됨에 따라 비휘발성 메모리 소자에서의 각 셀별 플로팅 게이트 전극간의 간격이 좁아지고 있다. 그런데, 플로팅 게이트 전극간 간격이 좁아지면, 서로 다른 셀간에 브리지가 형성될 가능성이 증가하며, 이는 소자 신뢰성 저하로 이어지게 된다. 따라서, 플로팅 게이트 전극의 위치 및 크기에 대한 신뢰성 있는 제어가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 작은 내각의 팁을 구비하며, 폭이 신뢰성 있게 제어된 플로팅 게이트 전극을 포함하는 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 작은 내각의 팁을 구비하며, 폭이 신뢰성 있게 제어된 플로팅 게이트 전극을 포함하는 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 위치하고, 상부에 예각의 팁을 구비하는 플로팅 게이트 전극으로서, 상기 반도체 기판과 상기 플로팅 게이트 전극의 상부 측면이 이루는 각이 상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각보다 작은 플로팅 게이트 전극, 및 상기 플로팅 게이트 전극과 절연되고, 상기 플로팅 게이트 전극의 적어도 일부와 대향하는 컨트롤 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에, 상부에 예각의 팁을 구비하는 플로팅 게이트 전극으로서, 상기 반도체 기판과 상기 플로팅 게이트 전극의 상부 측면이 이루는 각이 상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각보다 작은 플로팅 게이트 전극을 형성하고, 상기 플로팅 게이트 전극과 절연되고, 상기 플로팅 게이트 전극의 적어도 일부와 대향하는 컨트롤 게이트 전극을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(100) 상에 형성된 플로팅 게이트 전극(132) 및 컨트롤 게이트 전극(150)을 포함한다. 반도체 기판(100) 내에는 소스/드레인 영역(102, 104)이 형성되어 있고, 한쌍의 소스/드레인 영역(102, 104) 사이에는 채널 영역(106)이 정의되어 있다. 플로팅 게이트 전극(132)은 반도체 기판(100)의 채널 영역(106)과 적어도 일부가 오버랩되도록 위치한다. 컨트롤 게이트 전극(150)은 반도체 기판(100)의 채널 영역(106)과 적어도 일부가 오버랩되며, 동시에 플로팅 게이트 전극(132)의 적어도 일부와 대향하도록 배치된다.
더욱 상세히 설명하면, 반도체 기판(100)은 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질 로 이루어진다.
소스/드레인 영역(102, 104)은 n형 불순물 또는 p형 불순물이 고농도로 도핑되어 있으며, 반도체 기판(100)의 전체에 걸쳐서 복수개가 서로 분리되어 배치된다.
채널 영역(106)은 한쌍의 소스/드레인 영역(102, 104) 사이에 위치한다. 채널 영역(106)은 p형 불순물, 또는 n형 불순물을 포함할 수 있다. 그러나, 채널 영역(106)의 불순물 도핑 농도는 소스/드레인 영역(102, 104)의 도핑 농도보다 작다. 또, 채널 영역(106)에 도핑된 불순물 타입은 소스/드레인 영역(102, 104)에 포함되어 있는 불순물 타입과 다른 것일 수 있다. 따라서, 예컨대, 소스/드레인 영역(102, 104)이 n형 불순물을 포함하는 경우, 채널 영역(106)은 p형 불순물을 포함할 수 있다.
반도체 기판(100)의 전면(全面)에는 제1 게이트 절연막(110)이 형성되어 있다. 제1 게이트 절연막(110)은 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등으로 이루어질 수 있다. 또, 제1 게이트 절연막(110)은 알루미늄 옥사이드(AlOx)나 하프늄 옥사이드(HfOx) 등과 같은 고유전율 물질(이하, high-k 물질)로 이루어질 수도 있다. 본 실시예의 변형예들은 제1 게이트 절연막(110)이 상술한 막, 또는 물질들이 조합되어 이루어진 경우를 포함한다.
플로팅 게이트 전극(132)은 제1 게이트 절연막(110)을 개재하여 적어도 일부가 채널 영역(106)과 오버랩된다. 플로팅 게이트 전극(132)의 다른 일부는 제1 게이트 절연막(110)을 개재하여 제2 소스/드레인 영역(104)과 오버랩될 수 있다.
플로팅 게이트 전극(132)은 하면을 제외하고 전체적으로 오목한 형상을 가질 수 있다. 플로팅 게이트 전극(132)의 상부의 양측 모서리에는 예각의 팁이 형성되어 있다. 플로팅 게이트 전극(132)의 형상에 대한 더욱 구체적인 설명은 후술된다.
플로팅 게이트 전극(132)은 예를 들어, 폴리 실리콘, 금속, 금속 실리사이드 등과 같은 도전성 물질의 단일막 또는 적층막으로 이루어질 수 있다. 플로팅 게이트 전극(132)에 적용되는 폴리 실리콘은 충분한 도전성을 갖도록 n형 또는 p형 불순물이 도핑된 것일 수 있다.
플로팅 게이트 전극(132)의 측면에는 제2 게이트 절연막(140)이 형성되어 있다. 제2 게이트 절연막(140)은 예를 들어 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막으로 이루어질 수 있다. 또, 제2 게이트 절연막(140)은 알루미늄 옥사이드(AlOx)나 하프늄 옥사이드(HfOx) 등과 같은 고유전율 물질(이하, high-k 물질)로 이루어질 수도 있다. 본 실시예의 변형예들은 제2 게이트 절연막(140)이 상술한 막, 또는 물질들이 조합되어 이루어진 경우를 포함한다.
플로팅 게이트 전극(132)의 상면에는 아이솔레이션 산화막(134)이 형성되어 있다. 아이솔레이션 산화막(134)은 상면 및 하면이 볼록한 형상을 갖는다. 그리고, 상면과 하면이 만나는 아이솔레이션 산화막(134)의 양 측단은 도 1에 도시된 바와 같이 상대적으로 뾰족한 구조를 가질 수 있다.
아이솔레이션 산화막(134)은 하부에 위치하는 플로팅 게이트 전극(132)의 구성 물질의 산화물로 이루어질 수 있다. 예를 들어 플로팅 게이트 전극(132)이 폴리 실리콘으로 이루어진 경우, 아이솔레이션 산화막(134)은 실리콘 산화물로 이루어질 수 있다.
제1 게이트 절연막(110), 제2 게이트 절연막(140) 및 아이솔레이션 산화막(134)은 플로팅 게이트 전극(132)의 전면을 둘러싼다. 즉, 플로팅 게이트 전극(132)의 하면은 제1 게이트 절연막(110)이, 플로팅 게이트 전극(132)의 측면은 제2 게이트 절연막(140)이, 그리고 플로팅 게이트 전극(132)의 상면은 아이솔레이션 산화막(134)이 둘러싼다. 이로부터, 플로팅 게이트 전극(132)은 전기적으로 플로팅되어 있을 것임을 이해할 수 있을 것이다.
컨트롤 게이트 전극(150)은 제1 게이트 절연막(110)을 개재하여 적어도 일부가 채널 영역(106)과 오버랩된다. 여기서, 컨트롤 게이트 전극(150)이 오버랩되는 채널 영역(106)은 전체 채널 영역(106) 중 상술한 플로팅 게이트 전극(132)이 오버랩된 영역을 제외한 나머지 영역을 포함할 수 있다. 따라서, 임의의 채널 영역(106)은 플로팅 게이트 전극(132)과 컨트롤 게이트 전극(150) 중 적어도 하나에 오버랩될 수 있다. 다만, 플로팅 게이트 전극(132)의 측면에 형성되어 있는 제2 게이트 절연막(140)이 형성된 영역에서는 채널 영역(106) 상의 제1 게이트 절연막(110)에 제2 게이트 절연막(140)이 직접(directly) 위치한다. 따라서, 상기 영역에서의 채널 영역(106)은 예외적으로 플로팅 게이트 전극(132)과 컨트롤 게이트 전극(150) 중 어느 것과도 오버랩되지 않을 수도 있다.
컨트롤 게이트 전극(150)의 다른 일부는 제1 게이트 절연막(110)을 개재하여 제1 소스/드레인 영역(102)과 오버랩될 수 있다. 컨트롤 게이트 전극(150)의 오버랩되는 제1 소스/드레인 영역(102)은 채널 영역(106)을 중심으로 상기한 플로팅 게 이트 전극(132)이 오버랩되는 제2 소스/드레인 영역(104)의 반대편에 위치한다.
이와 같은 컨트롤 게이트 전극(150)은 제2 게이트 절연막(140)을 개재하여 플로팅 게이트 전극(132)의 적어도 일부, 구체적으로 플로팅 게이트 전극(132)의 적어도 측면과 대향한다. 바람직하기로는 컨트롤 게이트 전극(150)은 플로팅 게이트 전극(132)의 팁까지 대향하도록 형성된다. 이를 담보하기 위하여, 컨트롤 게이트 전극(150)은 플로팅 게이트 전극(132)의 상면에까지 연장될 수 있다. 즉, 컨트롤 게이트 전극(150)은 아이솔레이션 산화막(134)을 개재하여, 플로팅 게이트 전극(132)의 상면의 적어도 일부와 오버랩될 수 있다.
컨트롤 게이트 전극(150)은 플로팅 게이트 전극(132)과 마찬가지로 폴리 실리콘, 금속, 금속 실리사이드 등과 같은 도전성 물질의 단일막 또는 적층막으로 이루어질 수 있다.
도 2는 도 1의 플로팅 게이트 전극의 형상을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 플로팅 게이트 전극(132)은 양 측면(132_1) 및 상면(132_2)이 전체적으로 오목한 형상을 가질 수 있다. 따라서, 플로팅 게이트 전극(132)의 오목한 측면(132_1)과 오목한 상면(132_2)이 만나는 영역, 다시 말하면 플로팅 게이트 전극(132)의 상부 모서리에는 예각의 팁(132_4)이 구비된다.
그리고, 플로팅 게이트 전극(132)은 전체적으로 상부로부터 하부로 갈수록 폭이 좁거나 같은 형상을 가진다. 즉, 플로팅 게이트 전극의 측면(132_1)의 하부는 상부의 예각의 팁(132_4)을 기준으로 할 때, 내측으로 리세스되어 있다. 따라서, 플로팅 게이트 전극의 하면(132_3)의 폭(d2)은 상부의 양측 모서리에 구비된 예각 의 팁(132_4)간의 거리(d1)보다 작게 된다(d1>d2). 예시적으로 플로팅 게이트 전극의 하면(132_3)의 폭(d2)은 전체 플로팅 게이트 전극(132)의 가로 방향 폭 중 최소값을 가질 수 있다.
플로팅 게이트 전극의 측면(132_1)은 대체로 오목한 형상이기 때문에, 반도체 기판(100)(또는 수평면)과 플로팅 게이트 전극(132)의 상부 측면의 접선(l)이 이루는 각(θ)이 반도체 기판(100)과 플로팅 게이트 전극(132)의 하부 측면이 이루는 각(β)보다 작을 수 있다(β>θ). 따라서, 팁(132_4)의 내각(α)을 작게 하기 위하여 상부 측면의 경사를 작게 하면서도, 하부 측면의 경사는 크게, 또는 수직으로 유지할 수 있다. 팁(132_4)의 내각(α)이 작으면, 팁(132_4) 부근에 전자가 집중되기 때문에, 플로팅 게이트 전극(132)에 보유된 전하가 컨트롤 게이트 전극(도 1의 150) 측으로 빠져 나가기 용이하다. 그리고, 플로팅 게이트 전극(132)의 하부 측면의 경사가 크거나 수직에 가까우면, 컨트롤 게이트 전극(도 1의 150)으로부터 플로팅 게이트 전극(132) 측으로 전자가 리버스 터널링(reverse tunneling)되는 것이 감소되는 효과가 있다. 이에 대한 더욱 구체적인 설명은 후술된다.
도 3a 내지 도 3d는 도 2의 플로팅 게이트 전극의 측면 형상에 대한 다양한 변형예들을 예시적으로 도시한다.
도 3a은 플로팅 게이트 전극(132a)의 측면이 전체적으로 오목한 곡선형을 이루는 경우를 예시한다. 이때, 플로팅 게이트 전극(132a) 측면의 하부가 반도체 기판과 이루는 각이 90°를 넘지 않도록 하면서, 동시에 팁의 내각을 충분히 작게 하기 위하여, 플로팅 게이트 전극(132a)의 측면의 상부에서의 곡률 반경(r1)은 플로 팅 게이트 전극(132a)의 측면의 하부에서의 곡률 반경(r2)보다 작을 수 있다. 그리고, 반도체 기판과 인접하는 플로팅 게이트 전극(132a)의 측면의 하부의 수평면 또는 반도체 기판에 대한 각도(β1)는 약 90°일 수 있다.
도 3b는 플로팅 게이트 전극(132b)의 측면이 상부의 오목한 곡선 구간(RS) 및 하부의 직선 구간(SS)을 포함하는 경우를 예시한다. 이때, 바람직하기로는 하부의 직선 구간(SS)과 반도체 기판이 이루는 각(β2)은 약 90°일 수 있다.
도 3c는 플로팅 게이트 전극(132c)의 측면이 상부의 직선 구간(SS) 및 하부의 오목한 곡선 구간(RS)을 포함하는 경우를 예시한다. 이 경우에도, 반도체 기판과 인접하는 곡선 구간(RS)의 하부는 반도체 기판에 대하여 약 90°의 각도(β3)를 가질 수 있다.
도 3d는 플로팅 게이트 전극(132d)의 측면이 상부의 제1 직선 구간(SS1) 및 하부의 제2 직선 구간(SS2)을 포함하는 경우를 예시한다. 이때, 제1 직선 구간(SS1)과 반도체 기판이 이루는 각보다 제2 직선 구간(SS2)과 반도체 기판이 이루는 각(β4)이 더 큼은 물론이다. 제2 직선 구간(SS2)과 반도체 기판이 이루는 각(β4)은 약 90°일 수 있다.
상기한 바와 같은 플로팅 게이트 전극은 컨트롤 게이트 전극, 및 소스/드레인 영역에 인가되는 전압에 따라 반도체 기판 측으로부터 전자를 주입받아 이를 보유하기도 하고, 보유하고 있는 전자를 컨트롤 게이트 전극 등으로 배출하기도 한다. 그리고, 이러한 전자의 보유 및 배출 여부에 따라 서로 다른 데이터값이 판독된다. 이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모 리 소자의 동작에 대해 간략하게 설명하기로 한다.
먼저, 데이터 프로그램(program) 동작을 위해서는 컨트롤 게이트 전극(150)에 고전압을 인가한다. 그러면, 컨트롤 게이트 전극(150)에 대향하는 플로팅 게이트 전극(132)에도 소정의 커플링 전압이 유도된다. 컨트롤 게이트 전극(150)에 인가된 고전압과 플로팅 게이트 전극(132)에 유도된 커플링 전압이 문턱 전압보다 클 경우, 하부의 채널 영역이 턴온(turn-on)된다.
이때, 제1 소스/드레인 영역(102)에는 상대적으로 저전압을, 제2 소스/드레인 영역(104)에는 상대적으로 고전압을 인가하면, 제1 소스/드레인 영역(102)으로부터 제2 소스/드레인 영역(104) 방향으로 턴온된 채널 영역을 따라 전자가 이동하게 된다. 채널 영역을 따라 이동하던 전자가 제2 소스/드레인 영역(104) 부근에 이르게 되면, 가속, 다른 원자와의 충돌, 기타 다른 원인들에 의해 에너지를 얻게 된다. 이와 같이 에너지를 얻은 채널 영역 상의 전자들은 CHEI(Channel Hot Electron Injection) 방식에 의해 제1 게이트 절연막(110)을 통과하여 플로팅 게이트 전극(132)으로 주입된다. 즉, 데이터 프로그램 동작이 수행된다.
데이터 소거(erase) 동작은 F-N(Fowler-Nordheim) 터널링 방식으로 진행될 수 있다. 예를 들면, 제1 소스/드레인 영역(102) 및 제2 소스/드레인 영역(104)에 모두 접지 전압을 인가하고, 컨트롤 게이트 전극(150)에 고전압을 인가하면, 플로팅 게이트 전극(132)에 보유된 전자가 제2 게이트 절연막(140)을 F-N 터널링하여 컨트롤 게이트 전극(150) 측으로 배출된다. 플로팅 게이트 전극(132)은 상부의 양측 모서리에 예각의 팁(132_4)을 구비하는데, 전자는 예각의 팁(132_4)에 집중되는 특성이 있기 때문에, 플로팅 게이트 전극(132)에 보유된 전자는 주로 팁(132_4)으로부터 컨트롤 게이트 전극(150)의 방향으로 터널링될 수 있다. 여기서, 팁(132_4)의 내각(α)이 작을수록 더욱 큰 전자 집중 효과가 있는데, 전자 집중 효과가 클 경우 전자의 F-N 터널링 효율이 높을 뿐만 아니라, F-N 터널링에 요구되는 전압이 낮아지는 효과가 있다.
그런데, 상술한 바와 같이 도 1의 비휘발성 메모리 소자는 플로팅 게이트 전극(132)의 상부 측면의 경사를 선택적으로 감소시킬 수 있기 때문에, 팁(132_4)의 내각(α)을 더욱 작게 할 수 있다. 따라서, 도 1의 비휘발성 메모리 소자는 데이터 소거 효율이 높을 뿐만 아니라, 구동 전압이 낮아질 수 있음을 이해할 수 있을 것이다.
한편, 플로팅 게이트 전극(132)의 하부 측면은 컨트롤 게이트 전극(150)과 대향하는데, 플로팅 게이트 전극(132)의 하부 측면의 경사가 작으면 컨트롤 게이트 전극(150)은 하부에 예각의 팁을 구비하게 될 것이다. 따라서, 컨트롤 게이트 전극(150)의 하부에 구비되는 팁의 경우에도 전자가 집중될 것이다. 이와 같이 전자가 집중되면, 컨트롤 게이트 전극(150)으로부터 플로팅 게이트 전극(132) 측, 또는 하부의 반도체 기판(100) 측으로 전자가 리버스 터널링(reverse tunneling)될 수 있다.
그러나, 도 1의 비휘발성 메모리 소자는 상술한 바와 같이 하부 측면의 경사를 선택적으로 크게, 예컨대 약 90°정도로 유지할 수 있기 때문에, 컨트롤 게이트 전극(150)의 하부에서 예각의 팁이 거의 형성되지 않는다. 따라서, 리버스 터널링 이 방지되거나, 감소할 수 있다.
이하, 상기한 바와 같은 비휘발성 메모리 소자를 제조하는 예시적인 방법들에 대해 설명한다. 이하의 제조 방법들에서 언급되는 구성 요소 중 도 1 내지 도 3d를 참조하여 설명한 것과 동일한 구성 요소에 대해서는 그 재질, 치수, 및 용도 등을 생략하거나 간략화하기로 한다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법의 공정 단계별 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 상에 제1 게이트 절연막(110)과 희생막(200)을 순차적으로 형성한다.
제1 게이트 절연막(110)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 형성될 수 있다. 또, 제1 게이트 절연막(110)이 실리콘 산화막으로 이루어진 경우, 열산화 공정으로 형성될 수 있다.
희생막(200)은 예를 들어, 실리콘 질화막, 실리콘 산질화막 등으로 이루어지되, 하부의 제1 게이트 절연막(110)과는 다른 물질로 이루어진다. 희생막(200)은 후속하는 희생막(200) 식각 공정에서 사용되는 식각 가스에 대하여 하부의 제1 게이트 절연막(110)보다 식각률이 큰 것이 바람직하다. 구체적인 예를 들면, 제1 게이트 절연막(110)은 실리콘 산화막이고, 희생막(200)은 실리콘 질화막일 수 있다.
도 5를 참조하면, 희생막(200)을 사진 식각 공정 등을 이용하여 패터닝한다. 상술한 바와 같이 본 단계의 식각 공정은 제1 게이트 절연막(110)보다 희생막(200)에 대한 식각 선택비가 큰 식각 가스를 이용하여 진행될 수 있다.
패터닝된 희생막(202)은 하부의 제1 게이트 절연막(110)을 노출하는 개구부(OA)를 구비하게 된다. 개구부(OA)의 위치는 사진 공정에서의 노광 여부에 의존한다. 개구부(OA)는 후속 공정에 의해 플로팅 게이트 전극의 형성 영역이 되기 때문에, 본 단계에서 노광 여부를 결정하는 마스크는 설계되는 플로팅 게이트 전극의 형성 영역의 위치에 대응하여 정렬된다.
도 6을 참조하면, 도 5의 결과물 상에 희생 스페이서용막(210)을 형성한다. 희생 스페이서용막(210)은 도 5의 결과물의 표면 구조에 컨포말한 형상을 갖도록 형성된다. 구체적으로 희생막(202)의 바로 위에 위치하는 희생 스페이서용막(210) 및 개구부(OA) 내의 제1 게이트 절연막(110) 바로 위에 위치하는 희생 스페이서용막(210)의 두께는 실질적으로 동일하되, 다만 개구부(OA)측의 희생막(202) 측면 영역에서는 구조적 단차를 따라 희생 스페이서용막(210)의 두께가 상대적으로 크도록 형성된다.
희생 스페이서용막(210)은 개구부(OA)의 표면을 덮기는 하지만, 개구부(OA)를 완전히 매립할 필요는 없다. 이 경우, 희생막(202)의 바로 위에 위치하는 희생 스페이서용막(210)의 두께는 도 6에 예시적으로 도시된 것처럼 희생막(202)의 두께보다 작을 것이다.
희생 스페이서용막(210)은, 이에 제한되는 것은 아니지만, 후속 공정에서 희생막(202)과 함께 제거되기 용이하도록 희생막(202)과 동일한 물질로 이루어질 수 있다. 희생 스페이서용막(210)은 또한 상술한 희생막(202)을 형성하는 방법 중 어느 하나의 방법으로 형성될 수 있다.
이어서, 반도체 기판(100)의 전면에 형성된 희생 스페이서용막(210)을 에치백한다. 도 6의 화살표는 에치백 공정을 도식적으로 표시한 것이다.
에치백 공정 결과, 도 7에 도시된 바와 같이 희생막의 개구부(OA)측 측면에 희생 스페이서(212)가 형성된다.
희생 스페이서(212)의 개구부(OA)측 측면 형상은 전체적으로 볼록한 형상을 가지며, 상부 측면이 반도체 기판(100)에 대하여 이루는 경사각은 하부 측면이 반도체 기판(100)에 대하여 이루는 경사각보다 작다. 희생 스페이서(212)의 하부 측면이 반도체 기판(100)에 대하여 이루는 경사각은 예컨대, 약 90°일 수 있다.
희생 스페이서(212)의 형상은 후속 공정에서 형성되는 플로팅 게이트 전극의 측면 형상을 정의하기 때문에, 도 3a 내지 도 3d의 변형예들에 따른 플로팅 게이트 전극의 측면 형상에 대응하여 다양한 형상을 가질 수 있다. 특히, 에치백 공정에 의해 형성되는 희생 스페이서(212)의 측면 형상은 전체적으로 볼록한 곡선형을 이루되, 상부에서의 곡률 반경이 하부에서의 곡률 반경보다 작거나, 상부의 볼록한 곡선 구간 및 하부의 직선 구간을 포함하는 형상을 가질 수 있다.
도 8을 참조하면, 희생 스페이서(212)가 형성된 개구부(OA)의 내부에 플로팅 게이트용 도전막(130)을 형성한다. 구체적으로, 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 도 7의 결과물의 전면에 플로팅 게이트용 도전막을 형성하고, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화함으로써, 희생 스페이서(212)가 형성된 개구부(OA)의 내부에 매립된 플로팅 게이트용 도전막(130)을 형성한다.
도 9를 참조하면, 플로팅 게이트용 도전막(130)의 상면을 산화하여, 아이솔레이션 산화막(134)을 형성한다. 플로팅 게이트용 도전막(130)이 실리콘 산화막으로 이루어진 경우, 열산화 공정을 이용하여 실리콘 산화물로 이루어진 아이솔레이션 산화막(134)을 형성할 수 있다. 열산화 공정이 적용되는 경우, 아이솔레이션 산화막(134)은 플로팅 게이트용 도전막(130)의 상면으로부터 위/아래 방향으로 볼록하게 부풀어 오르듯이 형성된다.
아이솔레이션 산화막(134)의 상면과 하면이 만나는 양 측단은 예각의 뾰족한 구조를 가지게 된다. 그리고, 열산화 공정은 플로팅 게이트용 도전막(130)이 형성된 영역에서만 이루어지기 때문에, 아이솔레이션 산화막(134)의 양 측단 사이의 거리, 다시 말하면 아이솔레이션 산화막(134)의 폭은 개구부(OA)의 최대 폭을 넘지 않는다. 즉, 아이솔레이션 산화막(134)의 폭에 대한 제어가 용이하다.
아이솔레이션 산화막(134)의 형성 결과, 플로팅 게이트용 도전막(130)의 상면은 상대적으로 오목하게 리세스되어, 하면을 제외하고 전체적으로 오목한 형상을 갖는 플로팅 게이트 전극(132)이 완성된다. 도 9에서도 확인할 수 있듯이, 플로팅 게이트 전극(132)의 오목한 측면 및 오목한 상면이 만나는 상부의 양측 모서리에는 예각의 팁이 형성되게 된다.
플로팅 게이트 전극(132)의 형상은 본 단계에서 실질적으로 완성이 되며, 후속 공정에 의해 그 형상이 변화하지 않게 된다. 따라서, 플로팅 게이트 전극(132)은 상술한 개구부(OA)의 형상에 의해 전체적인 형상이 정의되고, 희생 스페이서(212)의 형상에 의해 측면 형상이 정의되며, 아이솔레이션 산화막(134) 형성 공정에 의해 상면 형상이 정의된다고 할 수 있다. 그러므로, 플로팅 게이트 전극(132)의 가로 방향의 최대 폭은 개구부(OA)의 폭을 넘지 않게 된다. 따라서, 초기 개구부(OA)의 폭을 정확히 제어하게 되면, 플로팅 게이트 전극(132)의 폭이 원하지 않게 증가하는 것을 방지할 수 있다. 즉, 플로팅 게이트 전극(132)의 폭의 제어가 용이하기 때문에, 이웃하는 셀의 플로팅 게이트 전극(132)간 브리지(bridge)가 형성되는 것을 용이하게 방지할 수 있다.
아울러, 플로팅 게이트 전극(132)을 형성하는 동안, 개구부(OA)가 형성된 영역을 제외하고 다른 영역의 제1 게이트 절연막(110) 및/또는 반도체 기판(100)이 희생막(202)에 의해 보호되므로, 여기에 가해지는 데미지(damage)를 최소화할 수 있다.
도 10을 참조하면, 희생막(202) 및 희생 스페이서(212)를 제거한다. 희생막(202)과 희생 스페이서(212)가 동일한 물질로 이루어진 경우, 이들은 동시에 제거될 수 있을 것이다.
희생막(202) 및 희생 스페이서(212)의 제거시 아이솔레이션 산화막(134) 및 플로팅 게이트 전극(132)은 그 형상이 변화되지 않는 것이 바람직하다. 따라서, 상기 제거 공정은 충분한 식각 선택비를 갖는 식각액을 이용한 습식 식각 공정으로 진행될 수 있다.
도 11을 참조하면, 노출되어 있는 플로팅 게이트 전극(132)의 표면, 예를 들어 측면에 제2 게이트 절연막(140)을 형성한다. 제2 게이트 절연막(140)은 예를 들어 열산화 공정으로 형성될 수 있다.
도 12를 참조하면, 도 11의 결과물 상에 컨트롤 게이트용 도전막을 형성하고 패터닝하여 컨트롤 게이트 전극(150)을 형성한다.
이어서, 도 1에 도시된 바와 같이 반도체 기판(100) 내에 n형 불순물 또는 p형 불순물을 도핑하여 소스/드레인 영역(102, 104)을 형성한다.
이하, 도 13 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명한다. 도 13 내지 도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법의 공정 단계별 단면도들이다. 본 실시예는 개구부의 형성시 마스크막을 이용하는 것이 도 4 내지 도 12의 실시예와 차이가 있다.
더욱 구체적으로 설명하면, 도 13에 도시된 바와 같이, 반도체 기판(100) 상에 제1 게이트 절연막(110)과 희생막(200)을 순차적으로 형성한 후, 그 위에 마스크막(300)을 더 형성한다.
마스크막(300)은 후속하는 희생 스페이서 형성시 희생막(200)을 보호한다. 이를 위하여, 마스크막(300)은 희생 스페이서(200)와 식각 선택비가 높은 물질로 이루어질 수 있다. 예컨대, 이에 제한되는 것은 아니지만, 마스크막(300)은 폴리 실리콘막으로 이루어질 수 있다.
도 14를 참조하면, 마스크막(300) 및 희생막(200)을 사진 식각 공정 등을 이용하여 패터닝한다. 패터닝된 마스크막(302) 및 희생막(202)은 하부의 제1 게이트 절연막(110)을 노출하는 개구부(OA)를 공유한다.
도 15를 참조하면, 도 14의 결과물 상에 희생 스페이서용막(210)을 형성한다. 본 단계는 희생막(202)의 바로 위가 아닌 마스크막(302)의 바로 위에 희생 스페이서용막(210)이 형성된다는 점을 제외하고는 도 6의 단계와 실질적으로 동일하다.
도 16을 참조하면, 에치백 공정을 수행하여, 희생막(202)의 개구부(OA)측 측면에 희생 스페이서(212)를 형성한다. 희생 스페이서(212)는 예컨대, 희생막(202)의 상면과 같은 높이를 갖도록 형성된다.
본 단계에서 마스크막(302)은 하부의 희생막(202)이 에치백 가스에 의해 어택받는 것을 방지한다. 마스크막(302)이 에치백 가스에 대해 식각 선택비가 매우 작으면, 마스크막(302)의 표면은 거의 어택받지 않아 평탄함을 유지할 수 있다. 그 결과, 희생 스페이서(212)의 높이 조절에 유리하며, 후속되는 화학 기계적 평탄화 공정시, 희생막(202)이 과도하게 리세스됨으로 인하여 개구부(OA) 이외의 영역(리세스 영역)에 플로팅 게이트용 도전막(210)이 잔류하는 것을 방지할 수 있다.
이어서, 도 8을 참조하여 설명한 바와 같이 희생 스페이서(212)가 형성된 개구부(OA)의 내부에 플로팅 게이트용 도전막을 형성한다. 마스크막(302)의 표면이 평탄함을 유지하는 경우, 개구부(OA) 이외의 영역에 플로팅 게이트용 도전막이 잔류하는 것이 방지될 수 있다. 마스크막(302)은 화학 기계적 평탄화 공정시 함께 제 거되도록 한다. 이후의 공정은 도 9 내지 도 12 및 도 1을 참조하여 설명한 것과 동일하므로 중복 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 의하면 플로팅 게이트 전극이 더욱 작은 내각을 갖는 팁을 구비함으로써, 높은 데이터 소거 효율을 가지면서도, 플로팅 게이트 전극의 하부 측면은 반도체 기판에 대하여 경사각이 크기 때문에 리버스 터널링이 방지될 수 있다.
또, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 의하면, 플로팅 게이트 전극의 최대 폭이 용이하게 제어될 수 있다. 따라서, 이웃하는 셀의 플로팅 전극간 브리지가 형성되는 것이 용이하게 방지될 수 있다.
Claims (21)
- 반도체 기판;상기 반도체 기판 상에 위치하고, 상부에 예각의 팁을 구비하는 플로팅 게이트 전극으로서, 상기 반도체 기판과 상기 플로팅 게이트 전극의 상부 측면이 이루는 각이 상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각보다 작은 플로팅 게이트 전극; 및상기 플로팅 게이트 전극과 절연되고, 상기 플로팅 게이트 전극의 적어도 일부와 대향하는 컨트롤 게이트 전극을 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 플로팅 게이트 전극의 하부 측면은 상기 예각의 팁을 기준으로 내측으로 리세스되어 있는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 플로팅 게이트 전극의 측면은 오목한 곡선형을 이루되, 상기 측면의 상부에서의 곡률 반경은 상기 측면의 하부에서의 곡률 반경보다 작은 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 플로팅 게이트 전극의 측면은 상부의 오목한 곡선 구간 및 하부의 직선 구간을 포함하는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 플로팅 게이트 전극의 측면은 상부의 직선 구간 및 하부의 오목한 곡선 구간을 포함하는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 플로팅 게이트 전극의 측면은 상부의 제1 직선 구간 및 하부의 제2 직선 구간을 포함하는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각은 90°인 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 컨트롤 게이트 전극은 상기 플로팅 게이트 전극의 상면과 일부 오버랩되고, 상기 플로팅 게이트 전극의 일 측면을 감싸는 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 반도체 기판과 상기 컨트롤 게이트 전극 사이 및 상기 반도체 기판과 상기 플로팅 게이트 전극 사이에 개재된 제1 게이트 절연막;상기 플로팅 게이트 전극의 측면과 상기 컨트롤 게이트 전극 사이에 개재된 제2 게이트 절연막; 및상기 플로팅 게이트 전극의 상면을 덮는 아이솔레이션 산화막을 더 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에, 상부에 예각의 팁을 구비하는 플로팅 게이트 전극으로서, 상기 반도체 기판과 상기 플로팅 게이트 전극의 상부 측면이 이루는 각이 상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각보다 작은 플로팅 게이트 전극을 형성하고,상기 플로팅 게이트 전극과 절연되고, 상기 플로팅 게이트 전극의 적어도 일부와 대향하는 컨트롤 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제10 항에 있어서,상기 플로팅 게이트 전극은 하부 측면이 상기 예각의 팁을 기준으로 내측으로 리세스되어 있는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 플로팅 게이트 전극을 형성하는 것은,상기 반도체 기판 상에 개구부를 구비하는 희생막을 형성하고,상기 희생막의 개구부측 측면에 희생 스페이서를 형성하고,상기 희생 스페이서가 형성된 상기 개구부 내부에 플로팅 게이트용 도전막을 형성하고,상기 희생막 및 상기 희생 스페이서를 제거하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 희생 스페이서의 측면은 볼록한 곡선형을 이루되, 상부에서의 곡률 반경은 상기 측면의 상부에서의 곡률 반경보다 작고,상기 플로팅 게이트 전극의 측면은 오목한 곡선형을 이루되, 상기 측면의 상부에서의 곡률 반경은 상기 측면의 상부에서의 곡률 반경보다 작은 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 희생 스페이서의 측면은 상부의 볼록한 곡선 구간 및 하부의 직선 구간을 포함하고,상기 플로팅 게이트 전극의 측면은 상부의 오목한 곡선 구간 및 하부의 직선 구간을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 반도체 기판과 상기 희생 스페이서의 하부 측면이 이루는 각; 및상기 반도체 기판과 상기 플로팅 게이트 전극의 하부 측면이 이루는 각은 90°인 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 희생막 상에 상기 개구부를 노출하는 마스크막을 형성하는 것을 더 포함하며,상기 개구부 내부에 상기 플로팅 게이트용 도전막을 형성하는 것은 상기 희생막 상의 상기 마스크막을 제거하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제16 항에 있어서,상기 희생 스페이서는 실리콘 질화막을 포함하고, 상기 마스크막은 폴리 실리콘을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 개구부 내부에 형성된 상기 플로팅 게이트용 도전막의 상면을 산화하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제18 항에 있어서,상기 플로팅 게이트 전극의 형성 전에, 상기 반도체 기판 상에 제1 게이트 절연막을 형성하고,상기 플로팅 게이트 전극의 형성 후에 상기 플로팅 게이트 전극의 노출된 측면에 제2 게이트 절연막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 희생막 및 상기 희생 스페이서의 제거는 습식 식각으로 진행되는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 컨트롤 게이트 전극은 상기 플로팅 게이트 전극의 상면과 일부 오버랩되고, 상기 플로팅 게이트 전극의 일 측면을 감싸는 비휘발성 메모리 소자의 제조 방법.
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