KR970060502A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서는 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 절연층을 개재하여 적층된 콘트롤 게이트롤 포함하는 불휘발성 메모리 장치에 있어서, 상기 절연층은 상기 플로팅 게이트의 상면에 형성된 제1절연층과, 상기 플로팅 게이트의 측벽에 형성된 제2절연층을 포함하고, 상기 콘트롤 게이트는 상기 제1절연층을 개재하여 상기 플로팅 게이트의 상면에 오버랩되는 제1콘트롤 게이트층과, 상기 제1콘트롤 게이트층의 상면과, 상기 제2절연층을 개재하여 상기 플로팅 게이트의 사방의 측벽을 함께 감싸는 구조로 형성된 제2콘트롤 게이트층을 갖춘 불휘발성 메모리 장치 및 그 제조방법에 개시되어 있다. 본 발명에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 커패시턴스가 증가하여 커플링 비가 높아진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 제1실시예에 따른 불휘발성 메모리 장치의 일부 구성의 레이아웃도이다.
Claims (14)
- 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 절연층을 개재하여 적층된 콘트롤 게이트를 포함하는 불휘발성 메모리 장치에 있어서, 상기 절연층은 상기 플로팅 게이트의 상면에 형성된 제1절연층과, 상기 플로팅 게이트의 측벽에 형성된 제2절연층을 포함하고, 상기 콘트롤 게이트는 상기 제1절연층을 개재하여 상기 플로팅 게이트의 상면에 오버랩되는 제1콘트롤 게이트층과, 상기 제1콘트롤 게이트층의 상면과, 상기 제2절연층을 개재하여 상기 플로팅 게이트의 사방의 측벽을 함께 감싸는 구조로 형성된 제2콘트롤 게이트층을 갖춘 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 제1 절연층은 ONO(oxide/nitride/oxide)막으로 이루어지고, 상기 제2절연층은 산]화막으로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 절연층을 개재하여 적층된 콘트롤 게이트를 포함하는 불휘발성 메모리 장치에 있어서, 상기 절연층은 상기 플로팅 게이트의 상면에 형성된 제1절연층과, 상기 플로팅 게이트의 측벽에 형성된 제2절연층을 포함하고, 상기 콘트롤 게이트는 상기 제1절연층을 개재하여 상기 플로팅 게이트의 상면에 오버랩되는 제1콘트롤 게이트층과, 제3절연층을 개재하여 상기 제1콘트롤 게이트층의 상면과, 상게 제2절연층을 개자하여 상기 플로팅 게이트의 사방의 측벽을 함께 감싸는 구조로 형성되고, 상기 제3절연층을 개재하여 활성 영역의 일부와 오버랩되는 제2콘트롤 게이트층을 갖춘 것을 특징으로 하는 불휘발성 메모리 장치.
- 제3항에 있어서, 상기 제2절연층과 제3절연층은 동일한 막질인 것을 특징으로 하는 불휘발성 메모리 장치.
- 제3항에 있어서, 상기 제2절연층과 제3절연층은 상기 다른 막질인 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막상에 하부로부터 플로팅 게이트,제1절연층, 제1콘트롤 게이트층으로 구성된 스택 게이트를 그 상부에 절연층이 적층된 상태로 각각 소정의 간격을 두고 형성하는 단계와, 상기 절연층을 마스크로 하여 열산화에 의해 상기 스택 게이트의 사방 측벽과 상기 반도체 기판상에 산화막을 형성하는 단계와, 상기 반도체 기판상의 산화막이 형성된 부분에 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 절연층을 제거하는 단계와, 상기 결과물 전면에 상기 스택 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2콘트롤 게이트층을 적층하는 단계와, 상기 제2콘트롤 게이트층상에 산화막 형성 억제만을 적층한 후 식각하여 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 산화막 형성 억제만을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에따라 형성된 상기 산화막 형성 억제만을 사진 식각 공정을 이용하여 제거하는 단계와, 상기 활성 영역의 방향에직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제만을 마스크로 하여 상기 산화막 형성 억제막이 없는부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및제2콘트롤 게이트층을 식가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 제2콘트롤 게이트층을 형성하는 단계는 CVD(Chemical Vapor Deposition)에 의해 불순물 이온이 주입된 폴리신리콘층을 적층하는 단계와, 상기 폴리실리콘층 위에 폴리사이드를 적층하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 산화막 형성 억제만을 형성하는 단계는 상기 제2콘트롤 게이트층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2콘트롤 게이트층상의오목한 단차 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 산화막 형성 억제만을 형성하는 단계는 상기 제2콘트롤 게이트층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 개재하여 하부로부터 플로팅게이트, 제1절연층, 제1콘트롤 게이트층으로 구성된 스택 게이트를 각각 소정의 간격을 두고 형성하는 단계와, 상기 결과물 전면에 제2절연층을 형성하는 단게와, 상기 제2절연층을 덮인 반도체 기판의 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 결과물 전면에 상기 스택 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2콘트롤 게이트층을 적층하는 단계와, 상기 제2콘트롤 게이트층상에 산화막 형성 억제만을 적층한 후 식각하여 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 산화막 형성 억제만을 형성하는 단계와, 상기활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제만을 형성하는 단계와, 상기 황성 영역의방향과 평행한 방향에 따라 형성되 상기 산화막 형성 억제막을 사진 식각 공정을 이용하여 제거하는 단계의,상기 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제만을 마스크로 하여 상기 산화 막 형성 억제막 및 제2콘트롤 게이트층을 식각하는 단계와, 포토마스크를 이용하여 상기 제1 및 제2콘트롤 게이트층상의 소정의 위치에 콘택을 형성하여 상기 제1 및 제2콘트롤 게이트층을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 제2콘트롤 게이트층을 형성하는 단계는 CVD에 의해 불순물 이온이 주입된 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층 위에 폴리사이드를 적층하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 산화막 형성 억제막을 형성하는 단계는 상기 제2콘트롤 게이트층상에 질화막을 적층하는 단계와, 상기 질화막상에 산화막을 적층하는 단계와, 상기 산화막이 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 남도록 상기 산화막을 식각하여 제거하는 단계와, 상기 산화막을 마스크로 하여 노출된 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 산화막 형성 억제만을 형성하는 단계는 상기 제2콘트롤 게이트층상에 질화막을 적층하는 단계와, 상기 질화막이 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 남도록 상기 질화막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 반도체 기판상에 필드 산화막을 형성하여 일정 방향으로 평행하게 배열되는 활성 영역을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막을 개재하여 하부로부터 플로팅게이트, 제1절연층, 제1콘트롤 게이트층으로 구성된 스택 게이트를 각각 소정의 간격을 두고 형성하는 단계와, 상기 결과물 전면에 제2절연층을 형성하는 단계와, 상기 스택 게이트의 측벽에만 상기 제2절연층이 남도록 상기 스택 게이트의 측벽 이외의 부분의 제2절연층을 식각하여 제거하는 단계와, 상기 스택 게이트 측벽의 제2절연층을 마스크로 하여 일산화에 의해 산화막을 형성하여 상기 스택 게이트의 상면 및 상기 활성 영역상에 제3절연층을 형성하는 단계와, 상기 제3절연층으로 덮인 반도체 기판의 하부에 이온 주입에 의해 소스/드레인 영역을 형성하는 단계와, 상기 결과물 전면에 상기 스택 게이트 사이의 영역에서 상기 소정의 간격에 의해 오목한 단차 부분이 형성된 제2콘트롤 게이트층을 적층하는 단계와, 상기 제2콘트롤 게이트층상에 산화막 형성 억제만을 적층한 후 식각하여 상기 제2콘트롤 게이트층상의 오목한 단차 부분에만 산화막 형성 억제만을 형성하는 단계와, 상기 활성 영역의 방향과 평행한 방향에 따라 형성된 상기 산화막 형성 억제만을 사진 식각 공정을 이용하여 제거하는 단계와, 상기 활성 영역의 방향에 직교하는 방향에 따라 잔존하는 상기 산화막 형성 억제만을 마스크로 하여 상기 산화막 형성 억제막이 없는 부분에 열산화에 의해 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 상기 산화막 형성 억제막 및 제2콘트롤 게이트층을 식각하는 단계와, 포토마스크를 이용하여 상기 제1 및 제2콘트롤 게이트층상의 소정의 위체에 콘택을 형성하여 상기 제1 및 제2콘트롤 게이트층을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019960002383A KR100190016B1 (ko) | 1996-01-31 | 1996-01-31 | 불휘발성 메모리 장치 및 그 제조 방법 |
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Cited By (3)
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| KR100719692B1 (ko) * | 2006-02-16 | 2007-05-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조 방법 |
| KR100772905B1 (ko) * | 2006-11-01 | 2007-11-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100821456B1 (ko) * | 2000-08-14 | 2008-04-11 | 샌디스크 쓰리디 엘엘씨 | 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 |
-
1996
- 1996-01-31 KR KR1019960002383A patent/KR100190016B1/ko not_active IP Right Cessation
Cited By (4)
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| KR100821456B1 (ko) * | 2000-08-14 | 2008-04-11 | 샌디스크 쓰리디 엘엘씨 | 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 |
| KR100719692B1 (ko) * | 2006-02-16 | 2007-05-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조 방법 |
| KR100772905B1 (ko) * | 2006-11-01 | 2007-11-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US7915118B2 (en) | 2006-11-01 | 2011-03-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of fabricating the same |
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| KR100190016B1 (ko) | 1999-06-01 |
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