JPH0411770A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線層を金属シリサイド層を有する構造とす
る半導体装置の製造方法に関し、例えばＣＭＯ３型スタ
ティックＲＡＭ等の半導体装置の製造方法に関する。

〔発明の概要］ 本発明は、ｐ型の不純物拡散領域に該ｐ型の不純物拡散
領域上で接続する第１配線層と、接続層を介して接続す
る第２配線層が設けられる半導体装置の製造方法におい
て、その接続層と第１配線層下部に形成されるバリヤメ
タル層を同一の材料膜を加工したものとすることにより
、工程の簡素化等を実現するものである。

〔従来の技術］ アクセス時間の短縮のため、例えばスタティックＲＡＭ
等の半導体装置では、リン等の不純物を導入したポリシ
リコン層上にＭ　ｏ　Ｓ　ｉ＊　ＷＡやＷＳｉ、膜等の
金属シリサイド膜を積層させた所謂ポリサイド構造の配
線層を採用する技術が注目されている。このようなポリ
サイド構造の配線層は、低抵抗なために配線遅延が防止
され、さらに高速なアクセスが可能となる。

例えば、メモリセルをｎＭＯｓ）ランジスタとｐＭＯＳ
トランジスタで構成したフルＣＭＯ３型のスタティック
ＲＡＭでは、半導体基板上にｐＭＯＳトランジスタのソ
ース・ドレインとして用いられるｐ型の不純物拡散領域
が形成される。そして、ポリサイド構造の配線層をゲー
ト電極や第２層目の配線層として用いる場合には、この
ようなポリサイド構造の配線層とｐ型の不純物拡散領域
を接続させた場合に、ｐ型の不純物領域に含まれるホウ
素等の不純物がポリサイド構造の配線層のＷ　Ｓ　ｉ　
Ｘ膜中に吸収されるため、コンタクト抵抗が増大すると
いう問題が発生する。

この対策として、上述のゲート電極とｐ型の不純物領域
とのコンタクト部では、チタン窒化膜を接続層として用
いたシュアートコンタクトを行い、ポリサイド構造の第
２層目の配線層とｐ型の不純物領域とのコンタクト部分
では、第２層目の配線層を形成する前に、コンタクトホ
ールの底部にチタン窒化膜をスパッタ法等によって被着
させる方法がある。この方法によって、コンタクトホー
ルの底部で露出するｐ型の不純物領域上にはバリアメタ
ル層であるチタン窒化膜が形成され、その結果、ｐ型の
不純物領域の上部の金属シリサイド膜中に、そのｐ型の
不純物領域中の不純物が吸収されることが防止される。

〔発明が解決しようとする課題〕

しかしながら、上述の製造方法では、ポリサイド構造の
ゲート電極を形成した後に、シュアートコンタクト部を
開口して、まずチタン窒化膜からなる接続層を形成する
。次に、第２層目の配線層が接続されるべき領域にコン
タクトホールが形成されて、バリアメタル層及びポリサ
イド構造の配線層が積層されるように形成される。この
ため、少なくとも各コンタクト部毎に、接続層やバリヤ
メタル層の如き層が形成されて、工程数が増加するとい
う問題が生ずる。また、上記シュアートコンタクトのコ
ンタクト部分や第２層目の配線層とのコンタクト部分の
低抵抗化を図るためのイオン注入を行う場合では、それ
だけ更に工程数が増加し、プロセスも複雑化する。

そこで、本発明は、かかる従来の実情に鑑みて提案され
たものであって、プロセスの簡略化等を実現する半導体
装置の製造方法を提供することを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明の半導体装置の製造
方法は、半導体基体上に形成されたｐ型の不純物拡散領
域に、第１コンタクトホールを介して金属シリサイド層
を有する第１配線層が接続され、該ｐ型の不純物拡散領
域に隣接して配置された金属シリサイド層を有する第２
配線層は、その第２配線層上から該ｐ型の不純物拡散領
域上に亘り設けられた第２コンタクトホールに設けられ
てなる接続層により上記ｐ型の不純物拡散領域に接続さ
れる半導体装置の製造方法であって、上記接続層と、上
記第１配線層の下部の第１コンタクトホールに形成され
るバリヤメタル層は、同一の材料膜を加工して形成する
ことを特徴とする。

ここで、上記材料膜は、その構成材料の一例として、チ
タン窒化膜等の材料とすることができ、さらに、上記材
料膜には耐エツチング膜を被覆させても良い。

〔作用〕

本発明の半導体装置の製造方法では、金属シリサイド層
を有する配線層の下部の第１コンタク十ホールに形成さ
れるバリヤメタル層と、第２配線層上からｐ型の不純物
拡散領域上に亘り設けられた第２コンタクトホールに設
けられてなる接続層とを同一の材料膜を加工したものと
する。従って、接続層を形成する工程とバリアメタル層
を形成する工程は１回で済むことになり、プロセスの簡
略化が図られる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、フルＣＭＯ３型のスタティックＲＡＭの製
造方法であって、そのゲート電極層と第２層目の配線層
が共にポリサイド構造を有する例である。そして、本実
施例は、シェアードコンタクトの接続層と、第２層目の
配線層の下部のバリヤメタル層が共に同一のチタン窒化
膜を加工して形成される。以下、本実施例をその工程に
従って第１図（ａ）〜第１図（ｅ）を参照しながら説明
する。

先ず、第１図（ａ）に示すように、シリコン基板ｌ上に
ＬＯＣＯＳ法等により素子骨１ｌｌＩＩ域２を形成する
０次に、ｐ°型の不純物領域３ａの形成予定領域に隣接
して、その形成予定領域の半導体基板上に薄い酸化膜を
介して一部重なり、さらに素子骨ｍｌ　ＳＪＩ域２上２
上在する第２配線層としての配線層が形成される。この
配線層はポリシリコン層４とタングステンシリサイド膜
５が同じパターンで順次積層されてなるポリサイド構造
を有しており、少なくともＭＯＳ）ランジスタのゲート
電極として機能する。

次に、低濃度の不純物領域をゲート電極となる配線層及
び素子骨１）ｔｌ域２とセルファラインに形成するため
のイオン注入を行った後、全面にＣＶＤシリコン酸化膜
が形成される。そして、そのＣＶＤシリコン酸化膜がエ
ッチバックされ、このゲート電極となるポリシリコン層
４とタングステンシリサイド膜５の側壁にサイドウオー
ル膜６が設けられる。

そして、サイドウオール膜６が側壁に形成されたポリシ
リコン層４とタングステンシリサイド膜５をマスクの一
部としてイオン注入を行い、素子骨ｌ１ｌｓＩ域２に囲
まれたシリコン基板１の表面にｐ゛型の不純物領域３ａ
、３ｂを形成させる。このｐ”型の不純物領域３ａ、３
ｂは、フルＣＭＯＳ型スタティックＲＡＭのメモリセル
のｐＭＯＳトランジスタのソース・ドレインとされる。

第２図は、ゲート電極となる配線層と不純物領域３ａ。

３ｂの位置関係を示しており、ゲート電極とされる第１
配線層は、一定幅を有してＹ方向に延在され、Ｘ方向に
延在する不純物領域３ａの端部と重なったパターンとさ
れる。

続いて、第１図（ｂ）に示すように、タングステンシリ
サイドＷＡＳ上を含む全面にシリコン酸化膜を被着させ
て第１層目の眉間絶縁１）１７を形成する。

この第１層目の層間絶縁膜７をレジスト膜を利用して開
口し、図中２つのコンタクトホールを形成する。１つは
、不純物領域３ｂに形成されるコンタクトホール８ｂで
ある。もう１つは不純物領域３ａ上から連続してタング
ステンシリサイド膜５上まで開口したパターンのコンタ
クトホール８ａである。コンタクトホール８ｂでは不純
物領域３ｂが露出し、コンタクトホール８ａは不純物領
域３ａとその不純物領域３ａに連続するタングステンシ
リサイド膜５の上面が露出する。このコンタクトホール
８ａのパターンは、第２図に示すように、Ｘ方向の一方
の端部がゲート電極である配線層と重なり、不純物領域
３ａ上も露出するようにされている。また、コンタクト
ホール８ｂは、マスクずれのマージンを見込んでＹ方向
を長手方向とする不純物領域３ｂのＸ方向の幅が広い領
域内に形成される。このように本実施例では、異なる２
つのコンタクトホール８ａ、８ｂが同時に開口される。

このように同時に開口されるコンタクトホール８ａ、８
ｂを形成した後、全面にスパνり法等によりチタン窒化
１）！９を形成する。そして、次に全面に形成したチタ
ン窒化ｌＩ９のパターニングを行う、このパターニング
により、第１図（ｃ）に示すように、コンタクトホール
８ａを介して不純物領域３ａと露出したタングステンシ
リサイド膜５にそれぞれ接続されるチタン窒化Ｍ９が残
存され、そのコンタクトホール８ａはシエアードコンタ
クト構造とされる。このコンタクトホール８ａのチタン
窒化膜９は接続層とされる。また同時にコンタクトホー
ル８ｂにも、該コンタクトホール８ｂを覆ってチタン窒
化膜９が残存される。このチタン窒化膜９はバリアメタ
ル層として機能する。このようにシェアードコンタクト
部の接続層と上記バリアメタル層がチタン窒化膜９を同
し工程で加工して形成するので、工程数の増加が抑えら
れ、プロセスの簡素化を図ることができる。

続いて、ホウ素等の不純物をイオン注入により不純物領
域３ａ、３ｂ及びタングステンシリサイド１）１５の表
面に導入する。これにより、コンタクトホール８ａやコ
ンタクトホール８ｂでの接続の抵抗が低抵抗化される。

そして、第１図（ｄ）に示すように、接続層およびバリ
ヤメタル層としてそれぞれ機能するチタン窒化Ｍ９上を
含む全面に、シリコン酸化膜等による第２層目の層間絶
縁膜１０を形成する。この第２層目の眉間絶縁Ｍ１０は
不純物ＮＪｌｔ３ｂの上部でコンタクトホール１】を有
し、このコンタクトホール１）でバリヤメタル層である
チタン窒化膜９が露出する。このコンタクトホール１）
は第２図に示すように、不純物領域３ｂ内の領域に形成
され、前記コンタクトホール８ｂより広い領域で開口さ
れる。

そして、第１図（ｅ）に示すように、コンタクトホール
１）を覆って全面にＣＶＤ法等によりポリシリコン層１
２を形成し、そのポリシリコン層１２上にタングステン
シリサイド膜１３を形成する。

これらポリシリコン層１２及びタングステンシリサイド
膜１３は第２層目の配線層として用いられる。そして、
このポリシリコン層重２及びタングステンシリサイドＷ
！！１３からなるポリサイド構造の配線層は、コンタク
トホール１）内で不純物領域３ｂ上のチタン窒化膜９に
接続される。この第２層目の配線層では、不純物領域３
ｂ上にチタン窒化膜９が予め形成されているので、タン
グステンシリサイド膜１３中に不純物領域３ｂ中の不純
物が吸収される虞れがなく、コンタクト抵抗の増大が防
止される。さらに、このようなバリアメタル層として機
能するチタン窒化膜９は第２の配線層を形成する前にシ
ェアードコンタクト部となるコンタクトホール８ａのチ
タン窒化膜９と同時に形成されているので、工程数の増
加も無く形成され、イオン注入等も予め行われているの
で、プロセスの簡略化が図られることになる。

第２の実施例 本実施例は、第１の実施例のＣＭＯ３型スタナスタテイ
ンクＲＡＭ方法において、チタン窒化膜上に耐エツチン
グ膜としてタングステンシリサイド膜を形成する例であ
る。なお、本実施例では、第１の実施例と同様の部分に
は同し符号を用いている。以下、本実施例を第３図（ａ
）〜第３図（Ｃ）を参照しながら工程順に説明する。

第３図（ａ）に示すように、シリコン基板１上の素子分
離領域２に囲まれた領域にｐ゛型の不純物領域３ａ、３
ｂが形成され、シリコン基板！上にゲート電極層が形成
される。このゲート電極層はポリシリコン層４及びタン
グステンシリサイド膜５からなり、その側壁にはシリコ
ン酸化膜等からなるサイドウオール膜６が形成される。

上記ｐ°型の不純物拡散領域３ａはゲート電極層に隣接
した位置に形成される。そのゲート電極層上を含む全面
には第１層目の眉間絶縁膜７が形成される。

そして、この第１層目の眉間絶縁膜７には、コンタクト
ホール８ａ、８ｂが形成される。コンタクトホール８ａ
は、ｐ１型の不純物拡散領域３ａからサイドウオール膜
６及びゲート電極層のタングステンシリサイド１ＩＩ５
に亘って開口される開口部である。また、コンタクトホ
ール８ｂではｐ゛型の不純物拡散Ｍ域３ｂの表面が露出
する。

次に、全面にスパッタ法等によりチタン窒化膜９が形成
され、コンタクトホール８ａ、８ｂで露出する不純物領
域３ａ、３ｂ及びタングステンシリサイド膜５上にもチ
タン窒化膜９が形成される。

このチタン窒化膜９の形成後、全面に薄膜のタングステ
ンシリサイド１）１５が形成される。このチタン窒化膜
９上のタングステンシリサイド膜１５ば、チタン窒化膜
９をエツチングから保護するために形成される耐エツチ
ング膜である。

そして、第３図（ａ）に示すように、タングステンシリ
サイド膜１５及びチタン窒化膜９を同じパターンにエツ
チングする。このパターニングでは、コンタクトホール
８ａ、８ｂにそれぞれ接続層。

バリヤメタル層として機能するように、チタン窒化Ｗｉ
４９とタングステンシリサイド膜１５が残される。この
ようにコンタクトホール８ａ、８ｂに形成される接続層
とバリヤメタル層は同じ工程で形成されるので工程数の
増加が抑えられ、プロセスの簡素化を図ることができる
。

続いて、ホウ素等の不純物をイオン注入によりｐ゛型の
不純物領域３ａ、３ｂ及びタングステンシリサイド膜５
の表面に導入し、これらｐ゛型の不純物領域３ａ、３ｂ
及びタングステンシリサイド１）５のコンタクト部分を
低抵抗化する。

そして、第３図（ｂ）に示すように、タングステンシリ
サイド膜Ｉ５上を含む全面にシリコン酸化膜等による第
２層目の眉間絶縁膜１０を形成した後、第２層目の眉間
絶縁膜１０上に不純物領域３ｂの上部で開口したパター
ンのレジスト膜を形成し、このレジスト膜をマスクとし
て用いて第２層目の層間絶縁１）１０をパターニングす
る。その結果、第２層目の層間絶縁膜１０にコンタクト
ホール１）が形成され、このコンタクトホール１）で耐
エツチング膜としてのタングステンシリサイド膜１５が
露出する。この時、チタン窒化Ｍ９は、タングステンシ
リサイド膜１５に被覆されているため、チタン窒化１）
９までエツチングが進行することがない、従って、チタ
ン窒化膜９の膜厚が薄くされたりする等の弊害がなく、
良好なバリアメタル層が得られる。このような耐エツチ
ング膜として機能するタングステンシリサイド膜１５は
第２層目の層間絶縁膜１０を開口する前に予め形成され
ているので、その形成に複雑な工程を必要としない。

そして、第３図（Ｃ）に示すように、コンタクトホール
１）を覆って全面にＣＶＤ法等によりポリシリコン層１
２を形成し、そのポリシリコン層１２上にタングステン
シリサイド膜１３を形成して第２層目の配線層を得る。

この第２層目の配線層はタングステンシリサイド膜１５
及びチタン窒化膜９を介して不純物領域３ｂに接続され
る。不純物領域３ｂ上にはタングステンシリサイド膜１
５に保護された良好なバリアメタル層としてのチタン窒
化膜９が形成されているので、第２層目の配線層のタン
グステンシリサイド膜１３中に不純物領域３ｂ中の不純
物が吸収されることが抑制される。従って、コンタクト
抵抗の増大が防止されることになる。

〔発明の効果］ 本発明の半導体装置の製造方法では、チタン窒化膜等か
らなる材料膜が同一のプロセスで加工されて、それぞれ
接続層及びバリヤメタル層として用いられる。従って、
工程数の増加が抑えられ、プロセスの簡素化を図ること
ができ、低抵抗化のためのイオン注入を行う場合にも有
利である。

また、バリアメタル層として機能する材料膜上に耐エツ
チング膜を形成する発明では、予め形成されたバリヤメ
タル層上に開口部を形成しても、耐エツチング膜が下部
のバリヤメタル層を保護するため、良好なバリアメタル
層が得られることになる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｅ）は本発明の半導体装置の
製造方法の一例を製造工程順に従って説明するためのそ
れぞれ工程断面図であり、第２図は上記−例にかかる半
導体装ｌの平面図であり、第３図（ａ）乃至第３図（ｃ
）は本発明の半導体装置の製造方法の他の一例を製造工
程順に従って説明するためのそれぞれ工程断面図である
。 １・・・シリコン基板 ２・・・素子骨１ｌｌｌ領域 ３ａ、３ｂ・・・ｐ゛型の不純物領域 ４．１２・・・ポリシリコン層 ６　・　・ ７　・　・ ８ａ。 ９　・　・ １０　・ ３・・・タングステンシリサイド膜 ・サイドウオール膜 ・第１層目の眉間絶縁膜 ８ｂ、１）　・　・・コンタクトホール・チタン窒化膜 ・・第２層目の層間絶縁膜 １５・・・タングステンシリサイド膜 特許出願人　　　ソニー株式会社 代理人弁理士　小部　晃（他２名） 第２

Claims (3)

【特許請求の範囲】
1. （１）半導体基体上に形成されたｐ型の不純物拡散領域
   に、第１コンタクトホールを介して金属シリサイド層を
   有する第１配線層が接続され、該ｐ型の不純物拡散領域
   に隣接して配置された金属シリサイド層を有する第２配
   線層は、その第２配線層上から該ｐ型の不純物拡散領域
   上に亘り設けられた第２コンタクトホールに設けられて
   なる接続層により上記ｐ型の不純物拡散領域に接続され
   る半導体装置の製造方法において、 上記接続層と、上記第１配線層の下部の上記第１コンタ
   クトホールに形成されるバリヤメタル層は、同一の材料
   膜を加工して形成されることを特徴とする半導体装置の
   製造方法。
2. （２）上記材料膜はチタン窒化膜であることを特徴とす
   る請求項（１）記載の半導体装置の製造方法。
3. （３）上記材料膜は耐エッチング膜が被覆されているこ
   とを特徴とする請求項（１）記載の半導体装置の製造方
   法。