KR100719692B1 - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 13
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F1/00—Treatment of water, waste water, or sewage
- C02F1/30—Treatment of water, waste water, or sewage by irradiation
- C02F1/32—Treatment of water, waste water, or sewage by irradiation with ultraviolet light
- C02F1/325—Irradiation devices or lamp constructions
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- B08—CLEANING
- B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
- B08B1/00—Cleaning by methods involving the use of tools
- B08B1/10—Cleaning by methods involving the use of tools characterised by the type of cleaning tool
- B08B1/14—Wipes; Absorbent members, e.g. swabs or sponges
- B08B1/143—Wipes
-
- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F2103/00—Nature of the water, waste water, sewage or sludge to be treated
- C02F2103/007—Contaminated open waterways, rivers, lakes or ponds
-
- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F2201/00—Apparatus for treatment of water, waste water or sewage
- C02F2201/002—Construction details of the apparatus
- C02F2201/004—Seals, connections
-
- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F2201/00—Apparatus for treatment of water, waste water or sewage
- C02F2201/002—Construction details of the apparatus
- C02F2201/007—Modular design
-
- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F2201/00—Apparatus for treatment of water, waste water or sewage
- C02F2201/32—Details relating to UV-irradiation devices
- C02F2201/324—Lamp cleaning installations, e.g. brushes
-
- C—CHEMISTRY; METALLURGY
- C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
- C02F2303/00—Specific treatment goals
- C02F2303/04—Disinfection
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- Health & Medical Sciences (AREA)
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- Life Sciences & Earth Sciences (AREA)
- Hydrology & Water Resources (AREA)
- Engineering & Computer Science (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한 후 콘트롤 게이트의 일부로부터 반도체 기판까지 산화막 스페이서를 형성한 후 산화막 스페이서를 감싸도록 콘트롤 게이트로부터 반도체 기판까지 도전층 스페이서를 형성함으로써 플로팅 게이트가 고립되어 인접 셀간의 간섭 효과를 줄이고, 커플링비를 증가시켜 셀 균일성을 향상시키고, 인접 셀간 간섭 효과에 의한 문턱 전압 변화를 최소화하여 동작 셀의 성능(performance)를 향상시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법이 제시된다.
산화막 스페이서, 도전층 스페이서, 간섭 효과, 커플링비
Description
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 A-A 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 B-B 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 소자 분리막 20 : 플로팅 게이트
30 : 콘트롤 게이트 40 : 접합부
50 : 산화막 스페이서 60 : 도전층 스페이서
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리실리콘막 104 : 소자 분리막
105 : 유전체막 106 : 제 2 폴리실리콘막
107 : 텅스텐 실리사이드막 108 : 접합부
109 : 산화막 110 : 질화막
111 : 도전층
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 인접 셀간 간섭 효과를 줄이고, 커플링비를 향상시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
기존의 NOR형 플래쉬 메모리 소자는 프로그램 속도에는 우수하지만 셀의 집적도에는 많은 제약이 있었다. 이를 대체하여 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공하는 NAND형 플래쉬 메모리 소자가 제안되었다.
NAND형 플래쉬 메모리 소자는 셀 영역에 다수의 셀 블럭이 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀, 예컨데 16개 또는 32개의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 이러한 스트링이 다수 구성된다. 또한, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소 오스 선택 트랜지스터가 형성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다. 한편, 워드라인을 공유하는 다수의 셀들이 페이지(page)를 구성하는데, 다수의 셀 스트링의 동일 위치에 존재하는 셀들이 동일 워드라인을 공유한다. 또한, 셀 영역의 셀들 및 선택 트랜지스터를 구동시키기 위해 주변 회로 영역에 다수의 트랜지스터를 포함한 소정의 소자들이 구성된다. 한편, 선택 트랜지스터 및 주변 회로의 트랜지스터들의 게이트도 셀 영역에 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트가 형성되는 공정과 동일 공정에 의해 형성되고, 선택 트랜지스터 및 주변 회로의 트랜지스터들의 접합부는 반도체 기판상에 이들의 게이트가 형성된 후 형성된다.
상기와 같이 구성되는 NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간의 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 간섭 효과(interference effect)가 발생된다. 예컨데 프로그램시 프로그램 셀이 간섭 효과에 의해 인접 셀의 문턱 전압에 영향을 주게 됨으로써 인접 셀의 문턱 전압이 변하게 된다. 따라서, 프로그램 셀의 문턱 전압 분포가 변화하게 되고, 셀 균일성을 저하시켜 셀 동작 특성을 저하시키게 된다.
이러한 간섭 효과는 플로팅 게이트와 플로팅 게이트 사이에 발생하는 기생 캐패시턴스가 주된 원인이 된다. 이러한 기생 캐패시턴스를 줄이기 위해 기존에는 플로팅 게이트와 플로팅 게이트 사이에 형성된 소자 분리막의 유효 높이(Effective Field oxide Height; EFH)를 줄이고, 그 부분에 콘트롤 게이트를 형성하였다. 그러나, EFH가 낮아짐에 따라 콘트롤 게이트가 반도체 기판에 직접 작용하게 되어 험프(hump), 누설(leakage)과 같은 문제가 발생하게 된다.
본 발명의 목적은 셀간 간섭 효과를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 워드라인 방향으로 게이트 측벽에 이중 스페이서를 형성함으로써 플로팅 게이트와 콘트롤 게이트를 완전 고립시켜 셀간 간섭 효과를 줄일 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 콘트롤 게이트와 플로팅 게이트의 접촉 면적을 증대시켜 커플링비를 증가시킬 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성된 게이트; 상기 반도체 기판상의 소정 영역에 형성된 접합부; 상기 게이트 측벽의 일부로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 형성된 절연막 스페이서; 및 상기 절연막 스페이서를 감싸도록 상기 게이트 측벽으로부터 상기 반 도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 형성된 도전층 스페이서를 포함한다.
상기 절연막 스페이서는 산화막을 형성되며, 상기 절연막 스페이서는 상기 플로팅 게이트를 감싸도록 형성된다.
또한, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 (a) 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 상기 반도체 기판상의 소정 영역에 소자 분리막을 형성하는 단계; (b) 상기 반도체 기판 상의 소정 영역에 접합부를 형성하는 단계; (c) 상기 게이트 측벽의 일부로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 절연막 스페이서를 형성하는 단계; 및 (d) 상기 절연막 스페이서를 감싸도록 상기 게이트 측벽으로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 도전층 스페이서를 형성하는 단계를 포함한다.
상기 (a) 단계는 상기 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성하는 단계; 상기 제 1 폴리실리콘막 및 상기 터널 산화막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 연마하여 소자 분리막을 형성하는 단계; 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 상기 제 2 폴리실리콘막을 패터닝하여 상기 소자 분리막과 수직한 방향으로 콘트롤 게이트를 형성하는 단계; 및 상기 콘트롤 게이트를 형성한 후 노출된 상기 유 전체막, 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함한다.
상기 (c) 단계는 상기 게이트를 포함한 전체 구조 상부에 산화막 및 질화막을 형성하는 단계; 상기 질화막 및 상기 산화막을 전면 식각하여 상기 게이트 측벽에 산화막 스페이서를 형성하고, 상기 산화막 스페이서 측벽에 질화막 스페이서를 형성하는 단계; 및 상기 질화막 스페이서를 제거하는 단계를 포함한다.
상기 절연막 스페이서는 50 내지 150Å의 두께로 형성하고, 상기 도전층 스페이서는 50 내지 150Å의 두께로 형성한다.
상기 도전층 스페이서는 상기 절연막 스페이서가 형성된 상기 게이트를 포함한 전체 구조 상부에 도전층을 형성한 후 상기 도전층을 전면 식각하여 형성한다.
상기 도전층은 폴리실리콘막, 텅스텐막 또는 텅스텐 실리사이드막을 포함한 도전 물질을 이용하여 형성한다.
상기 폴리실리콘막은 언도프트 폴리실리콘막, 도프트 폴리실리콘막을 포함하여 농도와 관련없이 모든 폴리실리콘막을 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃이고, 도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 A-A 라인을 따라 절취한 상태의 단면도이며, 도 3(a) 내지 도 3(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 B-B 라인을 따라 절취한 상태의 단면도이다.
도 1, 도 2 및 3(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리실리콘막(103) 및 하드 마스크막(도시안됨)을 순차적으로 형성한다. 소자 분리 마스크를 이용한 사진 및 식각 공정을 하드 마스크막(도시안됨)을 패터닝한 후 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 식각하고, 노출된 반도체 기판(101)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 하드 마스크막(도시안됨)이 노출되도록 연마하고, 하드 마스크막(도시안됨)을 제거하여 소자 분리막(10 및 104)을 형성한다. 소자 분리막(10 및 104)에 의해 액티브 영역과 필드 영역이 확정된다. 그리고, 소자 분리막(104)을 소정 깊이로 식각하여 EFH를 조절한다. 전체 구조 상부에 유전체막(105)을 형성한 후 제 2 폴리실리콘막(106) 및 텅스텐 실리사이드막(107)을 형성한다. 그리고, 소자 분리막(104)과 수직한 방향의 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 텅스텐 실리사이드막(107) 및 제 2 폴리실리콘막(106)을 식각하여 콘트롤 게이트(30)를 형성한 후 계속된 식각 공정으로 유전체막(105), 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 식각하여 플로팅 게이트(20)를 형성한다. 그리고, 반도체 기판(101)에 이온 주입 공정을 실시하여 접합부(40 및 108)를 형성한다. 여기서, 플로팅 게이트 및 콘트롤 게이트용 도전 물질로 폴리실리콘막을 이용하였지만, 텅스텐 등의 다른 도전성 물질을 이용하는 것도 가능하다.
도 1 및 도 3(b)를 참조하면, 전체 구조 상부에 산화막(109) 및 질화막(110) 을 형성한 후 질화막(110)을 전면 식각한다. 질화막(110)을 전면 식각하게 되면 산화막(109) 상부에 형성된 질화막(110)이 제거되면서 게이트 측벽의 질화막(110)은 상당 부분 잔류하게 된다. 이후 산화막(109)을 식각하여 반도체 기판(101) 및 텅스텐 실리사이드막(107)을 노출시킨다. 이렇게 하면 게이트 측벽에 잔류하던 질화막(110)이 대부분 제거된다. 따라서, 게이트 측벽의 일부, 예컨데 제 2 폴리실리콘막(106)의 소정 영역에서부터 반도체 기판(101) 상부로 산화막 스페이서(50)가 형성되고, 산화막 스페이서(50) 측벽에 질화막 스페이서가 형성된다. 여기서, 산화막 스페이서(50)는 50∼150Å 정도의 두께로 형성한다.
도 1 및 도 3(c)를 참조하면, 질화막 스페이서를 제거한 후 전체 구조 상부에 도전층(111)을 형성한다. 여기서, 도전층(111)은 폴리실리콘막, 텅스텐막, 텅스텐 실리사이드막등의 포함한 도전 물질을 이용하여 형성한다. 또한, 도전층(111)으로 폴리실리콘막을 이용할 경우 폴리실리콘막은 도프트 폴리실리콘막, 언도프트 폴리실리콘막 등의 농도와 관련없이 모든 폴리실리콘막을 이용할 수 있다. 그리고, 반도체 기판(101) 및 텅스텐 실리사이드막(107)이 노출되도록 도전층(110)을 전면 식각하여 게이트 측벽에 도전층 스페이서(60)를 형성한다. 이에 의해 산화막 스페이서(50)에 의해 플로팅 게이트(20)가 고립되고, 산화막 스페이서(50)를 도전층 스페이서(60)가 감싸는 구조가 형성된다. 따라서, 산화막 스페이서(50)에 의해 플로팅 게이트(20)간의 간섭 효과를 완전히 차단하지 못하더라도 도전층 스페이서(60)가 존재하기 때문에 간섭 효과를 완전히 차단할 수 있다. 여기서, 도전층 스페이서(60)는 50∼150Å 정도의 두께로 형성한다. 한편, 도전층 스페이서(60)가 형성되기 이전에 산화막 스페이서(50)에 의해 플로팅 게이트(20)와 콘트롤 게이트(30)가 연결되는 것이 방지되어 결국 커플링비가 커지게 되는 효과도 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한 후 콘트롤 게이트의 일부로부터 반도체 기판까지 산화막 스페이서를 형성한 후 산화막 스페이서를 감싸도록 콘트롤 게이트로부터 반도체 기판까지 도전층 스페이서를 형성함으로써 플로팅 게이트가 고립되어 인접 셀간의 간섭 효과를 줄이고, 커플링비를 증가시켜 셀 균일성을 향상시키고, 인접 셀간 간섭 효과에 의한 문턱 전압 변화를 최소화하여 동작 셀의 성능(performance)를 향상시킬 수 있다.
Claims (11)
- 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성된 게이트;상기 반도체 기판상의 소정 영역에 형성된 접합부;상기 게이트 측벽의 일부로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 형성된 절연막 스페이서; 및상기 절연막 스페이서를 감싸도록 상기 게이트 측벽으로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 형성된 도전층 스페이서를 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 절연막 스페이서는 산화막을 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 절연막 스페이서는 상기 플로팅 게이트를 감싸도록 형성되는 플래쉬 메모리 소자.
- (a) 반도체 기판 상부의 소정 영역에 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 상기 반도체 기판상의 소정 영역에 소자 분리막을 형성하는 단계;(b) 상기 반도체 기판 상의 소정 영역에 접합부를 형성하는 단계;(c) 상기 게이트 측벽의 일부로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 절연막 스페이서를 형성하는 단계; 및(d) 상기 절연막 스페이서를 감싸도록 상기 게이트 측벽으로부터 상기 반도체 기판 상부의 소정 영역까지 상기 접합부가 노출되도록 도전층 스페이서를 형성하는 단계를 포함하는 플래쉬 메모리 소자.
- 제 4 항에 있어서, 상기 (a) 단계는상기 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성하는 단계;상기 제 1 폴리실리콘막 및 상기 터널 산화막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 연마하여 소자 분리막을 형성하는 단계;전체 구조 상부에 유전체막 및 제 2 폴리실리콘막을 형성한 후 상기 제 2 폴리실리콘막을 패터닝하여 상기 소자 분리막과 수직한 방향으로 콘트롤 게이트를 형 성하는 단계; 및상기 콘트롤 게이트를 형성한 후 노출된 상기 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 (c) 단계는상기 게이트를 포함한 전체 구조 상부에 산화막 및 질화막을 형성하는 단계;상기 질화막 및 상기 산화막을 전면 식각하여 상기 게이트 측벽에 산화막 스페이서를 형성하고, 상기 산화막 스페이서 측벽에 질화막 스페이서를 형성하는 단계; 및상기 질화막 스페이서를 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 절연막 스페이서는 50 내지 150Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 도전층 스페이서는 50 내지 150Å의 두께로 형성하 는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 도전층 스페이서는 상기 절연막 스페이서가 형성된 상기 게이트를 포함한 전체 구조 상부에 도전층을 형성한 후 상기 도전층을 전면 식각하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 도전층은 폴리실리콘막, 텅스텐막 또는 텅스텐 실리사이드막을 포함한 도전 물질을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 10 항에 있어서, 상기 폴리실리콘막은 언도프트 폴리실리콘막, 도프트 폴리실리콘막을 포함하여 농도와 관련없이 모든 폴리실리콘막을 이용하는 플래쉬 메모리 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060015008A KR100719692B1 (ko) | 2006-02-16 | 2006-02-16 | 플래쉬 메모리 소자 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060015008A KR100719692B1 (ko) | 2006-02-16 | 2006-02-16 | 플래쉬 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100719692B1 true KR100719692B1 (ko) | 2007-05-17 |
Family
ID=38277587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060015008A KR100719692B1 (ko) | 2006-02-16 | 2006-02-16 | 플래쉬 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100719692B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004039A (ko) * | 1995-06-30 | 1997-01-29 | 김주용 | 이이피롬의 제조방법 |
| KR970060501A (ko) * | 1996-01-31 | 1997-08-12 | 김광호 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR970060502A (ko) * | 1996-01-31 | 1997-08-12 | 김광호 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR19980074815A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체장치의 불휘발성 메모리 및 그 제조방법 |
| KR200445110Y1 (ko) * | 2007-07-18 | 2009-06-30 | 주식회사 메자인 | 담배진열대의 인출부 조명장치 |
-
2006
- 2006-02-16 KR KR1020060015008A patent/KR100719692B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004039A (ko) * | 1995-06-30 | 1997-01-29 | 김주용 | 이이피롬의 제조방법 |
| KR970060501A (ko) * | 1996-01-31 | 1997-08-12 | 김광호 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR970060502A (ko) * | 1996-01-31 | 1997-08-12 | 김광호 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR19980074815A (ko) * | 1997-03-27 | 1998-11-05 | 윤종용 | 반도체장치의 불휘발성 메모리 및 그 제조방법 |
| KR200445110Y1 (ko) * | 2007-07-18 | 2009-06-30 | 주식회사 메자인 | 담배진열대의 인출부 조명장치 |
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