KR970063754A - 플래쉬 이이피롬 셀 제조 방법 - Google Patents

플래쉬 이이피롬 셀 제조 방법 Download PDF

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    • H10B—ELECTRONIC MEMORY DEVICES
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  • Semiconductor Memories (AREA)

Abstract

본 발명은 컨트롤 게이트가 스플릿 게이트의 구조로 이루어진 플래쉬 이이피롬 셀 제조시에 별도의 마스크를 사용하지 않고, 자기 정렬 방식으로 소오스 및 드레인 영역을 형성하므로써, 플로팅 게이트를 형성하기 위한 마스크와 소오스 및 드레인 영역을 형성하기 위한 마스크간의 오배열로 인한 좌우 셀의 컨트롤 게이트 길이의 차이를 줄일 수 있는 플래쉬 이이피롬 셀 제조 방법이 개시된다.

Description

플래쉬 이이피롬 셀 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3e도는 본 발명의 제1실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도.
제4a도 내지 제4e도는 본 발명의 제2실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도.

Claims (5)

  1. 플래쉬 이이피롬 셀 제조 방법에 있어서, 실리콘 기판상에 터널 산화막 및 제1폴리 실리콘층을 형성하는 단계와, 상기 제1폴리 실리콘층 상부에 제1질화막을 증착한 후, 선택적으로 패터닝 하는 단계와, 상기 패턴화된 제1질화막 사이에 노출된 각각의 제1폴리 실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제1산화막 중 어느 하나를 통해 불순물을 주입하여 상기 실리콘 기판내에 제1접합 영역을 형성하는 단계와, 상기 불순물 주입시 사용된 제1산화막 및 패턴화 된 상기 제1질화막을 제거하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 플로팅 게이트를 형성하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 식각하여 노출된 실리콘 기판을 통해 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막 및 제2질화막을 증착하는 단계와, 상기 플로팅 게이트 상부 및 측벽에 상기 제2산화막 및 제2질화막이 잔류하도록 상기 제2산화막 및 제2질화막을 선택적으로 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 제3산화막 및 제2폴리 실리콘층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  2. 제1항에 있어서, 상기 플로팅 게이트는 제1폴리 실리콘층 상부에 형성된 제1산화막을 베리어로한 자기 정렬 식각 공정에 의해 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  3. 제1항에 있어서, 상기 제1접합 영역 및 제2접합 영역에 주입되는 뷸순물은 인(P)인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  4. 플래쉬 이이피롬 셀 제조방법에 있어서, 실리콘 기판상에 터널 산화막, 제1폴리 실리콘층, ONO층 및 제2폴리 실리콘층을 형성하는 단계와, 상기 제2폴리 실리콘층 상부에 Si3N4막을 증착한 후, 선택적으로 패터닝 하는 단계와, 상기 패턴화된 Si3N4막 사이에 노출된 각각의 제2폴리실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제2폴리 실리콘층,ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하는 단계와, 상기 식각 공정에 의해 노출된 실리콘 기판 영역에 불순물을 주입하여 제1접합 영역을 형성하는 단계와, 상기 제1접합 영역이 형성된 상부에 제2산화막을 형성하는 단계와, 상기 질화막, 제2폴리 실리콘층, ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 서로 이격된 스택 구조의 게이트를 형성하는 단계와, 상기 서로 이격된 스택 구조의 게이트 사이로 노출된 실리콘 기판 영역에 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막을 증착한 후, 제2산화막을 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 층간 절연막을 증착한 후, 상기 제2접합 영역이 형성된 상부에 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막이 패터닝 되어 노출된 실리콘 기판 영역상에 제4산화막을 형성한 후, 상기 전체 구조 상부에 제3폴리 실리콘층을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  5. 제4항에 있어서, 상기 서로 이격된 스택 구조의 게이트는 제2폴리 실리콘층 상부에 형성된 제1산화막을 베리어로하여 자기 정렬 식각 공정에 의해 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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