JPH09223754A - フラッシュｅｅｐｒｏｍセル製造方法 - Google Patents
フラッシュｅｅｐｒｏｍセル製造方法Info
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- JPH09223754A JPH09223754A JP9024590A JP2459097A JPH09223754A JP H09223754 A JPH09223754 A JP H09223754A JP 9024590 A JP9024590 A JP 9024590A JP 2459097 A JP2459097 A JP 2459097A JP H09223754 A JPH09223754 A JP H09223754A
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- oxide film
- forming
- film
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- layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明はスプリット構造をなすコントロール
ゲートを有するフラッシュＥＥＰＲＯＭセル製造時に別
途のマスクを用いずに自己整列方式でソース及びドレー
ン領域を形成することを目的とする。 【解決手段】 自己整列方式でソースおよびドレーン領
域を形成することによりフローティングゲートを形成す
るためのマスクとソースおよびドレーン領域を形成する
ためのマスク間の誤配列を防止することにより各セルの
コントロールゲートの長さを同一に構成することができ
る。
ゲートを有するフラッシュＥＥＰＲＯＭセル製造時に別
途のマスクを用いずに自己整列方式でソース及びドレー
ン領域を形成することを目的とする。 【解決手段】 自己整列方式でソースおよびドレーン領
域を形成することによりフローティングゲートを形成す
るためのマスクとソースおよびドレーン領域を形成する
ためのマスク間の誤配列を防止することにより各セルの
コントロールゲートの長さを同一に構成することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭセル製造方法に関し、特に別途のマスクを使用せず
に自己整列方式でソース及びドレーン領域を形成するこ
とができるスプリットゲート構造を有するフラッシュＥ
ＥＰＲＯＭセル製造方法に関するものである。
ＯＭセル製造方法に関し、特に別途のマスクを使用せず
に自己整列方式でソース及びドレーン領域を形成するこ
とができるスプリットゲート構造を有するフラッシュＥ
ＥＰＲＯＭセル製造方法に関するものである。
【０００２】
【従来の技術】一般的に、非揮発性メモリセルの一種で
あるフラッシュＥＥＰＲＯＭセルは電気的記録（progra
m ）及び消去（erase ）機能を有し、積層（stack ）構
造とスプリット（split ）ゲート構造に区分される。
あるフラッシュＥＥＰＲＯＭセルは電気的記録（progra
m ）及び消去（erase ）機能を有し、積層（stack ）構
造とスプリット（split ）ゲート構造に区分される。
【０００３】図１は積層構造を有するフラッシュＥＥＰ
ＲＯＭセルの断面図であり、積層構造を有するフラッシ
ュＥＥＰＲＯＭセルは基本的にシリコン基板1A上に形成
されたトンネル酸化膜2A、フローティングゲート3A、層
間酸化膜4A、コントロールゲート5A、ドレーン領域6A及
びソース領域7Aによりなる。
ＲＯＭセルの断面図であり、積層構造を有するフラッシ
ュＥＥＰＲＯＭセルは基本的にシリコン基板1A上に形成
されたトンネル酸化膜2A、フローティングゲート3A、層
間酸化膜4A、コントロールゲート5A、ドレーン領域6A及
びソース領域7Aによりなる。
【０００４】図２はスプリットゲート構造を有するフラ
ッシュＥＥＰＲＯＭセルの断面図であり、スプリットゲ
ート構造を有するフラッシュＥＥＰＲＯＭセルも基本的
にはシリコン基板1B上に形成トンネル酸化膜2B、フロー
ティングゲート3B、層間酸化膜4B、コントロールゲート
5B、ドレーン領域6B及びソース領域7Bによりなる。ま
た、スプリットゲート構造を有するフラッシュＥＥＰＲ
ＯＭセルには図２に図示されたようにセレクト（selec
t）ゲート酸化膜8Bが形成されている。
ッシュＥＥＰＲＯＭセルの断面図であり、スプリットゲ
ート構造を有するフラッシュＥＥＰＲＯＭセルも基本的
にはシリコン基板1B上に形成トンネル酸化膜2B、フロー
ティングゲート3B、層間酸化膜4B、コントロールゲート
5B、ドレーン領域6B及びソース領域7Bによりなる。ま
た、スプリットゲート構造を有するフラッシュＥＥＰＲ
ＯＭセルには図２に図示されたようにセレクト（selec
t）ゲート酸化膜8Bが形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなスプリットゲート構造を有するフラッシュＥＥＰＲ
ＯＭセルを製造する過程においては次のような問題点が
発生する。
うなスプリットゲート構造を有するフラッシュＥＥＰＲ
ＯＭセルを製造する過程においては次のような問題点が
発生する。
【０００６】第２ポリシリコン層がスプリットゲート構
造でなるフラッシュＥＥＰＲＯＭセルのコントロールゲ
ートを形成するためには第１ポリシリコン層のエッチン
グ（etching ）工程以後別途のマスクを使用しなければ
ならない。この場合フローティングゲートを形成するた
めのマスクとソース及びドレーン領域を形成するための
マスクを誤配列によりすべてのセルにおいてのコントロ
ールゲートの長さが異なることがあり得る。
造でなるフラッシュＥＥＰＲＯＭセルのコントロールゲ
ートを形成するためには第１ポリシリコン層のエッチン
グ（etching ）工程以後別途のマスクを使用しなければ
ならない。この場合フローティングゲートを形成するた
めのマスクとソース及びドレーン領域を形成するための
マスクを誤配列によりすべてのセルにおいてのコントロ
ールゲートの長さが異なることがあり得る。
【０００７】さらに、第３ポリシリコン層がスプリット
ゲート構造としてなるフラッシュＥＥＰＲＯＭセルのコ
ントロールゲートを形成するためには第２ポリシリコン
層のエッチング工程以後に別途のマスクを利用しなけれ
ばならない。この場合にもフローティングゲートを形成
するためのマスクとソース及びドレーン領域を形成する
ためのマスクの誤配列によりすべてのセルにおいてコン
トロールゲートの長さが異なることがあり得る。
ゲート構造としてなるフラッシュＥＥＰＲＯＭセルのコ
ントロールゲートを形成するためには第２ポリシリコン
層のエッチング工程以後に別途のマスクを利用しなけれ
ばならない。この場合にもフローティングゲートを形成
するためのマスクとソース及びドレーン領域を形成する
ためのマスクの誤配列によりすべてのセルにおいてコン
トロールゲートの長さが異なることがあり得る。
【０００８】このような原因によって各々のセルを通じ
て流れる電流の量が不均一になるため素子のプログラム
特性のような電気的特性が低下する。
て流れる電流の量が不均一になるため素子のプログラム
特性のような電気的特性が低下する。
【０００９】したがって、本発明は別途のマスクを使用
せずに自己配列方式でソース及びドレーン領域を形成す
ることにより上述した問題点を解決することができるス
プリットゲート構造を有するフラッシュＥＥＰＲＯＭセ
ル製造方法を提供することにその目的がある。
せずに自己配列方式でソース及びドレーン領域を形成す
ることにより上述した問題点を解決することができるス
プリットゲート構造を有するフラッシュＥＥＰＲＯＭセ
ル製造方法を提供することにその目的がある。
【００１０】
【課題を解決するための手段】上述した目的を達成する
ための本発明は、シリコン基板上にトンネル酸化膜及び
第１ポリシリコン層を順次に形成する段階と、第１ポリ
シリコン層上部に第１窒化膜を蒸着した後パターニング
する段階と、パターニングされた第１窒化膜間に露出さ
れた第１ポリシリコン層上部に第１酸化膜を形成する段
階と、第１酸化膜を包含する全体構造上部に第１感光膜
を形成した後パターニングする段階と、パターニングさ
れた感光膜と第１窒化膜をマスクとして不純物イオンを
注入してシリコン基板に第１接合領域を形成する段階
と、第１接合領域上部の第１酸化膜、第１感光膜及び第
１窒化膜を除去する段階と、第１ポリシリコン層及びト
ンネル酸化膜を選択的に触刻してフローティングゲート
を形成する段階と、露出された前記シリコン基板に不純
物イオンを注入して第２接合領域を形成する段階と、全
体構造上部に第２酸化膜及び第２窒化膜を形成する段階
と、フローティングゲート上部及び側壁に前記第２酸化
膜及び第２窒化膜が残留するように第２酸化膜及び第２
窒化膜を選択的に触刻してセルスペーサを形成する段階
と、全体構造上部に第３酸化膜及び第２ポリシリコン層
を順次に形成する段階とによりなるスプリットゲート構
造を有するフラッシュＥＥＰＲＯＭセルを構成すること
ができる。
ための本発明は、シリコン基板上にトンネル酸化膜及び
第１ポリシリコン層を順次に形成する段階と、第１ポリ
シリコン層上部に第１窒化膜を蒸着した後パターニング
する段階と、パターニングされた第１窒化膜間に露出さ
れた第１ポリシリコン層上部に第１酸化膜を形成する段
階と、第１酸化膜を包含する全体構造上部に第１感光膜
を形成した後パターニングする段階と、パターニングさ
れた感光膜と第１窒化膜をマスクとして不純物イオンを
注入してシリコン基板に第１接合領域を形成する段階
と、第１接合領域上部の第１酸化膜、第１感光膜及び第
１窒化膜を除去する段階と、第１ポリシリコン層及びト
ンネル酸化膜を選択的に触刻してフローティングゲート
を形成する段階と、露出された前記シリコン基板に不純
物イオンを注入して第２接合領域を形成する段階と、全
体構造上部に第２酸化膜及び第２窒化膜を形成する段階
と、フローティングゲート上部及び側壁に前記第２酸化
膜及び第２窒化膜が残留するように第２酸化膜及び第２
窒化膜を選択的に触刻してセルスペーサを形成する段階
と、全体構造上部に第３酸化膜及び第２ポリシリコン層
を順次に形成する段階とによりなるスプリットゲート構
造を有するフラッシュＥＥＰＲＯＭセルを構成すること
ができる。
【００１１】さらに、本発明は、シリコン基板上にトン
ネル酸化膜、第１ポリシリコン層、ＯＮＯ層及び第２ポ
リシリコン層を順次に形成する段階と、第２ポリシリコ
ン層上部に窒化膜を蒸着した後選択的にパターニングす
る段階と、パターニングされた窒化膜間に露出された第
２ポリシリコン層上部に第１酸化膜を形成する段階と、
全体構造上部に第１感光膜を形成した後パターニングす
る段階と、第１感光膜及び窒化膜をマスクとして第２ポ
リシリコン層、ＯＮＯ層、第１ポリシリコン層及びトン
ネル酸化膜を選択的に触刻する段階と、シリコン基板の
露出された領域に不純物イオンを注入して第１接合領域
を形成する段階と、第１接合領域が形成された上部に第
２酸化膜を形成する段階と、残留した第１酸化膜及び第
２酸化膜を触刻防止層として前記窒化膜、第２ポリシリ
コン層、ＯＮＯ層、第１ポリシリコン層及びトンネル酸
化膜を選択的に触刻して互いに離隔された第１及び第２
ゲートを形成する段階と、第１及び第２ゲート間に露出
されたシリコン基板領域に不純物イオンを注入して第２
接合領域を形成する段階と、全体構造上部に第３酸化膜
を蒸着した後第３酸化膜を触刻してセルスペーサを形成
する段階と、全体構造上部に絶縁膜を蒸着した後パター
ニングして第２接合領域上部に層間絶縁膜を形成する段
階と、露出されたシリコン基板領域上に第４酸化膜を形
成した後全体構造上部に第３ポリシリコン層を形成する
段階とによりフラッシュＥＥＰＲＯＭセルを製造するこ
とにより各セルのコントロールゲートの長さを同一に構
成することができる。
ネル酸化膜、第１ポリシリコン層、ＯＮＯ層及び第２ポ
リシリコン層を順次に形成する段階と、第２ポリシリコ
ン層上部に窒化膜を蒸着した後選択的にパターニングす
る段階と、パターニングされた窒化膜間に露出された第
２ポリシリコン層上部に第１酸化膜を形成する段階と、
全体構造上部に第１感光膜を形成した後パターニングす
る段階と、第１感光膜及び窒化膜をマスクとして第２ポ
リシリコン層、ＯＮＯ層、第１ポリシリコン層及びトン
ネル酸化膜を選択的に触刻する段階と、シリコン基板の
露出された領域に不純物イオンを注入して第１接合領域
を形成する段階と、第１接合領域が形成された上部に第
２酸化膜を形成する段階と、残留した第１酸化膜及び第
２酸化膜を触刻防止層として前記窒化膜、第２ポリシリ
コン層、ＯＮＯ層、第１ポリシリコン層及びトンネル酸
化膜を選択的に触刻して互いに離隔された第１及び第２
ゲートを形成する段階と、第１及び第２ゲート間に露出
されたシリコン基板領域に不純物イオンを注入して第２
接合領域を形成する段階と、全体構造上部に第３酸化膜
を蒸着した後第３酸化膜を触刻してセルスペーサを形成
する段階と、全体構造上部に絶縁膜を蒸着した後パター
ニングして第２接合領域上部に層間絶縁膜を形成する段
階と、露出されたシリコン基板領域上に第４酸化膜を形
成した後全体構造上部に第３ポリシリコン層を形成する
段階とによりフラッシュＥＥＰＲＯＭセルを製造するこ
とにより各セルのコントロールゲートの長さを同一に構
成することができる。
【００１２】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図３（ａ）乃至図３（ｅ）は
本発明の第１実施形態によるフラッシュＥＥＰＲＯＭセ
ル製造方法を説明するための断面図である。
本発明を詳細に説明する。図３（ａ）乃至図３（ｅ）は
本発明の第１実施形態によるフラッシュＥＥＰＲＯＭセ
ル製造方法を説明するための断面図である。
【００１３】図３（ａ）に図示した如くシリコン基板11
上にトンネル酸化膜12及び第１ポリシリコン層13A を形
成する。第１ポリシリコン層13A 上部に第１窒化膜15A
を蒸着した後、触刻工程を介して選択的に触刻する。パ
ターニングされた第１窒化膜15A 間に露出された第１ポ
リシリコン層13A 上に第１酸化膜14A を形成する。
上にトンネル酸化膜12及び第１ポリシリコン層13A を形
成する。第１ポリシリコン層13A 上部に第１窒化膜15A
を蒸着した後、触刻工程を介して選択的に触刻する。パ
ターニングされた第１窒化膜15A 間に露出された第１ポ
リシリコン層13A 上に第１酸化膜14A を形成する。
【００１４】第１ポリシリコン層13A 及び第１酸化膜14
A を包含する全体構造上部に第１感光膜16A を塗布した
後、フォトリソグラフィ工程を通じて第１感光膜16A を
パターニングする。パターニングされた第１感光膜16A
及び第１窒化膜15A をマスクとして用いて露出された第
１酸化膜14A を通じて燐（Ｐ）イオン等のような不純物
イオンを注入することによりシリコン基板11内に第１接
合領域17A を形成する。
A を包含する全体構造上部に第１感光膜16A を塗布した
後、フォトリソグラフィ工程を通じて第１感光膜16A を
パターニングする。パターニングされた第１感光膜16A
及び第１窒化膜15A をマスクとして用いて露出された第
１酸化膜14A を通じて燐（Ｐ）イオン等のような不純物
イオンを注入することによりシリコン基板11内に第１接
合領域17A を形成する。
【００１５】図３（ｂ）を通じて以後の工程を説明する
と、不純物イオンが注入された第１接合領域17A 上の第
１酸化膜14A 、パターニングされた第１感光膜16A 及び
第１窒化膜15A を触刻工程を介して除去する。第１ポリ
シリコン層13A 上部に残留した第１酸化膜14A を触刻防
止層にした自己整列触刻工程を利用して第１ポリシリコ
ン層13A 及びトンネル酸化膜12の露出した部分を触刻す
る。
と、不純物イオンが注入された第１接合領域17A 上の第
１酸化膜14A 、パターニングされた第１感光膜16A 及び
第１窒化膜15A を触刻工程を介して除去する。第１ポリ
シリコン層13A 上部に残留した第１酸化膜14A を触刻防
止層にした自己整列触刻工程を利用して第１ポリシリコ
ン層13A 及びトンネル酸化膜12の露出した部分を触刻す
る。
【００１６】その後、全体構造上部に第２感光膜16B を
塗布した後、フォトリソグラフィ工程によりパターニン
グする。パターニングされた第２感光膜16B 及び残留さ
れた第１酸化膜14A をマスクとして利用したイオン注入
工程により露出されたシリコン基板11上に不純物を注入
して第２接合領域17B を形成する。
塗布した後、フォトリソグラフィ工程によりパターニン
グする。パターニングされた第２感光膜16B 及び残留さ
れた第１酸化膜14A をマスクとして利用したイオン注入
工程により露出されたシリコン基板11上に不純物を注入
して第２接合領域17B を形成する。
【００１７】その後、図３（ｃ）に図示した如くパター
ニングされた第２感光膜16B を除去した後、全体構造上
部に第２酸化膜14B 及び第２感光膜15B を順次に形成
し、パターニングされた第１ポリシリコン層13A 及びト
ンネル酸化膜12によりなるフローティングゲートの上部
にパターニングされた第３感光膜16C を形成する。
ニングされた第２感光膜16B を除去した後、全体構造上
部に第２酸化膜14B 及び第２感光膜15B を順次に形成
し、パターニングされた第１ポリシリコン層13A 及びト
ンネル酸化膜12によりなるフローティングゲートの上部
にパターニングされた第３感光膜16C を形成する。
【００１８】図３（ｄ）においてはパターニングされた
第３感光膜16C をマスクとして利用し、第２酸化膜14B
及び第２窒化膜15B の一部分が触刻された状態を図示し
ている。フローティングゲートＦ上部及び両側壁には第
２酸化膜14B 及び第２窒化膜15B が残留し、このときフ
ローティングゲートＦの両側壁に形成された第２酸化膜
14B はスペーサとなる。
第３感光膜16C をマスクとして利用し、第２酸化膜14B
及び第２窒化膜15B の一部分が触刻された状態を図示し
ている。フローティングゲートＦ上部及び両側壁には第
２酸化膜14B 及び第２窒化膜15B が残留し、このときフ
ローティングゲートＦの両側壁に形成された第２酸化膜
14B はスペーサとなる。
【００１９】図３（ｅ）は全体構造上部に第３酸化膜14
C 及び第２ポリシリコン層13B を形成した状態を図示し
た。第３酸化膜14C はセレクトトランジスタのゲート酸
化膜を形成するため形成されたものである。その後、ポ
リマスクを利用した触刻工程を介して第２ポリシリコン
層13B を選択的に触刻することによりスプリット構造を
有するフラッシュＥＥＰＲＯＭセルがなされる。
C 及び第２ポリシリコン層13B を形成した状態を図示し
た。第３酸化膜14C はセレクトトランジスタのゲート酸
化膜を形成するため形成されたものである。その後、ポ
リマスクを利用した触刻工程を介して第２ポリシリコン
層13B を選択的に触刻することによりスプリット構造を
有するフラッシュＥＥＰＲＯＭセルがなされる。
【００２０】上述した本発明の第１実施形態において図
３（ａ）と関連した工程のうち不純物イオンを注入して
第１接合領域17A を形成した後、第１酸化膜14A を除去
することもでき、これとは反対に第１酸化膜を先に除去
した後、不純物イオン注入工程を進行することもでき
る。さらに、図３（ｃ）と関連した工程過程のうち、第
２酸化膜及び第２窒化膜によりなるＯＮ構造を第２酸化
膜、第２窒化膜及び第２酸化膜とによりなるＯＮＯ構造
に形成することができる。
３（ａ）と関連した工程のうち不純物イオンを注入して
第１接合領域17A を形成した後、第１酸化膜14A を除去
することもでき、これとは反対に第１酸化膜を先に除去
した後、不純物イオン注入工程を進行することもでき
る。さらに、図３（ｃ）と関連した工程過程のうち、第
２酸化膜及び第２窒化膜によりなるＯＮ構造を第２酸化
膜、第２窒化膜及び第２酸化膜とによりなるＯＮＯ構造
に形成することができる。
【００２１】図４（ａ）乃至図４（ｅ）は本発明の第２
実施形態によるフラッシュＥＥＰＲＯＭセル製造方法を
説明するための断面図である。図４（ａ）に図示されて
いる如く、シリコン基板21上にトンネル酸化膜22、第１
ポリシリコン層23A 、ＯＮＯ層28及び第２ポシリコン層
23B が順次に形成される。
実施形態によるフラッシュＥＥＰＲＯＭセル製造方法を
説明するための断面図である。図４（ａ）に図示されて
いる如く、シリコン基板21上にトンネル酸化膜22、第１
ポリシリコン層23A 、ＯＮＯ層28及び第２ポシリコン層
23B が順次に形成される。
【００２２】窒化膜（Ｓｉ3 Ｎ4 膜）25を第２ポリシリ
コン層23B の上部に蒸着した後、触刻工程を用いて選択
的にパターニングする。パターニングされた窒化膜25間
に露出された第２ポリシリコン層23B 上部に第１酸化膜
24A を形成し、その後、全体構造上部に第１感光膜26A
を塗布する。第１感光膜26A はフォトリソグラフィ工程
を介してパターニングされる。
コン層23B の上部に蒸着した後、触刻工程を用いて選択
的にパターニングする。パターニングされた窒化膜25間
に露出された第２ポリシリコン層23B 上部に第１酸化膜
24A を形成し、その後、全体構造上部に第１感光膜26A
を塗布する。第１感光膜26A はフォトリソグラフィ工程
を介してパターニングされる。
【００２３】図４（ｂ）にはパターニングされた第１感
光膜26A 及び窒化膜25をマスクとして用いて露出された
第１酸化膜24A 及び第２ポリシリコン層23B 、ＯＮＯ層
28、第１ポリシリコン層23A 及びトンネル酸化膜22を選
択的に除去した状態を図示した。
光膜26A 及び窒化膜25をマスクとして用いて露出された
第１酸化膜24A 及び第２ポリシリコン層23B 、ＯＮＯ層
28、第１ポリシリコン層23A 及びトンネル酸化膜22を選
択的に除去した状態を図示した。
【００２４】図４（ｃ）を説明すると、露出された第１
酸化膜24A 及び第２ポリシリコン層23B 、ＯＮＯ層28、
第１ポリシリコン層23A 及びトンネル酸化膜22を除去し
た後、シリコン基板21の露出された領域に不純物イオン
を注入して第１接合領域27Aを形成する。第１接合領域2
7A 上部には第２酸化膜24B が形成され、第１ポリシリ
コン層23A はフローティングゲートになる。
酸化膜24A 及び第２ポリシリコン層23B 、ＯＮＯ層28、
第１ポリシリコン層23A 及びトンネル酸化膜22を除去し
た後、シリコン基板21の露出された領域に不純物イオン
を注入して第１接合領域27Aを形成する。第１接合領域2
7A 上部には第２酸化膜24B が形成され、第１ポリシリ
コン層23A はフローティングゲートになる。
【００２５】その後の工程を図４（ｄ）及び図４（ｅ）
を通じて次のように説明する。第２ポリシコン層23B 上
部に形成された第１酸化膜24A 及び第２酸化膜24B を触
刻防止層に用いて窒化膜25、第２ポリシリコン層23B 、
ＯＮＯ層28、第１ポリシリコン層23A 及びトンネル酸化
膜22を選択的に触刻することにより互いに離隔された第
１及び第２ゲートG1，G2が形成され、各ゲートG1，G2は
第１ポリシリコン層23A と第２ポリシリコン層23B が積
層された構造をもつ。
を通じて次のように説明する。第２ポリシコン層23B 上
部に形成された第１酸化膜24A 及び第２酸化膜24B を触
刻防止層に用いて窒化膜25、第２ポリシリコン層23B 、
ＯＮＯ層28、第１ポリシリコン層23A 及びトンネル酸化
膜22を選択的に触刻することにより互いに離隔された第
１及び第２ゲートG1，G2が形成され、各ゲートG1，G2は
第１ポリシリコン層23A と第２ポリシリコン層23B が積
層された構造をもつ。
【００２６】互いに離隔された第１及び第２ゲートG1，
G2が形成され、全体構造上部に第２感光膜26B が塗布さ
れ、第２感光膜26B をフォトリソグラフィ工程を介して
パターニングする。互いに離隔された第１及び第２ゲー
トG1，G2間に露出されたシリコン基板21に不純物イオン
を注入することにより第２接合領域27B が形成される。
G2が形成され、全体構造上部に第２感光膜26B が塗布さ
れ、第２感光膜26B をフォトリソグラフィ工程を介して
パターニングする。互いに離隔された第１及び第２ゲー
トG1，G2間に露出されたシリコン基板21に不純物イオン
を注入することにより第２接合領域27B が形成される。
【００２７】パターニングされた第２感光膜26B が除去
された後、第３酸化膜24C を蒸着する。第３酸化膜24C
は触刻工程により触刻されるが、その一部分が残留して
セルスペーサを形成する。互いに離隔された第１及び第
２ゲートG1，G2を包含する全体構造上部に絶縁膜を蒸着
し、絶縁膜を触刻工程によりパターニングすることによ
り第１及び第２ゲートG1，G2間に層間絶縁膜29が形成さ
れる。
された後、第３酸化膜24C を蒸着する。第３酸化膜24C
は触刻工程により触刻されるが、その一部分が残留して
セルスペーサを形成する。互いに離隔された第１及び第
２ゲートG1，G2を包含する全体構造上部に絶縁膜を蒸着
し、絶縁膜を触刻工程によりパターニングすることによ
り第１及び第２ゲートG1，G2間に層間絶縁膜29が形成さ
れる。
【００２８】層間絶縁膜29を除去した後、露出されたシ
リコン基板21上に第４酸化膜24D を形成し、第４酸化膜
24D 、第１及び第２ゲートG1，G2、層間絶縁膜29を包含
した全体構造上部に第３ポリシリコン層23C を形成す
る。
リコン基板21上に第４酸化膜24D を形成し、第４酸化膜
24D 、第１及び第２ゲートG1，G2、層間絶縁膜29を包含
した全体構造上部に第３ポリシリコン層23C を形成す
る。
【００２９】上述した本発明の第２実施形態の図４
（ａ）と関連した工程のうち、窒化膜（Ｓｉ3 Ｎ4 ）を
形成した後、第２ポリシリコン層上部において選択的に
酸化するように熱工程を実施することもできる。
（ａ）と関連した工程のうち、窒化膜（Ｓｉ3 Ｎ4 ）を
形成した後、第２ポリシリコン層上部において選択的に
酸化するように熱工程を実施することもできる。
【００３０】
【発明の効果】上述した如く、本発明によればスプリッ
トゲート構造でなるコントロールゲートを有するフラッ
シュＥＥＰＲＯＭセル製造過程において別途のマスクを
用いず自己整列方式によりソース及びドレーン領域を形
成する。したがって、フローティングゲートを形成する
ためのマスクとソース及びドレーン領域を形成するため
のマスク間の誤配列により発生する各セルのコントロー
ルゲート長さの差異を防止する効果がある。
トゲート構造でなるコントロールゲートを有するフラッ
シュＥＥＰＲＯＭセル製造過程において別途のマスクを
用いず自己整列方式によりソース及びドレーン領域を形
成する。したがって、フローティングゲートを形成する
ためのマスクとソース及びドレーン領域を形成するため
のマスク間の誤配列により発生する各セルのコントロー
ルゲート長さの差異を防止する効果がある。
【図１】積層構造及びスプリットゲート構造を有する一
般的なフラッシュＥＥＰＲＯＭセルを各々図示した断面
図である。
般的なフラッシュＥＥＰＲＯＭセルを各々図示した断面
図である。
【図２】積層構造及びスプリットゲート構造を有する一
般的なフラッシュＥＥＰＲＯＭセルを各々図示した断面
図である。
般的なフラッシュＥＥＰＲＯＭセルを各々図示した断面
図である。
【図３】（ａ）乃至（ｅ）は本発明の第１実施形態によ
るフラッシュＥＥＰＲＯＭセル製造方法を説明するため
の断面図である。
るフラッシュＥＥＰＲＯＭセル製造方法を説明するため
の断面図である。
【図４】（ａ）乃至（ｅ）は本発明の第２実施形態によ
るフラッシュＥＥＰＲＯＭセル製造方法を説明するため
の断面図である。
るフラッシュＥＥＰＲＯＭセル製造方法を説明するため
の断面図である。
13A ，23A …第１ポリシリコン層 13B ，23B …第２ポリシリコン層 23C …第３ポリシリコン層 14A ，24A …第１酸化膜 14B ，24B …第２酸化膜 14C ，24C …第３酸化膜 24D …第４酸化膜 25…Ｓｉ3 Ｎ4 膜 15A ，15B …第１及び第２窒化膜 16A ，26A …第１感光膜 16B ，26B …第２感光膜 17A ，27A …第１接合領域 17B ，27B …第２接合領域 G1，G2…第１及び第２ゲート
Claims (4)
- 【請求項１】 フラッシュＥＥＰＲＯＭセル製造方法に
おいて、 シリコン基板上にトンネル酸化膜及び第１ポリシリコン
層を順次に形成する段階と、 前記第１ポリシコン層上部に第１窒化膜を蒸着した後、
パターニングする段階と、 前記パターニングされた窒化膜間に露出された第１ポリ
シリコン層上部に第１酸化膜を形成する段階と、 前記第１酸化膜を包含する全体構造上部に第１感光膜を
形成した後パターニングする段階と、 前記パターニングされた感光膜と第１窒化膜をマスクと
して用い、不純物イオンを注入して前記シリコン基板に
第１接合領域を形成する段階と、 前記第１接合領域上部の第１酸化膜、第１感光膜及び第
１窒化膜を除去する段階と、 前記第１ポリシリコン層及びトンネル酸化膜を選択的に
触刻してフローティングゲートを形成する段階と、 露出された前記シリコン基板に不純物イオンを注入して
第２接合領域を形成する段階と、 前記全体構造上部に第２酸化膜及び第２窒化膜を形成す
る段階と、 前記フローティングゲート上部及び側壁に前記第２酸化
膜及び第２窒化膜が残留するように前記第２酸化膜及び
第２窒化膜を選択的に触刻してセルスペーサを形成する
段階と、 前記全体構造上部に第３酸化膜及び第２ポリシリコン層
を順次に形成する段階とによりなることを特徴とするフ
ラッシュＥＥＰＲＯＭセル製造方法。 - 【請求項２】 請求項１において、 前記フローティングゲートは第１ポリシリコン層上部に
残留する前記第１酸化膜を触刻防止層として利用した自
己整列触刻工程により形成されることを特徴とするフラ
ッシュＥＥＰＲＯＭセル製造方法。 - 【請求項３】 請求項１において、 前記第１接合領域及び第２接合領域に注入される不純物
は燐（Ｐ）であることを特徴とするフラッシュＥＥＰＲ
ＯＭセル製造方法。 - 【請求項４】 スプリットゲート構造を有するフラッシ
ュＥＥＰＲＯＭセル製造方法において、 シリコン基板上にトンネル酸化膜、第１ポリシリコン
層、ＯＮＯ層及び第２ポリシリコン層を順次に形成する
段階と、 前記第２ポリシリコン層上部に窒化膜を蒸着した後、選
択的にパターニングする段階と、 前記パターニングされた窒化膜間に露出された第２ポリ
シリコン層上部に第１酸化膜を形成する段階と、 全体構造上部に第１感光膜を形成した後パターニングす
る段階と、 前記第１感光膜及び窒化膜をマスクとして前記第２ポリ
シリコン層、ＯＮＯ層、第１ポリシリコン層及びトンネ
ル酸化膜を選択的に触刻する段階と、 前記シリコン基板の露出された領域に不純物を注入して
第１接合領域を形成する段階と、 前記第１接合領域が形成された上部に第２酸化膜を形成
する段階と、 残留した第１酸化膜及び第２酸化膜を触刻防止層として
前記窒化膜、第２ポリシリコン層、ＯＮＯ層、第１ポリ
シリコン層及びトンネル酸化膜を選択的に触刻して互い
に離隔された第１及び第２ゲートを形成する段階と、 前記第１及び第２ゲート間に露出されたシリコン基板に
不純物イオンを注入して第２接合領域を形成する段階
と、 前記全体構造上部に第３酸化膜を蒸着した後、第３酸化
膜を触刻してセルスペーサを形成する段階と、 前記全体構造上部に絶縁膜を蒸着した後パターニングし
て前記第２接合領域上部に層間絶縁膜を形成する段階
と、 前記露出されたシリコン基板領域上に第４酸化膜を形成
した後、全体構造上部に第３ポリシリコン層を形成する
段階とによりなることを特徴とするスプリットゲート構
造を有するフラッシュＥＥＰＲＯＭセル製造方法。
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|---|---|
| JPH09223754A true JPH09223754A (ja) | 1997-08-26 |
| JP2741193B2 JP2741193B2 (ja) | 1998-04-15 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP9024590A Expired - Fee Related JP2741193B2 (ja) | 1996-02-09 | 1997-02-07 | フラッシュｅｅｐｒｏｍセル製造方法 |
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| US6005807A (en) * | 1998-09-16 | 1999-12-21 | Winbond Electronics Corp. | Method and apparatus for self-aligned memory cells and array using source side injection |
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| US6265301B1 (en) * | 1999-05-12 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Method of forming metal interconnect structures and metal via structures using photolithographic and electroplating or electro-less plating procedures |
| US6512264B1 (en) * | 1999-08-13 | 2003-01-28 | Advanced Micro Devices, Inc. | Flash memory having pre-interpoly dielectric treatment layer and method of forming |
| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| DE10008002C2 (de) * | 2000-02-22 | 2003-04-10 | X Fab Semiconductor Foundries | Split-gate-Flash-Speicherelement, Anordnung von Split-gate-Flash-Speicherelementen und Methode zum Löschen derselben |
| KR100493022B1 (ko) * | 2002-07-10 | 2005-06-07 | 삼성전자주식회사 | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 |
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| US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
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-
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- 1996-02-09 KR KR1019960003165A patent/KR100199381B1/ko not_active IP Right Cessation
-
1997
- 1997-02-06 GB GB9702426A patent/GB2310080B/en not_active Expired - Fee Related
- 1997-02-07 JP JP9024590A patent/JP2741193B2/ja not_active Expired - Fee Related
- 1997-02-11 US US08/798,960 patent/US5705416A/en not_active Expired - Lifetime
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| GB2310080A (en) | 1997-08-13 |
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