JP2002222877A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 無効領域の発生を抑えてセル面積の縮小を可
能にする。 【解決手段】 半導体基板２１上に積層されたトンネル
絶縁膜２２,浮遊ゲート２３,窒化シリコン膜２４の両側
方に側壁スペーサ２７を形成し、一方の側壁スペーサを
エッチングによって除去する。窒化シリコン膜２４及び
残った側壁スペーサ２７をマスクとして溝２９を形成
し、斜めイオン注入を行って溝２９の側壁スペーサ２７
側の側壁に不純物拡散領域３１を形成する。こうして、
溝２９の不純物拡散領域３１が形成されていない方の側
壁を浮遊ゲート２３の側端部の略直下に位置させて、浮
遊ゲート２３によって制御できない領域を殆ど無くす。
したがって、メモリセルトランジスタにも選択トランジ
スタにも属さない無効領域が殆どなくなり、結果的にメ
モリセルのセル面積を縮小できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、各メモリセルに
対して自己整合的に選択ゲートが形成された半導体記憶
装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の高性能化,高機
能化の進展に伴ってその集積度は増加の一途をたどり、
その結果チップサイズは大きくなる傾向にある。ところ
が、一方においては、半導体集積回路の価格低減の要求
も厳しく、チップサイズの縮小が大きな課題の一つとな
っている。

【０００３】不揮発性半導体記憶装置においてもチップ
サイズ縮小が課題となっており、チップサイズ縮小化の
手法の一つとして、基板表面に形成していた所謂選択ト
ランジスタを、半導体基板の一部に穿たれた溝(トレン
チ)の側壁に形成する方法が提案され、実用化されてい
る。

【０００４】以下、上記選択トランジスタを半導体基板
の溝の側壁に形成する不揮発性半導体装置の製造方法に
ついて説明する。図８は、従来の不純物拡散領域の形成
時における不揮発性半導体メモリの主要部(メモリセル)
の概略断面図である。図８において、１はシリコン基
板、２はトンネル絶縁膜(酸化膜)、３は浮遊ゲート、４
は窒化シリコン膜、５はメモリセル拡散領域、６は選択
トランジスタ(埋め込みトランジスタ)の絶縁膜である。

【０００５】この製造方法では、上記シリコン基板１の
表面に窒化シリコン膜４をマスクとして溝７を形成し、
以降の工程において溝７の中に導電性の材料を埋め込ん
でゲート電極とし、溝７の底面および側壁に選択トラン
ジスタを形成する。そのために、半導体基板１の表面か
ら鉛直方向に対してある角度で、溝７の一方の側壁８の
みに不純物をイオン注入(斜めイオン注入)してメモリセ
ル拡散領域５を形成している。

【０００６】この場合、上記浮遊ゲート３の下にあるト
ンネル酸化膜２の一部にも不純物が注入されるため、ト
ンネル酸化膜２の品質が劣化してしまう。この劣化は、
イオンの衝突によるトンネル酸化膜２とシリコン基板１
との境界面でのシリコン結晶の転移発生による。また、
トンネル酸化膜２中に残留する不純物イオンによるバリ
アハイトの低下によるものである。

【０００７】そこで、図９に示すようなトンネル酸化膜
への不純物注入を避ける不純物拡散領域の形成方法が提
案されている。図９(a)は不純物拡散領域の形成時にお
ける断面図であり、図９(b)は完成時の概略断面図であ
る。尚、図９(a)から図９(b)に至る工程の説明は省略す
る。また、図８と同じ部位には同じ番号を付与してい
る。図９(a)に示すごとく、溝７を形成する前に、トン
ネル絶縁膜２,浮遊ゲート３,窒化シリコン膜４の両側壁
に側壁スペーサ９を形成している。そのために、以後斜
めイオン注入を行う際に、側壁スペーサ９の存在によっ
てトンネル絶縁膜２の一部に不純物が注入されることが
避けられるのである。

【０００８】尚、図９(b)において、１０は選択トラン
ジスタのゲート電極である。また、１１は絶縁膜、１２
は複合酸化膜、１３は浮遊ゲート導電層、１４は制御ゲ
ートである。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のトンネル絶縁膜２,浮遊ゲート３,窒化シリコン膜４
の両側壁に側壁スペーサ９を形成して斜めイオン注入を
行う不揮発性半導体記憶装置の製造方法においては、図
９(b)に示す完成時の概略断面図から分かるように、溝
７における不純物拡散領域５が形成されない側の側壁領
域(丸印Ａの領域)に、浮遊ゲート３で制御ができない領
域が発生する。この部分はメモリセルトランジスタにも
選択トランジスタにも属さない無効領域となり、結果的
にメモリセルのセル面積が上記不要な領域分だけ増大し
てしまうという問題がある。

【００１０】そこで、この発明の目的は、無効領域の発
生を抑え、メモリセルのセル面積の縮小、延いてはチッ
プサイズ縮小を可能とする半導体記憶装置およびその製
造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、第１導電型の半導体基板上に第１絶
縁膜を介して浮遊ゲート電極を積層して成るメモリセル
トランジスタと,このメモリセルトランジスタに隣接し
て上記半導体基板に形成された溝に選択トランジスタの
ゲート電極を埋め込んだ構造を有する半導体記憶装置に
おいて、上記溝における一側壁のみに形成された不純物
拡散領域と、上記選択トランジスタのゲート電極の上端
部と上記不純物拡散領域の形成側に在る上記第１絶縁膜
および浮遊ゲート電極との間に形成された絶縁膜スペー
サと、上記選択トランジスタのゲート電極の上端部と上
記不純物拡散領域の非形成側に在る上記第１絶縁膜およ
び浮遊ゲート電極との間に形成された上記絶縁膜スペー
サの厚さよりも薄い絶縁膜を備えたことを特徴としてい
る。

【００１２】上記構成によれば、上記選択トランジスタ
のゲート電極の上端部と上記不純物拡散領域の形成側に
在る第１絶縁膜および浮遊ゲート電極との間には、絶縁
膜スペーサが形成されている。したがって、上記選択ト
ランジスタのゲート電極が埋め込まれる溝の側壁に斜め
イオン注入によって上記不純物拡散領域が形成される際
に、トンネル酸化膜としての第１絶縁膜に不純物が注入
されることが防止される。

【００１３】一方、上記選択トランジスタのゲート電極
の上端部と上記不純物拡散領域の非形成側に在る上記第
１絶縁膜および浮遊ゲート電極との間には、上記絶縁膜
スペーサの厚さよりも薄い絶縁膜のみが形成されてい
る。したがって、上記溝における不純物拡散領域が形成
されていない側の側壁には上記浮遊ゲート電極によって
制御されない領域は殆ど存在しない。すなわち、この発
明によれば、メモリセルトランジスタにも選択トランジ
スタにも属さない無効領域は殆どないのである。

【００１４】また、第２の発明は、第１導電型の半導体
基板上に第１絶縁膜,浮遊ゲートとなる第１導電膜およ
び第１窒化シリコン膜を順次堆積し,フォトリソグラフ
ィー技術によってビットラインおよび選択ゲートの形成
領域を設定する工程と、異方性エッチングによって,上
記第１窒化シリコン膜,第１導電膜および第１絶縁膜を
エッチングして上記半導体基板を露出させる工程と、表
面に第２窒化シリコン膜を堆積させた後,さらにその上
に化学気相成長法(ＣＶＤ)酸化膜を堆積させる工程と、
上記ＣＶＤ酸化膜と上記第１窒化シリコン膜上の第２窒
化シリコン膜を異方性エッチングによってエッチバック
し,上記第１絶縁膜,第１導電膜および第１窒化シリコン
膜の積層構造物の両側方に側壁スペーサを形成する工程
と、フォトリソグラフィー技術によって,レジストパタ
ーンを上記各積層構造物に関して,一方の側壁スペーサ
を完全に覆うようにパターニングし,他方の側壁スペー
サのみを除去する工程と、上記レジストパターンを除去
した後,異方性エッチングによって上記半導体基板表面
に溝を形成する工程と、上記溝の内壁全体にゲート絶縁
膜を形成する工程と、斜めイオン注入によって,上記溝
の側壁における上記側壁スペーサが形成されている側の
みに第２導電型の不純物を注入する工程と、上記溝にゲ
ート電極材料を埋め込む工程を備えたことを特徴とする
半導体記憶装置の製造方法。

【００１５】上記構成によれば、半導体基板上に順次堆
積された第１絶縁膜,第１導電膜および第１窒化シリコ
ン膜における両側方に側壁スペーサを形成した後に一方
の側壁スペーサを除去する。そして、残った側壁スペー
サと第１,第２窒化シリコン膜とをマスクとして半導体
基板表面に自己整合的に溝を形成し、この溝における側
壁スペーサ形成側の側壁に斜めイオン注入によって不純
物を注入するようにしている。したがって、上記イオン
注入の際にトンネル酸化膜となる第１絶縁膜に不純物が
注入されることが防止される。

【００１６】また、上記溝の側壁スペーサが形成されて
いない側における浮遊ゲートとなる第１導電膜の側方に
は、上記側壁スペーサの厚さよりも薄い第２窒化シリコ
ン膜のみが形成されている。したがって、上記溝におけ
る不純物が注入されていない側の側壁には上記浮遊ゲー
ト電極によって制御されない領域は殆ど存在しない。す
なわち、この発明によれば、メモリセルトランジスタに
も選択トランジスタにも属さない無効領域は殆どないの
である。

【００１７】また、第３の発明は、第１導電型の半導体
基板上に第１絶縁膜,浮遊ゲートとなる第１導電膜およ
び第１窒化シリコン膜を順次堆積し,フォトリソグラフ
ィー技術によってビットラインおよび選択ゲートの形成
領域を設定する工程と、異方性エッチングによって,上
記第１窒化シリコン膜,第１導電膜および第１絶縁膜を
エッチングして上記半導体基板を露出させる工程と、表
面に第２窒化シリコン膜を堆積させた後,更にその上に
ＣＶＤ酸化膜を堆積させる工程と、上記ＣＶＤ酸化膜と
上記第１窒化シリコン膜上の第２窒化シリコン膜を異方
性エッチングによってエッチバックし,上記第１絶縁膜,
第１導電膜および第１窒化シリコン膜の積層構造物の両
側方に側壁スペーサを形成する工程と、フォトリソグラ
フィー技術によって,レジストパターンを上記各積層構
造物に関して,一方の側壁スペーサを完全に覆うように
パターニングし,他方の側壁スペーサのみを除去する工
程と、上記レジストパターンを除去した後に,異方性エ
ッチングによって上記半導体基板表面に溝を形成する工
程と、上記溝の内壁全体にゲート絶縁膜を形成する工程
と、上記溝にゲート電極材料を堆積させ,平坦化するこ
とによって上記溝内にのみ上記ゲート電極材料を埋め込
む工程と、上記側壁スペーサを除去する工程と、イオン
注入によって,上記溝の側壁における後に上記側壁スペ
ーサが除去された側のみに第２導電型の不純物を注入す
る工程を備えたことを特徴としている。

【００１８】上記構成によれば、半導体基板上に順次堆
積された上記第１絶縁膜,第１導電膜および第１窒化シ
リコン膜における両側方に側壁スペーサを形成した後
に、一方の側壁スペーサを除去する。そして、残った側
壁スペーサと第１,第２窒化シリコン膜とをマスクとし
て半導体基板表面に自己整合的に溝を形成し、この溝の
内壁全体にゲート絶縁膜を形成し、さらに上記溝にゲー
ト電極材料を埋め込んで平坦化する。そうした後、残っ
た側壁スペーサを除去し、この側壁スペーサを除去した
領域から略垂直方向に上記溝の側壁にイオン注入によっ
て不純物を注入するようにしている。したがって、上記
イオン注入の際にトンネル酸化膜となる第１絶縁膜に不
純物が注入されることが防止される。

【００１９】また、上記溝の不純物が注入されていない
側における浮遊ゲートとなる第１導電膜の側方には、上
記側壁スペーサの厚さよりも薄い第２窒化シリコン膜の
みが形成されている。したがって、上記溝における不純
物が注入されていない側の側壁には上記浮遊ゲート電極
によって制御されない領域は殆ど存在しない。すなわ
ち、この発明によれば、メモリセルトランジスタにも選
択トランジスタにも属さない無効領域は殆どないのであ
る。

【００２０】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１〜図５は、本実施の形態の半導
体記憶装置の各製造工程における断面図である。第１導
電型の半導体基板２１上に、トンネル酸化膜２２となる
第１絶縁膜(７nm〜１１nm)を介して、浮遊ゲート電極２
３となる第１導電層(５０nm〜１００nm)が形成される。
さらに、窒化シリコン膜２４(５０nm〜２００nm)を堆積
して、フォトリソグラフィー技術によって、ビットライ
ンおよび選択ゲートを形成する領域を設定する。しかる
後に、異方性エッチングによって、上記窒化シリコン膜
４,第１導電膜,第１絶縁膜をエッチングして半導体基板
２１を露出させて、図１(a)に示すように、積層された
トンネル酸化膜２２,浮遊ゲート電極２３および窒化シ
リコン膜２４を形成する。

【００２１】次に、図１(b)に示すように、表面全体
に、薄い窒化シリコン膜２５を堆積させる。この窒化シ
リコン膜２５は、後にＣＶＤによる酸化膜で形成される
側壁スペーサを除去する際に、同じ酸化膜であるトンネ
ル酸化膜２２をエッチングから保護するために形成され
るものである。尚、その膜厚は、上記側壁スペーサを除
去するエッチングにおける酸化膜の窒化膜に対する選択
比を１００とすると、上記側壁スペーサの幅の１/１０
０にエッチング量のバラツキと窒化シリコン膜２５の膜
厚のバラツキとを加えた程度であればよい。さらに、図
１(c)に示すように、全体にＣＶＤによってＣＶＤ酸化
膜２６を２０nm〜４０nmの膜厚で堆積させる。

【００２２】次に、図２(d)に示すように、上記ＣＶＤ
酸化膜２６と下層の窒化シリコン膜２４上に在る窒化シ
リコン膜２５とを異方性エッチングでエッチバックし、
トンネル酸化膜２２,浮遊ゲート２３および窒化シリコ
ン膜２４の積層構造物の両側壁に側壁スペーサ２７を形
成する。この側壁スペーサ２７の幅は、斜め注入される
不純物イオンがトンネル酸化膜２２の領域に侵入するの
を防ぐのであるからイオン注入に対する絶縁膜のマスク
性で決まる。例えば、側壁スペーサ２７が酸化シリコン
膜で形成され、注入イオンが砒素イオンであり、注入エ
ネルギーが１５keＶである場合には、０.０２μ〜０.０
４μ程度になる。

【００２３】次に、図２(e)に示すように、フォトリソ
グラフィー技術によって、レジストパターン２８を形成
する。その場合、各レジストパターン２８は、各メモリ
セルに対応して形成され、一つのレジストパターン２８
における一側２８aは窒化シリコン膜２４上に位置する
一方、他側２８bは互いに隣接する側壁スペーサ２７間
に位置して、一方の側壁スペーサ２７aを完全に露出さ
せるようにパターニングされる。その後、図２(f)に示
すように、レジストパターン２８によって覆われていな
い方の側壁スペーサ２７aのみをエッチングによって除
去する。その際におけるエッチングは、窒化シリコン膜
２８に対して酸化膜エッチングの選択比が大きいエッチ
ングであって、等方性のエッチングであることが好まし
い。例えば、このようなエッチング法としてはフッ酸浸
液によるエッチングがある。

【００２４】次に、図３(g)に示すように、上記レジス
トパターン２８を除去し、窒化シリコン膜２４と酸化膜
とに対してシリコンエッチングの選択比が高い異方性エ
ッチングを用いて、半導体基板２１をエッチングして溝
２９を形成する。尚、その場合における溝２９の断面形
状は、深さをＤ,幅をＷとし、メモリセルトランジスタ
と後に自己整合的に溝２９に形成される埋め込みトラン
ジスタ(選択トランジスタ)との間に形成される不純物拡
散領域の深さをＸ_jとし、設計上必要とされる埋め込み
トランジスタの実効チャンネル長をＬ_effとすると、次
式 (Ｗ＋２×Ｄ)−Ｘ_j＝Ｌ_eff を満たすように決定される。

【００２５】次に、図３(h)に示すように、上記溝２９
の内壁全体にゲート絶縁膜３０を形成する。そして、図
３(i)に示すように、側壁スペーサ２７下部における半
導体基板２１のみに不純物を導入できる角度で、第２導
電型の不純物をイオン注入する。その際に、注入方向が
鉛直線となす角度をθ、溝２９の底面から窒化シリコン
膜２４の上端までの高さをＨ、溝２９の幅をＷとする
と、θは次式 tanθ＝Ｗ/Ｈ によって決定される。この角度θで注入を行うことによ
って、溝２９の側面に不純物拡散領域３１が形成され
る。しかも、トンネル酸化膜２２,浮遊ゲート２３およ
び窒化シリコン膜２４の側方に形成された側壁スペーサ
２７がトンネル酸化膜２２に達する不純物イオンのマス
クとして機能するため、トンネル酸化膜２２の品質は保
たれる。

【００２６】その後、図４(j)に示すように、後に選択
ゲートとなる導電層３２を溝２９に埋め込んで平坦化す
る。そして、図４(k)に示すように、エッチバックを行
って窒化シリコン膜２４と、窒化シリコン膜２４の側方
の窒化シリコン膜２５と、側壁スペーサ２７の上部とを
露出させる。その際に、平坦化された導電層３２の表面
を、浮遊ゲート２３の上面と下面との間に位置させる。
その後、図４(l)に示すように、導電層３２上のギャッ
プ部に酸化膜３３を埋め込んで平坦化する。

【００２７】しかる後に、図５(m)に示すように、シリ
コンおよび窒化シリコン膜に対してエッチング選択比が
高い燐酸浸液等を用いた等方性のエッチング法によっ
て、浮遊ゲート２３上の窒化シリコン膜２４を選択的に
除去する。次に、図５(n)に示すように、浮遊ゲート２
３上に、浮遊ゲート２３と電気的に接合する２層目の浮
遊ゲート材料３４を堆積する。そして、図５(o)に示す
ように、全面に酸化膜/窒化膜/酸化膜の複合絶縁膜３５
を堆積し、さらに後に制御ゲートとなる導電層３６を１
００nm〜２００nmの膜厚で堆積する。尚、複合絶縁膜３
５は、制御電圧のスケーリングによっても異なるが、通
常１２nm〜２０nmの膜厚で形成する。

【００２８】尚、上述の工程において、上記浮遊ゲート
２３上に形成される２層目の浮遊ゲート材料３４は省略
しても差し支えない。

【００２９】その後、ワードラインの領域をリソグラフ
ィーによって設定し、公知の方法によって、導電層３
６,複合絶縁膜３５,浮遊ゲート材料３４および浮遊ゲー
ト２３を一括してエッチングしてワードラインを形成す
る。こうして、不揮発性半導体記憶装置が形成される。

【００３０】このように、本実施の形態においては、半
導体基板２１上におけるメモリセル形成領域に順次積層
されたトンネル絶縁膜２２,浮遊ゲート２３,窒化シリコ
ン膜２４の両側方に側壁スペーサ２７を形成する。そし
て、両側壁スペーサ２７のうち一方の側壁スペーサ２７
aのみをエッチングによって除去する。その後、窒化シ
リコン膜２４および残った側壁スペーサ２７をマスクと
して半導体基板２１の表面に溝２９を形成し、斜めイオ
ン注入を行って、側壁スペーサ２７が形成されている側
の溝２９の側壁に不純物拡散領域３１を形成するように
している。したがって、側壁スペーサ２７が存在しない
側の溝２９の側壁は、浮遊ゲート２３の側端部の略直下
に位置していることになる。

【００３１】したがって、上記不純物拡散領域３１が形
成されない側の溝２９の側壁に、浮遊ゲート２３によっ
て制御できない領域は殆ど存在しない。したがって、メ
モリセルトランジスタにも選択トランジスタにも属さな
い無効領域がなくなり、結果的にメモリセルのセル面積
を縮小でき、延いてはチップサイズを縮小することがで
きるのである。

【００３２】＜第２実施の形態＞図６および図７は、本
実施の形態の半導体記憶装置の各製造工程における断面
図である。上記第１実施の形態における図１(a)〜図３
(h)と同様にして、第１導電型の半導体基板４１上に、
トンネル酸化膜４２,浮遊ゲート電極４３および窒化シ
リコン膜４４を形成し、窒化シリコン膜４５および側壁
スペーサ４６を形成する。そして、一方の側壁スペーサ
４６のみをエッチングによって除去し、異方性エッチン
グによって形成した溝の内壁全体にゲート絶縁膜４７を
形成する。その際における上記溝の断面形状は、上記第
１実施の形態と同様にして設定する。次に、上記第１実
施の形態における図４(j)〜図４(k)と同様にして、後に
選択ゲートとなる導電層４８を溝に埋め込んで平坦化
し、エッチバックを行って窒化シリコン膜４４と、窒化
シリコン膜４４の側面の窒化シリコン膜４５と、側壁ス
ペーサ４６の上部とを露出させる。こうして、図６(a)
に示す半導体構造が得られる。

【００３３】次に、図６(b)に示すように、シリコンと
窒化シリコンに対して選択比が高いエッチング法によっ
て、側壁スペーサ４６を除去する。その後、ほぼ垂直の
方向から不純物イオンの注入を行うことによって、側壁
スペーサ４６が除去された領域にのみ、自己整合的に不
純物拡散領域４９を形成する。次に、図６(c)に示すよ
うに、導電層４８上のギャップ部に酸化膜５０を埋め込
んで平坦化する。その後に、図７(d)に示すように、シ
リコンおよび窒化シリコン膜に対してエッチング選択比
が高い燐酸浸液等を用いた等方性のエッチング法によっ
て、浮遊ゲート４３上の窒化シリコン膜４４を選択的に
除去する。次に、浮遊ゲート４３上に、浮遊ゲート４３
と電気的に接合する２層目の浮遊ゲート材料５１を堆積
する。そして、図７(e)に示すように、全面に酸化膜/窒
化膜/酸化膜の複合絶縁膜５２を堆積し、さらに後に制
御ゲートとなる導電層５３を堆積する。尚、複合絶縁膜
５２は制御電圧のスケーリングによっても異なるが、通
常１２nm〜２０nmの膜厚で形成する。

【００３４】尚、上述の工程において、上記浮遊ゲート
４３上に形成される２層目の浮遊ゲート材料５１は省略
しても差し支えない。

【００３５】その後、ワードラインの領域をリソグラフ
ィーによって設定し、公知の方法によって、導電層５
３,複合絶縁膜５２,浮遊ゲート材料５２および浮遊ゲー
ト４３を一括してエッチングしてワードラインを形成す
る。こうして、不揮発性半導体記憶装置が形成される。

【００３６】このように、本実施の形態においては、半
導体基板４１上におけるメモリセル形成領域に順次積層
されたトンネル絶縁膜４２,浮遊ゲート４３,窒化シリコ
ン膜４４の両側方に側壁スペーサ４６を形成する。そし
て、両側壁スペーサ４６のうち一方の側壁スペーサ４６
のみをエッチングによって除去する。その後、窒化シリ
コン膜４４および残った側壁スペーサ４６をマスクとし
て半導体基板４１の表面に溝を形成し、導電層４８を溝
に埋め込んで平坦化し、エッチバックを行って窒化シリ
コン膜４４と、窒化シリコン膜４４の側面の窒化シリコ
ン膜４５と、側壁スペーサ４６の上部とを露出させる。
そうした後、エッチングによって側壁スペーサ４６を除
去し、ほぼ垂直の方向から不純物イオンの注入を行うこ
とによって、側壁スペーサ４６が後から除去された領域
にのみ、自己整合的に不純物拡散領域４９を形成するよ
うにしている。したがって、不純物拡散領域４９が存在
しない側の溝の側壁は、浮遊ゲート４３の側端部の略直
下に位置していることになる。

【００３７】したがって、上記不純物拡散領域４９が形
成されない側の溝の側壁に、浮遊ゲート４３によって制
御できない領域は殆ど存在しない。したがって、メモリ
セルトランジスタにも選択トランジスタにも属さない無
効領域がなくなり、結果的にメモリセルのセル面積を縮
小でき、延いてはチップサイズを縮小することができる
のである。

【００３８】尚、上記両実施の形態は、上記導電層(制
御ゲート層)３６,５３と導電層(選択ゲート)３２,４８
とが電気的または物理的に接合されている構造の半導体
記憶装置にも適用可能であることは言うまでもない。

【００３９】

【発明の効果】以上より明らかなように、第１の発明の
半導体記憶装置は、半導体基板上に第１絶縁膜と浮遊ゲ
ート電極とで成るメモリセルトランジスタを形成し、こ
のメモリセルトランジスタに隣接して上記半導体基板上
に形成された溝に選択トランジスタのゲート電極を埋め
込んだ構造を有する半導体記憶装置であって、上記溝の
一側壁のみに不純物拡散領域を形成し、上記選択トラン
ジスタのゲート電極の上端部と上記不純物拡散領域形成
側の上記第１絶縁膜および浮遊ゲート電極との間に絶縁
膜スペーサを形成したので、上記溝の側壁に上記不純物
拡散領域を形成する際に、トンネル酸化膜となる第１絶
縁膜に不純物が注入されることを防止できる。したがっ
て、トンネル酸化膜の品質劣化を防止することができ
る。

【００４０】さらに、上記選択トランジスタのゲート電
極の上端部と上記不純物拡散領域非形成側の上記第１絶
縁膜および浮遊ゲート電極との間には、上記絶縁膜スペ
ーサの厚さよりも薄い絶縁膜のみを形成したので、上記
溝における不純物拡散領域が形成されていない側の側壁
には上記浮遊ゲート電極によって制御されない領域は殆
ど存在しない。すなわち、この発明によれば、メモリセ
ルトランジスタにも選択トランジスタにも属さない無効
領域は殆どないのである。

【００４１】また、第２の発明の半導体記憶装置の製造
方法は、第１導電型の半導体基板上に順次堆積された第
１絶縁膜,第１導電膜および第１窒化シリコン膜におけ
る両側方に側壁スペーサを形成した後に一方の側壁スペ
ーサを除去し、残った側壁スペーサと第１,第２窒化シ
リコン膜とをマスクとして半導体基板表面に自己整合的
に溝を形成し、この溝における側壁スペーサ形成側の側
壁に斜めイオン注入によって不純物を注入するので、上
記イオン注入の際にトンネル酸化膜となる第１絶縁膜に
不純物が注入されることを防止できる。したがって、ト
ンネル酸化膜の品質劣化を防止することができる。

【００４２】さらに、上記半導体基板上の側壁スペーサ
が形成されていない側における浮遊ゲートとなる第１導
電膜の側方には、上記側壁スペーサの厚さよりも薄い第
２窒化シリコン膜のみを形成するので、上記溝における
不純物が注入されていない側の側壁には上記浮遊ゲート
電極によって制御されない領域は殆ど存在しない。すな
わち、この発明によれば、メモリセルトランジスタにも
選択トランジスタにも属さない無効領域は殆どない。

【００４３】また、第３の発明の半導体記憶装置の製造
方法は、第１導電型の半導体基板上に順次堆積された第
１絶縁膜,第１導電膜および第１窒化シリコン膜におけ
る両側方に側壁スペーサを形成した後に、一方の側壁ス
ペーサを除去し、残った側壁スペーサと第１,第２窒化
シリコン膜とをマスクとして半導体基板表面に自己整合
的に溝を形成し、この溝の内壁全体にゲート絶縁膜を形
成し、さらに上記溝にゲート電極材料を埋め込んで平坦
化した後、残った側壁スペーサを除去し、この側壁スペ
ーサを除去した領域から略垂直方向に上記溝の側壁にイ
オン注入によって不純物を注入するので、上記イオン注
入の際にトンネル酸化膜となる第１絶縁膜に不純物が注
入されることを防止できる。したがって、トンネル酸化
膜の品質劣化を防止することができる。

【００４４】さらに、上記半導体基板上の溝の不純物が
注入されていない側における浮遊ゲートとなる第１導電
膜の側方には、上記側壁スペーサの厚さよりも薄い第２
窒化シリコン膜のみを形成したので、上記溝における不
純物が注入されていない側の側壁には上記浮遊ゲート電
極によって制御されない領域は殆ど存在しない。すなわ
ち、この発明によれば、メモリセルトランジスタにも選
択トランジスタにも属さない無効領域は殆どない。

【図面の簡単な説明】

【図１】 この発明の半導体記憶装置の一製造工程にお
ける断面図である。

【図２】 図１に続く製造工程における断面図である。

【図３】 図２に続く製造工程における断面図である。

【図４】 図３に続く製造工程における断面図である。

【図５】 図４に続く製造工程における断面図である。

【図６】 図１〜図５とは異なる半導体記憶装置の一製
造工程における断面図である。

【図７】 図６に続く製造工程における断面図である。

【図８】 従来の不揮発性半導体メモリの不純物拡散領
域形成時における断面図である。

【図９】 図８とは異なる従来の不揮発性半導体メモリ
の不純物拡散領域形成時および完成時における断面図で
ある。

【符号の説明】

２１,４１…半導体基板、 ２２,４２…トンネル酸化膜、 ２３,４３…浮遊ゲート電極、 ２４,２５,４４,４５…窒化シリコン膜、 ２６…ＣＶＤ酸化膜、 ２７,４６…側壁スペーサ、 ２８…レジストパターン、 ２９…溝、 ３０,４７…ゲート絶縁膜、 ３１,４９…不純物拡散領域、 ３２,３６,４８,５３…導電層、 ３３,５０…酸化膜、 ３４,５１…浮遊ゲート材料、 ３５,５２…複合絶縁膜。

フロントページの続き Ｆターム(参考） 5F001 AA30 AA43 AA63 AB02 AD15 AD41 AG07 AG10 AG12 AG28 5F083 EP03 EP04 EP22 EP35 EP55 EP56 EP62 EP67 GA09 JA04 PR03 PR05 PR06 PR07 PR10 PR29 PR37 PR39 5F101 BA12 BA29 BA36 BB02 BD05 BD22 BH09 BH13 BH14 BH19

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に第１絶縁膜
   を介して浮遊ゲート電極を積層して成るメモリセルトラ
   ンジスタと、このメモリセルトランジスタに隣接して、
   上記半導体基板に形成された溝に選択トランジスタのゲ
   ート電極を埋め込んだ構造を有する半導体記憶装置にお
   いて、 上記溝における一側壁のみに形成された不純物拡散領域
   と、 上記選択トランジスタのゲート電極の上端部と上記不純
   物拡散領域の形成側に在る上記第１絶縁膜及び浮遊ゲー
   ト電極との間に形成された絶縁膜スペーサと、 上記選択トランジスタのゲート電極の上端部と上記不純
   物拡散領域の非形成側に在る上記第１絶縁膜および浮遊
   ゲート電極との間に形成された上記絶縁膜スペーサの厚
   さよりも薄い絶縁膜を備えたことを特徴とする半導体記
   憶装置。
2. 【請求項２】 第１導電型の半導体基板上に第１絶縁
   膜,浮遊ゲートとなる第１導電膜および第１窒化シリコ
   ン膜を順次堆積し、フォトリソグラフィー技術によっ
   て、ビットラインおよび選択ゲートの形成領域を設定す
   る工程と、 異方性エッチングによって、上記第１窒化シリコン膜,
   第１導電膜および第１絶縁膜をエッチングして上記半導
   体基板を露出させる工程と、 表面に第２窒化シリコン膜を堆積させた後、さらにその
   上に化学気相成長法酸化膜を堆積させる工程と、 上記化学気相成長法酸化膜と上記第１窒化シリコン膜上
   の第２窒化シリコン膜を異方性エッチングによってエッ
   チバックし、上記第１絶縁膜,第１導電膜および第１窒
   化シリコン膜の積層構造物の両側方に側壁スペーサを形
   成する工程と、 フォトリソグラフィー技術によって、レジストパターン
   を上記各積層構造物に関して、一方の側壁スペーサを完
   全に覆うようにパターニングし、他方の側壁スペーサの
   みを除去する工程と、 上記レジストパターンを除去した後、異方性エッチング
   によって上記半導体基板表面に溝を形成する工程と、 上記溝の内壁全体にゲート絶縁膜を形成する工程と、 斜めイオン注入によって、上記溝の側壁における上記側
   壁スペーサが形成されている側のみに第２導電型の不純
   物を注入する工程と、 上記溝にゲート電極材料を埋め込む工程を備えたことを
   特徴とする半導体記憶装置の製造方法。
3. 【請求項３】 第１導電型の半導体基板上に第１絶縁
   膜,浮遊ゲートとなる第１導電膜および第１窒化シリコ
   ン膜を順次堆積し、フォトリソグラフィー技術によっ
   て、ビットラインおよび選択ゲートの形成領域を設定す
   る工程と、 異方性エッチングによって、上記第１窒化シリコン膜,
   第１導電膜および第１絶縁膜をエッチングして上記半導
   体基板を露出させる工程と、 表面に第２窒化シリコン膜を堆積させた後、さらにその
   上に化学気相成長法酸化膜を堆積させる工程と、 上記化学気相成長法酸化膜と上記第１窒化シリコン膜上
   の第２窒化シリコン膜を異方性エッチングによってエッ
   チバックし、上記第１絶縁膜,第１導電膜および第１窒
   化シリコン膜の積層構造物の両側方に側壁スペーサを形
   成する工程と、 フォトリソグラフィー技術によって、レジストパターン
   を上記各積層構造物に関して、一方の側壁スペーサを完
   全に覆うようにパターニングし、他方の側壁スペーサの
   みを除去する工程と、 上記レジストパターンを除去した後、異方性エッチング
   によって上記半導体基板表面に溝を形成する工程と、 上記溝の内壁全体にゲート絶縁膜を形成する工程と、 上記溝にゲート電極材料を堆積させ、平坦化することに
   よって上記溝内にのみ上記ゲート電極材料を埋め込む工
   程と、 上記側壁スペーサを除去する工程と、 イオン注入によって、上記溝の側壁における後に上記側
   壁スペーサが除去された側のみに第２導電型の不純物を
   注入する工程を備えたことを特徴とする半導体記憶装置
   の製造方法。