CN113078062A - 一种肖特基二极管的制造方法 - Google Patents

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Abstract

本发明提供一种肖特基二极管的制造方法。包括以下步骤：提供衬底层；在衬底层上形成漂移层；在漂移层的表面形成图形化的掩膜层；以图形化的掩膜层为掩膜对漂移层进行刻蚀，在漂移层中形成凹槽；形成凹槽之后，横向刻蚀掩膜层以暴露凹槽周围的漂移层的顶部表面；横向刻蚀掩膜层之后，以掩膜层为掩膜在凹槽侧壁和底部的漂移层形成掺杂层，掺杂层的导电类型与漂移层的导电类型相反；形成掺杂层之后，去除图形化的掩膜层。该方法减少了掩膜板的使用，实现了自对准，不易引入其他影响因素，降低了制造工艺难度。

Description

一种肖特基二极管的制造方法
技术领域
本发明涉及半导体领域，具体涉及一种肖特基二极管的制造方法。
背景技术
结势垒肖特基(JunctionBarrierSchottky，JBS)二极管是一种开关二极管。在肖特基势垒二极管(SchottkyBarrierDiode，SBD)器件的几个关键参数中，反向偏置漏电流(IDSS)的大小直接关系到器件的关闭状态功耗。因此，人们将PIN结构引入SBD，通过反偏PN结的空间电荷区交叠阻断漏电流的导通路径，不仅降低了IDSS，而且提高了承载反向偏压的能力。当JBS二极管正向偏置时，JBS的正向特性类似，当JBS反向偏置时，JBS的反向特性类似PIN二极管(在普通二极管的P型半导体材料和N型半导体材料之间加入一薄层低掺杂的本征(Intrinsic)半导体层，组成的这种P-I-N结构的二极管就是PIN二极管)，因此同时具备PIN二极管和SBD的优点，即低的开启电压、高的击穿电压以及较高开关速度等，在高压和高速等领域具有广阔的应用前景。
然而，在JBS二极管的制造过程中，为了实现良好的工作性能，P型重掺杂区域需要高能量的离子注入才能实现足够的深度，并且需要精确控制注入区的位置和范围，因此加工的复杂程度较高，难度较大。
发明内容
因此，本发明提供一种肖特基二极管的制造方法，以降低肖特基二极管的制作难度。
本发明提供一种肖特基二极管的制造方法，包括以下步骤：提供衬底层；在衬底层上形成漂移层；在漂移层的表面形成图形化的掩膜层；以图形化的掩膜层为掩膜对漂移层进行刻蚀，在漂移层中形成凹槽；形成凹槽之后，横向刻蚀掩膜层以暴露凹槽周围的漂移层的顶部表面；横向刻蚀掩膜层之后，以掩膜层为掩膜在凹槽侧壁和底部的漂移层形成掺杂层，掺杂层的导电类型与漂移层的导电类型相反；形成掺杂层之后，去除图形化的掩膜层。
可选的，形成掺杂层的工艺包括自对准离子注入工艺。
可选的，离子注入工艺的注入能量为100KeV-1MeV。
可选的，掩膜层包括层叠的第一掩膜层和第二掩膜层，所述第一掩膜层与所述漂移层之间的距离小于所述第二掩膜层与所述漂移层之间的距离，第一掩膜层和第二掩膜层的材料不同，在横向刻蚀掩膜层以暴露凹槽周围的漂移层的顶部表面的过程中，第一掩膜层的横向刻蚀速率小于第二掩膜层的横向刻蚀速率。
可选的，离子注入工艺的注入夹角为0°～60°，注入夹角为离子注入的方向和垂直于漂移层延伸平面的法线的锐角夹角。
可选的，凹槽任一单侧侧部的掺杂层的横向尺寸为凹槽的横向尺寸的10％～50％；凹槽底部的掺杂层的纵向尺寸为凹槽的纵向尺寸的10％～50％。
可选的，凹槽任一单侧侧部的掺杂层的横向尺寸为0.2μm～1μm；凹槽底部的掺杂层的纵向尺寸为0.2μm～1μm。
可选的，横向刻蚀掩膜层的工艺包括湿法刻蚀工艺。
可选的，漂移层的材料包括碳化硅；掩膜层的材料包括SiO2。
可选的，肖特基二极管的制造方法，还包括：去除图形化的掩膜层之后，在漂移层背向衬底层的表面形成阳极层，且阳极层还填充凹槽；在衬底层背向漂移层的表面形成阴极层。
本发明的有益效果在于：
1.本发明的肖特基二极管的制造方法，通过在漂移层的表面形成图形化的掩膜层；以图形化的掩膜层为掩膜对漂移层进行刻蚀，在漂移层中形成凹槽；形成凹槽之后，横向刻蚀掩膜层以暴露凹槽周围漂移层的顶部表面；横向刻蚀掩膜层之后，以掩膜层为掩膜在凹槽侧壁和底部的漂移层形成掺杂层，掺杂层的导电类型与漂移层的导电类型相反；形成掺杂层之后，去除图形化的掩膜层。一方面，使得掺杂层的形成位置通过对掩膜层的图形化和横向刻蚀两次蚀刻实现了精准定位，并且由于先形成凹槽，再在凹槽的侧部和底部形成掺杂层，在实现相同掺杂层纵向尺寸的情况下，相比不形成凹槽直接掺杂形成掺杂层的方式可以节省掺杂的导电粒子的量和相应的能量消耗，降低了加工难度；另一方面，掩膜层在形成凹槽时相当于第一种尺寸的掩膜，保证了凹槽形成时不破坏凹槽以外的漂移层，并且在掺杂层形成的过程中，相当于第二种尺寸的掩膜，既定位限定了掺杂层的尺寸和位置，还保护了漂移层中掺杂层以外的部分不被掺杂，从而通过一层掩膜层实现了两种尺寸的掩膜的功能，节省了掩膜板的使用次数和种类，实现了自对准，简化了流程，降低了制造难度，并且不易在更换掩膜板的过程中产生其他影响因素，降低了漂移层在刻蚀凹槽和形成掺杂层的过程中产生额外损伤的可能性。
2.本发明的肖特基二极管的制造方法，通过自对准离子注入的工艺形成掺杂层，使得掺杂层的形成工艺简单，掺杂层的尺寸和位置相对较易控制。
3.本发明的肖特基二极管的制造方法，离子注入的能量为100KeV-1MeV。离子注入的能量为100KeV～1MeV，可以在形成合适的掺杂层尺寸和节省能量消耗之间取得平衡。
4.本发明的肖特基二极管的制造方法，掩膜层包括层叠的第一掩膜层和第二掩膜层，所述第一掩膜层与所述漂移层之间的距离小于所述第二掩膜层与所述漂移层之间的距离，第一掩膜层和第二掩膜层的材料不同，在横向刻蚀掩膜层以暴露凹槽周围的漂移层的顶部表面的过程中，第一掩膜层的横向刻蚀速率小于第二掩膜层的横向刻蚀速率。通过这样的设置，可以在横向刻蚀后形成阶梯状的掩膜层，使得可以根据凹槽的深度和所需的凹槽侧部的掺杂层横向尺寸让离子注入的角度有更多的选择空间。
5.本发明的肖特基二极管的制造方法，离子注入工艺的注入夹角为0°～60°，注入夹角为离子注入的方向和垂直于所述漂移层延伸平面的法线的锐角夹角，离子注入的方向与第一方向的夹角在0°～60°的范围内，可有效控制掺杂层的尺寸和位置，可以在形成合适的掺杂层尺寸和节省能量消耗之间取得平衡。
6.本发明的肖特基二极管的制造方法，所述凹槽任一单侧侧部的所述掺杂层的横向尺寸为所述凹槽的横向尺寸的10％～50％，所述凹槽底部的所述掺杂层的纵向尺寸为所述凹槽的纵向尺寸的10％～50％。具体的，所述凹槽任一单侧侧部的所述掺杂层的横向尺寸为0.2μm～1μm；所述凹槽底部的所述掺杂层的纵向尺寸为0.2μm～1μm。这样的尺寸范围，可以在有效阻断漏电流和节省能量消耗之间取得平衡。
7.本发明的肖特基二极管的制造方法，横向刻蚀掩膜层的工艺包括湿法刻蚀工艺，可以保证仅刻蚀掩膜层而不对漂移层造成损伤，一方面实现了凹槽侧部的漂移层顶部表面的暴露，另一方面由于通过利用前述加工步骤留存下的剩余的图形化的掩膜层的实现了对漂移层的保护，实现了第二种尺寸的掩膜板的功能，节省了掩膜板的使用次数。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例的肖特基二极管的制造方法的流程图；
图2-图8为本发明一实施例的肖特基二极管的制造方法的各个步骤中肖特基二极管的结构示意图。
具体实施方式
一种肖特基二极管，包括层叠的第一电极、衬底层、漂移层和第二电极，其中漂移层背向衬底层一侧开设有多个凹槽，第二电极分别填充每一凹槽，每一凹槽中，凹槽的侧部和底部形成有掺杂层，其中掺杂层与漂移层导电类型相反。通常漂移层为N型掺杂的半导体层，掺杂层为P型掺杂的半导体层。漂移层和掺杂层的主体材料通常可以选择为SiC。在这样的肖特基二极管的制造过程中，通常的一种方法是，在衬底层上外延生长形成漂移层后，通过第一种尺寸的掩膜板对漂移层进行刻蚀，形成凹槽，再通过第二种尺寸的掩膜板对形成凹槽的漂移层进行掺杂处理，形成掺杂层。需要前后两次使用两种尺寸的掩膜板，工艺过程复杂。
因此本发明提供一种肖特基二极管的制造方法，参考图1，包括以下步骤：
S01：提供衬底层。
S02：在衬底层上形成漂移层。
S03：在漂移层的表面形成图形化的掩膜层。
S04：以图形化的掩膜层为掩膜对漂移层进行刻蚀，在漂移层中形成凹槽。
S05：横向刻蚀掩膜层以暴露凹槽周围漂移层的顶部表面。
S06：以掩膜层为掩膜在凹槽侧壁和底部的漂移层形成掺杂层，掺杂层的导电类型与漂移层的导电类型相反。
S07：去除图形化的掩膜层。
S08：在漂移层背向衬底层的表面形成阳极层，且阳极层填充凹槽。
S09：在衬底层背向漂移层的表面形成阴极层。
通过一次形成掩膜层，利用掩膜层在两次刻蚀中分别充当第一种尺寸的掩膜板和第二种尺寸的掩膜板，最后再去除，从而节省了掩膜板的使用，实现简化工艺流程，降低制造难度的目的。
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
参考图1及图2-图8，本实施例提供一种肖特基二极管的制造方法，包括以下步骤：
参考图2，提供衬底层100。
继续参考图2，在衬底层100上形成漂移层200。
参考图3，在漂移层200的表面形成图形化的掩膜层600。
参考图4，以图形化的掩膜层600为掩膜对漂移层200进行刻蚀，在漂移层中形成凹槽500。
参考图5，形成凹槽500之后，横向刻蚀掩膜层600以暴露凹槽500周围的漂移层200的顶部表面。
参考图6，横向刻蚀掩膜层600之后，以掩膜层600为掩膜在凹槽500侧壁和底部的漂移层200形成掺杂层202，掺杂层202的导电类型与漂移层200的导电类型相反。
参考图7，形成掺杂层202之后，去除图形化的掩膜层600。
本实施例的肖特基二极管的制造方法，一方面使得掺杂层202的形成位置通过对掩膜层600的图形化和横向刻蚀两次蚀刻实现了精准定位，并且由于先形成凹槽500，再在凹槽500的侧部和底部形成掺杂层202，在实现相同掺杂层202纵向尺寸的情况下，相比不形成凹槽500直接掺杂形成掺杂层202的方式可以节省掺杂的导电粒子的量和相应的能量消耗，降低了加工难度；另一方面，掩膜层600在形成凹槽500时相当于第一种尺寸的掩膜，保证了凹槽500形成时不破坏凹槽500以外的漂移层200，并且在掺杂层202形成的过程中，相当于第二种尺寸的掩膜，既定位限定了掺杂层202的尺寸和位置，还保护了漂移层200中掺杂层202以外的部分不被掺杂，从而通过一层掩膜层600实现了两种尺寸的掩膜的功能，节省了掩膜板的使用次数和种类，简化了流程，降低了制造难度。并且不易在更换掩膜板的过程中产生其他影响因素，降低了漂移层200在刻蚀凹槽500和形成掺杂层202的过程中产生额外损伤的可能性。
在本实施例中，形成掺杂层202的工艺包括自对准离子注入工艺。通过自对准离子注入的工艺形成掺杂层202，使得掺杂层202的形成工艺简单，掺杂层202的尺寸和位置相对较易控制。
在本实施例中，离子注入工艺的注入能量为100KeV-1MeV，例如可以为100KeV、200KeV、400KeV、800KeV、1MeV。如离子注入的能量过小，则难以形成合适尺寸的掺杂层202，使得制造工艺难度增加；如离子注入的能量过大，则消耗过大，成本过高。离子注入的能量为100KeV～1MeV，可以在形成合适的掺杂层202的尺寸和节省能量消耗之间取得平衡。
在其他一些实施例中，掩膜层600包括层叠的第一掩膜层和第二掩膜层，第一掩膜层与漂移层200之间的距离小于第二掩膜层与漂移层200之间的距离，第一掩膜层和第二掩膜层的材料不同。在横向刻蚀掩膜层200以暴露凹槽500周围的漂移层200的顶部表面的过程中，第一掩膜层的横向刻蚀速率小于第二掩膜层的横向刻蚀速率。通过这样的设置，可以在横向刻蚀后形成阶梯状的掩膜层，使得可以根据凹槽500的深度和所需的凹槽侧部的掺杂层202横向尺寸让离子注入的角度有更多的选择空间。
在本实施例中，离子注入工艺的注入夹角为0°～60°，例如可以为0°、15°、30°、45°、60°。注入夹角为离子注入的方向和垂直于漂移层200延伸平面的法线的锐角夹角。离子注入的方向与第一方向的夹角在0°～60°的范围内，可有效控制掺杂层202的尺寸和位置，可以在形成合适的掺杂层202尺寸和节省能量消耗之间取得平衡。
在本实施例中，凹槽500任一单侧侧部的掺杂层202的横向尺寸为凹槽500的横向尺寸的10％～50％，例如可以为10％、20％、30％、40％、50％；凹槽500底部的掺杂层202的纵向尺寸为凹槽500的纵向尺寸的10％～50％，例如可以为10％、20％、30％、40％、50％。
具体的，凹槽500任一单侧侧部的掺杂层202的横向尺寸可以为0.2μm～1μm，例如可以为0.2μm、0.4μm、0.6μm、0.8μm、1μm；凹槽500底部的掺杂层202的纵向尺寸可以为0.2μm、0.4μm、0.6μm、0.8μm、1μm。
如横向尺寸或纵向尺寸小于下限，则可能无法有效阻断漏电流，易发生击穿；如横向尺寸或纵向尺寸大于上限，则由于掺杂层202和漂移层200形成的耗尽区范围过大，影响器件的导通电流。这样的尺寸范围，可以在有效阻断漏电流和节省能量消耗之间取得平衡。
在本实施例中，横向刻蚀掩膜层600的工艺包括湿法刻蚀工艺。可以保证仅刻蚀掩膜层600而不对漂移层200造成损伤，一方面实现了凹槽500侧部的漂移层200顶部表面的暴露，另一方面由于通过利用前述加工步骤留存下的剩余的图形化的掩膜层600的实现了对漂移层200的保护，实现了第二种尺寸的掩膜板的功能，节省了掩膜板的使用次数。
在本实施例中，湿法刻蚀工艺过程中，采用HF酸水溶液进行湿法蚀刻，其中HF体积分数为5％-20％，例如可以为5％、10％、15％、20％。如HF比例小于5％，会使得腐蚀的厚度过小，沟槽侧面的宽度过小，P区的厚度就小，使得反向偏压时，器件夹断导通沟道的效果变差，漏电流增加；HF比例大于20％，会使腐蚀的厚度过大，沟槽侧面的宽度过大，P区的厚度就大，肖特基接触面积减小，正向导通特性变差。或者使用或者BOE(Buffered Oxide Etch，缓冲氧化物刻蚀液，由氢氟酸(49％)与水或氟化铵与水混合而成)进行湿法蚀刻。
在本实施例中，漂移层的材料包括碳化硅。掩膜层的材料包括SiO2。
在本实施例中，肖特基二极管的制造方法还包括：
参考图8，本实施例的肖特基二极管的制造方法，还包括：去除图形化的掩膜层600之后，在漂移层200背向衬底层100的表面形成阳极层300，且阳极层300还填充凹槽500。在衬底层100背向漂移层200的表面形成阴极层400。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种肖特基二极管的制造方法，其特征在于，包括以下步骤：
提供衬底层；
在所述衬底层上形成漂移层；
在所述漂移层的表面形成图形化的掩膜层；
以所述图形化的掩膜层为掩膜对所述漂移层进行刻蚀，在所述漂移层中形成凹槽；
形成所述凹槽之后，横向刻蚀所述掩膜层以暴露所述凹槽周围的漂移层的顶部表面；横向刻蚀所述掩膜层之后，以所述掩膜层为掩膜在所述凹槽侧壁和底部的漂移层形成掺杂层，所述掺杂层的导电类型与所述漂移层的导电类型相反；
形成所述掺杂层之后，去除所述图形化的掩膜层。
2.根据权利要求1所述的肖特基二极管的制造方法，其特征在于，
所述形成掺杂层的工艺包括自对准离子注入工艺。
3.根据权利要求2所述的肖特基二极管的制造方法，其特征在于，
所述离子注入工艺的注入能量为100KeV-1MeV。
4.根据权利要求2所述的肖特基二极管的制造方法，其特征在于，
所述掩膜层包括层叠的第一掩膜层和第二掩膜层，所述第一掩膜层与所述漂移层之间的距离小于所述第二掩膜层与所述漂移层之间的距离，所述第一掩膜层和所述第二掩膜层的材料不同，在所述横向刻蚀所述掩膜层以暴露所述凹槽周围的漂移层的顶部表面的过程中，所述第一掩膜层的横向刻蚀速率小于所述第二掩膜层的横向刻蚀速率。
5.根据权利要求2-4中任一项所述的肖特基二极管的制造方法，其特征在于，
所述离子注入工艺的注入夹角为0°～60°，所述注入夹角为离子注入的方向和垂直于所述漂移层延伸平面的法线的锐角夹角。
6.根据权利要求1所述的肖特基二极管的制造方法，其特征在于，
所述凹槽任一单侧侧部的所述掺杂层的横向尺寸为所述凹槽的横向尺寸的10％～50％；
所述凹槽底部的所述掺杂层的纵向尺寸为所述凹槽的纵向尺寸的10％～50％。
7.根据权利要求6所述的肖特基二极管的制造方法，其特征在于，
所述凹槽任一单侧侧部的所述掺杂层的横向尺寸为0.2μm～1μm；
所述凹槽底部的所述掺杂层的纵向尺寸为0.2μm～1μm。
8.根据权利要求1所述的肖特基二极管的制造方法，其特征在于，横向刻蚀所述掩膜层的工艺包括湿法刻蚀工艺。
9.根据权利要求1所述的肖特基二极管的制造方法，其特征在于，
所述漂移层的材料包括碳化硅；
所述掩膜层的材料包括SiO2。
10.根据权利要求1所述的肖特基二极管的制造方法，其特征在于，还包括：去除所述图形化的掩膜层之后，在漂移层背向所述衬底层的表面形成阳极层，且所述阳极层还填充所述凹槽；在所述衬底层背向所述漂移层的表面形成阴极层。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222877A (ja) * 2001-01-26 2002-08-09 Sharp Corp 半導体記憶装置およびその製造方法
JP2004006723A (ja) * 2002-03-25 2004-01-08 Toshiba Corp 高耐圧半導体装置及びその製造方法
CN102084487A (zh) * 2008-05-21 2011-06-01 克里公司 具有电流浪涌能力的结势垒肖特基二极管
CN103887168A (zh) * 2012-12-19 2014-06-25 竹懋科技股份有限公司 萧特基整流元件的制造方法及形成方法
KR20160066811A (ko) * 2014-12-03 2016-06-13 서강대학교산학협력단 경사 이온 주입을 이용한 실리콘 카바이드 트렌치 모스 장벽 쇼트키 다이오드 및 그의 제조 방법
CN110047740A (zh) * 2019-04-30 2019-07-23 德淮半导体有限公司 图像传感器的形成方法
CN111627802A (zh) * 2019-02-27 2020-09-04 无锡华润微电子有限公司 一种碳化硅器件制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406982B2 (en) * 2000-06-05 2002-06-18 Denso Corporation Method of improving epitaxially-filled trench by smoothing trench prior to filling
CN105931950A (zh) * 2016-04-29 2016-09-07 北京世纪金光半导体有限公司 一种碳化硅高压mps二极管的制造方法
WO2018107222A1 (en) * 2016-12-15 2018-06-21 Griffith University Silicon carbide schottky diodes
CN109935625A (zh) * 2017-12-15 2019-06-25 深圳尚阳通科技有限公司 一种肖特基二极管器件及制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222877A (ja) * 2001-01-26 2002-08-09 Sharp Corp 半導体記憶装置およびその製造方法
JP2004006723A (ja) * 2002-03-25 2004-01-08 Toshiba Corp 高耐圧半導体装置及びその製造方法
CN102084487A (zh) * 2008-05-21 2011-06-01 克里公司 具有电流浪涌能力的结势垒肖特基二极管
CN103887168A (zh) * 2012-12-19 2014-06-25 竹懋科技股份有限公司 萧特基整流元件的制造方法及形成方法
KR20160066811A (ko) * 2014-12-03 2016-06-13 서강대학교산학협력단 경사 이온 주입을 이용한 실리콘 카바이드 트렌치 모스 장벽 쇼트키 다이오드 및 그의 제조 방법
CN111627802A (zh) * 2019-02-27 2020-09-04 无锡华润微电子有限公司 一种碳化硅器件制备方法
CN110047740A (zh) * 2019-04-30 2019-07-23 德淮半导体有限公司 图像传感器的形成方法

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