CN113764525A - 一种mosfet器件及制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 12
- 210000000746 body region Anatomy 0.000 claims abstract description 144
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims description 91
- 238000002955 isolation Methods 0.000 claims description 57
- 238000005468 ion implantation Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 19
- 239000000758 substrate Substances 0.000 description 17
- 238000002513 implantation Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000002245 particle Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000035939 shock Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种MOSFET器件及制备方法，涉及半导体功率器件领域。能够有效的增强栅极的抗静电和抗冲击能力，并通过ESD多晶硅层作为掩膜版阻挡P型体区在外围的注入达到器件耐压的目的。包括：第一导电类型漂移层上设置有源区沟槽，有源区沟槽之间与有源区沟槽的一侧设置第二层第一导电类型源区，有源区沟槽位于MOSFET区域；位于MOSFET区域的非掺杂多晶硅层上设置有第一层第二导电类型体区；非掺杂多晶硅层设置在第一导电类型漂移层上方；位于ESD区域内的非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区；位于Rg区域内的非掺杂多晶硅层上设置有第一层第二导电类型体区，第一导电类型漂移层内设置有第二层第二导电类型体区。
Description
技术领域
本发明涉及半导体功率器件技术领域，更具体的涉及一种MOSFET器件及制备方法。
背景技术
对于功率器件MOSFE(英文为：Metal-Oxide-Semiconductor Field-EffectTransistor，中文为：金属氧化物半导体场效晶体管)器件，目前一些应用领域中为了追求更低的内阻，主要通过减小各个关键尺寸的宽度来增加器件原胞密度来实现，但器件关键尺寸的减小势必压缩栅氧化层的厚度，从而降低器件栅极的抗静电和抗冲击能力。
发明内容
本发明实施例提供一种MOSFET器件及制备方法，能够有效的增强栅极的抗静电和抗冲击能力，并通过ESD多晶硅层作为掩膜版阻挡P型体区在外围的注入达到器件耐压的目的。
本发明实施例提供一种MOSFET器件，包括：有源区沟槽，MOSFET区域、ESD区域，Rg区域，第一导电类型漂移层、第一层第二导电类型体区、第二次第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；
所述第一导电类型漂移层上设置所述有源区沟槽，所述有源区沟槽之间与所述有源区沟槽的一侧设置所述第二层第一导电类型源区，所述有源区沟槽位于所述MOSFET区域；
位于所述MOSFET区域的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置所述第二层第二导电类型体区；所述非掺杂多晶硅层设置在所述第一导电类型漂移层上方；
位于所述ESD区域内的所述非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区，且所述第一层第一导电类型源区位于第一层第二导电类型体区内；
位于Rg区域内的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置有第二层第二导电类型体区。
优选地，所述位于所述MOSFET区域的第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；
所述有源区沟槽之间的第二层第一导电类型源区上设置有接触孔，通过所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成源极区金属层。
优选地，所述位于所述ESD区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；
所述位于Rg区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合。
优选地，所述位于所述ESD区域内的所述第一层第一导电体类型体区上的两块不接触的所述第一层第一导电类型源区上分别设置两个接触孔；位于所述Rg区域内所述第一层第一导电体类型体区上设置两个接触孔；
靠近所述MOSFET区域的所述ESD区域内的一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成栅极多晶硅--Rg区连接金属层；
靠近所述Rg区域的所述ESD区域内的另一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，靠近所述ESD区域内的所述Rg区域的一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成Rg区--ESD区连接金属层；
位于所述Rg区域的另一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成栅极区金属层。
优选地，还包括第一多晶硅层和栅氧化层；
所述有源区沟槽内和所述第一导电类型漂移层上设置所述栅氧化层；
所述有源区沟槽内设置所述第一多晶硅层，且位于所述有源区沟槽内的所述第一多晶硅层的上表面与位于有源区沟槽两侧的栅极氧化层的上表面具有相同的高度。
优选地，还包括氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层；
所述氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层依次设置在所述有源区沟槽的两侧及所述有源区沟槽的上表面。
本发明实施例还提供一种MOSFET器件的制备方法，包括：
通过第一次离子注入方式，在第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第二导电类型体区；将所述第一导电类型漂移层划分为MOSFET区域、ESD区域和Rg区域；
通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区；
通过第三次离子注入在所述ESD区域内的所述第一层第二导电类型体区上和所述有源区沟槽之间以及所述有源区沟槽的一侧分别形成第一层第一导电类型源区和第二层第一导电类型源区；
在所述第二层第一导电类型源区、第一层第一导电类型源区和所述Rg区域内的所述第一层第二导电类型体区上形成接触孔，并通过所述接触孔依次形成源极区金属层、栅极多晶硅--Rg区连接金属层、Rg区--ESD区连接金属层和栅极区金属层。
优选地，所述在第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第二导电类型体区之前，还包括：
通过刻蚀方法在第一导电类型漂移层内形成有源区沟槽；
在所述第一导电类型漂移层上、所述有源区沟槽内形成栅极氧化层，通过化学气象淀积所述有源区沟槽内形成多晶硅层；
在所述栅极氧化层和所述多晶硅层上表面依次形成氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层。
优选地，所述通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区之前，还包括：
通过刻蚀方式，将所述ESD区域的两侧、所述Rg区域的两侧、所述MOSFET区域的两侧且位于第一导电类型漂移层上方的所述氮氧化硅层、第一隔离氧化层和第一层第二导电类型体区去掉，其中，所述ESD区域的两侧与所述Rg区域的一侧和所述MOSFET区域的一侧相接触；所述MOSFET区域的另一侧包括所述有源区沟槽之间、所述有源区沟槽两侧上方的所述氮氧化硅层、第一隔离氧化层和第一层第二导电类型体区；
所述通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区，具体包括：
在所述第一导电类型漂移层内形成第二层第二导电类型体区，其中，所述位于所述MOSFET区域的第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；位于所述ESD区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；位于Rg区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合。
优选地，所述第一次离子注入的注入剂量大于所述第二次粒子注入的剂量。
本发明实施例提供一种MOSFET器件，包括：有源区沟槽，MOSFET区域、ESD区域，Rg区域，第一导电类型漂移层、第一层第二导电类型体区、第二次第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电类型漂移层上设置所述有源区沟槽，所述有源区沟槽之间与所述有源区沟槽的一侧设置所述第二层第一导电类型源区，所述有源区沟槽位于所述MOSFET区域；位于所述MOSFET区域的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置所述第二层第二导电类型体区；所述非掺杂多晶硅层设置在所述第一导电类型漂移层上方；位于所述ESD区域内的所述非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区，且所述第一层第一导电类型源区位于第一层第二导电类型体区内；位于Rg区域内的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置有第二层第二导电类型体区。该MOSFET器件栅极端和源极端集成一个ESD区域，可以防止栅氧静电击穿；在栅极端集成一个Rg区域，可以降低栅极电流，进一步提升器件在应用时栅极端的抗冲击能力；通过ESD区域的多晶硅层作为掩膜版阻挡第一层第二导电类型体区在外围的注入达到器件耐压的目的，可以减少一层光刻工艺，降低生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种MOSFET器件结构示意图；
图2为本发明实施例提供的一种MOSFET器件制备流程示意图；
图3A为本发明实施例提供的第一导电类型漂移层制备示意图；
图3B为本发明实施例提供的有源区沟槽制备示意图；
图3C为本发明实施例提供的牺牲氧化层制备示意图；
图3D为本发明实施例提供的去掉有源区位置牺牲氧化层示意图；
图3E为本发明实施例提供的在第一导电类型漂移层上、有源区沟槽内制备栅极氧化层示意图；
图3F为本发明实施例提供的多晶硅层制备示意图；
图3G为本发明实施例提供的第一层第一导电类型体区制备示意图；
图3H为本发明实施例提供的第二层第二导电类型体区制备示意图；
图3I为本发明实施例提供的第一导电类型源区制备示意图；
图3J为本发明实施例提供的第二隔离氧化层制备示意图；
图3K为本发明实施例提供的接触孔金属层制备示意图；
其中，第一导电类型衬底层～101，第一导电类型漂移层～102，有源区沟槽～103，牺牲氧化层～104，栅极氧化层～105，多晶硅层～106，氮化硅层～107，第一隔离氧化层～108，第一层第二导电类型体区～109，第一光刻胶层～110，第二层第二导电类型体区～111，第二光刻胶层～112，第一层第一导电类型源区～113，第二层第一导电类型源区～114，第二隔离氧化层～115，有源区接触孔～116，Rg区接触孔～117，ESD区接触孔～118，源极区金属层～119，栅极多晶硅--Rg区连接金属层～120，Rg区--ESD区连接金属层～121，栅极区金属层～122，漏极区金属层～123。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示例性的示出了本发明实施例提供的一种MOSFET器件结构示意图，如图1所示，该MOSFET器件主要包括有源区沟槽103，第一导电类型漂移层102、第一层第二导电类型体区109，第一层第二导电类型体区109，第一层第一导电类型源区113，第二层第一导电类型源区114。
由于本发明实施例提供的MOSFET器件包括MOSFET区域、ESD区域和Rg区域，为了清楚介绍该MOSFET器件的结构，分别介绍三个区域的详细结构。
如图1所示，在MOSFET区域内，有源区沟槽103设置在第一导电类型漂移层102上，其中，有源区沟槽103位于第一导电类型偏移层的一侧，且有源区沟槽103的槽口位于第一导电类型漂移层102的上表面，有源区沟槽103从第一导电类型漂移层102的上表面垂直向下延伸，且有源区沟槽103的深度小于第一导电类型漂移层102的厚度。
该区域包括第一层第二导电类型体区109、第二层第二导电类型体区111和第二层第一导电类型源区114。具体地，在有源区沟槽103之间与有源区沟槽103的一侧设置第二层第一导电类型源区114，且第二层第一导电类型源区114的上表面、第二层第二导电类型体区111的上表面位于第一导电类型漂移层102的上表面；第二层第一导电类型源区114的下表面与第二层第二导电类型体区111的下表面均延伸至第一导电类型漂移层102内，且第二层第一导电类型源区114的下表面与第二层第二导电类型体区111的下表面具有不同的高度。
进一步地，设置第一导电类型偏移层上方的第一层第二导电类型体区109，其在垂直方向上的投影与第二层第二导电类型体区111不重合，即位于第一导电类型偏移层上方从左至右包括三个区域，第一个区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层，该金属层通过有源区接触孔116贯穿第二隔离氧化层115、栅极氧化层105与第二层第二导电类型体区111相接触，形成源极区金属层119；第二个区域包括位于第一导电类型偏移层上栅极氧化层105、氮化硅层107、第一隔离氧化层108、第一层第二导电类型体区109、第二隔离氧化层115和相间隔的两块金属层，一块金属层为源极区金属层119的一部分，另一块金属层为栅极多晶硅--Rg区连接金属层120的一部分；第三区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层，该区域的金属层贯穿第二隔离氧化层115与位于ESD区域的第一层第一导电类型源区113相接触，形成栅极多晶硅--Rg区连接金属层120。
ESD区域包括第一层第二导电类型体区109、第一层第一导电类型源区113和第二层第二导电类型体区111，其中，第一层第二导电类型体区109和第一层第一导电类型源区113位于第一导电类型偏移层的上方，第一层第一导电类型源区113包括两块，均设置在第一层第二导电类型体区109内且不接触，第一层第二导电类型体区109和第一层第一导电类型源区113具有相同的高度；进一步地，第一层第二导电类型体区109与第一导电类型偏移层之间还包括栅极氧化层105、氮化硅层107和第一隔离氧化层108。
第二层第二导电类型体区111位于第一导电类型偏移层内，且第一层第二导电类型体区109在垂直方向上的投影与第二层第二导电类型体区111不重合。即位于ESD区域的第一导电类型偏移层上方从左至右包括三个区域，第一个区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层；第二个区域包括位于第一导电类型偏移层上栅极氧化层105、氮化硅层107、第一隔离氧化层108、第一层第二导电类型体区109、第一层第一导电类型源区113、第二隔离氧化层115和金属层，该金属层通过ESD区接触孔118贯穿第二隔离氧化层115分别与两个第一层第一导电类型源区113相接触，靠近MOSFET区域的ESD区接触孔118与设置在第二隔离氧化层115上的金属层相接触，形成栅极多晶硅--Rg区连接金属层120，靠近Rg区域的另一个ESD区接触孔118与设置在第二隔离氧化层115上的金属层相接触，形成Rg区--ESD区连接金属层121的一部分；而Rg区--ESD区连接金属层121的另一部分，由靠近ESD区域内的Rg区域的一个Rg区接触孔117贯穿第二隔离氧化层115与第一层第二导电类型体区109相接触，形成Rg区--ESD区连接金属层121的一部分；第三区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层，该区域的金属层为Rg区--ESD区连接金属层121的一部分。
Rg区域包括第一层第二导电类型体区109和第二层第二导电类型体区111。具体地，第一层第二导电类型体区109位于第一导电类型偏移层的上方，且第一层第二导电类型体区109与第一导电类型偏移层之间还包括栅极氧化层105、氮化硅层107和第一隔离氧化层108。
进一步地，第二层第二导电类型体区111位于第一导电类型偏移层内，且第一层第二导电类型体区109在垂直方向上的投影与第二层第二导电类型体区111不重合。即位于Rg区域的第一导电类型偏移层上方从左至右包括三个区域，第一个区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层，该金属层为Rg区--ESD区连接金属层121的一部分；第二个区域包括位于第一导电类型偏移层上栅极氧化层105、氮化硅层107、第一隔离氧化层108、第一层第二导电类型体区109、第二隔离氧化层115和相间隔的两块金属层，一块金属层通过Rg区接触孔117贯穿第二隔离氧化层115与第一层第一导电类型源区113相接触，形成Rg区--ESD区连接金属层121的一部分；另一块金属层通过Rg区接触孔117贯穿第二隔离氧化层115与第一层第一导电类型源区113相接触，形成栅极区金属层122；第三区域包括位于第一导电类型偏移层上的栅极氧化层105、第二隔离氧化层115和金属层，该区域的金属层为栅极区金属层122的一部分。
需要说明的是，该MOSFET器件还包括有漏极区金属层123，其位于第一导电类型衬底层的下方。
在本发明实施例中，可以先提供第一导电类型衬底层101，在该第一导电衬底层上生成第一导电类型漂移层102，该第一导电类型衬底可以是N型衬底，也可以是P型衬底，当该第一导电类型的衬底层为N型衬底层时，设置在N型衬底层上的第一导电类型漂移层102为N型外延层；当该第一导电类型的衬底层为P型衬底时，设置在P型衬底上的第一导电类型漂移层102为P型外延层。
为了更清楚的介绍本发明实施例提供的MOSFET器件，以下介绍MOSFET器件的制备方法。
图2为本发明实施例提供的一种MOSFET器件制备流程示意图；图3A为本发明实施例提供的第一导电类型漂移层制备示意图；图3B为本发明实施例提供的有源区沟槽制备示意图；图3C为本发明实施例提供的牺牲氧化层制备示意图；图3D为本发明实施例提供的去掉有源区位置牺牲氧化层示意图；图3E为本发明实施例提供的在第一导电类型漂移层上、有源区沟槽内制备栅极氧化层示意图；图3F为本发明实施例提供的多晶硅层制备示意图；图3G为本发明实施例提供的第一层第一导电类型体区制备示意图；图3H为本发明实施例提供的第二层第二导电类型体区制备示意图；图3I为本发明实施例提供的第一导电类型源区制备示意图；图3J为本发明实施例提供的第二隔离氧化层制备示意图；图3K为本发明实施例提供的接触孔金属层制备示意图。
以下以图2提供的制备方法流程示意图，结合图3A～图3K提供的制备示意图，来详细介绍MOSFET器件的制备方法，具体的，如图2所示，该方法主要包括以下步骤：
步骤101，通过第一次离子注入方式，在第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第二导电类型体区；将所述第一导电类型漂移层划分为MOSFET区域、ESD区域和Rg区域；
步骤102，通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区；
步骤103，通过第三次离子注入在所述ESD区域内的所述第一层第二导电类型体区上和所述有源区沟槽之间以及所述有源区沟槽的一侧分别形成第一层第一导电类型源区和第二层第一导电类型源区；
步骤104，在所述第二层第一导电类型源区、第一层第一导电类型源区和所述Rg区域内的所述第一层第二导电类型体区上形成接触孔，并通过所述接触孔依次形成源极区金属层、栅极多晶硅--Rg区连接金属层、Rg区--ESD区连接金属层和栅极区金属层。
具体的，如图3A所示，先提供了一个N型重掺杂半导体衬底层，该N型重掺杂半导体衬底层可以称为第一导电类型衬底层101，然后在第一导电类型衬底层101上生长一层N型轻掺杂外延层，该N型轻掺杂外延层称为第一导电类型漂移层102。
如图3B所示，在第一导电类型漂移层102中通过刻蚀的方式，形成有源区沟槽103。
如图3C和3D所示，在第一导电类型漂移层102的上表面以及有源区沟槽103内部通过热氧化工艺生长一层牺牲氧化层104，然后通过刻蚀方法将该牺牲氧化层104刻蚀掉。本实施例中的刻蚀方法包括但不限于干法刻蚀、湿法刻蚀、干法刻蚀和湿法刻蚀混合使用，其中混合使用方法包括但不限于：先使用干法刻蚀再使用湿法刻蚀、先使用湿法刻蚀再使用干法刻蚀、先使用干法刻蚀再使用湿法刻蚀最后使用干法刻蚀、先使用湿法刻蚀再使用干法刻蚀最后使用湿法刻蚀。
如图3E所示，在第一导电类型漂移层102的上表面和有源区沟槽103内通过热氧化工艺生长一层栅极氧化层105。
如图3F所示，通过淀积工艺在栅极氧化层105上表面淀积一层N型重掺杂多晶硅层106，即在有源区沟槽103内形成多晶硅层106的同时，在有源区沟槽103两侧的栅极氧化层105上也淀积了一层重掺杂多晶硅层106。进一步地，通过回刻工艺将有源区沟槽103两侧栅极氧化层105上淀积的一层重掺杂多晶硅层106刻蚀掉。
如图3G所示，通过化学气象淀积的方式在有源区沟槽103以及有源区沟槽103两侧栅极氧化层105上淀积氮氧化层、第一隔离氧化层108和非掺杂多晶硅层106。
在步骤101中，通过第一次粒子注入方式在非掺杂多晶硅层106上形成第一层第二导电类型体区109，需要说明的是，非掺杂多晶硅层106位于第一导电类型漂移层102上层的最上面，即在进行第一次离子注入时，注入的粒子均进入到非掺杂多晶硅层106。
如图3H所示，在第一层第二导电类型体区109上旋涂一层第一光刻胶层110，然后第一光刻胶层110通过掩膜板曝光形成光刻胶掩膜，在本发明实施例中，通过形成光刻胶掩膜的同时，在第一导电类型漂移层102上定义出MOSFET区域、ESD区域和Rg区域。
具体地，第一导电类型漂移层102内部及第一导电类型漂移层102上方所有层从左至右依次分为MOSFET区域、ESD区域和Rg区域。进一步地，通过刻蚀方式，将ESD区域的两侧、Rg区域的两侧、MOSFET区域的两侧且位于第一导电类型漂移层102上方的氮氧化硅层、第一隔离氧化层108和第一层第二导电类型体区109去刻蚀掉，需要说明的是，ESD区域的两侧与Rg区域的一侧和MOSFET区域的一侧相接触；再者，MOSFET区域的另一侧包括有源区沟槽103之间、有源区沟槽103两侧上方的氮氧化硅层、第一隔离氧化层108和第一层第二导电类型体区109。
需要说明的是，本发明实施例中，栅极端和源极端集成一个ESD结构，可以防止栅氧静电击穿；进一步地，当在栅极端集成一个Rg结构降低栅极电流，进一步提升器件在应用时栅极端的抗冲击能力。
在步骤102中，通过第二次注入方式在位于有源区沟槽103之间、有源区沟槽103两侧、MOSFET区域和ESD区域之间、ESD区域和Rg区域之间以及Rg区域的一侧形成第二层第二导电类型体区111；需要说明的是，第二次粒子注入时，第一层第二导电类型体区109上旋涂一层光刻胶，因此，位于第一导电类型漂移层102上方未被刻蚀掉的区域阻挡了进入第一导电类型漂移层102的粒子。
当第一层第二导电类型体区109作为掩膜版时，阻挡第二层第二导电类型体区111在外围的注入达到器件耐压的目的，可以减少一层光刻工艺，降低生产成本；进一步地，第一层第二导电类型体区109注入能量需保证在注入时不能穿过非掺杂多晶硅层106和第一隔离氧化层108的厚度之和。
进一步地，位于MOSFET区域的第一层第二导电类型体区109在垂直方向上的投影与第二层第二导电类型体区111不重合；位于ESD区域内第一层第二导电类型体区109在垂直方向上的投影与第二层第二导电类型体区111不重合；位于Rg区域内第一层第二导电类型体区109在垂直方向上的投影与第二层第二导电类型体区111不重合。
需要说明的是，在本发明实施例中，第一次粒子注入剂量是第二次粒子注入剂量的两个数量级，即第一层第二导电类型体区109作为掩膜版时，第二次粒子注入的剂量对第一层第二导电类型体区109的掺杂浓度没有影响，因此也不会对ESD的抗静电能力产生影响。
在步骤103中，如图3I所示，通过光刻工艺在第一导电类型漂移层102上方形成第一导电类型源区注入的第二光刻胶层112，然后第二光刻胶层112通过掩膜板曝光形成光刻胶掩膜，通过第三次粒子注入方式，在ESD区域内的第一层第二导电类型体区109上形成两个不相邻的第一层第一导电类型源区113、在有源区沟槽103之间以及有源区沟槽103的一侧形成第二层第一导电类型源区114。
需要说明的是，这里的第一层第一导电类型源区113和第二层第一导电类型源区114是同时形成的，只是形成的位置有所不同，为了避免对该第一导电类型源区介绍时产生混淆，根据第一导电类型源区的不同位置，分别将其定义为第一层第一导电类型源区113和第二层第一导电类型源区114。
在步骤104中，如图3J和图3K所示，通过淀积工艺在第一导电类型漂移层102上淀积第二隔离氧化层115，通过光刻和刻蚀的方式形成多个接触孔，为了方便对上述多个接触孔进行说明，将接触孔从左至右，依次称为有源区接触孔116，Rg区接触孔117和ESD区接触孔118。
进一步地，在接触孔中填充金属并通过溅射工艺在晶圆表面溅射一层金属层，在通过光刻和刻蚀工艺定义成源极金属层、栅极多晶硅--Rg区连接金属层120、Rg区--ESD区连接金属层121和栅极区金属层122，通过研磨工艺将晶圆减薄后，再通过金属蒸镀工艺形成漏极区金属层123。
如图1所示，在MOSFET区域内，金属层通过贯穿第二隔离氧化层115、栅极氧化层105的有源区接触孔116与第二层第二导电类型体区111相接触，形成源极区金属层119；在ESD区域内，金属层通过贯穿第二隔离氧化层115的一个ESD区接触孔118与两个第一层第一导电类型源区113相接触，其中，靠近MOSFET区域的ESD区接触孔118与设置在第二隔离氧化层115上的金属层相接触，形成栅极多晶硅--Rg区连接金属层120；靠近Rg区域的另一个ESD区接触孔118与设置在第二隔离氧化层115上的金属层相接触，形成Rg区--ESD区连接金属层121的一部分；而Rg区--ESD区连接金属层121的另一部分，由靠近ESD区域内的Rg区域的一个Rg区接触孔117贯穿第二隔离氧化层115与第一层第二导电类型体区109相接触，形成Rg区--ESD区连接金属层121的一部分；在Rg区域内，一块金属层通过一个Rg区接触孔117贯穿第二隔离氧化层115与第一层第一导电类型源区113相接触，形成Rg区--ESD区连接金属层121的一部分，另一块金属层通过另一个Rg区接触孔117贯穿第二隔离氧化层115与第一层第一导电类型源区113相接触，形成栅极区金属层122。漏极区金属层123与第一导电类型衬底层101的下表面相接触。
综上所述，本发明实施例提供一种MOSFET器件，包括：有源区沟槽，MOSFET区域、ESD区域，Rg区域，第一导电类型漂移层、第一层第二导电类型体区、第二次第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电类型漂移层上设置所述有源区沟槽，所述有源区沟槽之间与所述有源区沟槽的一侧设置所述第二层第一导电类型源区，所述有源区沟槽位于所述MOSFET区域；位于所述MOSFET区域的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置所述第二层第二导电类型体区；所述非掺杂多晶硅层设置在所述第一导电类型漂移层上方；位于所述ESD区域内的所述非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区，且所述第一层第一导电类型源区位于第一层第二导电类型体区内；位于Rg区域内的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置有第二层第二导电类型体区。该MOSFET器件栅极端和源极端集成一个ESD区域，可以防止栅氧静电击穿；在栅极端集成一个Rg区域，可以降低栅极电流，进一步提升器件在应用时栅极端的抗冲击能力；通过ESD区域的多晶硅层作为掩膜版阻挡第一层第二导电类型体区在外围的注入达到器件耐压的目的，可以减少一层光刻工艺，降低生产成本。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种MOSFET器件，其特征在于，包括：有源区沟槽，MOSFET区域、ESD区域、Rg区域、第一导电类型漂移层、第一层第二导电类型体区、第二次第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；
所述第一导电类型漂移层上设置所述有源区沟槽，所述有源区沟槽之间与所述有源区沟槽的一侧设置所述第二层第一导电类型源区，所述有源区沟槽位于所述MOSFET区域；
位于所述MOSFET区域的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置所述第二层第二导电类型体区；所述非掺杂多晶硅层设置在所述第一导电类型漂移层上方；
位于所述ESD区域内的所述非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区，且所述第一层第一导电类型源区位于第一层第二导电类型体区内；
位于Rg区域内的所述非掺杂多晶硅层上设置有第一层第二导电类型体区，所述第一导电类型漂移层内设置有第二层第二导电类型体区。
2.如权利要求1所述的器件，其特征在于，所述位于所述MOSFET区域的第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；
所述有源区沟槽之间的第二层第一导电类型源区上设置有接触孔，通过所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成源极区金属层。
3.如权利要求1所述的器件，其特征在于，所述位于所述ESD区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；
所述位于Rg区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合。
4.如权利要求3所述的器件，其特征在于，所述位于所述ESD区域内的所述第一层第一导电体类型体区上的两块不接触的所述第一层第一导电类型源区上分别设置两个接触孔；位于所述Rg区域内所述第一层第一导电体类型体区上设置两个接触孔；
靠近所述MOSFET区域的所述ESD区域内的一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成栅极多晶硅--Rg区连接金属层；
靠近所述Rg区域的所述ESD区域内的另一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，靠近所述ESD区域内的所述Rg区域的一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成Rg区--ESD区连接金属层；
位于所述Rg区域的另一个所述接触孔与设置在第二隔离氧化层上的金属层相接触，形成栅极区金属层。
5.如权利要求1所述的器件，其特征在于，还包括第一多晶硅层和栅氧化层；
所述有源区沟槽内和所述第一导电类型漂移层上设置所述栅氧化层；
所述有源区沟槽内设置所述第一多晶硅层，且位于所述有源区沟槽内的所述第一多晶硅层的上表面与位于有源区沟槽两侧的栅极氧化层的上表面具有相同的高度。
6.如权利要求5所述的器件，其特征在于，还包括氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层；
所述氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层依次设置在所述有源区沟槽的两侧及所述有源区沟槽的上表面。
7.一种MOSFET器件的制备方法，其特征在于，包括：
通过第一次离子注入方式，在第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第二导电类型体区；将所述第一导电类型漂移层划分为MOSFET区域、ESD区域和Rg区域；
通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区；
通过第三次离子注入在所述ESD区域内的所述第一层第二导电类型体区上和所述有源区沟槽之间以及所述有源区沟槽的一侧分别形成第一层第一导电类型源区和第二层第一导电类型源区；
在所述第二层第一导电类型源区、第一层第一导电类型源区和所述Rg区域内的所述第一层第二导电类型体区上形成接触孔，并通过所述接触孔依次形成源极区金属层、栅极多晶硅--Rg区连接金属层、Rg区--ESD区连接金属层和栅极区金属层。
8.如权利要求7所述的制备方法，其特征在于，所述在第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第二导电类型体区之前，还包括：
通过刻蚀方法在第一导电类型漂移层内形成有源区沟槽；
在所述第一导电类型漂移层上、所述有源区沟槽内形成栅极氧化层，通过化学气象淀积所述有源区沟槽内形成多晶硅层；
在所述栅极氧化层和所述多晶硅层上表面依次形成氮氧化硅层、第一隔离氧化层和非掺杂多晶硅层。
9.如权利要求8所述的制备方法，其特征在于，所述通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区之前，还包括：
通过刻蚀方式，将所述ESD区域的两侧、所述Rg区域的两侧、所述MOSFET区域的两侧且位于第一导电类型漂移层上方的所述氮氧化硅层、第一隔离氧化层和第一层第二导电类型体区去掉，其中，所述ESD区域的两侧与所述Rg区域的一侧和所述MOSFET区域的一侧相接触；所述MOSFET区域的另一侧包括所述有源区沟槽之间、所述有源区沟槽两侧上方的所述氮氧化硅层、第一隔离氧化层和第一层第二导电类型体区；
所述通过第二次离子注入在所述有源区沟槽之间、所述有源区沟槽两侧、所述ESD区域和所述Rg区域形成第二层第二导电类型体区，具体包括：
在所述第一导电类型漂移层内形成第二层第二导电类型体区，其中，所述位于所述MOSFET区域的第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；位于所述ESD区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合；位于Rg区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合。
10.如权利要求7所述的制备方法，其特征在于，所述第一次离子注入的注入剂量大于所述第二次粒子注入的剂量。
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