CN106601731A - 带有esd保护结构的半导体结构及其制作方法 - Google Patents
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Abstract
本发明公开一种带有ESD保护结构的半导体结构及其制作方法，制作方法包括：提供半导体衬底；在半导体衬底上形成外延层；在外延层上形成氮氧化硅层以得到第一半导体结构；蚀刻第一半导体结构中预设第一区域的氮氧化硅层和部分外延层；对蚀刻后的第一区域进行局部热氧化生成场氧化层；去除第一半导体结构中预设第二区域的外延层表面的氮氧化硅层；在第二区域形成元胞结构；在场氧化层上形成ESD多晶层；在ESD多晶层中形成ESD多晶二极管结构，并在ESD多晶二极管结构的两侧分别形成ESD接触孔，在第二区域的元胞结构中形成至少一个元胞结构接触孔。通过减小或消除ESD结构区域接触孔和元胞结构接触孔之间的高度差，减少或消除盲孔的出现，提高器件的良品率。
Description
技术领域
本发明涉及半导体设计和制作技术领域，特别涉及一种带有ESD保护结构的半导体结构及其制作方法。
背景技术
静电放电(ESD)是直接接触或静电场感应引起的两个不同静电势的物体之间静电荷的传输。对半导体器件而言，由于在很小的电阻上快速泄放电压，泄放电流会很大，可能会超过20安培，如果这种放电通过功率MOSFET(金属氧化物半导体场效应晶体管)或其它集成电路进行，如此大的电流将对器件或电路造成严重的损害。据统计，在所有半导体器件的失效机制中，ESD失效几乎占到10％。
普通的沟槽MOSFET基本不具有抵御ESD或施加到栅极的其他过电压信号的保护。二氧化硅(SiO2)经常被用作MOS器件中的栅极电介质。通常，SiO2的可承受电压可达到每厘米10E7V。本申请中介绍的MOS栅极电介质厚度为200埃，因此其实际的可承受电压仅为20V，瞬间的ESD电压承受也不过两三百伏特。
低压功率沟槽MOSFET的工艺不同于一般的CMOS(互补金属氧化物半导体)工艺，由于光刻次数较少，使得构成防护单元可用的有源器件和无源器件设计资源受到很大的限制，在不增加为ESD防护器件所附加特别工艺过程的情况下，不能使用硅控整流器器件以及结构复杂的器件。
随着人们对ESD失效机理深入系统的研究，研制出先进的ESD保护结构以及集成电路ESD的保护电路。2002年美国通用半导体的中国专利CN 02810428.5《具有ESD保护的齐纳二极管的DMOS》，通过使用稳压钳位保护二极管增加栅极和源极之间的抗ESD能力，稳压二极管是使用多晶硅材料形成。如图1所示，采用稳压钳位二极管，是利用稳压管反向击穿特性实现钳位。稳压二极管的工作电压由MOSFET的工作情况而定，一般为10～25V。在静电电压或过电压加到栅-源极之间时，稳压管进入工作状态，所以静电电压或过电压会被栅-源之间的稳压二极管钳位，电流被旁路，加到栅极氧化层上的电压下降，从而提高了功率MOSFET的抗静电破坏的能力。多晶硅稳压二极管的制作是在掺有N型杂质磷的多晶硅中注入P型杂质硼形成PN二极管，通过改变硼的注入剂量和退火推进的时间及温度，可以调整多晶硅稳压二极管的工作电压。
当发生ESD时，加在栅氧化层上的电压可以由背靠背的多晶硅PN结来承受，因此器件不会发生介质击穿。在此结构中，由于增加的通路中至少包含一对背靠背PN结，而PN结反向漏电较小，也就不会影响器件栅极和源极之间的绝缘性，但由于并联了一组背靠背的二极管，增大了G(栅极)和S(源极)之间的漏电通道，这样会增大栅极的漏电，一般MOSFET的栅极漏电在10nA以内，但是添加了ESD保护结构的MOSFET的漏电可以达到uA级别。这也是ESD保护型MOSFET的一个缺点。
增加了多晶PN结后对栅极漏电的影响程度还要看多晶PN结的漏电大小。多晶PN结示意图，如图2所示，当PN结宽度变化时，实践证明对漏电的影响不大；当PN结长度变大时，漏电会成比例增大；而当多晶PN结注入浓度增大时，漏电也会有一定程度的提高。所以能提高器件的ESD性能，同时又尽量的去降低对器件的漏电影响，一直是ESD保护型MOSFET的工作重点。
设计ESD保护结构，首先我们应该确定多晶硅二极管对的数量。为保证MOSFET器件正常工作，又要起到保护的作用，多晶二极管的击穿电压和应满足：VGS＜V二极管＜V栅氧击穿，即击穿电压应大于栅极正常工作时施加的电压，并小于栅极氧化层的击穿电压。多晶二极管的击穿电压取决于二极管的掺杂特性，该申请中的掺杂浓度下每对多晶硅二极管所能承受的电压约为4～6V，而该产品希望将栅极G和源极S之间的耐压BV提升到12V以上，所以该方案基于普通MOSFET的基础，在栅极区制作三对背靠背的多晶PN结，这三对PN结串起来并联在MOSFET的栅极和源极之间，起到保护栅氧化层的目的。如图3所示，ESD结构位于芯片整体布局中的栅极和源极之间，即图3中的栅极接触孔A和源极接触孔B所示位置。
具体的实现方法为在栅极区的场氧块上淀积掺有P型杂质硼的多晶硅，并且间断性的注入N型杂质磷形成PN结。此步骤的注入可以和源极的N+掺杂同时形成，有效减少掩膜板数量。通过改变磷的注入剂量以及退火的温度和时间，选择合适的多晶硅面积，就可以调整ESD保护的能力。多晶二极管的两极是通过接触孔和MOS器件的栅源分别相连。如图4所示，圆圈区域即为栅极接触孔。
图5所示为该申请中MOSFET器件的栅极区的ESD保护结构的剖面示意图。如图5所示，接触孔是用来引出源极以及栅极金属的，同样包括两部分：一部分是图5中右边所示的元胞区域，用来连接源极金属和源极注入区域N+；另一部分是图5中左边所示的栅极区域，用来将ESD多晶二极管的两极并联在栅源之间的。
发展至今，相关技术的ESD保护结构已经能够很好的为器件使用过程中遇到的ESD能量泄放提供旁路。但是随着半导体器件尺寸的逐渐减小，处于两个台阶上的接触孔的尺寸也越来越小，目前已经达到0.3um。导致在曝光步骤中，ESD高台阶周围的元胞的接触孔会因为台阶的存在出现没有蚀刻开，俗称“盲孔”。盲孔会造成单独元胞源极没有与源极金属接触上，单个元胞的源极悬浮会造成整个器件击穿电压的异常。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种带有ESD保护结构的半导体结构及其制作方法，通过减小或消除ESD结构区域接触孔和元胞结构接触孔之间的高度差，从而减少或消除盲孔的出现，提高器件的良品率。
为达到上述目的，本发明一方面提出一种带有ESD保护结构的半导体结构的制作方法，包括步骤：提供半导体衬底；在所述半导体衬底上形成外延层；在所述外延层上形成氮氧化硅层以得到第一半导体结构；蚀刻所述第一半导体结构中预设的第一区域的所述氮氧化硅层和部分所述外延层；对蚀刻后的所述第一区域进行局部热氧化生成场氧化层；去除所述第一半导体结构中预设的第二区域的所述外延层表面的所述氮氧化硅层；在所述第二区域形成元胞结构；在所述场氧化层上形成ESD多晶层；在所述ESD多晶层中形成ESD多晶二极管结构，并在所述ESD多晶二极管结构的两侧分别形成ESD接触孔，其中一侧的所述ESD接触孔通过孔内金属与所述半导体结构的栅极连接，另一侧的所述ESD接触孔通过孔内金属与所述半导体结构的源极连接，以及在所述第二区域的所述元胞结构中形成至少一个元胞结构接触孔，所述至少一个元胞结构接触孔通过孔内金属与所述半导体结构的所述源极连接。
本发明实施例提供一种带有ESD保护结构的半导体结构的制作方法，通过局部蚀刻氮氧化硅层和外延层，并热氧化蚀刻区域，使生成的场氧化层的表面或者ESD多晶层的中心区域的上表面与外延层的上表面(亦即元胞结构的表面)基本平齐，能有效的降低或消除ESD结构接触孔与元胞结构接触孔的高度差，减小在不同平面蚀刻接触孔的难度，从而减小或消除盲孔的出现，改善制作工艺，提高器件的良品率。
在本发明的一个实施例中，所述ESD接触孔和所述元胞结构接触孔通过同一次蚀刻形成。由于ESD结构接触孔与元胞结构接触孔的高度差降低，故而可以通过一次蚀刻完成，减少工艺难度，同时不会造成“盲孔”的出现，避免单个元胞的源极悬浮而造成整个器件击穿电压的异常情况。
在本发明的一个实施例中，所述场氧化层的上表面与所述第二区域的所述外延层的上表面(亦即元胞结构的表面)基本持平。
在本发明的一个实施例中，所述场氧化层的上表面与所述第二区域的所述外延层的上表面(亦即元胞结构的表面)的高度差不超过1000埃。允许氧化层的上表面与第二区域的所述外延层(亦即元胞结构的表面)的表面的高度差在1000埃的范围之内，一方面降低工艺难度，另一方面可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，减少盲孔出现。
在本发明的一个实施例中，局部蚀刻第一区域的所述氮氧化硅层和部分所述外延层包括：局部蚀刻所述第一区域的所述氮氧化硅层，并以第二区域的所述氮氧化硅层作为掩膜对所述第一区域的暴露的外延层进行蚀刻，蚀刻深度为0.6μm-0.8μm；所述场氧化层的厚度为1μm；所述氮氧化硅层的厚度为0.3μm；所述ESD多晶层的厚度为0.6μm-0.8μm。以第二区域的所述氮氧化硅层作为掩膜，一举两得，操作便利。另外，将以第二区域的氮氧化硅层蚀刻0.6μm-0.8μm，再在其上生长1μm的场氧化层，可以使得场氧化层的表面与第二区域的氮氧化硅层的表面基本平齐，进而可以使得ESD结构接触孔和元胞结构接触孔的高度差降低到光刻设备能够调整的范围之内，从而避免光刻时ESD结构周围的元胞区出现接触孔蚀刻不开的情形。场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与外延层之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。
在本发明的一个实施例中，所述ESD多晶层的中心区域的上表面与所述第二区域的所述外延层的上表面(亦即元胞结构的表面)基本持平。ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)基本持平，使得ESD结构接触孔与元胞结构接触孔的高度差得以消除，消除盲孔的出现，提高了器件的良品率。
在本发明的一个实施例中，所述ESD多晶层的中心区域的上表面与所述第二区域的所述外延层的上表面(亦即元胞结构的表面)的高度差不超过1000埃。允许ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)的高度差在1000埃范围之内，在使得ESD结构接触孔与元胞结构接触孔的高度差得以基本消除，减少盲孔出现的同时，降低工艺难度。
在本发明的一个实施例中，局部蚀刻第一区域的所述氮氧化硅层和部分所述外延层包括：局部蚀刻所述第一区域的所述氮氧化硅层，并以第二区域的所述氮氧化硅作为掩膜对所述第一区域的暴露的外延层进行蚀刻，蚀刻深度为1.2μm-1.4μm；所述场氧化层的厚度为1μm；所述氮氧化硅层的厚度为0.3μm；所述ESD多晶层的厚度为0.6μm-0.8μm。由于氮氧化硅层的厚度约为0.3μm，场氧化层厚度约为1μm，ESD多晶层的厚度为0.6μm-0.8μm；故而，通过对第一区域的暴露的外延层进行1.2μm-1.4μm的蚀刻，可以使得最后完成的半导体结构中，ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)基本持平，进而减少盲孔和整个器件击穿电压的异常情况。场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与N-外延之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。
在本发明的一个实施例中，在对蚀刻后的所述第一区域进行局部热氧化生成场氧化层之前，还包括：对蚀刻后的所述第一区域进行离子注入，所注入的离子类型与所述半导体衬底的掺杂类型相反。对第一区域进行离子注入用以在氧化后形成结，有利于电场的扩充，更好的保护器件。
在本发明的一个实施例中，在所述第二区域形成元胞结构，包括：在所述第二区域的所述外延层中形成阱区和至少一个沟槽栅结构。
本发明另一方面还提出一种带有ESD保护结构的半导体结构，包括：半导体衬底；形成在所述半导体衬底上的外延层；形成在所述外延层的第一区域中的场氧化层；形成在所述场氧化层上的ESD多晶层，形成在所述ESD多晶层中的ESD多晶二极管结构，以及形成在所述ESD多晶二极管结构的两侧的ESD接触孔，其中一侧的所述ESD接触孔通过孔内金属与所述半导体结构的栅极连接，另一侧的所述ESD接触孔通过孔内金属与所述半导体结构的源极连接；形成在所述外延层的第二区域中的元胞结构，所述元胞结构包括至少一个元胞结构接触孔，所述至少一个元胞结构接触孔通过孔内金属与所述半导体结构的所述源极连接。本发明实施例提供一种带有ESD保护结构的半导体结构，场氧化层的表面或者ESD多晶层的表面与外延层的上表面(亦即元胞结构的表面)基本平齐，能有效的降低或消除ESD结构接触孔与元胞结构接触孔的高度差，减小在不同平面蚀刻接触孔的难度，从而减小或消除盲孔的出现，改善制作工艺，提高器件的良品率。
在本发明的一个实施例中，所述场氧化层的上表面与所述外延层的上表面(亦即元胞结构的表面)基本持平。由于氧化层的上表面与第二区域的所述外延层的上表面(亦即元胞结构的表面)基本持平，故而，可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，较传统方法降低的高度差约为场氧化层的厚度。
在本发明的一个实施例中，所述场氧化层的上表面与所述第二区域的所述外延层的上表面(亦即元胞结构的表面)的高度差不超过1000埃。允许氧化层的上表面与第二区域的所述外延层的上表面(亦即元胞结构的表面)的高度差在1000埃范围之内，故而，在可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，减少盲孔出现的同时，降低工艺难度。
在本发明的一个实施例中，所述ESD多晶层的中心区域的上表面与所述外延层的上表面(亦即元胞结构的表面)基本持平。ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)基本持平，使得ESD结构接触孔与元胞结构接触孔的高度差得以消除，消除盲孔的出现，提高器件的良品率。
在本发明的一个实施例中，所述ESD多晶层的中心区域的上表面与所述外延层的上表面(亦即元胞结构的表面)的高度差为不超过1000埃。允许ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)高度差在1000埃范围之内，在使得ESD结构接触孔与元胞结构接触孔的高度差得以基本消除，减少盲孔出现的同时，降低工艺难度。
在本发明的一个实施例中，所述场氧化层的厚度为1μm，所述ESD多晶层的厚度为0.6μm-0.8μm。如此设置，方便减少ESD结构接触孔与元胞结构接触孔的高度差；场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与N-外延之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。
在本发明的一个实施例中，所述外延层和所述场氧化层之间形成有结，所述结的掺杂类型与所述半导体衬底的掺杂类型相反。通过在外延层和场氧化层之间形成掺杂结，有利于电场的扩充，更好的保护器件。
在本发明的一个实施例中，所述元胞结构还包括：阱区以及至少一个沟槽栅结构。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是相关技术中稳压嵌位二极管式ESD保护结构的电路图；
图2是相关技术中ESD结构单个多晶PN结的示意图；
图3是相关技术中带有ESD结构MOSFET芯片整体示意图；
图4是相关技术中ESD结构区域接触孔和元胞结构接触孔分布示意图；
图5是相关技术中MOSFET器件的栅极区的ESD保护结构的剖面示意图；
图6是本发明实施例的带有ESD保护结构的半导体结构的制作方法的流程图；
图7A-7E是本发明实施例一的制作过程中各步骤的器件结构的剖面示意图；
图8A-8E是本发明实施例二的制作过程中各步骤的器件结构的剖面示意图；
图9是根据本发明实施例一的制作方法制得的带有ESD保护结构的半导体结构的剖面图；
图10是根据本发明实施例二的制作方法制得的带有ESD保护结构的半导体结构的剖面图；
图11是根据本发明实施例三的制作方法制得的带有ESD保护结构的半导体结构的剖面图；
图12是根据本发明实施例四的制作方法制得的带有ESD保护结构的半导体结构的剖面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
此外，为了更好的理解本发明，在公开说明书中，阐述了大量具体的细节，比如材料、工艺步骤、结构等。然而，本技术领域的普通技术人员应该理解，没有这些具体的细节，本发明依然可以实施。在其他的一些实施例中，为了便于凸显本发明的主旨，对于大家熟知的技术未作详细的描述，如掩膜步骤、金属内部的连接和电极等。
本发明提供一种带有ESD保护结构的半导体结构的制作方法。图6是本发明实施例的带有ESD保护结构的半导体结构的制作方法的流程图，如图所示，本发明的制作方法包括步骤：
S1：提供半导体衬底；
S2：在半导体衬底上形成外延层；
S3：在外延层上形成氮氧化硅层以得到第一半导体结构；
S4：局部蚀刻第一半导体结构中预设的第一区域的氮氧化硅层和部分外延层；
S5：对蚀刻后的第一区域进行局部热氧化生成场氧化层；
S6：去除第一半导体结构中预设的第二区域的氮氧化层；
S7：在第二区域形成元胞结构；
S8：在场氧化层上形成ESD多晶层；
S9：在ESD多晶层中形成ESD多晶二极管结构，并在ESD多晶二极管结构的两侧分别形成ESD接触孔，其中一侧的ESD接触孔通过孔内金属与所述半导体结构的栅极连接，另一侧的ESD接触孔通过孔内金属与半导体结构的源极连接，以及在第二区域的元胞结构中形成至少一个元胞结构接触孔，至少一个元胞结构接触孔通过孔内金属与半导体结构的源极连接。
本发明提供一种带有ESD保护结构的半导体结构的制作方法，通过局部蚀刻氮氧化硅层和外延层，并热氧化该蚀刻区域，使生成氧化层的表面或者ESD多晶层的中心区域的表面与外延层的上表面(亦即元胞结构的表面)基本平齐，能有效的降低或消除ESD结构接触孔与元胞结构接触孔的高度差，减小在不同平面蚀刻出接触孔的难度，从而减小盲孔的出现，改善制作工艺，提高了器件的良品率。
在本发明的一个实施例中，在步骤S9中，ESD接触孔和元胞结构接触孔通过同一次蚀刻形成。由于ESD结构接触孔与元胞结构接触孔的高度差降低，故而可以通过一次蚀刻完成，减少工艺难度，同时不会造成“盲孔”的出现，避免单个元胞的源极悬浮而造成整个器件击穿电压的异常情况。
在本发明的一个实施例中，制作完成后，场氧化层的上表面与第二区域的所述外延层的上表面(即元胞结构的表面)基本持平。也就是说，制作完成后，场氧化层的上表面与第二区域的外延层的上表面(即元胞结构的表面)的高度差不超过1000埃时，视作二者基本持平。允许氧化层的上表面与第二区域的外延层的上表面(即元胞结构的表面)的高度差在1000埃的范围之内，一方面降低工艺难度，另一方面在可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，减少盲孔出现。
具体地，在步骤S4中，局部蚀刻第一区域的氮氧化硅层和部分外延层包括：局部蚀刻第一区域的氮氧化硅层，并以第二区域的氮氧化硅层作为掩膜对第一区域的暴露的外延层进行蚀刻，蚀刻深度为0.6μm-0.8μm；本制作方法中，场氧化层的厚度为1μm；氮氧化硅层的厚度为0.3μm；ESD多晶层的厚度为0.6μm-0.8μm。以第二区域的氮氧化硅层作为掩膜，一举两得，操作便利；另外，将以第二区域的氮氧化硅层蚀刻0.6μm-0.8μm，再在其上生长1μm的场氧化层，可以使得场氧化层的表面与第二区域的外延层的上表面基本平齐，进而可以使得ESD结构接触孔和元胞结构接触孔的高度差降低到光刻设备能够调整的范围之内，从而避免光刻时ESD结构周围的元胞区出现接触孔蚀刻不开的情形。场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与N-外延之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。需指出的是，场氧化层不仅仅在蚀刻深度处生长，还可能向下渗透至未被蚀刻的外延层部分。
在本发明的另一个实施例中，在制作完成后，ESD多晶层的中心区域的上表面与所述第二区域的外延层的上表面(亦即元胞结构的表面)基本持平。ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)基本持平，使得ESD结构接触孔与元胞结构接触孔的高度差得以消除，消除盲孔的出现，提高了器件的良品率。也就是说，在制作完成后，ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)的高度差为不超过1000埃时，视作二者基本持平。允许ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)高度差在1000埃范围之内，在使得ESD结构接触孔与元胞结构接触孔的高度差得以基本消除，减少盲孔出现的同时，降低工艺难度。
具体地，在步骤S4中，局部蚀刻第一区域的氮氧化硅层和部分外延层包括：局部蚀刻第一区域的氮氧化硅层，并以第二区域的氮氧化硅作为掩膜对第一区域的暴露的外延层进行蚀刻，蚀刻深度为1.2μm-1.4μm；在本制作方法中，场氧化层的厚度为1μm；氮氧化硅层的厚度为0.3μm；ESD多晶层的厚度为0.6μm-0.8μm。由于氮氧化硅层的厚度约为0.3μm，场氧化层厚度约为1μm，ESD多晶层的厚度为0.6μm-0.8μm；故而，通过对第一区域的暴露的外延层进行1.2μm-1.4μm的蚀刻，可以使得最后完成的半导体结构中，ESD多晶层的中心区域的上表面与第二区域的外延层的上表面(亦即元胞结构的表面)基本持平，进而减少盲孔和整个器件击穿电压的异常情况；场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与N-外延之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。
在本发明的一个实施例中，在对蚀刻后的第一区域进行局部热氧化生成场氧化层之前，即步骤S5之前，还包括：对蚀刻后的第一区域进行离子注入，所注入的离子类型与半导体衬底的掺杂类型相反。对第一区域进行离子注入用以在氧化后形成结，有利于电场的扩充，更好的保护器件。
在本发明的一个实施例中，在第二区域形成元胞结构，包括：在第二区域的外延层中形成阱区和至少一个沟槽栅结构。
下面结合制作过程示意图，进一步说明本发明的技术方案。需要说明的是，以下各实施例均以N型掺杂的衬底为例进行说明，对于P型掺杂的衬底，可以参照本实施例进行，在此不再赘述。
图7A--7E为本发明实施例一的制作过程中各步骤的器件结构的剖面示意图。该制作方法如下：
如图7A所示，提供N+型半导体衬底1，在N+型半导体衬底1上形成N-型外延层2。其中，N+代表N型重掺杂，N-代表N型轻掺杂。该N+半导体衬底1可以典型的硅衬底，其厚度在20到25mils的范围，电阻率在0.005到0.01Ω·cm的范围。该N型外延层2也可以典型地为硅材料，厚度在4～100微米的范围，电阻率在0.2～80Ω·cm的范围。参照图7A，在N型外延层2上面淀积氮氧化硅层3，氮氧化硅层3的厚度可以为例如0.3μm；并蚀刻掉预形成ESD结构的场氧化层的区域上的部分氮氧化硅层3；然后以剩余部分的氮氧化硅层3作为掩膜板，对外延层2进行蚀刻，蚀刻深度可以为例如0.6-0.8μm，如图7B所示。蚀刻完毕，对蚀刻区进行局部热氧化，生长出场氧化层3，场氧化层3的厚度可以为例如1μm。该局部场氧化层的表面与元胞结构处的外延层的上表面(亦即元胞结构的表面)基本持平，如图7C所示；
其次，按照传统工艺方法形成元胞区基本结构P型阱区10和沟槽，并对沟槽进行N型掺杂填充，形成沟槽栅结构11，如图7D所示。然后在表面淀积ESD多晶层4，ESD多晶层4的厚度可以为例如0.6-0.8μm，并蚀刻后保留ESD区域的多晶层4，在本实施例中，ESD多晶层4采用P型掺杂。在本实施例中，在元胞区的外延层表面进一步形成栅介质层16(例如栅氧化硅层16)，如图7D所示。
如图7E所示，通过一系列的注入、退火、淀积、蚀刻工艺形成器件的元胞结构和ESD结构。其中ESD结构包括ESD保护二极管结构5和形成在ESD保护二极管结构5两侧的ESD接触孔6。ESD保护二极管结构5为三对背靠背的多晶PN结串联而成，ESD接触孔6用于将ESD多晶二极管结构5连接在半导体结构的栅极7和源极之间，也就是说，形成在ESD多晶二极管结构5的一侧的ESD接触孔6通过孔内金属与半导体结构的栅极7连接；形成在ESD多晶二极管结构5的另一侧的ESD接触孔6通过孔内金属与半导体结构的源极8连接。其中，元胞结构包括至少一个元胞结构接触孔12，元胞结构接触孔12通过孔内金属与半导体结构的源极8连接。ESD接触孔6和元胞结构接触孔12可以是同一次蚀刻完成。通过局部蚀刻衬底外延层并热氧化的制作工艺，将ESD结构接触孔和元胞结构接触孔的高度差降低到光刻设备能够调节的范围，从而避免ESD结构周围的元胞区出现接触孔蚀刻不开的情形。在本实施例中，ESD多晶二极管结构5、ESD多晶层4以及沟道栅11与栅极金属或源极金属之间形成有氧化隔离层14。根据本实施例的制作方法形成的器件结构如图9所示。
图8A-8E为本发明实施例二的制作过程示意图。该制作方法如下：
如图8A所示，提供N+型半导体衬底1，在N+型半导体衬底1上形成N-型外延层2。其中，N+代表N型重掺杂，N-代表N型轻掺杂。该N+半导体衬底1可以典型的硅衬底，其厚度在20到25mils的范围，电阻率在0.005到0.01Ω·cm的范围。该N型外延层2也可以典型地为硅材料，厚度在4～100微米的范围，电阻率在0.2～80Ω·cm的范围。参照图7A，在N型外延层2上面淀积氮氧化硅层3，氮氧化硅层3的厚度可以为例如0.3μm；并蚀刻掉预形成ESD结构的场氧化层的区域上的部分氮氧化硅层；然后以剩余部分的氮氧化硅层作为掩膜板，对外延层2进行蚀刻，蚀刻深度为1.2-1.4μm，如图8B所示。蚀刻完毕，对蚀刻区进行局部热氧化，生长出场氧化层3，场氧化层3的厚度可以为例如1μm。该局部场氧化层的表面比元胞区N-外延层2的上表面低0.6-0.8μm，如图8C所示；
其次，按照传统工艺方法形成元胞区基本结构P型阱区10和沟槽，并对沟槽进行N型掺杂填充，形成沟槽栅结构11，如图8D所示。然后，在表面淀积ESD多晶层4，ESD多晶层4的厚度可以为例如0.6-0.8μm，并蚀刻后保留ESD区域的多晶层4，在本实施例中，ESD多晶层4采用P型掺杂。该局部场氧化层上的P型ESD多晶层4的表面与元胞区的表面基本持平。在本实施例中，在元胞区的外延层表面进一步形成栅介质层16(例如栅氧化硅层16)，如图8D所示。
如图8E所示，通过一系列的注入、退火、淀积、蚀刻工艺形成器件的元胞结构和ESD结构。其中ESD结构包括ESD保护二极管结构5和形成在ESD保护二极管结构5两侧的ESD接触孔6。ESD保护二极管结构5为三对背靠背的多晶PN结串联而成，ESD接触孔6用于将ESD多晶二极管结构5连接在半导体结构的栅极和源极8之间，也就是说，形成在ESD多晶二极管结构5的一侧的ESD接触孔6通过孔内金属与半导体结构的栅极7连接；形成在ESD多晶二极管结构5的另一侧的ESD接触孔6通过孔内金属与半导体结构的源极8连接。其中，元胞结构包括至少一个元胞结构接触孔12，元胞结构接触孔12通过孔内金属与半导体结构的源极8连接。ESD接触孔6和元胞结构接触孔12可以是同一次蚀刻完成。通过局部蚀刻衬底外延层并热氧化的制作工艺，消除了现有技术中ESD结构接触孔和元胞结构接触孔的高度差。完全避免ESD结构周围的元胞区出现接触孔蚀刻不开的情形。在本实施例中，ESD多晶二极管结构5、ESD多晶层4以及沟道栅11与栅极金属或源极金属之间形成有氧化隔离层14。根据本实施例的制作方法形成的器件结构如图10所示。
本发明实施例三的制作方法基本与实施例一的制作方法相同，只是在局部热氧化前，对热氧化区域做P型离子注入(如图7B所示的缺口区域做P型注入)，用以在氧化后形成P型结，有利于电场的扩充，更好的保护器件。最终形成如图11所示的结构。
本发明实施例四的制作方法基本与实施例二的制作方法相同，只是在局部热氧化前，对热氧化区域做P型离子注入(如图8B所示区域做P型注入)，用以在氧化后形成P型结，有利于电场的扩充，更好的保护器件。最终形成如图12所示的结构。
本发明另一方面提供一种带有ESD保护结构的半导体结构。图9-12为根据上述实施例一至四的制作方法制得的带有ESD保护结构的半导体结构的剖面图。参考图9-12，根据本发明的带有ESD保护结构的半导体结构包括：半导体衬底1；形成在半导体衬底1的表面上的外延层2；形成在外延层2的第一区域中的场氧化层3；形成在场氧化层3上的ESD多晶层4，形成在ESD多晶层4中的ESD多晶二极管结构5，以及形成在ESD多晶二极管结构5的两侧的ESD接触孔6，ESD接触孔用于将ESD多晶二极管结构5连接在半导体结构的栅极7和源极8之间，也就是说，形成在ESD多晶二极管结构5的一侧的ESD接触孔6与半导体结构的栅极7连接；形成在ESD多晶二极管结构5的另一侧的ESD接触孔6与半导体结构的源极8连接；形成在外延层2的第二区域中的元胞结构9，元胞结构9包括至少一个元胞结构接触孔12，至少一个元胞结构接触孔12与半导体结构的源极8连接。
在本发明的一个实施例中，元胞结构9还包括：阱区10以及至少一个沟槽栅结构11。
其中，阱区9上形成有栅介质层16(例如栅氧化硅层16)。其中，ESD多晶二极管结构5、ESD多晶层4以及沟道栅11与栅极金属或源极金属之间形成有氧化隔离层14。
在本发明的一个实施例中，如图9所示，场氧化层3的上表面与外延层2的上表面基本持平。由于场氧化层3的上表面与第二区域的外延层2的上表面基本持平，故而，可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，较传统方法降低的高度差约为场氧化层3的厚度。
具体地，场氧化层3的上表面与第二区域的外延层2的上表面的高度差不超过1000埃。允许氧化层的上表面与第二区域的外延层的上表面的高度差在1000埃的范围之内，故而，在可以有效的降低ESD结构接触孔与元胞结构接触孔的高度差，减少盲孔出现的同时，降低工艺难度。
在本发明的另一个实施例中，如图10所示，ESD多晶层4的上表面与外延层2的上表面基本持平。ESD多晶层4的上表面与第二区域的外延层2的上表面基本持平，使得ESD结构接触孔与元胞结构接触孔的高度差得以消除，消除盲孔的出现，提高了器件的良品率。
具体地，ESD多晶层4的上表面与第二区域的外延层2的上表面的高度差为1000埃以内为好。允许ESD多晶层的中心区域的上表面与第二区域的外延层的上表面高度差在1000埃范围之内，在使得ESD结构接触孔与元胞结构接触孔的高度差得以基本消除，减少盲孔出现的同时，降低工艺难度。
在本发明的一个实施例中，场氧化层3的厚度为1μm，ESD多晶层4的厚度为0.6μm-0.8μm。如此设置，方便减少ESD结构接触孔与元胞结构接触孔的高度差；场氧化层的厚度一般为1um左右，其主要作用为：1)、较厚的场氧化层能有效防止ESD上接触孔的过蚀刻造成的短路，亦即ESD上栅极金属电极或源极金属电极与N-外延接触。2)、较厚的场氧化层阻止ESD击穿金属电极与N-外延层之间的介质层,使得栅极或源极遇到的静电通过ESD结构泄放。
在本发明的一个实施例中，外延层2和场氧化层3之间形成有结15，如图11和图12所示。其中图11与图9所示的半导体结构基本相同，其区别点在于外延层2和场氧化层3之间形成有结15；图12与图10所示的半导体结构基本相同，其区别点在于外延层2和场氧化层3之间形成有结15。结15的掺杂类型与半导体衬底1的掺杂类型相反。例如，在图12和图13所示的示例中，由于半导体衬底为N+衬底，结15为P+结。通过在外延层2和场氧化层3之间形成掺杂结15，有利于电场的扩充，更好的保护器件。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (18)
1.一种带有ESD保护结构的半导体结构的制作方法，其特征在于，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成外延层；
在所述外延层上形成氮氧化硅层以得到第一半导体结构；
蚀刻所述第一半导体结构中预设的第一区域的所述氮氧化硅层和部分所述外延层；
对蚀刻后的所述第一区域进行局部热氧化生成场氧化层；
去除所述第一半导体结构中预设的第二区域的所述外延层表面的所述氮氧化硅层；
在所述第二区域形成元胞结构；
在所述场氧化层上形成ESD多晶层；
在所述ESD多晶层中形成ESD多晶二极管结构，并在所述ESD多晶二极管结构的两侧分别形成ESD接触孔，其中，一侧的所述ESD接触孔通过孔内金属与所述半导体结构的栅极连接，另一侧的所述ESD接触孔通过孔内金属与所述半导体结构的源极连接，以及在所述第二区域的所述元胞结构中形成至少一个元胞结构接触孔，所述至少一个元胞结构接触孔通过孔内金属与所述半导体结构的所述源极连接。
2.根据权利要求1所述的制作方法，其特征在于，所述ESD接触孔和所述元胞结构接触孔通过同一次蚀刻形成。
3.根据权利要求1所述的制作方法，其特征在于，所述场氧化层的上表面与所述第二区域的所述外延层的上表面基本持平。
4.根据权利要求3所述的制作方法，其特征在于，所述场氧化层的上表面与所述第二区域的所述外延层的上表面的高度差小于或等于1000埃。
5.根据权利要求3或4所述的制作方法，其特征在于，
所述蚀刻第一区域的所述氮氧化硅层和部分所述外延层包括：蚀刻所述第一区域的所述氮氧化硅层，并以第二区域的所述氮氧化硅层作为掩膜对所述第一区域的暴露的外延层进行蚀刻，蚀刻深度为0.6μm-0.8μm；
所述场氧化层的厚度为1μm；
所述氮氧化硅层的厚度为0.3μm；
所述ESD多晶层的厚度为0.6μm-0.8μm。
6.根据权利要求1所述的制作方法，其特征在于，所述ESD多晶层的中心区域的上表面与所述第二区域的所述外延层的上表面基本持平。
7.根据权利要求6所述的制作方法，其特征在于，所述ESD多晶层的中心区域的上表面与所述第二区域的所述外延层的上表面的高度差小于或等于1000埃。
8.根据权利要求6或7所述的制作方法，其特征在于，
所述蚀刻第一区域的所述氮氧化硅层和部分所述外延层包括：蚀刻所述第一区域的所述氮氧化硅层，并以第二区域的所述氮氧化硅作为掩膜对所述第一区域的暴露的外延层进行蚀刻，蚀刻深度为1.2μm-1.4μm；
所述场氧化层的厚度为1μm；
所述氮氧化硅层的厚度为0.3μm；
所述ESD多晶层的厚度为0.6μm-0.8μm。
9.根据权利要求1所述的制作方法，其特征在于，
在对蚀刻后的所述第一区域进行局部热氧化生成场氧化层之前，还包括：对蚀刻后的所述第一区域进行离子注入，所注入的离子类型与所述半导体衬底的掺杂类型相反。
10.根据权利要求1所述的制作方法，其特征在于，在所述第二区域形成元胞结构，包括：在所述第二区域的所述外延层中形成阱区和至少一个沟槽栅结构。
11.一种带有ESD保护结构的半导体结构，其特征在于，包括：
半导体衬底；
形成在所述半导体衬底上的外延层；
形成在所述外延层的第一区域中的场氧化层；
形成在所述场氧化层上的ESD多晶层，形成在所述ESD多晶层中的ESD多晶二极管结构，以及形成在所述ESD多晶二极管结构的两侧的ESD接触孔，其中一侧的所述ESD接触孔通过孔内金属与所述半导体结构的栅极连接，另一侧的所述ESD接触孔通过孔内金属与所述半导体结构的源极连接；
形成在所述外延层的第二区域中的元胞结构，所述元胞结构包括至少一个元胞结构接触孔，所述至少一个元胞结构接触孔通过孔内金属与所述半导体结构的所述源极连接。
12.根据权利要求11所述的半导体结构，其特征在于，所述场氧化层的上表面与所述外延层的上表面基本持平。
13.根据权利要求12所述的半导体结构，其特征在于，所述场氧化层的上表面与所述第二区域的所述外延层的上表面的高度差小于或等于1000埃。
14.根据权利要求11所述的半导体结构，其特征在于，所述ESD多晶层的中心区域的上表面与所述外延层的上表面基本持平。
15.根据权利要求14所述的半导体结构，其特征在于，所述ESD多晶层的中心区域的上表面与所述外延层的上表面的高度差小于或等于1000埃。
16.根据权利要求11所述的半导体结构，其特征在于，所述场氧化层的厚度为1μm，所述ESD多晶层的厚度为0.6μm-0.8μm。
17.根据权利要求11-16任一项所述的半导体结构，其特征在于，所述外延层和所述场氧化层之间形成有结，所述结的掺杂类型与所述半导体衬底的掺杂类型相反。
18.根据权利要求11所述的半导体结构，其特征在于，所述元胞结构还包括：阱区以及至少一个沟槽栅结构。
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