CN115440588B - 一种超结绝缘双极型晶体管的终结区制备方法 - Google Patents
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Abstract
本发明提供一种超结绝缘双极型晶体管的终结区制备方法，该方法包括：S1、提供一半导体器件；S2、从所述在所述形栅极绝缘氧化层的顶部周边向下蚀刻，以形成预定宽度及深度的沟槽一；S3、向所述沟槽一沉积形成P型硅柱，所述P型硅柱作为终结保护环，其中，形成的所述双极晶体管的崩溃电压值与所述P型硅柱的深度呈正比。其技术方案的有益效果在于，此制备工艺，是通过一个场截止型沟槽双极晶体管的制造程序，在制作N+型发射极层与P+型发射极层前，另外蚀刻出沟槽填入P型掺杂的复晶硅柱来实现，后续完成器件背晶制作。该制备方法的超结结构避免因为接面浓度交互作用产生不可预测的特性，如影响电荷平衡的问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结绝缘双极型晶体管的终结区制备方法。
背景技术
超结结构突破了传统功率MOS器件的理论极限，被誉为功率MOS器件的里程碑器件，所以像super junction IGBT这样新的IGBT特性之结构设计各家公司追求了好几年，但是仍然没有商业化生产。在以氮化镓(GaN)和碳化硅(SiC)为代表的宽禁带材料的IGBT尚有许多困难的课题，super junction IGBT可突破硅(Si)材料极限优化崩溃电压与导通电阻。
制造工艺中无法防止界面的离子污染和钝化层的电荷累积等问题而影响了功率器件的可靠度。
现有的超级结结构制作工艺，如先制作超级结PN的结构，则难保证P，N的电荷平衡，有高温制造工艺会造成交互扩散(Inter-diffusion)的问题等。
现有的终结区的制备方法，如申请“SEMICONDUCTOR DEVICE AND METHOD FORFABRICATING THE SAME”,Patent No.:US 9,466.730B2。在该申请中，超级结终结的制作工艺需高温且控制扩散形成P-pillar完成电荷和平衡，通过设计的是渐渐放大N-pillar的距离，这种在分离式IGBT器件，放大N-pillar的距离无疑会占据芯片面积更多，不利器件的发展；
另有的制备方法，用于超级结型MOSFET的边缘端接,申请号CN 104011871B，此制造工艺存高温造成交互扩散影响电荷平衡的问题。
发明内容
针对现有技术中制备终结保护环存在的上述问题，现提供一种制备工艺不同的，减少制备工艺，提升器件集成度的终结环的制备方法。
具体内容如下：
一种超结绝缘双极型晶体管的终结区制备方法，其中，包括以下步骤：
S1、提供一半导体器件，其中，所述半导体器件包括，N型基板，位于所述N型基板上的N型漂移层，位于所述N型漂移层上的N型离子注入层，位于所述N型离子注入层上的P型基层，形成于所述P型基层、所述N型离子注入层、所述N型漂移层中的栅极绝缘氧化层；
S2、从所述在所述形栅极绝缘氧化层的顶部周边向下蚀刻，以形成预定宽度及深度的沟槽一；
S3、向所述沟槽一内沉积掺杂的复晶硅以形成P型硅柱，所述P型硅柱作为终结保护环，其中，形成的所述双极晶体管的崩溃电压值与所述P型硅柱的深度呈正比。具体的，而超级结终结区的耐压能力,延伸PN结横向空乏使得崩溃电压达到额定值，如图5所示，可以看到终结环的横向电场峰值在元胞与终结区的缓冲,当有足够的PN结最后的电场较低,若刚好的设计则电场峰值会出现在另一测,所以必须要有足够的PN结去空乏。优选的，在所述步骤S2中：
S21、在所述栅极绝缘氧化层的顶部覆盖光罩一，所述光罩一暴露的部分形成所述沟槽一的蚀刻区域；
S22、对所述蚀刻区域进行蚀刻以形成预定深度的所述沟槽一。
优选的，所述P型硅柱包括：
采用沉积工艺在蚀刻出的所述沟槽一内沉积掺杂的复晶硅以形成所述P型复晶硅柱；或者。
采用沉积工艺在蚀刻出的所述沟槽一内沉积形成P型低温磊晶硅柱。具体的，可根据工艺深宽比而调整P型柱浓度。
优选的，所述P型硅柱将离子冲击率的高点延伸至所述P型硅柱的底端。
优选的，根据所述N型漂移层的浓度决定所述P型硅柱的浓度。或者，由N型柱与P型柱的宽度比例，决定所述P型硅柱的浓度。
优选的，当终结保护环的宽度为1：1时，所述P型硅柱浓度范围为3.4-5.1e15 cm-3。
优选的，在所述半导体器件中，依次向下蚀刻所述P型基层、所述N型离子注入层并蚀刻部分所述N型漂移层形成沟槽二，所述沟槽二内形成有所述栅极绝缘氧化层以及复晶硅栅极。
优选的，所述沟槽一的深度大于所述沟槽二的深度，具体而言，可以根据N型厚度与P型柱延伸制作更高的功率器件等。
优选的，所述沟槽一的深度为45-75um。
优选的，所述N型漂移层的浓度为:5e14-5e15cm-3；厚度为:60-120um。其中，若是制造工艺满足需求，可以延伸制作更高的器件，更高崩溃电压的器件需要更高的N型厚度与更深的P型柱蚀刻技术配合等。
上述技术方案具有如下优点或有益效果：
1)此制备工艺，是通过一个场截止型沟槽双极晶体管的制造程序，在制作N+型发射极层与P+型发射极层前，另外蚀刻出沟槽填入P型掺杂的复晶硅柱来实现，后续完成器件背晶制作。该制备方法的超结结构避免因为接面浓度交互作用产生不可预测的特性，如影响电荷平衡的问题；
2)P型柱复晶硅的浓度在电荷不平衡下的设计制程窗口大，具体如图10所示；
3)在设计固定尺寸的N型柱与P型柱的电荷平衡制程条件下，超级结的双极晶体管的崩溃电压值是可以由P型硅柱深度决定，有利不同额定电压的功率器件的发展，具体如图11所示；
4)植入的P型柱复晶硅将离子冲击率的高点延伸至P型硅柱底端，具体如图12-13所示，使其崩溃点发生在有源区部分，而终结区对抗离子电荷能力高。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例流程示意图；
图2为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于沉积形成P型硅柱的方法的流程示意图；
图3-4为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于半导体器件形成沟槽及P型硅柱的结构示意图；
图5为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于终结区的电位线分布与空乏区域线的仿真图；
图6为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，沿X-X’方向的表面电场在元胞区电场强度最大的仿真图；
图7为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于沿Y-Y’方向之电子电洞冲击率发生在元胞区域的仿真图；
图8为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于沿Z-Z’方向P型硅柱下方电子电洞冲击率分布仿真图；
图9为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于表面及底部的电场及电位分布图；
图10为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于N型和P型的元胞的制程窗口；
图11为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于P型硅柱与奔溃电压之间的关系图；
图12为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于元胞区的电场分布图；
图13为本发明一种超结绝缘双极型晶体管的终结区制备方法的实施例中，关于在N型漂移区靠近P型硅柱由上往下切的电场分布图；
图14为IGBT器件的包含元胞区A和终结区B的结构示意图。
上述附图标记表示：
1、N型基板；2、N型漂移层；3、N型离子注入层；4、沟槽二；5、栅极绝缘氧化层；6、复晶硅栅极；7、P型基层；8、沟槽一；9、光罩一；10、P型硅柱；11、N+发射极；12、光罩二；13、P+发射极；14、光阻；15、绝缘氧化层一；16、金属连接层一；17、N型场截止层；18、P型离子注入层；19、金属连接层二。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图1-13所示，一种超结绝缘双极型晶体管的终结区制备方法的实施例，其中，包括以下步骤：
S1、提供一半导体器件，其中，半导体器件包括，N型基板1，位于N型基板1上的N型漂移层2，位于N型漂移层2上的N型离子注入层3，位于N型离子注入层3上的P型基层7，形成于P型基层7、N型离子注入层3、N型漂移层2中的栅极绝缘氧化层5；
S2、从在形栅极绝缘氧化层5的顶部周边向下蚀刻，以形成预定宽度及深度的沟槽一8，如图3所示；
S3、向沟槽一8内沉积掺杂的复晶硅以形成P型硅柱10，P型硅柱10作为终结保护环，如图4所示，其中，形成的双极晶体管的崩溃电压值与P型硅柱10的深度呈正比，需要说明的是，参考图5，超级结终结区的耐压能力设计,是延伸横向空乏区域而使得崩溃电压达到额定值(N柱与P柱宽度比为1:1的延伸设计)。
针对现有的制备终结保护环需要增加高温离子扩散工艺，其不仅带来制备时间的增加，也同样代带来工艺制程的增加的问题。
本申请在制备终结保护环时，是在主要器件的高温制作完成后，最后再制作P型硅柱10形成超级结的终结保护环，在形成P型硅柱10时，其浓度可根据N型漂移层2的浓度进行调整，其过程更加可控，同时也可有效避免现有的终结保护环制备完成之后，在形成器件时增加的高温离子扩散工艺对终结保护环造成影响，其主要影响在于高温离子扩散引起接面浓度交互，使终结保护环产生不可预测的特性，如影响电荷平衡的问题。
进一步的，在设计固定尺寸的N型柱与P型柱的电荷平衡制程条件下，超级结的双极晶体管的崩溃电压值是可以由P型硅柱10深度决定，可有利不同额定电压功率器件的发展。而在未采用本技术方案之前，在设计固定尺寸的N型柱与P型柱的电荷平衡制程条件下，当需要制备不同额定电压的功率器件时，则需要对整个器件的工艺进行重新定义设计，其工艺步骤更加繁琐且低效。采用本技术方案则可以在整体工艺保持一致的情况下，调整P型硅柱10深度即可，保持了工艺的延续性。再进一步，植入的P型硅柱10将离子冲击率的高点延伸至P型硅柱10底端，使其崩溃点发生在有源区部分，而终结保护环对抗离子电荷能力高。
如图14所示的IGBT器件包含两个部分:元胞区A和终结区B。
本技术方案重点在于终结区超级结结构的设计和制备。
以下对于元胞区的结构不同对应终结保护环的制备方法进行说明：
元胞区的器件若是一般传统的IGBT就不需要先做终结区的结构,等到元胞做N+前,制作终结区也是可以使用超级结终结区设计结构,就是根据其N-区的浓度,先根据崩溃电压决定P型深度再调整P型宽深比决定浓度。
元胞区的器件若是同为超级结结构,则是做到N+前,再一起做元胞与终结区的P型柱。
于上述技术方案基础上，进一步的，如图2所示，在步骤S2中：
S21、在栅极绝缘氧化层5的顶部覆盖光罩一9，光罩一9暴露的部分形成沟槽一8的蚀刻区域；
S22、对蚀刻区域进行蚀刻以形成预定深度的沟槽一8，其中，具体可根据工艺调整沟槽一8深宽比已达成浓度平衡需求。
在一种较优的实施方式中，采用沉积工艺在蚀刻出的沟槽一8内沉积掺杂的复晶硅以形成P型硅柱10。
在一种较优的实施方式中，还可采用沉积工艺在蚀刻出的沟槽一8内沉积形成P型低温磊晶硅柱。
于上述技术方案基础上，进一步的，P型硅柱10将离子冲击率的高点延伸至P型硅柱10的底端，以提高器件可靠度。
上述技术方案中，植入的P型硅柱10，如P型复晶硅柱将离子冲击率的高点延伸至P型复晶硅柱底端，使其崩溃点发生在有源区部分，而终结区对抗离子电荷能力高。
图9关于表面及底部的电场及电位分布图，可以看到器件结构在表面与底部的电场强度，因为P柱使得电场最强的地方的分布集中在结构底部靠近P住底部的位置。
于上述技术方案基础上，进一步的，根据N型漂移层2的浓度决定P型硅柱10的浓度。
于上述技术方案基础上，进一步的，P型硅柱10浓度范围为3.4-5.1e15cm-3。
于上述技术方案基础上，进一步的，在半导体器件中，依次向下蚀刻P型基层7、N型离子注入层3并蚀刻部分N型漂移层2形成沟槽二4，沟槽二4内形成有栅极绝缘氧化层5以及复晶硅栅极6。
于上述技术方案基础上，进一步的，沟槽一8的深度大于沟槽二4的深度。
于上述技术方案基础上，进一步的，沟槽一8的深度为45-75um。
于上述技术方案基础上，进一步的，所述N型漂移层的浓度为:5e14-5e15cm-3；厚度为:60-120um。上述技术方案中，形成上述半导体器件的方法如下：具体方案如下：
A1、提供一N型基板1，于N型基板1上依次形成N型漂移层2，N型离子注入层3；其中，N型基板1采用硅材料，其电阻率满足0.01Ω-cm，N型漂移层2制成工艺参数满足，浓度:5e14-5e15cm-3；厚度:60-120um，还包括终结环P型掺杂注入与退火处理，其处理参数满足，温度:1100-1200度；时间:120-240分钟；N型离子注入层3的注入工艺满足，离子注入剂量:1.0e12-3.0e13cm-2；能量:45-90KeV，退火处理参数满足温度:950-1050度；时间:40-80分钟]。
A2、对N型离子注入层3进行蚀刻，使形成的沟槽二部分到达N型漂移层2中；其中，在步骤S2中，在离子注入层上加上光罩，蚀刻的沟槽二的深度为4-7um，深度到达N型漂移层2，再去除光罩在成长一牺牲氧化层，其厚度为300A，在继续去除氧化层。
A3、于沟槽二内以及N型离子注入层3的顶部分别形成栅极绝缘氧化层5，并继续于沟槽内沉积形成复晶硅栅极6；其中，上述的栅极绝缘氧化层5的厚度满足900-1500A，生成栅极绝缘氧化层5的工艺参数满足温度:1050-1100度；时间:40-80分钟；
A4、于栅极绝缘氧化层5的顶部执行离子注入，并于离子注入后执行退火处理，以在栅极绝缘氧化层5的下方N型离子注入层3的上方形成P型基层7；其中，注入的离子为硼离子，其注入剂量为，2.0x1013-6.0x1013 cm-2，注入能量，60-120KeV，上述退火处理工艺参数满足，温度：900-1000度；时间：60-90分种。
另一方面，本申请还提供一种包含该终结保护环的超结绝缘双极型晶体管的制备方法，具体如下：
在上述A1-A4的基础之上，加上步骤S2-S3之后，再包括：
A6、对非沟槽一的顶部区域进行离子注入，以形成N+发射极；
SA7、对沟槽一的顶部区域进行离子注入，以形成P+发射极；
A8、对栅极绝缘氧化层5执行正面金属工艺，以形成发射极金属即金属连接层一16；
AS9、在N型基板1背面依次形成N型场截止层17，P型离子注入层18；
A10、于P型离子注入层18背向述N型基板1背面执行金属工艺，以形成金属连接层二19。
现有的超结绝缘双极型晶体管，多采用定义方式完成超结结构器件的制程，而这种方式制程的超结绝缘双极型晶体管实际性能与实际定义值具有较大偏差，发明人通过深入研究发现，造成偏差的原因主要在于，在形成PNPN超结结构之间的热效应造成两边浓度的交互作用(Inter-diffusion)，主要是由于PN结两边的浓度梯度差异造成的，进一步的在之后的制作过程中也有很多高温的步骤。
另有的方式是先完成制作PNPN结构,在后续有很多高温制作程序，考虑到浓度的交互作用，会在结构设计上设计出阻挡浓度扩散的结构，但这会出现更复杂更多任务工序等。综上，这就造成super junction IGBT发展的非常缓慢。
上述技术方案中，在制作N+型发射极层与P+型发射极层前，另外蚀刻出沟槽填入P型掺杂的P型复晶硅柱10或是低温磊晶P型柱，其中，终结区的布局设计,先根据崩溃电压决定P型深度再调整P型宽深比决定浓度，此终结区亦可应用于一般的IGBT器件上。再完成器件背晶制作，通过上述制程工艺的超结结构可以有效的解决接面浓度交互作用产生不可预测的特性，具体而言，在本技术方案中，其不需要采用现有的由P型基区来形成PN结的崩溃电压,而是由P型复晶硅柱的深度与浓度决定,所以P型基区影响通道的导通电压可以根据需求做特性的调整，进而可以大幅降低导通电压值，保持既有耐压及降低开关时间。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (10)
1.一种超结绝缘双极型晶体管的终结区制备方法，其特征在于，包括以下步骤：
S1、提供一半导体器件，其中，所述半导体器件包括，N型基板(1)，位于所述N型基板(1)上的N型漂移层(2)，位于所述N型漂移层(2)上的N型离子注入层(3)，位于所述N型离子注入层(3)上的P型基层(7)，形成于所述P型基层(7)、所述N型离子注入层(3)、所述N型漂移层(2)中的栅极绝缘氧化层(5)；
S2、从所述在所述栅极绝缘氧化层(5)的顶部周边向下蚀刻，以形成预定宽度及深度的沟槽一(8)；
S3、向所述沟槽一(8)沉积形成P型硅柱(10)，所述P型硅柱(10)作为终结保护环，其中，形成的所述双极型晶体管的崩溃电压值与所述P型硅柱(10)的深度呈正比。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S2中：
S21、在所述栅极绝缘氧化层(5)的顶部覆盖光罩一(9)，所述光罩一(9)暴露的部分形成所述沟槽一(8)的蚀刻区域；
S22、对所述蚀刻区域进行蚀刻以形成预定深度的所述沟槽一(8)。
3.根据权利要求1所述的方法，其特征在于，所述P型硅柱(10)包括：
采用沉积工艺在蚀刻出的所述沟槽一(8)内沉积掺杂的复晶硅以形成P型复晶硅柱；或者
采用沉积工艺在蚀刻出的所述沟槽一(8)内沉积形成P型低温磊晶硅柱。
4.根据权利要求1所述的方法，其特征在于，所述P型硅柱(10)将离子冲击率的高点延伸至所述P型硅柱(10)的底端。
5.根据权利要求1所述的方法，其特征在于，根据所述N型漂移层(2)的浓度决定所述P型硅柱(10)的浓度。
6.根据权利要求1或4所述的方法，其特征在于，所述P型硅柱(10)浓度范围为3.4-5.1e15 cm-3。
7.根据权利要求1所述的方法，其特征在于，在所述半导体器件中，依次向下蚀刻所述P型基层(7)、所述N型离子注入层(3)并蚀刻部分所述N型漂移层(2)形成沟槽二(4)，所述沟槽二(4)内形成有所述栅极绝缘氧化层(5)以及复晶硅栅极(6)。
8.根据权利要求7所述的方法，其特征在于，所述沟槽一(8)的深度大于所述沟槽二(4)的深度。
9.根据权利要求1或8所述的方法，其特征在于，所述沟槽一(8)的深度为45-75um。
10.根据权利要求1所述的方法，其特征在于，所述N型漂移层(2)的浓度为:5e14-5e15cm-3；厚度为:60-120um。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103050508A (zh) * | 2012-09-11 | 2013-04-17 | 上海华虹Nec电子有限公司 | 超级结器件终端结构 |
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
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| CN106876485A (zh) * | 2017-03-06 | 2017-06-20 | 北京世纪金光半导体有限公司 | 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013081089A1 (ja) * | 2011-11-30 | 2013-06-06 | ローム株式会社 | 半導体装置 |
| CN103578999A (zh) * | 2012-08-01 | 2014-02-12 | 上海华虹Nec电子有限公司 | 一种超级结的制备工艺方法 |
| CN103050508A (zh) * | 2012-09-11 | 2013-04-17 | 上海华虹Nec电子有限公司 | 超级结器件终端结构 |
| CN106876485A (zh) * | 2017-03-06 | 2017-06-20 | 北京世纪金光半导体有限公司 | 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法 |
| CN113826213A (zh) * | 2019-05-23 | 2021-12-21 | 株式会社电装 | 碳化硅半导体装置及其制造方法 |
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