KR101709565B1 - 초접합 ｍｏｓｆｅｔ 디바이스를 위한 에지 종단 - Google Patents

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Abstract

일 실시예에서, 초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스는 기판 및 상기 기판 위에 위치되는 전하 보상 영역을 포함할 수 있다. 전하 보상 영역은 N 타입 도펀트 영역 내에 P 타입 도펀트를 가진 복수 개의 칼럼들을 포함할 수 있다. 또한, 초접합 MOSFET은 상기 전하 보상 영역 위에 위치되는 종단 영역을 포함할 수 있고, 상기 종단 영역은 N- 타입 도펀트를 포함할 수 있다. 또한, 초접합 MOSFET은 에지 종단 구조물을 포함할 수 있다. 종단 영역은 에지 종단 구조의 일부를 포함한다.

Description

초접합 ＭＯＳＦＥＴ 디바이스를 위한 에지 종단{EDGE TERMINATION FOR SUPER JUNCTION MOSFET DEVICES}
우선권
본 출원은 2011년 12월 1자로 출원된 발명의 명칭이“EDGE TERMINATION FOR SUPER JUNCTION MOSFET DEVICES"인 미국 특허출원번호 제13/309,444호에 관한 것으로서 이에 대한 우선권을 주장하며, 그 내용은 참조로서 본 명세서에 원용된다.
배경
MOSFET(metal-oxide semiconductor field-effect transistor) 디바이스들에서 사용되는 상이한 타입의 에지 종단들이 있다. 예를 들어, 종래의 MOSFET들에서 에지 종단은, 단계적 방식으로 소스 전위에서 드레인 전위로 전위가 강하되는 플로팅 필드 링들/필드 플레이트들의 세트로 구성된다. 최근에는, 흔히 SJMOSFET(Super Junction MOSFET)로 알려진 새로운 타입의 MOSFET가, 주어진 브레이크다운 전압에 대해 매우 낮은 저항을 야기하는 10배 더 높은 드리프트 층 농도를 사용하도록 설계되었다. 이것은 코어(core) 드리프트 영역에서의 P형 수직 접합 영역들의 결합에 의해 달성된다. 종래의 MOSFET에 사용되는 필드 링 기반 에지 종단은 SJMOSFET에 적합하지 않은 것으로 여겨졌다. 그것의 브레이크다운 전압은 코어 브레이크다운 전압보다 훨씬 더 낮이지게 될 것이다. 따라서, 상이한 에지 종단 방식들이 일반적으로 사용된다.
예를 들어, SJMOSFET에 사용되는 에지 종단들 중 하나는 종단 영역 상의 두꺼운 LTO(low temperature oxide) 층을 통해 연장되는 소스 필드 플레이트이다. 소스 필드 플레이트는 그 아래의 플로팅 P 칼럼(column)들과 함께 소스 드레인 전위를 지원한다. 이것은 SJMOSFET에 있어서 수용될 수 있는 에지 종단이며 일반적으로 사용되고 있지만, 에어 브레이크다운(air breakdown)이 발생하는(400V 정도) 전위보다 높은 브레이크다운 전압에 대해 소스 금속 필드 플레이트와 드레인의 비노출된 영역들 사이에서는 전기 아크(electric arcing)를 야기하는 단점이 있다. 소스 필드 플레이트와 드레인 간의 전기 아크를 방지하기 위해, 필드 플레이트는 패시베이션 층, 예를 들어 SiN(silicon nitrogen)으로 피복된다. 그러나, SiN의 브리틀(brittle) 특성과 또한 에칭된 금속 필드 플레이트 에지들의 샤프한(sharp) 특징들 때문에, 패시베이션 크랙은 공기에 대한 아크 발생을 야기한다. 이러한 아크 전위를 방지하기 위해서는 크랙이 없는 패시베이션 층으로 금속을 피복할 필요가 있다.
그러므로, 초접합 MOSFET 디바이스들과 관련된 이점들에도 불구하고, 에지 종단 영역들에 관해서는 그들과 관련된 단점들도 또한 존재한다. 전술한 바와 같이, 필드 플레이트가 초접합 MOSFET 디바이스에 결합되는 경우, 두꺼운 산화물(예를 들어, 600V 디바이스에 대한 약 5-6 마이크로미터 두께)을 사용하는 것이 상기 단점들 중 하나이다. 또한, 금속 필드 플레이트의 에지와 드레인(스크라이브 라인) 간의 전기 아크를 방지하기 위해, 패시베이션 재료, 예를 들어 SiN 및 폴리이미드로 필드 플레이트를 코팅할 필요가 있다.
초 접합 MOSFET 디바이스들의 에지 종단 영역들과 관련된 단점들을 고려하면, 필드 링 기반 에지 종단은 소스 전위로부터, 공기의 이온화 전위 이상으로 상기 소스 금속을 스트레싱(stressing)하지 않는 드레인 전위로 서서히 전위를 떨어트리도록 설계되는 것이 바람직하다.
일 실시예에서, 초접합 MOSFET 디바이스는 기판 및 그 기판 위에 위치되는 전하 보상 영역을 포함할 수 있다. 전하 보상 영역은 N 타입 도펀트 영역 내에 P 타입 도펀트를 가진 복수 개의 칼럼들을 포함할 수 있다. 또한, 초접합 MOSFET은 전하 보상 영역 위에 위치되는 종단 영역을 포함할 수 있고, 종단 영역은 N- 타입 도펀트를 포함할 수 있다. 또한, 초접합 MOSFET은 에지 종단 구조물을 포함할 수 있다. 종단 영역은 에지 종단 구조물의 일부를 포함한다.
일 실시예에서, 상기 초접합 MOSFET 디바이스는 전계 효과 트랜지스터를 더 포함할 수 있으며, 종단 영역은 상기 전계 효과 트랜지스터의 일부를 포함한다. 다양한 실시예들에 따라, 상기 에지 종단 구조물은 필드 링, 필드 플레이트, 및/또는 접합 종단 확장을 포함할 수 있으며, 이에 한정되지 않는다. 또한, 다양한 실시예들에서, 상기 에지 종단 구조물은 필드 링들과 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 상기 에지 종단 구조물은 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 상기 에지 종단 구조물은 접합 종단 확장 영역을 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 상기 전계 효과 트랜지스터는 P 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합되는 P 타입 도펀트 영역을 포함할 수 있다. 일 실시예에서, 상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터를 포함한다.
다른 실시예에서, 초접합 MOSFET 디바이스는 기판 및 그 기판 위에 위치되는 전하 보상 영역을 포함할 수 있다. 전하 보상 영역은 P 타입 도펀트 영역 내에 N 타입 도펀트를 가진 복수 개의 칼럼들을 포함할 수 있다. 또한, 초접합 MOSFET는 전하 보상 영역 위에 위치되는 종단 영역을 포함할 수 있으며, 종단 영역은 P- 타입 도펀트를 포함할 수 있다. 또한, 초접합 MOSFET은 에지 종단 구조물을 포함할 수 있으며, 종단 영역은 상기 에지 종단 구조물의 일부를 포함한다.
일 실시예에서, 앞서의 단락에서 기술된 초접합 MOSFET 디바이스는 전계 효과 트랜지스터를 더 포함할 수 있으며, 종단 영역은 상기 전계 효과 트랜지스터의 일부를 포함한다. 다양한 실시예들에 따라, 앞서의 단락에서 기술된 에지 종단 구조물은 필드 링, 필드 플레이트, 및/또는 접합 종단 확장을 포함할 수 있으며, 이에 한정되지 않는다. 또한, 다양한 실시예들에서, 상기 에지 종단 구조물은 필드 링들과 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 상기 에지 종단 구조물은 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 상기 에지 종단 구조물은 접합 종단 확장 영역을 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 앞서의 단락에서 기술된 전계 효과 트랜지스터는 N 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합되는 N 타입 도펀트 영역을 포함할 수 있다. 일 실시예에서, 앞서의 단락에서 기술된 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터를 포함한다.
또 다른 실시예에서, 방법은 초접합 MOSFET 디바이스의 전하 보상 영역을 생성하는 것을 포함할 수 있다. 전하 보상 영역은 기판 위에 위치되며, 제 2 타입 도펀트 영역 내에 제 1 타입 도펀트를 가진 복수 개의 칼럼들을 포함함에 유의한다. 또한, 방법은 전하 보상 영역 위에 위치되고, 제 2 타입 도펀트 층보다 더 낮은 농도의 제 2 타입 도펀트를 포함하는 종단 영역을 생성하는 것을 포함할 수 있다. 또한, 방법은 에지 종단 구조물을 생성하여 종단 영역이 상기 에지 종단 구조물의 적어도 일부를 포함하도록 하는 것을 포함할 수 있다.
일 실시예에서, 이전 단락에서 기술된 제 1 타입 도펀트는 P 타입 도펀트를 포함하고, 제 2 타입 도펀트는 N 타입 도펀트를 포함한다. 일 실시예에서, 앞서의 단락에서 기술된 제 1 타입 도펀트는 N 타입 도펀트를 포함하고, 제 2 타입 도펀트는 P 타입 도펀트를 포함한다. 다양한 실시예들에 따라, 앞서의 단락에서 기술된 에지 종단 구조물은 필드 링, 필드 플레이트, 및 접합 종단 확장의 그룹으로부터 선택될 수 있다. 또한, 다양한 실시예들에서, 앞서의 단락에서 기술된 에지 종단 구조물은 필드 링들과 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 앞서의 단락에서 기술된 에지 종단 구조물은 필드 플레이트들의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 앞서의 단락에서 기술된 에지 종단 구조물은 접합 종단 확장 영역을 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 앞서의 단락에서 기술된 방법은 전계 효과 트랜지스터를 생성하여 종단 영역이 상기 전계 효과 트랜지스터의 적어도 일부를 포함하도록 하는 것을 더 포함할 수 있다. 일 실시예에서, 상기 전계 효과 트랜지스터를 생성하는 것은 제 1 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합되는 제 1 타입 도펀트의 영역을 포함하는 전계 효과 트랜지스터를 생성하는 것을 더 포함한다.
본 발명에 따른 특정 실시예들이 이 요약 내에서 구체적으로 기술되었지만, 본 발명 및 청구되는 주요 내용은 이 실시예들에 의해 어떠한 방식으로도 한정되지 않음에 유의한다.
첨부 도면들 내에는, 본 발명에 따른 다양한 실시예들이 한정의 방식이 아닌 예시의 방식에 의해 도시되어 있다. 도면들 전체에 걸쳐, 유사한 참조부호들은 유사한 요소들을 나타내는 것임에 유의한다.
도 1은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 에지 종단 영역의 측단면도이다.
도 2는 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 다른 에지 종단 영역의 측단면도이다.
도 3은 본 발명의 다양한 실시예들에 따른, 에지 종단 영역을 포함하는 시뮬레이팅된 초접합 MOSFET 디바이스의 전류/전압 브레이크다운 특성의 그래프이다.
도 4는 본 발명의 다양한 실시예들에 따른, 에지 종단 영역을 포함하는 시뮬레이팅된 초접합 MOSFET 디바이스의 브레이크다운 전압의 전위 분포를 도시한다.
도 5는 본 발명의 다양한 실시예들에 따른, 에지 종단 영역을 포함하는 시뮬레이팅된 초접합 MOSFET 디바이스의 브레이크다운 전압의 충돌 이온화 분포를 도시한다.
도 6 내지 도 8은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 에지 종단 영역 내에 JTE(junction termination extension)를 제조하기 위한 공정을 도시한다.
도 9는 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 종단 영역의 일부로서 구현된 평면형 JFET(Junction Field Effect Transistor)의 측단면도이다.
도 10은 본 발명의 다양한 실시예들에 따른 트렌치 초접합 MOSFET 디바이스의 에지 종단 영역의 측단면도이다.
도 11은 본 발명의 다양한 실시예들에 따른 방법의 흐름도이다.
도 12 내지 도 24는 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 일부로서 다수의 P 영역들 또는 컬럼들을 제조하는 공정을 도시한다.
본 설명에서 참조되는 도면들은 특별히 언급된 경우를 제외하고, 축적에 따라 도시된 것으로 이해되어서는 안된다.
이제, 본 발명에 따른 다양한 실시예들에 대한 설명이 상세하게 이루어질 것이며, 이들의 예가 첨부 도면들에 도시되어 있다. 본 발명은 다양한 실시예들과 함께 기술될 것이지만, 이들 다양한 실시예들은 본 발명을 한정하는 것으로 의도되지 않음이 이해될 것이다. 반대로, 본 발명은 특허청구범위에 따라 해석되는 본 발명의 범위 내에 포함될 수 있는 대안, 변형 및 균등물을 포괄하는 것으로 의도된다. 또한, 본 발명에 따른 다양한 실시예들에 대한 다음의 상세한 설명에서, 다수의 특정 세부 사항들은 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 발명이 이들 특정 세부 사항들 없이도 또는 그 균등물들과 함께 실시될 수 있음은 당해 기술 분야의 당업자에게 명백할 것이다. 다른 예들에서, 공지의 방법, 절차, 구성요소 및 회로는 본 발명의 양태들을 불필요하게 모호화하지 않도록 상세하게 설명되지 않았다.
다음의 상세한 설명 중의 몇몇 부분은 반도체 디바이스를 제조하기 위한 동작들의 절차, 논리 블록, 처리, 및 다른 심볼 표현으로 제공되어 있다. 이러한 설명 및 표현은 가장 효과적으로 당업자에게 작업 내용을 전달하기 위해 반도체 디바이스 제조의 당업자에 의해 사용되는 수단이다. 본원에서, 절차, 논리 블록, 공정 등은 원하는 결과에 이르는 단계들 또는 명령들의 일관성있는 시퀀스로 고려된다. 단계들은 물리량의 물리적 조작을 요구하는 것들이다. 이들 및 유사한 용어들 모두는 적절한 물리량과 관련되며, 단지 이러한 양에 적용되는 편리한 라벨임을 명심해야한다. 다음의 논의로부터 명백한 바와 같이 특별하게 달리 언급되지 않는다면, 본원의 전반에 걸쳐, "생성", "조성", "형성", "수행", "제조", "증착", "에칭" 등과 같은 용어를 사용하는 논의는 반도체 디바이스 제조의 동작 및 공정을 지칭하는 것임이 인식된다.
도면들은 축척에 따라 도시되지 않으며, 구조들과 그 구조들을 형성하는 각종 층들의 부분만이 본 도면들에 나타날 수 있다. 또한, 제조 공정들 및 단계들은 본 명세서에서 논의된 공정들 및 단계들과 함께 수행될 수 있다. 즉, 여기에 도시 및 설명된 단계들 이전, 사이, 및/또는 이후에 다수의 공정 단계들이 존재할 수도 있다. 중요한 것은, 본 발명에 따른 실시예들은, 다른(아마도 종래의) 공정들 및 단계들과 함께, 이들을 심각하게 방해하지 않으면서, 구현될 수 있다는 것이다. 일반적으로, 본 발명에 따른 실시예들은 주변 공정들 및 단계들에 크게 영향을 미치지 않으면서 종래의 공정의 부분들을 대체할 수 있다.
여기에서 사용되는, 문자 "N"은 N 타입 도펀트를 지칭하고, 문자 "P"는 P 타입 도펀트를 지칭한다. 플러스 부호 "+" 또는 마이너스 부호 "-" 는 각각 상대적으로 높거나 상대적으로 낮은 도펀트 농도를 나타내는데 사용된다.
본 명세서에서 용어 "채널"은 허용되는 방식으로 사용된다. 즉, 전류는 소스 연결부에서 드레인 연결부로, 채널의 FET 내에서 이동한다. 채널은 n-타입 또는 p-타입 반도체 재료로 이루어질 수 있으며, 이에 따라 FET는 n-채널 또는 p-채널 디바이스로 지정된다. 본 도면들은 n-채널 디바이스, 구체적으로는 n-채널 초접합 MOSFET의 맥락에서 논의되어 있음에 유의한다. 그러나, 본 발명에 따른 실시예들은 그것으로 한정되지 않는다. 도면들의 논의는 n-타입 도펀트 및 재료를 대응하는 p-타입 도펀트 및 재료로 대체하여 p-채널 디바이스로 쉽게 맵핑될 수 있으며, 그 반대의 경우도 가능하다.
도 1은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET(metal-oxide semiconductor field-effect transistor) 디바이스(100)의 에지 종단 영역의 측단면도이다. 일 실시예에서, 초접합 MOSFET 디바이스(100)는 기판(102) 및 기판(102) 위에 위치 및 커플링 되어 있는 전하 보상 영역(118)을 포함할 수 있다. 전하 보상 영역(118)은 N 에피택셜 영역(104) 내에 다수의 P 영역들 또는 컬럼들(106)을 포함할 수 있다. 즉, 전하 보상 영역(118)은 초접합으로 알려진 것을 형성하는 교번적인 N 및 P 영역들 포함할 수 있다. 또한, 초접합 MOSFET 디바이스(100)는 전하 보상 영역(118) 상에 위치되고 이에 커플링되는 종단 영역(108)을 포함할 수 있으며, 여기서 종단 영역(108)은 N- 에피택셜 층으로 구현될 수 있다. 본 실시예 내에서, 초접합 MOSFET 디바이스(100)는 하나 이상의 필드 링들(110), 하나 이상의 필드 플레이트들(112), 소스(114), 및 드레인(116)을 포함할 수 있다. 또한, 일 실시예에서, 드레인(116)은 기판(102) 아래에 위치된 드레인(미도시)에 연결된다. 초접합 MOSFET 디바이스(100)의 종단 영역(108)은 하나 이상의 필드 링들(110) 및 하나 이상의 필드 플레이트들(112) 중의 적어도 일부를 포함할 수 있음에 유의한다.
초접합 MOSFET 디바이스(100)는 본 발명의 실시예들에 따라 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어, 일 실시예에서, 초접합 MOSFET 디바이스(100)는 하나 이상의 에지 종단 구조물들을 포함할 수 있으며, 여기서 종단 영역(108)은 에지 종단 구조물들 각각의 적어도 일부를 포함할 수 있다. 초접합 MOSFET 디바이스(100)의 에지 종단 구조물들은 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어, 에지 종단 구조물들은 하나 이상의 필드 링들(110), 하나 이상의 필드 플레이트들(112), 및/또는 하나 이상의 JTE(junction termination extension)들을 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 에지 종단 구조물들은 필드 링들(110) 및 필드 플레이트들(112)의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 에지 종단 구조물들은 필드 플레이트들(112)의 세트를 포함할 수 있으며, 이에 한정되지 않는다. 일 실시예에서, 에지 종단 구조물들은 하나 이상의 접합 종단 확장 영역들을 포함할 수 있으며, 이에 한정되지 않는다.
도 1 내에서, P 영역들(106)은 본 발명의 실시예들에 따라 다양한 방식으로 생성 또는 제조될 수 있음에 유의한다. 예를 들어, 본 실시예에 나타낸 바와 같이, P 영역들(106)은 기판(102) 상에 다수의 고농도 도핑된 N 에피택셜 층들(104)을 형성하고, 각각의 층 내에 다수의 P 영역들(예를 들어, 붕소)을 주입함으로써, 결과적으로 생기는 주입된 P 영역들이 수직으로 적층되도록 하는 것에 의하여 생성될 수 있다. 다음으로, N- 에피택셜 층(108)은 수직으로 적층된 P 영역들로 주입된 다수의 N 에피택셜 층들(104) 상에 형성될 수 있다. 그 후, 적층되어 있는 상이한 에피택셜 층들(104)의 주입된 P 영역들이 열적 확산되는 경우, 적층되어 있는 주입된 P 영역들이 수직으로 함께 통합(merging)됨으로써, 본 실시예에 나타낸 바와 같은 다수의 P 영역들 또는 컬럼들(106)을 형성하게 된다. 본 명세서에는 이러한 방식의 P 컬럼들(106) 생성과 관련된 추가 도면들 및 설명이 포함되어 있음에 유의한다.
도 1 내에서, 초접합 MOSFET 디바이스(100)의 일 실시예에서, 상부 종단 영역(108)(예를 들어, N- 에피택셜 층)의 도핑은 N 에피택셜 영역(104)의 도핑보다 저농도(lighter)이거나 더 낮은 농도를 갖는다는 것에 유의한다. 일 실시예에서, 종단 영역(108)을 형성하는 일 방식은 N 에피택셜 영역(104)의 상면(top surface)에 N- 도펀트를 주입함으로써, N- 에피택셜 층을 갖는 종단 층(108)을 생성하는 것이다. 또한, 상부 종단 층(108)은 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어, 일 실시예에서, N- 에피택셜 층(108)의 순 도핑(net doping)은 약 2.6 x 1014/cm3으로 구현될 수 있고, N 에피택셜 영역(104)의 순 도핑은 약 3 x 1015/cm3으로 구현될 수 있다.
또한, 일 실시예에서, 에지 종단 층(108)의 두께는, MOSFET 부분의 P 바디 영역들이 전하 보상 영역(118)의 P 컬럼들(106) 중의 하나 이상과 통합될 수 있도록 선택 및 구현될 수 있음에 유의한다. 또한, 필드 링들(110), 필드 플레이트들(112), 및/또는 JTE들(도 1에 미도시) 각각은 에지 종단 부분(108)의 일부로서 구성될 수 있다. 초접합 MOSFET 디바이스(100)에 대한 본 실시예 내에서, 필드 플레이트(112)와 함께 필드 링들(110) 중의 2개의 링들은 전하 보상 영역(118)의 P 컬럼들(106)에 접촉한다. 그러나, 일 실시예에서, 초접합 MOSFET 디바이스(100)는, P 영역들(106)의 어느 것도 임의의 필드 링들(110) 및/또는 임의의 필드 플레이트들(112)에 접촉하지 않도록 구현될 수 있음에 유의한다.
도 1 내에서, 일 실시예에서, 초접합 MOSFET 디바이스(100)는 전하 보상 영역(118)이 종단 영역 또는 층(108)으로 완전히 확장되도록 구현될 수 있다. 또한, 종단 층(108)은 임의의 필드 링들(110), 필드 플레이트들(112), 및/또는 임의의 JTE 영역들에 부가하여 액티브 영역에 임의의 MOS 게이트 구조들을 포함할 수 있다. 초접합 MOSFET 디바이스(100)의 이점들 중 하나는 표면 전기장이 브레이크다운 전압에서의 벌크(bulk) 전기장보다 상당히 더 낮다는 것이며, 이것은 디바이스(100)의 내구성을 증가시킨다. 또한, 초접합 MOSFET 디바이스(100)의 에지 종단 영역의 다른 이점은, 그것이 두꺼운 LTO(low temperature oxide) 상에 금속 필드 플레이트를 구현하는 사용과 관련되지 않으며, 또한 아크를 방지하기 위해 폴리이미드 패시베이션을 이용하는 것과도 관련되지 않는다는 것이다.
도 1은 초접합 MOSFET 디바이스(100)의 단면의 크기를 도시하는 X 축과 Y 축 모두를 포함하는 것으로 나타나 있다. 구체적으로, 도 1의 X-축은 마이크론(또는 마이크로미터) 스케일을 포함하고, Y-축은 마이크론(또는 마이크로미터) 스케일을 포함한다.
초접합 MOSFET 디바이스(100)는 도 1 에 의해 도시되는 모든 요소들을 포함하지 않을 수도 있다는 것에 유의한다. 또한, 초접합 MOSFET 디바이스(100)는 도 1에 의해 도시되지 않은 하나 이상의 요소들을 포함하도록 구현될 수 있다. 초접합 MOSFET 디바이스(100)는 본 명세서에 기술된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있으며, 이에 한정되지 않음에 유의한다.
도 2는 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스(200)의 에지 종단 영역의 측단면도이다. 도 2의 초접합 MOSFET 디바이스(200)는 도 1의 초접합 MOSFET 디바이스(100)와 유사하다는 것에 유의한다. 그러나, 초접합 MOSFET 디바이스(200)의 P 영역들 또는 컬럼들(106')은 도 1의 초접합 MOSFET 디바이스(100) 내에 나타낸 것과 상이한 방식으로 제조된다.
구체적으로는, 초접합 MOSFET 디바이스(200)의 P 영역들(106')은 기판(102) 위에 고농도 도핑된 N- 에피택셜 영역(104)을 형성하고, 기판(102)에 커플링됨으로써 생성될 수 있다. 후속적으로, 딥 트렌치 에칭 공정이 수행되어 N 에피택셜 영역(104) 내에 다수의 트렌치들을 조성 또는 생성할 수 있다. 이후에, P 타입 도펀트 재료가 N 에피택셜 영역(104)의 다수의 트렌치들 내에 충진 또는 형성됨으로써 P 영역들 또는 컬럼들(106')을 생성 또는 조성한다. 다음으로, N- 에피택셜 층이 전하 보상 영역(118') 위에 형성됨으로써 P 영역들 또는 컬럼들(106')을 또한 인캡슐레이팅(encapsulating)하는 종단 영역(108)을 생성 또는 조성할 수 있다. 본 명세서에는 이러한 방식의 P 컬럼들(106')의 생성과 관련된 추가의 도면들 및 설명이 포함되어 있음에 유의한다. 일 실시예에서는, 마스크들 중 일 세트만이 사용되어 N 채널 초접합 MOSFET 디바이스(200) 내에 P 영역들(106')을 생성한다는 것에 유의한다.
초접합 MOSFET 디바이스(200)는 도 2에 의해 도시되는 모든 요소들을 포함하지 않을 수도 있다는 것에 유의한다. 또한, 초접합 MOSFET 디바이스(200)는 도 2에 의해 도시되지 않은 하나 이상의 요소들을 포함하도록 구현될 수 있다. 초접합 MOSFET 디바이스(200)는 본 명세서에 기술된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있으며, 이에 한정되지 않음에 유의한다.
도 3은 본 발명의 다양한 실시예들에 따른 에지 종단 영역을 포함하는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 전류/전압 브레이크다운 특성을 도시하는 그래프(300)이다. 구체적으로, 그래프(300)의 X-축은 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 소스 전압(V)을 나타내고, 그래프(300)의 Y-축은 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 기판 전류(A)를 나타낸다. 또한, 그래프(300)의 곡선(302)은 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 전류/전압 브레이크다운 특성을 나타낸다.
도 4는 본 발명의 다양한 실시예들에 따른 에지 종단 영역을 포함한 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 브레이크다운 전압에서의 전위 분포를 도시한다. 도 4 내에서, 전하 보상 영역은 수직방향 및 수평방향으로 모두 공핍된 것을 알 수 있다. 예를 들어, 수직 공핍 영역 폭은 약 45 마이크론(또는 마이크로미터)이고, 수평 공핍 폭은 소스 전위에 있는 P 바디의 에지로부터 약 120 마이크론(또는 마이크로미터)이다. 따라서, 본 발명의 일 실시예에 따라 구현되는 경우, 초접합 MOSFET 디바이스(200)의 크기는 감소될 수 있다. 참조 번호(410)는 초접합 MOSFET 디바이스(200)의 벌크 브레이크다운을 표시하며, 이것은 바람직한 결과임에 유의한다.
참조 번호(402)는 약 740 V의 브레이크다운 전압에서 존재하는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(404)는 약 648 V에서 존재하는 시뮤레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하며, 참조 번호(406)는 약 463 V에서 존재하는 영역을 표시함에 유의한다. 또한, 참조 번호(408)는 약 277 V에서 존재하는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(410)는 약 175 V에서 존재하는 영역을 표시한다. 또한, 참조 번호(412)는 약 65 V에서 존재하는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(414)는 약 0.629 V에서 존재하는 영역을 표시한다.
도 4는 X-축 및 Y-축 모두를 포함한다. 구체적으로, 도 4의 X-축은 마이크론(또는 마이크로미터) 스케일을 포함하고, 또한 Y-축은 마이크론(또는 마이크로미터) 스케일을 포함한다.
도 5는 본 발명의 다양한 실시예들에 따른 에지 종단 영역을 포함하는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 브레이크다운 전압에서의 충돌 이온화 분포를 도시한다. 도 5 내에서, 참조 번호(502)에 의해 표시된 바와 같이, 충돌 이온화는 표면으로부터 멀리 떨어진 벌크 안쪽에서 발생하며, 이것은 브레이크다운 전압에서의 충돌 이온화율의 분포로부터 알 수 있음에 유의한다. 따라서, 이것은 초접합 MOSFET 디바이스들(100 및 200)의 내구성을 향상시킨다.
보다 구체적으로는 일 실시예에서, 참조 번호(502)는 약 20.7/cm 3s의 충돌 발생률을 갖는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(504)는 약 20.1/cm 3s의 충돌 발생률을 갖는 영역을 표시함에 유의한다. 또한, 참조 번호(506)는 약 19.7/cm 3s의 충돌 발생률을 갖는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(508)는 약 19/cm 3s의 충돌 발생률을 갖는 영역을 표시한다. 또한, 참조 번호(510)는 약 18.7/cm 3s의 충돌 발생률을 갖는 시뮬레이팅된 초접합 MOSFET 디바이스(200)의 영역을 표시하고, 참조 번호(512)는 약 18/cm 3s의 충돌 발생률을 갖는 영역을 표시한다.
도 5는 X-축 및 Y-축 양자 모두를 포함한다는 것이 주목된다. 구체적으로, 도 5의 X-축은 마이크론(또는 마이크로미터) 스케일을 포함하고, Y-축은 또한 마이크론(또는 마이크로미터) 스케일을 포함한다.
도 6 내지 도 8은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스(예를 들어, 100 또는 200)의 에지 종단 영역(108) 내에 JTE(junction termination extension)(800)를 제조하기 위한 공정을 도시한다.
구체적으로, 도 6은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 에지 종단 영역(108) 위 또는 상에 구현된 마스크(602)의 측단면도이다. 마스크(602)는 다양한 방식으로 구현될 수 있다. 예를 들어 일 실시예에서, 마스크(602)는 포토레지스트(photoresist)로 구현될 수 있지만, 이에 한정되지 않는다. 마스크(602)는 마스크(602)를 통해 연장되는 다수의 홀들 또는 개구들(604)을 포함할 수 있음에 유의한다. 본 실시예 내에서, 그것의 좌측 단부쪽의 마스크(602) 내에는 더 많은 홀들(604)이 존재하며, 그것의 우측 단부쪽의 마스크(602) 내에는 더 적은 홀들(604)이 존재한다는 것에 유의한다.
도 7은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 마스크(602) 및 에지 종단 영역(108)쪽을 향하는 P 임플란트(702)의 측단면도이다. P 임플란트(702)는 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어 일 실시예에서, P 임플란트(702)는 붕소 임플란트로서 구현될 수 있으며, 이에 한정되지 않는다. P 임플란트(702)의 일부는 마스크(602)의 홀들(604)을 통과할 수 있는 반면, P 임플란트(702)의 일부는 마스크(602)의 나머지 부분들에 의해 차단될 수 있음에 유의한다. 따라서, 홀들(604)을 통과하는 P 임플란트(702)는 N-에지 종단 영역(108)의 P 도핑(704)을 생성한다. 또한, 본 실시예의 마스크(602) 내의 홀들(604)의 간격을 고려하면, P 도핑(704)은 에지 종단 영역(108) 내에서 수평방향으로 변하는 도핑을 야기한다. 구체적으로, P 임플란트(702)가 통과할 수 있게 하는, 마스크(602) 내의 더 많은 홀들(604)이 존재하는 N- 에지 종단 영역(108) 내에서는 더 높은 농도의 P 도핑(704)이 존재하게 되며, 마스크(602) 내의 더 적은 홀들(604)이 존재하는 N- 에지 종단 영역(108) 내에서는 더 낮은 농도의 P 도핑(704)이 존재하게 된다.
도 8은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스의 에지 종단 영역(108) 내에 있는 JTE(junction termination extension)(800)의 측단면도이다. 보다 구체적으로, 도 7 내에서 나타낸 P 임플란트(702)의 완료 후에는, 마스크(602)가 에지 종단 영역(108)의 상부 표면으로부터 제거될 수 있다. 마스크(602)의 제거는 다양한 방법으로 수행될 수 있음에 유의한다. 예를 들어 일 실시예에서, 마스크(602)는 에칭 공정에 의해 제거될 수 있으며, 이에 한정되지 않는다. 마스크(602)가 제거된 이후에는, 접합 종단 확장(800)이 에지 종단 영역(108) 내에 남게 된다. 접합 종단 확장(800)은 에지 종단 구조물로 지칭될 수 있음에 유의한다. 접합 종단 확장(800)은 본 명세서에 기술된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있으며, 이에 한정되지 않음에 유의한다.
도 9는 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스(100)의 종단 영역(108)의 일부로서 구현되는 평면형 JFET(Junction Field Effect Transistor)(900)의 측단면도이다. JFET(900)은, 게이트(902), N+ 도펀트 영역들(904), P 도펀트 영역들(906), P+ 도펀트 영역들(908), 접점(910), N 도펀트 영역(912), 및 종단 영역(108)의 N- 도펀트 영역을 포함할 수 있으며, 이에 한정되지 않는다. JFET(900)의 P+ 도펀트 영역들(908) 각각은 P 영역 또는 컬럼(106)과 접촉하고 있음에 유의한다. P 도펀트 영역들(906) 사이에 위치한 N 도펀트 영역(912)은 JFET(900)의 채널임에 유의한다. 이러한 방식으로 구현되는 경우, JFET(900)의 저항이 최적화될 수 있다.
JFET(900)은 도 9에 의해 도시된 모든 요소들을 포함하지 않을 수도 있음에 유의한다. 또한, JFET(900)은 도 9에 의해 도시되지 않은 하나 이상의 요소들을 포함하도록 구현될 수 있다. JFET(900)이 본 명세서에 기술된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있으며, 이에 한정되지 않음에 유의한다.
도 10은 본 발명의 다양한 실시예들에 따른 트렌치 초접합 MOSFET 디바이스(1000)의 에지 종단 영역(108)의 측단면도이다. 트렌치 초접합 MOSFET 디바이스(1000)는, 트렌치 게이트(1002), N+ 도펀트 영역들(1006), P 도펀트 영역들(1008), N 도펀트 영역(1010), 종단 영역(108)의 N- 도펀트 영역들, 및 BPSG(borophosphosilicate glass)(1004)를 포함할 수 있으며, 이에 한정되지 않는다. P 도펀트 영역들(1008)은 P 영역 또는 컬럼(106)과 접촉하고, N 도펀트 영역들(1010)은 N 에피택셜 영역(104)과 접촉한다는 것에 유의한다. 또한, 트렌치 초접합 MOSFET 디바이스(1000)는 금속으로 구현될 수 있는 소스(1012)를 포함하며, 이에 한정되지 않는다.
트렌치 초접합 MOSFET 디바이스(1000)는 도 10에 의해 도시된 모든 요소들을 포함하지 않을 수도 있음에 유의한다. 또한, 트렌치 초접합 MOSFET 디바이스(1000)는 도 10에 의해 도시되지 않은 하나 이상의 요소들을 포함하도록 구현될 수 있다. 트렌치 초접합 MOSFET 디바이스(1000)는 본 명세서에 기술된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있으며, 이에 한정되지 않음에 유의한다.
도 11은 본 발명의 다양한 실시예들에 따른 방법(1100)의 흐름도이다. 특정 동작들이 도 11에 개시되어 있지만, 이러한 동작들은 예들이다. 방법(1100)은 도 11에 의해 도시된 모든 동작들을 포함하지 않을 수도 있다. 또한, 방법(1100)은 다양한 다른 동작들 및/또는 도시된 동작들의 변형들을 포함할 수도 있다. 마찬가지로, 흐름도(1100)의 동작들의 시퀀스는 변경될 수 있다. 흐름도(1100)의 동작들 모두가 수행되진 않을 수도 있음이 인식된다. 다양한 실시예들에서, 방법(1100)의 동작들 중 하나 이상은 소프트웨어, 펌웨어, 하드웨어 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있으며, 이에 한정되지 않는다. 방법(1100)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행 가능한 명령들(또는 코드)의 제어 하에 프로세서(들) 및 전기적 구성요소들에 의해 제어되거나 관리될 수 있는 본 발명의 실시예들의 공정을 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스의 판독가능 및 실행가능한 명령들(또는 코드)은, 예를 들어 컴퓨터 또는 컴퓨팅 디바이스 사용 가능한 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용 가능한 비-휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용 가능한 대용량 데이터 저장장치와 같은 데이터 저장 피처들에 상주할 수도 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능한 명령들(또는 코드)은 임의 타입의 컴퓨터 또는 컴퓨팅 디바이스 판독가능한 매체 또는 메모리에 상주할 수도 있다.
도 11은 초접합 MOSFET을 제조하기 위한 본 발명의 다양한 실시예들에 따른 방법(1100)의 흐름도이다. 예를 들어, 방법(1100)은 초접합 MOSFET 디바이스의 전하 보상 영역을 생성하는 것을 포함할 수 있으며, 여기서 전하 보상 영역은 기판에 커플링되어 있으며, 제 2 타입 도펀트 영역 내에 제 1 타입 도펀트을 가진 복수 개의 칼럼들을 포함한다. 또한, 전하 보상 영역 위에 위치되고 이에 커플링되어 있으며, 제 2 타입 도펀트 영역보다 더 낮은 농도의 제 2 타입 도펀트를 포함하는 종단 영역이 생성될 수 있다. 또한, 에지 종단 구조물은 종단 영역이 에지 종단 구조물의 적어도 일부를 포함하도록 생성될 수 있다. 또한, 종단 영역이 전계 효과 트랜지스터들 각각의 적어도 일부분을 포함하도록, 하나 이상의 전계 효과 트랜지스터들이 생성될 수 있다. 이러한 방식으로, 본 발명의 다양한 실시예들에 따라 초접합 MOSFET이 제조될 수 있다.
도 11의 동작(1102)에서, 초접합 MOSFET 디바이스(예를 들어, 100 또는 200)의 전하 보상 영역(예를 들어, 118)이 생성 또는 조성될 수 있으며, 여기서 전하 보상 영역은 기판(예를 들어, 102) 위에 위치되어 있으며, 제 2 타입 도펀트 영역(예를 들어, 104) 내에 제 1 타입 도펀트를 가진 복수 개의 칼럼(예를 들어 106 또는 106')을 포함한다. 동작(1102)은 다양한 방식으로 구현될 수 있음에 유의한다.
예를 들어 일 실시예에서, 동작(1102)에서는, 전하 보상 영역의 복수 개의 칼럼을 생성하는 것은, 기판에 커플링되는 그 기판 위의 제 2 타입 도펀트 영역을 형성하는 것을 포함할 수 있다. 후속적으로, 딥 트렌치 에칭 공정이 수행되어 제 2 타입 도펀트 영역 내에 다수의 트렌치들을 생성 또는 조성할 수 있다. 이후에, 제 1 타입 도펀트 재료가 제 2 타입 도펀트 영역의 다수의 트렌치들 내에 충진 또는 형성됨으로써, 복수의 칼럼들을 생성 또는 조성할 수 있다.
일 실시예에서, 동작(1102)에서 전하 보상 영역의 복수 개의 칼럼들을 생성하는 것은 기판 위에 제 2 타입 도펀트의 복수 층을 형성하고, 제 1 타입 도펀트의 각 층 복수의 영역들 내에 주입을함으로써, 최종 주입된 제 1 타입 도펀트 영역들이 수직방향으로 적층되도록 하는 것을 포함할 수 있다. 이에 따라, 상이한 제 2 타입 도펀트 층들 중의 주입된 제 1 타입 도펀트 영역들이 후속적으로 확산(예를 들어, 열적 확산)되는 경우, 적층 주입된 제 1 타입 도펀트 영역들이 수직방향으로 함께 통합됨으로써, 복수의 제 1 타입 도펀트 영역들 또는 컬럼들을 형성하게 된다. 동작(1102)은 본 명세서에 기술된 것과 유사한 임의의 방식으로 구현될 수 있우며, 이에 한정되지 않음에 유의한다.
동작(1104)에서, 전하 보상 영역 위에 위치되고 이에 커플링되며, 제 2 타입 도펀트 영역(예를 들어, 104)보다 더 낮은 농도의 제 2 타입 도펀트를 포함하는 종단 영역(예를 들어, 108)이 생성될 수 있다. 동작(1104)은 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어, 동작(1104)은 본 명세서에 기술된 것과 유사한 임의의 방식으로 구현될 수 있으며, 이에 한정되지 않는다.
도 11의 동작(1106)에서, 하나 이상의 에지 종단 구조물들(예를 들어, 110, 112 및/또는 800)은 종단 영역(예를 들어, 108)이 에지 종단 구조물들 각각의 적어도 일부분을 포함하도록 생성될 수 있다. 동작(1106)은 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 동작(1106)은 본 명세서에 기술된 것과 유사한 임의의 방식으로 구현될 수 있으며, 이에 한정되지 않는다.
동작(1108)에서, 종단 영역(예를 들어, 108)이 전계 효과 트랜지스터들 각각의 적어도 일부분을 포함하도록, 하나 이상의 전계 효과 트랜지스터들(예를 들어, 900)이 생성될 수 있다. 동작(1108)은 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어, 동작(1108)은 본 명세서에 기술된 것과 유사한 임의의 방식으로 구현될 수 있으며, 이에 한정되지 않는다. 이러한 방식으로, 초접합 MOSFET은 본 발명의 다양한 실시예들에 따라 제조될 수 있다.
도 12 내지 도 23은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스(예를 들어, 100)의 일부로서 다수의 P 영역들 또는 컬럼들(예를 들어, 106)을 제조하기 위한 공정을 도시한다. 예를 들어, 이 공정은 본 발명의 다양한 실시예들에 따른 초접합 MOSFET 디바이스를 제조하는데 이용될 수 있는 기판(1202)의 측단면도인 도 12에서 시작할 수 있다. 기판(1202)은 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어 일 실시예에서, 기판(1202)은 실리콘 기판으로 구현될 수 있으며, 이에 한정되지 않는다.
도 13은 본 발명의 다양한 실시예들에 따른 기판(1202)의 위 또는 상부에 형성 또는 성장될 수 있는 N 도핑된 에피택셜 층(1304)의 측단면도이다.
도 14는 본 발명의 다양한 실시예들에 따른 N 도핑된 에피택셜 층(1304)의 위 또는 상부 위에 구현된 마스크(1406)의 측단면도이다. 마스크(1406)는 다양한 방식으로 구현될 수 있다. 예를 들어 일 실시예에서, 마스크(1406)는 포토레지스트로 구현될 수 있으며, 이에 한정되지 않는다. 마스크(1406)는 마스크(1406)를 통해 연장되는 다수의 홀들 또는 개구들(1408)을 포함할 수 있음에 유의한다. 마스크(1406) 내의 홀들(1408)은 초접합 MOSFET 디바이스(예를 들어, 100) 내에 P 영역들 또는 컬럼들(예를 들어, 106)을 제조하기 위해 소망하는 위치에 배치됨을 유의한다.
도 15는 본 발명의 다양한 실시예들에 따른 마스크(1406) 및 N 도핑된 에피택셜 층(1304)쪽으로 향하는 P 임플란트(1508)의 측단면도이다. P 임플란트(1508)는 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어 일 실시예에서, P 임플란트(1508)는 붕소 임플란트로서 구현될 수 있으며, 이에 한정되지 않는다. P 임플란트(1508)의 일부는 마스크(1406)의 홀들(1408)을 통과할 수 있는 반면, P 임플란트(1508)의 일부는 마스크(1406)의 나머지 부분들에 의해 차단될 수 있음에 유의한다. 이에 따라, 홀들(1408)을 통과한 P 임플란트(1508)는 N 도핑된 에피택셜 층(1304) 내에 주입된 P 도핑 영역들(1510)을 생성한다.
도 15 내에 나타낸 P 임플란트(1508)의 완료 이후, 도 16은 본 발명의 다양한 실시예들에 따른 N 도핑된 에피택셜 층(1304)의 상부 표면으로부터 마스크(1406)가 제거될 수 있음을 도시한다. 마스크(1406)의 제거는 다양한 방법으로 수행될 수 있음에 유의한다. 예를 들어, 마스크(1406)는 에칭 공정 또는 CMP(Chemical Mechanical Polishing)에 의해 제거될 수 있으며, 이에 한정되지 않는다.
도 17은 본 발명의 다양한 실시예들에 따른 P 도핑된 영역들(1510)로 주입된 N 도핑된 에피택셜 층(1304)의 위 또는 상부에 형성 또는 성장될 수 있는 제 2 N 도핑된 에피택셜 층(1304a)의 측단면도이다.
도 18은 본 발명의 다양한 실시예들에 따른 N 에피택셜 층(1304a)의 위 또는 상부에 구현된 마스크(1406')의 측단면도이다. 마스크(1406')는 다양한 방식으로 구현될 수 있다. 예를 들어 일 실시예에서, 마스크(1406')는 포토레지스트로 구현될 수 있으며, 이에 한정되지 않는다. 마스크(1406')는 마스크(1406')를 통해 연장되는 다수의 홀들 또는 개구들(1408')을 포함할 수 있음에 유의한다. 마스크(1406') 내의 홀들(1408')은 N 에피택셜 층 내에 위치되는 주입된 P 도핑 영역들(1510) 위에 배치됨에 유의한다.
도 19는 본 발명의 다양한 실시예들에 따른 마스크(1406') 및 N 에피택셜 층(1304a)쪽으로 향하는 P 임플란트(1508')의 측단면도이다. P 임플란트(1508')는 다양한 방식으로 구현될 수 있음에 유의한다. 예를 들어 일 실시예에서, P 임플란트(1508')는 붕소 임플란트로서 구현될 수 있으며, 이에 한정되지 않는다. P 임플란트(1508)의 일부는 마스크(1406')의 홀들(1408')을 통과할 수 있는 반면, P 임플란트(1508')의 일부는 마스크(1406')의 나머지 부분들에 의해 차단될 수 있음에 유의한다. 그러므로, 홀들(1408')을 통과한 P 임플란트(1508')는 N 에피택셜 층(1304a) 내에 주입된 P 도핑 영역들(1510a)을 생성한다.
도 19 내에 나타낸 P 임플란트(1508')의 완료 후, 도 20은 마스크(1406')가 본 발명의 다양한 실시예들에 따른 N 에피택셜 층(1304a)의 상부 표면으로부터 제거될 수 있음을 도시한다. 마스크(1406')의 제거는 다양한 방법으로 수행될 수 있음에 유의한다. 예를 들어, 마스크(1406')는 에칭 공정 또는 CMP에 의해 N 에피택셜 층(1304a)의 상부 표면으로부터 제거될 수 있으며, 이에 한정되지 않는다.
도 20 내에 나타낸 바와 같은 마스크(1406')의 제거 완료 후에는, 도 17 내지 도 20과 관련된 동작들이 한번 이상 횟수로 반복되어 P 도핑 영역들로 주입된 N 에피택셜 층들의 더 많이 적층된 층들을 제조할 수 있음에 유의한다. 예를 들어, 도 21은 본 발명의 다양한 실시예들에 따라, 각각 P 도핑 영역들(1510, 1510a, 1510b, 1510c, 1510d, 1510e, 151Of, 및 1510g)로 각 주입된 수직방향으로 적층된 N 에피택셜 층들(1304, 1304a, 1304b, 1304c, 1304d, 1304e, 1304f, 및 1304g)의 측단면도이다. 다양한 실시예들에서, 도 21의 본 실시예에 현재 나타낸 것보다, 더 많거나 더 적은 개수의, P 도핑 영역들로 주입된 수직방향으로 적층된 N 에피택셜 층들이 제조될 수 있음에 유의한다. 본 실시예 내에서, N 에피택셜 층(1304g)은 그들이 N 에피택셜 층(1304g) 내에 주입될 수 있거나 그렇지 않을 수도 있음을 표시하는 2개의 점선 P 도핑 영역들(1510g)을 포함한다는 것에 유의한다. 예를 들어 일 실시예에서, 다른 N 에피택셜 층들(예를 들어, 1304-1304f) 내에 주입된 것처럼, N 에피택셜 층들(예를 들어, 1304g) 중 하나 이상 내에 더 적은 P 도핑 영역들을 주입하는 것이 바람직할 수 있다.
도 21에 나타낸 바와 같이, P 도핑 영역들로 주입되는 소망하는 개수의 적층된 N 에피택셜 층들이 기판(1202) 위에 제조된 후, 도 22는 본 발명의 다양한 실시예들에 따라 N- 에피택셜 층(2204)이 수직방향으로 적층된 P 영역들(예를 들어, 1510-1510g)로 주입되는 다수의 N 에피택셜 층들(예를 들어, 1304-1304g) 위에 형성될 수 있음을 도시한다. N- 에피택셜 층(2204)은 다양한 방법으로 형성될 수 있음에 유의한다. 예를 들어 일 실시예에서, N 도핑된 에피택셜 층은 N 도핑된 에피택셜 층(1304g)의 위 또는 상부에 형성 또는 성장될 수 있다. 다음으로, N- 도펀트가 N 도핑된 에피택셜 층 내에 주입됨으로써 N- 에피택셜 층(2204)을 생성할 수 있으며, 이것은 종단 층으로 지칭될 수 있다. 기판(1202) 및 N 에피택셜 층들(1304-1304c)이 도 22 내에 나타나 있지 않지만, 도 21 내에 나타낸 바와 같이 그들은 N 에피택셜 층들(1304d) 아래에 남아 있음에 유의한다.
N- 에피택셜 층(2204)이 형성된 후, 도 23은 본 발명의 다양한 실시예들에 따라 주입된 P 도핑 영역들(1510-1510g)의 열적 확산에 의하여 그것들이 수직방향으로 함께 통합하게 하여 다수의 P 영역들 또는 컬럼들(2310 및 2310')을 형성하는 것을 도시한다. 도 23의 본 실시예 내에서, 점선의 P 도핑 영역들(1510g)은 N 에피택셜 층(1304g) 내에 주입되지 않았으며, 이에 의해 P 영역들 또는 컬럼들(2310')이 N- 에피택셜 층(2204) 내로 열적 확산되지 않았음에 유의한다. 그러나, 열확산 동안에, 주입된 P 도핑 영역들(1510g)은 N- 에피택셀 층(2204) 내로 확산되었다. 또한, 열적 확산 동안에, 다수의 N 에피택셜 층들(1304-1304g)이 수직방향으로 함께 통합됨으로써 N 에피택셜 영역(1304')을 형성하였다. 기판(1202) 및 N 에피택셜 층들(1304-1304c)이 도 23 내에 나타나 있지 않지만, 그들은 N 에피택셜 층들(1304d) 아래에 남아있음에 유의한다. 또한, 열적 확산은, 도 23 내에 나타낸 것과 유사한 방식으로, 수직방향으로 적층된 P 도핑 영역들(1510-1510c)이 수직방향으로 함께 통합됨으로써 다수의 P 영역들 또는 컬럼들(2310)을 형성하게 할 수 있다. 또한, 열적 확산은, 도 23 내에 나타낸 것과 유사한 방식으로, 다수의 N 에피택셜 층들(1304-1304c)이 수직방향으로 함께 통합됨으로써 N 에피택셜 영역(1304')을 형성하게 할 수 있다.
도 24는 본 발명의 다양한 실시예들에 따른 N- 에피택셜 층 또는 종단 층(2204) 내에 하나 이상의 반도체 디바이스들을 제조하는데 사용할 수 있는 추가 영역(2402)을 도시한다. 일 실시예에서, 추가 영역(2402)은 도 21 및 22에 나타낸 바와 같이 N 에피택셜 층(1304g) 내에 특히 점선의 P 도핑 영역들(1510g)을 주입하지 않음으로써 생성되었으며, 이에 따라 P 영역들 또는 컬럼들(2310')은 도 24 내에 나타낸 바와 같이 N- 에피택셜 층(2204) 내로 열적 확산되지 않았음에 유의한다.
본 발명에 따른 다양한 구체적 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 그것들은 완벽한 것들로 의도되거나 또는 개시된 정확한 형태들로 본 발명을 제한하는 것을 의도하지 않으며, 많은 수정 및 변형이 상기 교시에 비추어 가능하다. 본 발명은 청구항 및 그 균등물에 따라 해석되어야 한다.
여기에 기술된 모든 요소, 부품 및 단계가 바람직하게 포함된다. 이들 요소, 부품 및 단계 중의 어느 것은, 당업자에게 명백한 바와 같이 다른 요소, 부품 및 단계에 의해 대체되거나, 완전히 삭제될 수도 있다는 것을 이해해야 한다.
컨셉들
본 발명은 적어도 다음의 컨셉들을 개시한다.
컨셉 1. 초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스로서,
기판;
상기 기판 위에 위치되고 N 타입 도펀트 영역 내에 P 타입 도펀트를 가진 복수 개의 칼럼들(columns)을 포함하는 전하 보상 영역;
상기 전하 보상 영역 위에 위치되고 N- 타입 도펀트 층을 포함하는 종단 영역(termination 영역); 및
에지 종단 구조물(edge termination structure)을 포함하고,
상기 종단 영역은 상기 에지 종단 구조물의 일부를 포함하는, 초접합 MOSFET 디바이스.
컨셉 2. 컨셉 1의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 필드 링들(field rings)과 필드 플레이트들(field plates)의 세트를 포함하는, 초접합 MOSFET 디바이스.
컨셉 3. 컨셉 1의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 필드 플레이트들의 세트를 포함하는, 초접합 MOSFET 디바이스.
컨셉 4. 컨셉 1의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 접합 종단 확장(junction termination extension) 영역을 포함하는, 초접합 MOSFET 디바이스.
컨셉 5. 컨셉 1의 초접합 MOSFET 디바이스로서, 전계 효과 트랜지스터를 더 포함하고, 상기 종단 영역은 상기 전계 효과 트랜지스터의 일부를 포함하는, 초접합 MOSFET 디바이스.
컨셉 6. 컨셉 5의 초접합 MOSFET 디바이스로서, 상기 전계 효과 트랜지스터는 상기 P 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합(merging)되는 P 타입 도펀트 영역을 포함하는, 초접합 MOSFET 디바이스.
컨셉 7. 컨셉 5의 초접합 MOSFET 디바이스로서, 상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터를 포함하는, 초접합 MOSFET 디바이스.
컨셉 8. 초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스로서,
기판;
상기 기판 위에 위치되고, P 타입 도펀트 영역 내에 N 타입 도펀트를 가진 복수 개의 칼럼들을 포함하는 전하 보상 영역;
상기 전하 보상 영역 위에 위치되고, P- 타입 도펀트 층을 포함하는 종단 영역; 및
에지 종단 구조물을 포함하고,
상기 종단 영역은 상기 에지 종단 구조물의 일부를 포함하는, 초접합 MOSFET 디바이스.
컨셉 9. 컨셉 8의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 필드 링들과 필드 플레이트들의 세트를 포함하는, 초접합 MOSFET 디바이스.
컨셉 10. 컨셉 8의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 필드 플레이트들의 세트를 포함하는, 초접합 MOSFET 디바이스.
컨셉 11. 컨셉 8의 초접합 MOSFET 디바이스로서, 상기 에지 종단 구조물은 접합 종단 확장을 포함하는, 초접합 MOSFET 디바이스.
컨셉 12. 컨셉 8의 초접합 MOSFET 디바이스로서, 전계 효과 트랜지스터를 더 포함하고, 상기 종단 영역은 상기 전계 효과 트랜지스터의 일부를 포함하는, 초접합 MOSFET 디바이스.
컨셉 13. 컨셉 12의 초접합 MOSFET 디바이스로서, 상기 전계 효과 트랜지스터는 상기 N 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합되는 N 타입 도펀트 영역을 포함하는, 초접합 MOSFET 디바이스.
컨셉 14. 컨셉 12의 초접합 MOSFET 디바이스로서, 상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터를 포함하는, 초접합 MOSFET 디바이스.
컨셉 15. 방법으로서,
초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스의 전하 보상 영역을 생성하는 단계 - 상기 전하 보상 영역은 기판 위에 위치되며, 제 2 타입 도펀트 영역 내에 제 1 타입 도펀트를 가진 복수 개의 칼럼들을 포함함 -;
상기 전하 보상 영역 위에 위치되고 상기 제 2 타입 도펀트 층보다 더 낮은 농도의 상기 제 2 타입 도펀트를 포함하는 종단 영역을 생성하는 단계; 및
에지 종단 구조물을 생성하여 상기 종단 영역이 상기 에지 종단 구조물의 적어도 일부를 포함하도록 하는 단계를 포함하는, 방법.
컨셉 16. 컨셉 15의 방법으로서, 상기 제 1 타입 도펀트는 P 타입 도펀트를 포함하고, 상기 제 2 타입 도펀트는 N 타입 도펀트를 포함하는, 방법.
컨셉 17. 컨셉 15의 방법으로서, 상기 제 1 타입 도펀트는 N 타입 도펀트를 포함하고, 상기 제 2 타입 도펀트는 P 타입 도펀트를 포함하는, 방법.
컨셉 18. 컨셉 15의 방법으로서, 상기 에지 종단 구조물은 필드 링, 필드 플레이트, 및 접합 종단 확장으로 이루어지는 그룹으로부터 선택되는, 방법.
컨셉 19. 컨셉 15의 방법으로서, 전계 효과 트랜지스터를 생성하여 상기 종단 영역이 상기 전계 효과 트랜지스터의 적어도 일부를 포함하도록 하는 단계를 더 포함하는, 방법.
컨셉 20. 컨셉 19의 방법으로서, 상기 전계 효과 트랜지스터를 생성하는 것은, 상기 제 1 타입 도펀트를 가진 복수 개의 칼럼들 중의 하나와 통합되는 상기 제 1 타입 도펀트의 영역을 포함하는 상기 전계 효과 트랜지스터를 생성하는 것을 더 포함하는, 방법.

Claims (20)

  1. 초접합 MOSFET(Super Junction Metal Oxide Semiconductor Field Effect Transistor) 디바이스로서,
    기판;
    상기 기판 위에 위치되고 N 타입 도펀트 영역 내에 P 타입 도펀트를 가진 복수 개의 칼럼들(columns)을 포함하는 전하 보상 영역;
    상기 전하 보상 영역 위에 위치되는 N- 타입 도펀트 층;
    소스 ― 상기 소스의 일부는 상기 N- 타입 도펀트 층 위에 위치함 ―;
    상기 N- 타입 도펀트 층 바로 위에 위치되는 드레인; 및
    상기 소스와 상기 드레인 사이에 위치되는 에지 종단 구조물(edge termination structure) ― 상기 에지 종단 구조물의 일부는 상기 N- 타입 도펀트 층 위에 위치함 ― 을 포함하고,
    상기 P 타입 도펀트를 가진 복수 개의 칼럼들은 상기 소스, 상기 에지 종단 구조물, 및 상기 드레인 바로 아래에서 높이가 동일한, 초접합 MOSFET 디바이스.
  2. 제 1 항에 있어서,
    상기 에지 종단 구조물은, 필드 링(field ring)을 포함하는, 초접합 MOSFET 디바이스.
  3. 제 1 항에 있어서,
    상기 에지 종단 구조물은 필드 플레이트를 포함하는, 초접합 MOSFET 디바이스.
  4. 제 1 항에 있어서,
    복수의 에지 종단 구조물들을 더 포함하는, 초접합 MOSFET 디바이스.
  5. 제 4 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 링들을 포함하는, 초접합 MOSFET 디바이스.
  6. 제 4 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 플레이트들을 포함하는, 초접합 MOSFET 디바이스.
  7. 제 4 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 링들 및 필드 플레이트들을 포함하는, 초접합 MOSFET 디바이스.
  8. 초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스로서,
    기판;
    상기 기판 위에 위치되고 P 타입 도펀트 영역 내에 N 타입 도펀트를 가진 복수 개의 칼럼들을 포함하는 전하 보상 영역;
    상기 전하 보상 영역 위에 위치되는 P- 타입 도펀트 층;
    소스 ― 상기 소스의 일부는 상기 P- 타입 도펀트 층 위에 위치함 ―;
    상기 P- 타입 도펀트 층 바로 위에 위치되는 드레인; 및
    상기 소스와 상기 드레인 사이에 위치되는 에지 종단 구조물 ― 상기 에지 종단 구조물의 일부는 상기 P- 타입 도펀트 층 위에 위치함 ― 를 포함하고,
    상기 N 타입 도펀트를 가진 복수 개의 칼럼들은 상기 소스, 상기 에지 종단 구조물, 및 상기 드레인 바로 아래에서 높이가 동일한, 초접합 MOSFET 디바이스.
  9. 제 8 항에 있어서,
    상기 에지 종단 구조물은 필드 링을 포함하는, 초접합 MOSFET 디바이스.
  10. 제 8 항에 있어서,
    상기 에지 종단 구조물은 필드 플레이트를 포함하는, 초접합 MOSFET 디바이스.
  11. 제 8 항에 있어서,
    복수의 에지 종단 구조물들을 더 포함하는, 초접합 MOSFET 디바이스.
  12. 제 11 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 링들을 포함하는, 초접합 MOSFET 디바이스.
  13. 제 11 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 플레이트들을 포함하는, 초접합 MOSFET 디바이스.
  14. 제 11 항에 있어서,
    상기 복수의 에지 종단 구조물들은 복수의 필드 링들 및 필드 플레이트들을 포함하는, 초접합 MOSFET 디바이스.
  15. 초접합 MOSFET 디바이스를 제조하기 위한 방법으로서,
    초접합 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스의 전하 보상 영역을 생성하는 단계 ― 상기 전하 보상 영역은 기판 위에 위치되며, 제 2 타입 도펀트 영역 내에 제 1 타입 도펀트를 가진 복수 개의 칼럼들을 포함하며, 상기 초접합 MOSFET 디바이스는 소스 및 드레인을 포함함 ―;
    상기 전하 보상 영역 위에 위치되고 상기 제 2 타입 도펀트 영역보다 더 낮은 농도를 가지는 제 2 타입 도펀트를 포함하는 층을 생성하는 단계 ― 상기 소스의 일부는 상기 층 위에 위치하고, 상기 드레인은 상기 층 바로 위에 위치함 ―; 및
    상기 소스와 상기 드레인 사이에 위치되는 에지 종단 구조물을 생성하는 단계 ― 상기 에지 종단 구조물의 일부는 상기 층 위에 위치함 ― 를 포함하며,
    상기 제 1 타입 도펀트를 가진 복수 개의 칼럼들은 상기 소스, 상기 에지 종단 구조물, 및 상기 드레인 바로 아래에서 높이가 동일한, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 제 1 타입 도펀트는 P 타입 도펀트를 포함하고, 상기 제 2 타입 도펀트는 N 타입 도펀트를 포함하는, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
  17. 제 15 항에 있어서,
    상기 제 1 타입 도펀트는 N 타입 도펀트를 포함하고, 상기 제 2 타입 도펀트는 P 타입 도펀트를 포함하는, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
  18. 제 15 항에 있어서,
    상기 에지 종단 구조물은 필드 링을 포함하는, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
  19. 제 15 항에 있어서,
    상기 에지 종단 구조물은 필드 플레이트를 포함하는, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
  20. 제 15 항에 있어서,
    상기 에지 종단 구조물을 생성하는 단계는 복수의 에지 종단 구조물들을 생성하는 단계를 더 포함하는, 초접합 MOSFET 디바이스를 제조하기 위한 방법.
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