DE112012005031T5 - Randabschluss für Super -Junction -MOSFET -Vorrichtungen - Google Patents

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Abstract

In einer Ausführungsform kann eine Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung ein Substrat und einen Ladungskompensationsbereich enthalten, der sich über dem Substrat befindet. Der Ladungskompensationsbereich kann eine Vielzahl von Säulen eines P-artigen Dotierstoffs in einem Bereich eines N-artigen Dotierstoffs enthalten. Der Super-Junction-MOSFET kann darüber hinaus einen Abschlussbereich enthalten, der sich über dem Ladungskompensationsbereich befindet, und der Abschlussbereich kann einen N-artigen Dotierstoff enthalten. Der Super-Junction-MOSFET kann darüber hinaus eine Randabschlussstruktur enthalten. Der Abschlussbereich enthält einen Abschnitt der Randabschlussstruktur.

Description

  • Priorität
  • Diese Anmeldung betrifft und stützt sich auf die US-Anmeldung 13/309,444, angemeldet am 1. Dezember, 2011 mit dem Titel Randabschluss für Super-Junction-MOSFET-Vorrichtungen, die hier durch Bezug aufgenommen ist.
  • Hintergrund
  • Es gibt verschiedene Arten von Randabschlüssen, die in Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtungen verwendet werden. In herkömmlichen MOSFETs besteht der Randabschluss zum Beispiel aus einem Satz von schwebenden Feldringen/Feldplatten, über die das Potential in einer schrittweisen Art und Weise von dem Source-Potential zu dem Drain-Potential abfällt. Vor kurzem wurde ein neuer Typ von MOSFET entwickelt, der allgemein als Super-Junction-MOSFET (SJMOSFET) bekannt ist, der eine um eine Größenordnung höhere Driftschichtkonzentration verwendet, was zu einem sehr geringen Widerstand für eine gegebene Durchbruchsspannung führt. Dies wird durch die Aufnahme von vertikalen P-artigen Junction-Bereichen in dem Kerndriftbereich erreicht. Der Feldring-basierte Randabschluss, der für herkömmliche MOSFETs verwendet wird, ist für den SJMOSFET ungeeignet. Dessen Durchbruchsspannung wird viel geringer sein als die Kerndurchbruchsspannung. Daher werden verschiedene Ausgestaltungen von Randabschlüssen eingesetzt.
  • Einer der Randabschlüsse, die zum Beispiel für den SJMOSFET verwendet wird, ist eine Source-Feldplatte, die über eine dicke Niedertemperatur-Oxid-(LTO)-Schicht über den Abschlussbereich verläuft. Die Source-Feldplatte zusammen mit den schwebenden P-Säulen darunter unterstützt das Source-Drain-Potential. Während dies ein akzeptabler Randabschluss für den SJMOSFET ist und allgemein verwendet wird, weist dieser einen Nachteil auf, da eine elektrische Bogenbildung zwischen nicht freigegebenen Bereichen bzw. Flächen der Source-Metall-Feldplatte und dem Drain verursacht wird, für eine Durchbruchsspannung, die höher als die Spannung ist, bei der ein Durchbruch in Luft stattfindet (ca. 400 V). Um eine elektrische Bogenbildung zwischen der Source-Feldplatte und dem Drain zu vermeiden, ist die Feldplatte mit einer Passivierungsschicht bedeckt, wie zum Beispiel Silizium-Nitrid (SiN). Aufgrund der spröden Eigenschaften von SiN und auch der scharfen Erscheinungen der geätzten Metall-Feldplatten-Ränder treten Passivierungsrisse auf, die zur Erzeugung einer Bogenbildung in Luft führen. Um ein derartiges Bogenbildungspotential zu vermeiden, ist es erforderlich, das Metall mit einer Riss-freien Passivierungsschicht zu bedecken.
  • Während es daher Vorteile gibt, die mit Super-Junction-MOSFET-Vorrichtungen zusammenhängen, gibt es auch Nachteile, die mit diesen einhergehen, wenn die Randabschlussbereiche betrachtet werden. Wie bereits erwähnt, besteht einer der Nachteile darin, dass dann, wenn eine Feldplatte in eine Super-Junction-MOSFET-Vorrichtung eingebaut wird, ein dickes Oxid (zum Beispiel ca. 5–6 Mikrometer dick für eine 600 V Vorrichtung) verwendet wird. Es ist ebenso erforderlich, die Feldplatte mit einem Passivierungsmaterial zu beschichten, wie zum Beispiel SiN und Polyimid, um eine elektrische Bogenbildung zwischen dem Rand der Metall-Feldplatte und dem Drain (der Ritzlinie bzw. Scribe Line) zu verhindern.
  • Zusammenfassung
  • Bei den gegebenen Nachteilen, die mit den Randabschlussbereichen von Super-Junction-MOSFET-Vorrichtungen assoziiert sind, ist es erwünscht, dass ein Feldring-basierter Randabschluss ausgebildet wird, der zu einem graduellen bzw. allmählichen Abfall des Potentials von dem des Source-Potentials auf das Drain-Potential führt, was zu keiner Belastung des Source-Metalls oberhalb des Ionisierungspotentials von Luft führt.
  • In einer Ausführungsform kann eine Super-Junction-MOSFET-Vorrichtung ein Substrat und einen Ladungskompensationsbereich enthalten, der sich oberhalb des Substrats befindet. Der Ladungskompensationsbereich kann eine Vielzahl von Säulen eines P-artigen Dotierstoffs in einem Bereich mit einem N-artigen Dotierstoff enthalten. Der Super-Junction-MOSFET kann darüber hinaus einen Abschlussbereich enthalten, der sich oberhalb des Ladungskompensationsbereichs befindet, und der Abschlussbereich kann einen N-artigen Dotierstoff enthalten. Der Super-Junction-MOSFET kann ferner eine Randabschlussstruktur enthalten. Der Abschlussbereich enthält einen Abschnitt der Randabschlussstruktur.
  • In einer Ausführungsform kann die oben beschriebene Super-Junction-MOSFET-Vorrichtung ferner einen Feldeffekttransistor enthalten, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors enthält. Gemäß verschiedenen Ausführungsformen kann die oben erwähnte Randabschlussstruktur einen Feldring, eine Feldplatte und/oder eine Junction-Abschlusserweiterung enthalten, ist jedoch nicht darauf beschränkt. In verschiedenen Ausführungsformen kann die oben erwähnte Randabschlussstruktur darüber hinaus einen Satz von Feldringen und Feldplatten enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann die oben erwähnte Randabschlussstruktur einen Satz von Feldplatten enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann die oben erwähnte Randabschlussstruktur einen Junction-Abschlusserweiterungsbereich enthalten, ist jedoch nicht darauf beschränkt. Der oben beschriebene Feldeffekttransistor kann in einer Ausführungsform einen Bereich mit einem P-artigen Dotierstoff enthalten, der sich mit einer der Vielzahl von Säulen eines P-artigen Dotierstoffs verbindet. In einer Ausführungsform enthält der oben beschriebene Feldeffekttransistor einen Junction-Feldeffekttransistor.
  • In einer anderen Ausführungsform kann eine Super-Junction-MOSFET-Vorrichtung ein Substrat und einen Ladungskompensationsbereich enthalten, der sich oberhalb des Substrats befindet. Der Ladungskompensationsbereich kann eine Vielzahl von Säulen eines N-artigen Dotierstoffs in einem Bereich mit einem P-artigen Dotierstoff enthalten. Der Super-Junction-MOSFET kann darüber hinaus einen Abschlussbereich enthalten, der sich oberhalb des Ladungskompensationsbereichs befindet, und der Abschlussbereich kann einen P-artigen Dotierstoff enthalten. Der Super-Junction-MOSFET kann darüber hinaus eine Randabschlussstruktur enthalten, wobei der Abschlussbereich einen Abschnitt der Randabschlussstruktur enthält.
  • In einer Ausführungsform kann die in dem vorhergehenden Paragraphen beschriebene Super-Junction-MOSFET-Vorrichtung ferner einen Feldeffekttransistor enthalten, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors enthält. Gemäß verschiedenen Ausführungsformen kann die Randabschlussstruktur, die in dem vorhergehenden Paragraphen erwähnt ist, einen Feldring, eine Feldplatte und/oder eine Junction-Abschlusserweiterung enthalten, ist jedoch nicht darauf beschränkt. In verschiedenen Ausführungsformen kann die oben erwähnte Randabschlussstruktur ferner einen Satz von Feldringen und Feldplatten enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann die oben erwähnte Randabschlussstruktur einen Satz von Feldplatten enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann die oben erwähnte Randabschlussstruktur einen Junction-Abschlusserweiterungsbereich enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann der in dem vorhergehenden Paragraphen beschriebene Feldeffekttransistor einen Bereich mit einem N-artigen Dotierstoff enthalten, der sich mit einer der Vielzahl von Säulen eines N-artigen Dotierstoffs verbindet. In einer Ausführungsform enthält der in dem vorhergehenden Paragraphen beschriebene Feldeffekttransistor einen Junction-Feldeffekttransistor.
  • In noch einer anderen Ausführungsform kann ein Verfahren ein Erzeugen eines Ladungskompensationsbereichs einer Super-Junction-MOSFET-Vorrichtung enthalten. Es wird vermerkt, dass der Ladungskompensationsbereich sich oberhalb eines Substrats befindet und eine Vielzahl von Säulen eines Dotierstoffs erster Art in einem Bereich eines Dotierstoffs zweiter Art enthält. Das Verfahren kann ferner ein Erzeugen eines Abschlussbereichs enthalten, der sich oberhalb des Ladungskompensationsbereichs befindet und eine geringere Konzentration des Dotierstoffs zweiter Art als die Schicht des Dotierstoffs zweiter Art enthält. Das Verfahren kann darüber hinaus ein Erzeugen einer Randabschlussstruktur enthalten, so dass der Abschlussbereich zumindest einen Abschnitt der Randabschlussstruktur enthält.
  • In einer Ausführungsform enthält der Dotierstoff erster Art, der in dem vorhergehenden Paragraphen beschrieben ist, einen P-artigen Dotierstoff und der Dotierstoff zweiter Art enthält einen N-artigen Dotierstoff. In einer Ausführungsform enthält der Dotierstoff erster Art, der in dem vorhergehenden Paragraphen beschrieben ist, einen N-artigen Dotierstoff und der Dotierstoff zweiter Art enthält einen P-artigen Dotierstoff. Gemäß verschiedenen Ausführungsformen kann die in dem vorhergehenden Paragraphen beschriebene Randabschlussstruktur aus der Gruppe ausgewählt werden, die aus einem Feldring, einer Feldplatte und einer Junction-Abschlusserweiterung besteht. In verschiedenen Ausführungsformen kann die in dem vorhergehenden Paragraphen beschriebene Randabschlussstruktur ferner einen Satz von Feldringen und Feldplatten enthalten, ist jedoch nicht darauf beschränkt. Die Randabschlussstruktur, die in dem vorhergehenden Paragraphen beschrieben ist, kann in einer Ausführungsform einen Satz von Feldplatten enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann die in dem vorhergehenden Paragraphen beschriebene Randabschlussstruktur einen Junction-Abschlusserweiterungsbereich enthalten, ist jedoch nicht darauf beschränkt. In einer Ausführungsform kann das in dem vorhergehenden Paragraphen beschriebene Verfahren ferner ein Erzeugen eines Feldeffekttransistors enthalten, so dass der Abschlussbereich zumindest einen Abschnitt des Feldeffekttransistors enthält. Das Erzeugen des Feldeffekttransistors enthält in einer Ausführungsform ferner ein Erzeugen des Feldeffekttransistors, der einen Bereich des Dotierstoffs erster Art enthält, der sich mit einer der Vielzahl von Säulen eines Dotierstoffs erster Art verbindet.
  • Während bestimmte Ausführungsformen gemäß der Erfindung in dieser Zusammenfassung spezifisch beschrieben wurden, wird vermerkt, dass die Erfindung und der beanspruchte Gegenstand in keiner Weise durch diese Ausführungsformen beschränkt sind.
  • Kurze Beschreibung der Zeichnungen
  • In den begleitenden Zeichnungen werden verschiedene Ausführungsformen gemäß der Erfindung exemplarisch und nicht beschränkend dargestellt. Es wird vermerkt, dass gleiche Bezugszeichen in den Zeichnungen vergleichbare Elemente bezeichnen.
  • 1 ist eine Seitenquerschnittsansicht eines Randabschlussbereichs einer Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung.
  • 2 ist eine Seitenquerschnittsansicht eines anderen Randabschlussbereichs einer Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung.
  • 3 ist ein Diagramm der Strom-Spannungs-Durchbruchscharakteristik einer simulierten Super-Junction-MOSFET-Vorrichtung mit einem Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung.
  • 4 stellt eine Potentialverteilung an der Durchbruchsspannung der simulierten Super-Junction-MOSFET-Vorrichtung mit einem Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung dar.
  • 5 zeigt eine Stoß-Ionisationsverteilung bei der Durchbruchsspannung einer simulierten Super-Junction-MOSFET-Vorrichtung mit einem Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung.
  • 6–8 stellen einen Herstellungsprozess einer Junction-Abschlusserweiterung (engl. Junction Termination Extension bzw. JTE) in einem Randabschlussbereich einer Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung dar.
  • 9 ist eine Seitenquerschnittsansicht eines planaren Junction-Feldeffekttransistors (engl. Junction Field Effect Transistor bzw. JFET), implementiert als ein Teil eines Abschlussbereichs einer Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung.
  • 10 ist eine Seitenquerschnittsansicht eines Randabschlussbereichs einer Trench-Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung.
  • 11 ist ein Flussdiagramm eines Verfahrens gemäß verschiedener Ausführungsformen der Erfindung.
  • 12–24 stellen einen Herstellungsprozess mehrfacher P-Bereiche oder Säulen als ein Teil einer Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung dar.
  • Die Zeichnungen, auf die in dieser Beschreibung Bezug genommen werden, sollen nicht so verstanden werden, dass ein Maßstab festgelegt wird, es sei denn, wenn dies ausdrücklich angegeben wird.
  • Detaillierte Beschreibung
  • Im Folgenden werden detailliert verschiedene Ausführungsformen gemäß der Erfindung erläutert, wobei diesbezügliche Beispiele in den begleitenden Zeichnungen dargestellt sind. Während die Erfindung in Zusammenhang mit verschiedenen Ausführungsformen beschrieben wird, wird verstanden, dass diese verschiedenen Ausführungsformen die Erfindung nicht einschränken. Es ist dagegen beabsichtigt, dass die Erfindung Alternativen, Modifikationen und Äquivalente abdeckt, die im Umfang der Erfindung gemäß den Ansprüchen ausgelegt enthalten sein können. In der folgenden detaillierten Beschreibung verschiedener Ausführungsformen gemäß der Erfindung werden darüber hinaus zahlreiche spezifische Details dargestellt, um ein vollständiges Verständnis der Erfindung bereitzustellen. Es ist jedoch dem Durchschnittsfachmann ersichtlich, dass die Erfindung ohne diese spezifischen Details oder mit diesbezüglichen Äquivalenten praktiziert werden kann. In anderen Fällen wurden gut bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht detailliert erläutert, um Aspekte der Erfindung nicht notwendigerweise unübersichtlich darzustellen.
  • Einige Teile der folgenden detaillierten Beschreibung sind in Form von Verfahrensschritten, logischen Blöcken, Verarbeitung und anderen symbolischen Repräsentationen des Betriebs zur Herstellung von Halbleitervorrichtungen dargestellt. Diese Beschreibungen und Darstellungen sind die Mittel, die durch den Fachmann in der Herstellung von Halbleitervorrichtungen verwendet werden, um den Kern deren Arbeit anderen Fachmännern effektiv zu vermitteln. In der vorliegenden Anmeldung wird eine Prozedur, ein logischer Block, ein Prozess oder dergleichen als eine selbstkonsistente Sequenz von Schritten oder Anweisungen verstanden, die zu einem gewünschten Resultat führen. Die Schritte sind jene, die physikalische Manipulationen von physikalischen Quantitäten erfordern. Es sollte jedoch verstanden werden, dass alle diese und vergleichbare Ausdrücke mit geeigneten physikalischen Quantitäten assoziiert werden können und es sich lediglich um geeignete Bezeichnungen handelt, die für diese Quantitäten verwendet werden. Sofern sich aus der folgenden Diskussion nichts anderes ergibt, wird verstanden, dass in der gesamten Anmeldung Erläuterungen, die Ausdrücke verwenden, wie zum Beispiel „erzeugen”, „erschaffen”, „ausbilden”, „durchführen”, „herstellen”, „abscheiden”, „ätzen” oder dergleichen auf Aktionen und Prozesse der Halbleitervorrichtungsherstellung verweist.
  • Die Figuren sind nicht maßstabsgerecht gezeichnet, und es kann sein, dass nur Teile der Strukturen sowie der verschiedenen Schichten, welche diese Strukturen ausbilden, in den Figuren gezeigt sind. Darüber hinaus können Herstellungsprozesse und Schritte zusammen mit den Prozessen und Schritten durchgeführt werden, die hier erläutert sind; d. h., dass es eine Anzahl von Prozessschritten vor, zwischen und/oder nach den Schritten geben kann, die hier gezeigt und beschrieben werden. Insbesondere können Ausführungsformen gemäß der Erfindung im Zusammenhang mit diesen anderen (möglicherweise herkömmlichen) Prozessen und Schritten implementiert werden, ohne diese signifikant zu stören. Allgemein können Ausführungsformen gemäß der Erfindung Teile eines herkömmlichen Prozesses ersetzen, ohne periphere Prozesse und Schritte signifikant zu beeinflussen.
  • Der Buchstabe „N” verweist hier auf eine N-artige Dotiersubstanz bzw. Dotierstoff und der Buchstabe „P” verweist auf eine P-artige Dotiersubstanz. Ein Pluszeichen „+” oder ein Minuszeichen „–” wird verwendet, um eine relative hohe bzw. eine relativ geringe Konzentration der Dotiersubstanz bzw. Dotierstoff anzugeben.
  • Die Bezeichnung „Kanal” wird hier in der akzeptierten Art und Weise verwendet. D. h., dass ein Strom in einem FET in einem Kanal fließt, von der Source-Verbindung zu der Drain-Verbindung. Ein Kanal kann entweder aus einem n-artigen oder p-artigen Halbleitermaterial bestehen; ein FET wird folglich als entweder eine n-Kanal- oder p-Kanal-Vorrichtung gekennzeichnet. Es wird vermerkt, dass die Figuren im Zusammenhang mit einer n-Kanal-Vorrichtung erläutert werden, insbesondere einem n-Kanal-Super-Junction-MOSFET. Ausführungsformen gemäß der Erfindung sind jedoch nicht derart beschränkt. Die Diskussion der Figuren kann direkt auf eine p-Kanal-Vorrichtung abgebildet werden, indem eine n-artige Dotiersubstanz und Materialien für eine entsprechende p-artige Dotiersubstanz und Materialien substituiert werden, und umgekehrt.
  • 1 ist eine Seitenquerschnittsansicht eines Randabschlussbereichs einer Super-Junction-Metalloxid-Halbleiter-Feldeffektransistor-(MOSFET)Vorrichtung 100 gemäß verschiedener Ausführungsformen der Erfindung. In einer Ausführungsform kann die Super-Junction-MOSFET-Vorrichtung 100 ein Substrat 102 und einen Ladungskompensationsbereich 118 enthalten, der sich darüber befindet und mit dem Substrat 102 gekoppelt ist. Der Ladungskompensationsbereich 118 kann mehrfache P-Bereiche oder Säulen 106 in einem N-Epitaxie-Bereich 104 enthalten. Der Ladungskompensationsbereich 118 kann somit abwechselnde N- und P-Bereiche enthalten, die einen Super-Junction bzw. eine Super-Verbindung ausbilden, die als solche bekannt ist. Die Super-Junction-MOSFET-Vorrichtung 100 kann darüber hinaus einen Abschlussbereich 108 enthalten, der sich darüber befindet und mit dem Ladungskompensationsbereich 118 gekoppelt ist, wobei der Abschlussbereich 108 als eine N-Epitaxie-Schicht implementiert werden kann. In der vorliegenden Ausführungsform kann die Super-Junction-MOSFET-Vorrichtung 100 einen oder mehrere Feldringe 110, eine oder mehrere Feldplatten 112, eine Quelle bzw. Source 114 und ein Drain 116 enthalten. In einer Ausführungsform ist der Drain 116 darüber hinaus mit einem Drain (nicht gezeigt) verbunden, der sich unterhalb des Substrats 102 befindet. Es wird darauf hingewiesen, dass der Abschlussbereich 108 der Super-Junction-MOSFET-Vorrichtung 100 zumindest einen Teil des einen oder der mehreren Feldringe 110 und der einen oder mehreren Feldplatten 112 enthalten kann.
  • Es wird vermerkt, dass die Super-Junction-MOSFET-Vorrichtung 100 auf verschiedene Art und Weise gemäß Ausführungsformen der Erfindung implementiert werden kann. In einer Ausführungsform kann die Super-Junction-MOSFET-Vorrichtung 100 zum Beispiel eine oder mehrere Randabschlussstrukturen enthalten, wobei der Abschlussbereich 108 zumindest einen Teil von jeder der Randabschlussstrukturen enthalten kann. Es wird darauf hingewiesen, dass die Randabschlussstrukturen der Super-Junction-MOSFET-Vorrichtung 100 auf verschiedene Art und Weise implementiert werden kann. Die Randabschlussstrukturen können zum Beispiel einen oder mehrere Ringe 110, eine oder mehrere Feldplatten 112 und/oder eine oder mehrere Junction-Abschlusserweiterungen (engl. Junction Termination Extensions bzw. JTEs) enthalten, jedoch nicht darauf beschränkt sind. Die Randabschlussstrukturen können in einer Ausführungsform einen Satz von Feldringen 110 und Feldplatten 112 enthalten, sind jedoch nicht darauf beschränkt. In einer Ausführungsform können die Randabschlussstrukturen einen Satz von Feldplatten 112 enthalten, sind jedoch nicht darauf beschränkt. In einer Ausführungsform können die Randabschlussstrukturen einen oder mehrere Junction-Abschlusserweiterungsbereiche enthalten, sind jedoch nicht darauf beschränkt.
  • In 1 wird vermerkt, dass die P-Bereiche 106 auf verschiedene Art und Weise gemäß Ausführungsformen der Erfindung erzeugt oder erschaffen werden können. Wie in der vorliegenden Ausführungsform gezeigt, können die P-Bereiche 106 erzeugt werden, indem mehrfache stärker dotierte N-Epitaxie-Schichten 104 über dem Substrat 102 ausgebildet werden, und in jedem mehrfachen Schicht-P-Bereich eine Implantierung vorgenommen wird (zum Beispiel Bor), so dass die resultierenden implantierten P-Bereiche vertikal geschichtet sind. Wenn die aufgeschichteten implantierten P-Bereiche der unterschiedlichen Epitaxie-Schichten 104 anschließend thermisch entspannt werden, verschmelzen die aufgeschichteten implantierten P-Bereiche vertikal miteinander, um mehrfache P-Bereiche oder Säulen 106 auszubilden, wie in der vorliegenden Ausführungsform gezeigt. Es wird hervorgehoben, dass zusätzliche Figuren und eine Beschreibung hier enthalten sind, welche die Erzeugung der P-Säulen 106 auf diese Art und Weise enthalten.
  • In einer Ausführungsform der Super-Junction-MOSFET-Vorrichtung 100 in 1 wird vermerkt, dass das Dotieren des oberen Abschlussbereichs 108 (zum Beispiel n-Epitaxie-Schicht) geringer ist oder eine geringere Konzentration aufweist, als das Dotieren der N-Epitaxie-Schicht 104). Eine Art der Ausbildung des Abschlussbereichs 108 erfolgt in einer Ausführungsform durch Implantieren einer N-Dotiersubstanz in die obere Oberfläche des N-Epitaxie-Bereichs 104, wodurch die Abschlussschicht 108 erzeugt wird, die eine N-Epitaxie-Schicht aufweist. Es wird darüber hinaus vermerkt, dass die obere Abschussschicht 108 bei ca. 2,6 × 1014/cm3 implementiert werden kann, während die Gesamtdotierung des N-Epitaxie-Bereichs 104 bei ca. 3 × 1015/cm3 implementiert werden kann.
  • Es wird darüber hinaus in einer Ausführungsform vermerkt, dass die Dicke der Randabschlussschicht 108 derart gewählt und implementiert werden kann, dass jeder P-Körperbereich des MOSFET-Abschnitts mit einer oder mehreren der P-Säulen 106 des Ladungskompensationsbereichs 118 zusammengefügt werden kann. Darüber hinaus können Feldringe 110, Feldplatten 112 und/oder JTEs (in 1 nicht gezeigt) jeweils als Teil des Randabschlussabschnitts 108 konstruiert werden. In der vorliegenden Ausführungsform der Super-Junction-MOSFET-Vorrichtung 100 berühren zwei der Feldringe 110 zusammen mit der Feldplatte 112 die P-Säulen 106 des Ladungskompensationsbereichs 118. Es wird jedoch vermerkt, dass in einer Ausführungsform die Super-Junction-MOSFET-Vorrichtung 100 derart implementiert werden kann, dass keiner der P-Bereich 106 einen Feldring 110 und/oder eine Feldplatte 112 berührt.
  • In einer Ausführungsform in 1 kann die Super-Junction-MOSFET-Vorrichtung 100 derart implementiert werden, dass der Ladungskompensationsbereich 118 vollständig in den Abschlussbereich oder Schicht 108 erstreckt. Die Abschlussschicht 108 kann darüber hinaus eine MOS-Gate-Struktur in dem aktiven Bereich enthalten, zusätzlich zu irgendwelchen Feldringen 110, Feldplatten 112 und/oder irgendwelchen JTE-Bereichen. Einer der Vorteile der Super-Junction-MOSFET-Vorrichtung 100 besteht darin, dass das elektrische Feld der Oberfläche wesentlich geringer ist als das elektrische Feld des Hauptteils bei der Durchbruchsspannung, was zu einer Erhöhung der Rauheit bzw. Unempfindlichkeit der Vorrichtung 100 führt. Ein zusätzlicher Vorteil des Randabschlussbereichs der Super-Junction-MOSFET-Vorrichtung 100 besteht darin, dass dies nicht die Verwendung einer Implementierung einer Metallfeldplatte über einem dicken Niedertemperaturoxid (engl. LTO) einschließt, und darüber hinaus nicht die Verwendung einer Polyimid-Passivierung einschließt, um eine Bogenbildung zu verhindern.
  • Es wird darauf hingewiesen, dass 1 sowohl eine X-Achse als auch eine Y-Achse enthält, die die Querschnittsgröße der Super-Junction-MOSFET-Vorrichtung 100 darstellt. Die X-Achse von 1 enthält insbesondere einen Mikrometer-Maßstab, während die Y-Achse einen Mikrometer-Maßstab enthält.
  • Es wird vermerkt, dass die Super-Junction-MOSFET-Vorrichtung 100 nicht alle der Elemente enthalten muss, die durch 1 dargestellt sind. Die Super-Junction-MOSFET-Vorrichtung 100 kann darüber hinaus implementiert werden, um ein oder mehrere Elemente zu enthalten, die durch 1 nicht dargestellt sind. Es wird darauf hingewiesen, dass die Super-Junction-MOSFET-Vorrichtung 100 auf jede Art und Weise verwendet oder implementiert werden kann, die vergleichbar zu der ist, die hier beschrieben ist, jedoch nicht derart beschränkt ist.
  • 2 ist eine Seitenquerschnittsansicht eines Randabschlussbereichs einer Super-Junction-MOSFET-Vorrichtung 200 gemäß verschiedener Ausführungsformen der Erfindung. Es wird vermerkt, dass die Super-Junction-MOSFET-Vorrichtung 200 von 2 vergleichbar zu der Super-Junction-MOSFET-Vorrichtung 100 von 1 ist. Der P-Bereich oder die Säulen 106' der Super-Junction-MOSFET-Vorrichtung 200 sind jedoch in einer unterschiedlichen Art und Weise hergestellt, verglichen mit denen, die in der Super-Junction-MOSFET-Vorrichtung 100 von 1 gezeigt sind.
  • Die P-Bereiche 106' der Super-Junction-MOSFET-Vorrichtung 200 können insbesondere erzeugt werden, indem ein stärker dotierter N-Epitaxie-Bereich 104 oberhalb und gekoppelt zu dem Substrat 102 ausgebildet wird. anschließend kann ein Tiefgraben-Ätzprozess durchgeführt werden, um mehrfache Gräben in dem N-Epitaxie-Bereich 104 zu erschaffen oder zu erzeugen. Danach wird ein P-artiges Dotiermaterial in den mehrfachen Gräben des N-Epitaxie-Bereichs 104 eingefüllt oder ausgebildet, um dadurch die P-Bereiche oder Säulen 106' zu erzeugen bzw. zu erschaffen. Als nächstes kann eine N-Epitaxie-Schicht oberhalb eines Ladungskompensationsbereichs 118' ausgebildet werden, um den Abschlussbereich 108 zu erzeugen bzw. zu erschaffen, der darüber hinaus die P-Bereiche oder Säulen 106' vergießt. Es wird darauf hingewiesen, dass zusätzliche Figuren und eine Beschreibung hier enthalten sind, welche die Erzeugung der P-Säulen 106' auf diese Art und Weise einschließt. Es wird vermerkt, dass in einer Ausführungsform nur ein Satz von Masken verwendet wird, um die P-Bereiche 106' in der N-Kanal-Super-Junction-MOSFET-Vorrichtung 200 zu erzeugen.
  • Es wird vermerkt, dass die Super-Junction-MOSFET-Vorrichtung 200 nicht alle der Elemente enthalten muss, die durch 2 dargestellt sind. Die Super-Junction-MOSFET-Vorrichtung 200 kann darüber hinaus implementiert sein, um ein oder mehrere Elemente zu enthalten, die durch 2 nicht dargestellt sind. Es wird vermerkt, dass die Super-Junction-MOSFET-Vorrichtung 200 auf jede Art und Weise verwendet oder implementiert werden kann, die vergleichbar zu jener ist, die hier beschrieben ist, jedoch nicht darauf beschränkt ist.
  • 3 ist ein Diagramm 300, das die Strom-Spannungs-Durchbruchscharakteristik der simulierten Super-Junction-MOSFET-Vorrichtung 200 darstellt, die einen Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung enthält. Die X-Achse des Diagramms 300 stellt insbesondere die Source-Spannung (V) der simulierten Super-Junction-MOSFET-Vorrichtung 200 dar, während die Y-Achse des Diagramms 300 den Substratstrom (A) der simulierten Super-Junction-MOSFET-Vorrichtung 200 repräsentiert. Die Kurve 302 des Diagramms 300 stellt darüber hinaus die Strom-Spannungs-Durchbruchscharakteristik der simulierten Super-Junction-MOSFET-Vorrichtung 200 dar.
  • 4 stellt eine Potentialverteilung bei der Durchbruchsspannung der simulierten Super-Junction-MOSFET-Vorrichtung 200 dar, die einen Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung enthält. In 4 kann gesehen werden, dass der Ladungskompensationsbereich sowohl vertikal als auch lateral verarmt ist. Die vertikale Breite des Verarmungsgebiets ist zum Beispiel ca. 45 Mikrometer und die laterale Verarmungsbreite ist ca. 120 Mikrometer vom Rand des P-Körpers, der auf dem Source-Potential ist. Die Größe der Super-Junction-MOSFET-Vorrichtung 200 kann somit reduziert werden, wenn eine Implementierung gemäß einer Ausführungsform der Erfindung erfolgt. Es wird darauf hingewiesen, dass Bezugszeichen 410 den Hauptteil- bzw. Volumendurchbruch (engl. Bulk Breakdown) der Super-Junction-MOSFET-Vorrichtung 200 anzeigt, wobei es sich um ein erwünschtes Resultat handelt.
  • Es wird darauf hingewiesen, dass Bezugszeichen 402 den Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200 anzeigt, der auf der Durchbruchsspannung von ca. 740 V ist, Bezugszeichen 404 den Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200 anzeigt, der bei ca. 648 V ist, und Bezugszeichen 406 den Bereich anzeigt, der bei ca. 463 V ist. Ferner zeigt Bezugszeichen 408 den Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200, der bei ca. 277 V ist, während Bezugszeichen 410 den Bereich anzeigt, der bei ca. 175 V ist. Darüber hinaus zeigt Bezugszeichen 412 den Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200, der bei ca. 65 V ist, während Bezugszeichen 414 den Bereich anzeigt, der bei ca. 0,629 V ist.
  • Es wird darauf hingewiesen, dass 4 sowohl eine X-Achse als auch eine Y-Achse enthält. Die X-Achse von 4 enthält insbesondere einen Mikrometer-Maßstab, während die Y-Achse ebenfalls einen Mikrometer-Maßstab enthält.
  • 5 zeigt eine Stoß-Ionisationsverteilung bei der Durchbruchsspannung der simulierten Super-Junction-MOSFET-Vorrichtung 200, die einen Randabschlussbereich gemäß verschiedener Ausführungsformen der Erfindung enthält. Es wird vermerkt, dass in 5, wie durch Bezugszeichen 502 dargestellt, die Stoß-Ionisation in dem Hauptteil bzw. Volumen (engl. Bulk) entfernt von der Oberfläche auftritt, wie aus der Verteilung der Stoß-Ionisationsrate bei der Durchbruchsspannung ersichtlich. Dies verbessert somit die Unempfindlichkeit bzw. Robustheit der Super-Junction-MOSFET-Vorrichtungen 100 und 200.
  • Es wird insbesondere vermerkt, dass in einer Ausführungsform Bezugszeichen 502 einen Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200 anzeigt, der eine Stoß-Ionisationserzeugungsrate von ca. 20,7/cm3s aufweist, während Bezugszeichen 504 einen Bereich mit einer Stoß-Ionisationserzeugungsrate von ca. 20,1/cm3s anzeigt. Darüber hinaus zeigt Bezugszeichen 506 einen Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200 mit einer Stoß-Ionisationserzeugungsrate von ca. 19,7/cm3s an, während Bezugszeichen 508 einen Bereich mit einer Stoß-Ionisationserzeugungsrate von ca. 19/cm3s anzeigt. Darüber hinaus zeigt Bezugszeichen 510 einen Bereich der simulierten Super-Junction-MOSFET-Vorrichtung 200 an, der eine Stoß-Ionisationserzeugungsrate von ca. 18,7/cm3s aufweist, während Bezugszeichen 512 einen Bereich mit einer Stoß-Ionisationserzeugungsrate von ca. 18/cm3s aufweist.
  • Es wird vermerkt, dass 5 sowohl eine X-Achse als auch eine Y-Achse enthält. Die X-Achse von 5 enthält insbesondere einen Mikrometer-Maßstab, während die Y-Achse ebenfalls einen Mikrometer-Maßstab enthält.
  • Die 6–8 stellen einen Herstellungsprozess einer Junction-Abschlusserweiterung (engl. Junction Termination Extension bzw. JTE) 800 in dem Randabschlussbereich 108 einer Super-Junction-MOSFET-Vorrichtung (zum Beispiel 100 oder 200) gemäß verschiedener Ausführungsformen der Erfindung dar.
  • 6 ist insbesondere eine Seitenquerschnittsansicht einer Maske 602, die oberhalb oder auf dem Randabschlussbereich 108 der Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung implementiert wurde. Die Maske 602 kann auf verschiedene Art und Weise implementiert werden. Die Maske 602 kann zum Beispiel in einer Ausführungsform mit einem Photolack (engl. Photoresist) implementiert werden, ist jedoch nicht darauf beschränkt. Es wird darauf hingewiesen, dass die Maske 602 mehrere Löcher oder Öffnungen 604 enthalten kann, die sich durch die Maske 602 erstrecken. Es wird vermerkt, dass in der vorliegenden Ausführungsform mehr Löcher 604 in der Maske 602 in Richtung dessen linken Endes vorhanden sind, während es weniger Löcher 604 in der Maske in Richtung dessen rechten Endes gibt.
  • 7 ist eine Seitenquerschnittsansicht einer P-Implantierung 702, die sich in Richtung der Maske 602 und den Randabschlussbereich 108 der Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung gerichtet ist. Es wird vermerkt, dass die P-Implantierung 702 auf verschiedene Art und Weise implementiert werden kann. In einer Ausführungsform kann die P-Implantierung 702 zum Beispiel als eine Bor-Implantierung implementiert werden, jedoch ist diese nicht darauf beschränkt. Es wird vermerkt, dass ein Teil der P-Implantierung 702 durch die Löcher 604 der Maske 602 hindurch treten kann, während ein Teil der P-Implantierung 702 durch die verbleibenden Abschnitte der Maskierung 602 geblockt werden können. Die P-Implantierung 702, die durch die Löcher 604 hindurch tritt, erzeugt somit eine P-Dotierung 704 des N-Randabschussbereichs 108. Mit dem gegebenen Abstand der Löcher 604 in der Maskierung 602 der vorliegenden Ausführungsform führt die P-Dotierung 704 darüber hinaus zu einem lateral variierenden Dotieren in dem Randabschlussbereich 108. Es gibt insbesondere eine höhere Konzentration der P-Dotierung 704 in dem N-Randabschussbereich 108, wo es mehr Löcher 604 in der Maske 602 gibt, welche erlauben, dass die P-Implantierung 702 durch diese hindurch tritt, und eine geringere Konzentration der P-Dotierung 704 in dem Randabschlussbereich 108, wo es weniger Löcher 604 in der Maske 602 gibt.
  • 8 ist eine Seitenquerschnittsansicht einer Junction-Abschusserweiterung (engl. Junction Termination Extension bzw. JTE) 800 in dem Randabschlussbereich 108 der Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung. Nach der Beendigung der P-Implantierung 702, gezeigt in 7, kann insbesondere die Maske 602 von der oberen Oberfläche des Randabschlussbereichs 108 entfernt werden. Es wird vermerkt, dass die Entfernung der Maske 602 auf verschiedene Art und Weise durchgeführt werden kann. In einer Ausführungsform kann die Maske 602 zum Beispiel durch einen Ätzprozess entfernt werden, jedoch ist dies nicht darauf beschränkt. Nachdem die Maske 602 entfernt wurde, verbleibt die Junction-Abschlusserweiterung 800 in dem Randabschlussbereich 108. Es wird vermerkt, dass die Junction-Abschlusserweiterung 800 als eine Randabschlussstruktur bezeichnet werden kann. Es wird vermerkt, dass die Junction-Abschlusserweiterung 800 auf jede Art und Weise verwendet oder implementiert werden kann, die vergleichbar zu der ist, die hier beschrieben wurde, jedoch ist diese nicht darauf beschränkt.
  • 9 ist eine Seitenquerschnittsansicht eines planaren Junction-Feldeffekttransistors (engl. Junction Field Effect Transistor bzw. JFET) 900, implementiert als Teil des Abschlussbereichs 108 der Super-Junction-MOSFET-Vorrichtung 100 gemäß verschiedener Ausführungsformen der Erfindung. Der JFET 900 kann ein Gate 902, N+-Dotierbereiche 904, P-Dotierbereiche 906, P+-Dotierbereiche 908, einen Kontakt 910, einen N-Dotierbereich 912 und einen N-Dotierbereich des Abschlussbereichs 108 enthalten. Es wird darauf verwiesen, dass die P+-Dotierbereiche 908 des JFET 900 jeweils in Kontakt mit einem P-Bereich oder Säule 106 ist. Es wird vermerkt, dass der N-Dotierbereich 912, der sich zwischen den P-Dotierbereichen 906 befindet, der Kanal des JFET 900 ist. Wenn eine Implementierung auf diese Art und Weise erfolgt, kann der Widerstand des JFET 900 optimiert werden.
  • Es wird darauf hingewiesen, dass der JFET 900 nicht alle die Elemente enthalten kann, die durch 9 dargestellt sind. Der JFET 900 kann darüber hinaus implementiert werden, um ein oder mehrere Elemente zu enthalten, die nicht durch 9 dargestellt sind. Es wird vermerkt, dass der JFET 900 auf jede Art und Weise verwendet oder implementiert werden kann, die vergleichbar zu der ist, die hier beschrieben wurde, jedoch ist diese nicht darauf beschränkt.
  • 10 ist eine Seitenquerschnittsansicht eines Randabschlussbereichs 108 einer Graben-Super-Junction-MOSFET-Vorrichtung 1000 gemäß verschiedener Ausführungsformen der Erfindung. Die Graben-Super-Junction-MOSFET-Vorrichtung 1000 kann ein Graben-Gate 1002, N+ Dotierbereich 1006, P Dotierbereich 1008, ein N Dotierbereich 1010, N-Dotierbereiche des Abschlussbereichs 108 und Bor-Phosphor-Silicatglas (BPSG) 1004 enthalten, ist jedoch nicht darauf beschränkt. Es wird vermerkt, dass die P-Dotierbereiche 1008 einen P-Bereich oder Säule 106 kontaktieren, während die N Dotierbereiche 1010 im Kontakt mit dem N-Epitaxie-Bereich 104 sind. Die Graben-Super-Junction-MOSFET-Vorrichtung 1000 enthält darüber hinaus eine Quelle 1012, die mit einem Metall implementiert werden kann, jedoch ist diese nicht darauf beschränkt.
  • Es wird vermerkt, dass die Graben-Super-Junction-MOSFET-Vorrichtung 1000 nicht alle die Elemente enthalten muss, die durch 10 dargestellt sind. Die Graben-Super-Junction-MOSFET-Vorrichtung 1000 kann darüber hinaus implementiert werden, ein oder mehrere Elemente zu enthalten, die durch 10 nicht dargestellt sind. Es wird darauf hingewiesen, dass die Graben-Super-Junction-MOSFET-Vorrichtung 1000 auf jede Art und Weise verwendet und implementiert werden kann, die vergleichbar ist zu jener, die hier beschrieben ist, jedoch ist diese nicht darauf beschränkt.
  • 11 ist ein Flussdiagramm eines Verfahrens 1100 gemäß verschiedener Ausführungsformen der Erfindung. Obwohl ein bestimmter Betrieb in 11 offenbart ist, ist ein derartiger Betrieb beispielhaft. Das Verfahren 1100 muss nicht alle die Operationsschritte enthalten, die durch 11 dargestellt sind. Das Verfahren 1100 kann darüber hinaus verschiedene andere Betriebsschritte und/oder Variationen der gezeigten Betriebsschritte enthalten. Gleichermaßen kann die Sequenz der Betriebsschritte des Flussdiagramms 1100 modifiziert werden. Es wird erkannt, dass nicht alle Betriebsschritte im Flussdiagramm 1100 durchgeführt werden müssen. In verschiedenen Ausführungsformen kann ein oder mehrere der Betriebsschritte des Verfahrens 1100 durch Softwarte, durch Firmware, durch Hardware oder durch eine beliebige diesbezügliche Kombination gesteuert oder verwaltet werden, jedoch ist dieses nicht darauf beschränkt. Das Verfahren 1100 kann Prozesse von Ausführungsformen der Erfindung enthalten, die durch einen bzw. mehrere Prozessoren und elektrische Komponenten unter der Steuerung eines Computers oder einer Computervorrichtung gesteuert oder verwaltet werden können, die Anweisungen (oder einen Code) lesen und ausführen können. Die durch den Computer oder die Computervorrichtung lesbaren und ausführbaren Anweisungen (oder Code) können sich zum Beispiel in Datenspeichermerkmalen befinden, wie zum Beispiel in einem flüchtigen Speicher für den Computer oder die Computervorrichtung, in einem nicht flüchtigen Speicher für den Computer oder die Computervorrichtung und/oder in einem Massendatenspeicher für den Computer oder die Computervorrichtung. Die durch den Computer oder die Computervorrichtung lesbaren und ausführbaren Anweisungen (oder Code) können jedoch in jedem Typ von Computer oder Computervorrichtung lesbaren Medium oder Speicher vorliegen.
  • 11 ist ein Flussdiagramm eines Verfahrens 1100 gemäß verschiedener Ausführungsformen der Erfindung zur Herstellung eines Super-Junction-MOSFETs. Das Verfahren 1100 kann zum Beispiel die Erzeugung eines Ladungskompensationsbereichs einer Super-Junction-MOSFET-Vorrichtung enthalten, wobei der Ladungskompensationsbereich mit einem Substrat gekoppelt ist und eine Vielzahl von Säulen aus einer ersten Art von Dotierstoff in einer zweiten Art Dotierbereich enthält. Ein Abschlussbereich kann darüber hinaus erzeugt werden, der sich oberhalb des Ladungskompensationsbereichs befindet und mit diesem gekoppelt ist, und der eine geringere Konzentration des Dotierstoffs zweiter Art als der Dotierbereich zweiter Art enthält. Eine Randabschlussstruktur kann ferner derart erzeugt werden, dass der Abschlussbereich zumindest einen Abschnitt der Randabschlussstruktur enthält. Ein oder mehrere Feldeffekttransistoren können darüber hinaus derart erzeugt werden, dass der Abschlussbereich zumindest einen Abschnitt von jedem der Feldeffekttransistoren enthält. Auf diese Art und Weise kann ein Super-Junction-MOSFET gemäß verschiedener Ausführungsformen der Erfindung hergestellt werden.
  • Im Schritt 1102 von 11 kann ein Ladungskompensationsbereich (zum Beispiel 118) einer Super-Junction-MOSFET-Vorrichtung (zum Beispiel 100 oder 200) erzeugt bzw. erschaffen werden, wobei der Ladungskompensationsbereich sich oberhalb eines Substrats (zum Beispiel 102) befindet und eine Vielzahl von Säulen (zum Beispiel 106 oder 106') aus einem Dotierstoff erster Art in einem Bereich einer Dotierung zweiter Art (zum Beispiel 104) enthält. Es wird vermerkt, dass der Schritt 1102 auf verschiedene Art und Weise implementiert werden kann.
  • Im Schritt 1102 kann in einer Ausführungsform zum Beispiel die Erzeugung der Vielzahl von Säulen des Ladungskompensationsbereichs die Ausbildung des Bereichs mit einem Dotierstoff zweiter Art oberhalb und gekoppelt zu dem Substrat enthalten. Anschließend kann ein Tiefgraben-Ätzprozess durchgeführt werden, um mehrere Gräben in dem Bereich der Dotierung zweiter Art zu erzeugen. Danach kann das Dotiermaterial erster Art in den mehrfachen Gräben des Bereichs des Dotierstoffs zweiter Art eingefüllt oder ausgebildet werden, um dadurch die Vielzahl von Säulen zu erzeugen bzw. herzustellen.
  • Im Schritt 1102 kann die Erzeugung der Vielzahl von Säulen des Ladungskompensationsbereichs in einer Ausführungsform die Ausbildung mehrfacher Schichten des Dotierstoffs zweiter Art oberhalb des Substrats enthalten sowie ein Implantieren in jeder Schicht von mehrfachen Bereichen von Dotierstoff erster Art, so dass die resultierenden implantierten Bereiche des Dotiermittels erster Art vertikal aufgeschichtet sind. Wenn folglich die implantierten Bereiche von Dotiermittel erster Art der unterschiedlichen Schichten von Dotiermittel zweiter Art anschließend entspannt werden (zum Beispiel thermisch entspannt), werden die aufgeschichteten implantierten Bereiche von Dotiermaterial erster Art vertikal zusammengefügt, um mehrfache Bereiche von Dotiermaterial erster Art oder Säulen auszubilden. Es wird vermerkt, dass der Schritt 1102 auf jede Art und Weise implementiert werden kann, vergleichbar zu der, die hier beschrieben ist, jedoch nicht darauf beschränkt ist.
  • Im Schritt 1104 kann ein Abschlussbereich (zum Beispiel 108) erzeugt werden, der sich oberhalb des Ladungskompensationsbereichs befindet und mit diesem gekoppelt ist, und der eine geringere Konzentration des Dotiermittels zweiter Art als der Bereich des Dotiermittels zweiter Art (zum Beispiel 104) enthält. Es wird vermerkt, dass der Schritt 1104 auf verschiedene Art und Weise implementiert werden kann. Der Schritt 1104 kann zum Beispiel auf jede Art und Weise implementiert werden, die vergleichbar zu der ist, die hier beschrieben ist, jedoch ist diese nicht darauf beschränkt.
  • Im Schritt 1106 von 11 können eine oder mehrere Randabschlussstrukturen (zum Beispiel 110, 112 und/oder 800) derart erzeugt werden, dass der Abschlussbereich (zum Beispiel 108) zumindest einen Teil von jeder der Randabschlussstrukturen enthält. Es wird vermerkt, dass Schritt 1106 auf verschiedene Art und Weise implementiert werden kann. Der Schritt 1106 kann zum Beispiel auf jede Art und Weise implementiert werden, die vergleichbar zu jener ist, die hier beschrieben ist, ist jedoch nicht darauf beschränkt.
  • Im Schritt 1108 können ein oder mehrere Feldeffekttransistoren (zum Beispiel 900) derart erzeugt werden, dass der Abschlussbereich (zum Beispiel 108) zumindest einen Teil von jedem der Feldeffekttransistoren enthält. Es wird vermerkt, dass Schritt 1108 auf verschiedene Art und Weise implementiert werden kann. Der Schritt 1108 kann zum Beispiel auf jede Art und Weise implementiert werden, die vergleichbar ist zu der, die hier beschrieben ist, ist jedoch nicht darauf beschränkt. Auf diese Art und Weise kann ein Super-Junction-MOSFET gemäß verschiedener Ausführungsformen der Erfindung hergestellt werden.
  • Die 12–23 stellen einen Herstellungsprozess mehrerer P-Bereiche oder Säulen (zum Beispiel 106) als ein Teil einer Super-Junction-MOSFET-Vorrichtung (zum Beispiel 100) gemäß verschiedener Ausführungsformen der Erfindung dar. Der Prozess kann zum Beispiel in 12 beginnen, wobei es sich um eine Seitenquerschnittsansicht eines Substrats 1202 handelt, das verwendet werden kann, um eine Super-Junction-MOSFET-Vorrichtung gemäß verschiedener Ausführungsformen der Erfindung herzustellen. Es wird darauf hingewiesen, dass das Substrat 1202 auf verschiedene Art und Weise implementiert werden kann. In einer Ausführungsform kann das Substrat 1202 zum Beispiel als ein Silizium-Substrat implementiert werden, ist jedoch nicht darauf beschränkt.
  • 13 ist eine Seitenquerschnittsansicht einer N-dotierten Epitaxie-Schicht 1304, die oberhalb oder auf dem Substrat 1202 gemäß verschiedener Ausführungsformen der Erfindung ausgebildet oder gewachsen werden kann.
  • 14 ist eine Seitenquerschnittsansicht einer Maske 1406, die oberhalb oder auf der N-dotierten Epitaxie-Schicht 1304 gemäß verschiedener Ausführungsformen der Erfindung implementiert wurde. Die Maske 1406 kann auf verschiedene Art und Weise implementiert werden. In einer Ausführungsform kann die Maske 1406 zum Beispiel mit einem Photolack (engl. Photoresist) implementiert werden, ist jedoch nicht darauf beschränkt. Es wird vermerkt, dass die Maske 1406 mehrere Löcher oder Öffnungen 1408 enthalten kann, die sich durch die Maske 1406 erstrecken. Es wird vermerkt, dass die Löcher 1408 in der Maske 1406 in einer gewünschten Position zur Herstellung der P-Bereiche oder Säulen (zum Beispiel 106) in der Super-Junction-MOSFET-Vorrichtung (zum Beispiel 100) positioniert sind.
  • 15 ist eine Seitenquerschnittsansicht einer P-Implantierung 1508, die sich in Richtung der Maske 1406 und der N-dotierten Epitaxie-Schicht 1304 gemäß verschiedener Ausführungsformen der Erfindung erstreckt. Es wird vermerkt, dass die P-Implantierung 1508 auf verschiedene Art und Weise implementiert werden kann. In einer Ausführungsform kann die P-Implantierung 1508 zum Beispiel als ein Bor-Implantat implementiert werden, ist jedoch nicht darauf beschränkt. Es wird darauf hingewiesen, dass ein Teil der P-Implantierung 1508 durch die Löcher 1408 der Maske 1406 hindurch treten kann, während ein Teil der P-Implantierung 1508 durch den verbleibenden Abschnitt der Maske 1406 blockiert wird. Die P-Implantierung 1508, die durch die Löcher 1408 hindurch tritt, erzeugt somit implantierte P-Dotierbereiche 1510 in der N-dotierten Epitaxie-Schicht 1304.
  • Nach der Beendigung der in 15 gezeigten P-Implantierung 1508, stellt 16 dar, dass die Maske 1406 von der oberen Oberfläche der N-dotierten Epitaxie-Schicht 1304 gemäß verschiedener Ausführungsformen der Erfindung entfernt werden kann. Es wird vermerkt, dass die Entfernung der Maske 1406 auf verschiedene Art und Weise durchgeführt werden kann. Die Maske 1406 kann zum Beispiel durch einen Ätzprozess oder ein chemisch-mechanisches Polieren (CMP) entfernt werden, ist jedoch nicht darauf beschränkt.
  • 17 ist eine Seitenquerschnittsansicht einer zweiten N-dotierten Epitaxie-Schicht 1304a, die oberhalb oder auf der N-dotierten Epitaxie-Schicht 1304 ausgebildet oder gewachsen werden kann, die mit den P-Dotierbereichen 1510 implantiert ist, gemäß verschiedener Ausführungsformen der Erfindung.
  • 18 ist eine Seitenquerschnittsansicht einer Maske 1406', die oberhalb oder auf der N-Epitaxie-Schicht 1304a gemäß verschiedener Ausführungsformen der Erfindung implementiert wurde. Die Maske 1406' kann auf verschiedene Art und Weise implementiert werden. In einer Ausführungsform kann die Maske 1406' zum Beispiel mit einem Photolack (engl. Photoresist) implementiert werden, ist jedoch nicht darauf beschränkt. Es wird darauf hingewiesen, dass die Maske 1406' mehrere Löcher oder Öffnungen 1408' enthalten kann, die sich durch die Maske 1406' erstrecken. Es wird vermerkt, dass die Löcher 1408' in der Maske 1406' oberhalb der implantierten P-Dotierbereiche 1510 positioniert sind, die sich in der N-Epitaxie-Schicht 1304 befinden.
  • 19 ist eine Seitenquerschnittsansicht einer P-Implantierung 1508', die sich in Richtung der Maske 1406' und der N-Epitaxie-Schicht 1304a gemäß verschiedener Ausführungsformen der Erfindung erstreckt. Es wird drauf hingewiesen, dass die P-Implantierung 1508' auf verschiedene Art und Weise implementiert werden kann. Die P-Implantierung 1508' kann in einer Ausführungsform zum Beispiel als ein Bor-Implantat implementiert werden, ist jedoch nicht darauf beschränkt. Es wird vermerkt, dass ein Teil der P-Implantierung 1508' durch die Löcher 1408' der Maske 1406' hindurch treten kann, während ein Teil der P-Implantierung 1508' durch den verbleibenden Abschnitt der Maskierung 1406' blockiert werden kann. Die P-Implantierung 1508', die durch die Löcher 1408' hindurch tritt, erzeugt daher implantierte P-Dotierbereiche 1510a in der N-Epitaxie-Schicht 1304a.
  • Nach der Beendigung der in 19 gezeigten P-Implantierung 1508' stellt 20 dar, dass die Maske 1406' von der oberen Oberfläche der N-Epitaxie-Schicht 1304a gemäß verschiedener Ausführungsformen der Erfindung entfernt werden kann. Es wird darauf hingewiesen, dass die Entfernung der Maske 1406' auf verschiedene Art und Weise durchgeführt werden kann. Die Maske 1406' kann zum Beispiel von der oberen Oberfläche der N-Epitaxie-Schicht 1304a durch einen Ätzprozess oder CMP entfernt werden, ist jedoch nicht darauf beschränkt.
  • Es wird vermerkt, dass nach der Beendigung der Entfernung der Maske 1406', wie in 20 gezeigt, die mit den 17–20 assoziierten Betriebsschritte ein oder mehrere Male wiederholt werden können, um mehrere übereinander geschichtete Schichten von N-Epitaxie-Schichten herzustellen, die mit P-Dotierbereichen implantiert sind. 21 ist zum Beispiel eine Seitenquerschnittsansicht von vertikal übereinander geschichteten N-Epitaxie-Schichten 1304, 1304a, 1304b, 1304c, 1304d, 1304e, 1304f und 1304g, die jeweils mit P-Dotierbereichen 1510, 1510a, 1510b, 1510c, 1510d, 1510e, 1510f bzw. 1510g gemäß verschiedener Ausführungsformen der Erfindung implantiert sind. Es wird vermerkt, dass in verschiedenen Ausführungsformen eine größere oder geringere Anzahl von vertikal übereinander geschichteten N-Epitaxie-Schichten, die mit P-Dotierbereichen implantiert sind, hergestellt werden können, verglichen mit der in 21 gezeigten vorliegenden Ausführungsform. In der vorliegenden Ausführungsform wird darauf hingewiesen, dass die N-Epitaxie-Schicht 1304g zwei gestrichelte P-Dotierbereiche 1510g enthält, was angibt, dass diese in der N-Epitaxie-Schicht 1304g implantiert sein können oder nicht. Es kann zum Beispiel in einer Ausführungsform erwünscht sein, weniger P-Dotierbereiche in einer oder mehreren der N-Epitaxie-Schichten (zum Beispiel 1304g) zu implantieren, die in den anderen N-Epitaxie-Schichten (zum Beispiel 13304–1304f) implantiert sind.
  • Nachdem die gewünschte Anzahl von übereinander geschichteten N-Epitaxie-Schichten, die mit P-Dotierbereichen implantiert sind, oberhalb des Substrats 1202 hergestellt sind, wie in 21 gezeigt, stellt 22 dar, dass eine N-Epitaxie-Schicht 2204 oberhalb der mehreren N-Epitaxie-Schichten (zum Beispiel 1304–1304g) ausgebildet werden kann, die mit vertikal übereinander geschichteten P-Bereichen (zum Beispiel 1510–1510g) gemäß verschiedener Ausführungsformen der Erfindung implantiert sind. Es wird vermerkt, dass die N-Epitaxie-Schicht 2204 auf verschiedene Art und Weise ausgebildet werden kann. In einer Ausführungsform kann eine N-dotierte Epitaxie-Schicht zum Beispiel oberhalb oder auf der N-dotierten Epitaxie-Schicht 1304g ausgebildet oder gewachsen werden. Ein N-Dotierstoff kann als nächstes in diese N-dotierte Epitaxie-Schicht implantiert werden, um dadurch die N-Epitaxie-Schicht 2204 zu erzeugen, was als eine Abschlussschicht bezeichnet werden kann. Es wird darauf hingewiesen, dass, während das Substrat 1202 und N-Epitaxie-Schichten 1304–1304c nicht in 22 gezeigt sind, diese unterhalb der N-Epitaxie-Schichten 1304d verbleiben, wie in 21 gezeigt.
  • Nachdem die N-Epitaxie-Schicht 2204 ausgebildet ist, stellt 23 die thermische Diffusion der implantierten P-Dotierbereiche 1510–1510g dar, wodurch bewirkt wird, dass diese vertikal miteinander verbunden werden, um mehrere P-Bereiche oder Säulen 2310 und 2310' gemäß verschiedener Ausführungsformen der Erfindung auszubilden. In der vorliegenden Ausführungsform gemäß 23 wird vermerkt, dass die gestrichelten P-Dotierbereiche 1510g nicht in der N-Epitaxie-Schicht 1304g implantiert wurden, so dass die P-Bereiche oder Säulen 2310' nicht thermisch in die N-Epitaxie-Schicht 2204 diffundieren. Während der thermischen Diffusion diffundieren die implantierten P-Dotierbereiche 1510g jedoch in die N-Epitaxie-Schicht 2204. Während der thermischen Diffusion werden die mehrfachen N-Epitaxie-Schichten 1304–1304g darüber hinaus vertikal zusammengefügt, um einen N-Epitaxie-Bereich 1304' auszubilden. Während das Substrat 1202 und N-Epitaxie-Schichten 1304–1304c nicht in 23 gezeigt sind, wird vermerkt, dass diese unterhalb der N-Epitaxie-Schichten 1304d verbleiben. Die thermische Diffusion kann ferner bewirken, dass die vertikal aufeinander geschichteten P-Dotierbereiche 1510–1510c vertikal zusammengefügt werden, um mehrere P-Bereiche oder Säulen 2310 auszubilden, auf eine Art und Weise, die vergleichbar ist zu jener, die in der 23 gezeigt ist. Die thermische Diffusion kann darüber hinaus bewirken, dass die mehrfachen N-Epitaxie-Schichten 1304–1304c vertikal zusammengefügt werden, um einen N-Epitaxie-Bereich 1304' auszubilden, auf eine Art und Weise, die vergleichbar ist zu jener, die in 23 gezeigt ist.
  • 24 stellt einen zusätzlichen Bereich 2402 dar, der zur Herstellung von einer oder mehreren Halbleitervorrichtungen in der N-Epitaxie-Schicht oder Abschlussschicht 2204 gemäß verschiedener Ausführungsformen der Erfindung verfügbar ist. Es wird darauf hingewiesen, dass in einer Ausführungsform der zusätzliche Bereich 2402 erzeugt wurde, indem die gestrichelten P-Dotierbereiche 1510g in der N-Epitaxie-Schicht 1304g insbesondere nicht implantiert wurden, wie in 21 und 22 gezeigt, so dass die P-Bereiche oder Säulen 2310' nicht thermisch in die N-Epitaxie-Schicht 2204 diffundieren, wie in 24 gezeigt.
  • Die oben stehende Beschreibung verschiedener spezifischer Ausführungsformen gemäß der Erfindung dient zum Zweck der Darstellung und Beschreibung. Es ist nicht beabsichtigt, dass diese die Erfindung auf die offenbarten präzisen Formen erschöpfen oder beschränken, und viele Modifikationen und Variationen sind im Lichte der obigen Lehre möglich. Die Erfindung ist gemäß der Ansprüche und deren Äquivalente auszulegen.
  • Alle Elemente, Teile und Schritte, die hier beschrieben sind, sind bevorzugt enthalten. Es wird verstanden, dass jedes dieser Elemente, Teile und Schritte durch andere Elemente, Teile und Schritte ersetzt werden kann, oder insgesamt weggelassen werden kann, wie dem Durchschnittsfachmann ersichtlich.
  • Konzepte
  • Diese Beschreibung offenbart zumindest die folgenden Konzepte.

    Konzept 1. Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, umfassend:
    ein Substrat;
    einen Ladungskompensationsbereich, der sich oberhalb des Substrats befindet und eine Vielzahl von Säulen eines P-artigen Dotierstoffs in einem N-artigen Dotierbereich umfasst;
    einen Abschlussbereich, der sich oberhalb des Ladungskompensationsbereich befindet und eine N-artige Dotierschicht umfasst; und
    eine Randabschlussstruktur, wobei der Abschlussbereich einen Teil der Randabschlussstruktur umfasst.

    Konzept 2. Super-Junction-MOSFET-Vorrichtung nach Konzept 1, wobei die Randabschlussstruktur einen Satz von Feldringen und Feldplatten umfasst.

    Konzept 3. Super-Junction-MOSFET-Vorrichtung nach Konzept 1, wobei die Randabschlussstruktur einen Satz von Feldplatten umfasst.

    Konzept 4. Super-Junction-MOSFET-Vorrichtung nach Konzept 1, wobei die Randabschlussstruktur einen Junction-Abschlusserweiterungsbereich umfasst.

    Konzept 5. Super-Junction-MOSFET-Vorrichtung nach Konzept 1, ferner umfassend:
    einen Feldeffekttransistor, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors umfasst.

    Konzept 6. Super-Junction-MOSFET-Vorrichtung nach Konzept 5, wobei der Feldeffekttransistor einen P-artigen Dotierbereich umfasst, der mit einer der Vielzahl von Säulen eines P-artigen Dotierstoffs zusammengefügt wird.

    Konzept 7. Super-Junction-MOSFET-Vorrichtung nach Konzept 5, wobei der Feldeffekttransistor einen Junction-Feldeffekttransistor umfasst.

    Konzept 8. Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, umfassend:
    ein Substrat;
    einen Ladungskompensationsbereich, der sich oberhalb des Substrats befindet und eine Vielzahl von Spalten eines N-artigen Dotierstoffs in einem P-artigen Dotierbereich umfasst;
    einen Abschlussbereich, der sich oberhalb des Ladungskompensationsbereichs befindet und eine P-artige Dotierschicht umfasst; und
    eine Randabschlussstruktur, wobei der Abschlussbereich einen Abschnitt der Randabschlussstruktur umfasst.

    Konzept 9. Super-Junction-MOSFET-Vorrichtung nach Konzept 8, wobei die Randabschlussstruktur einen Satz von Feldringen und Feldplatten umfasst.

    Konzept 10. Super-Junction-MOSFET-Vorrichtung nach Konzept 8, wobei die Randabschlussstruktur einen Satz von Feldplatten umfasst.

    Konzept 11. Super-Junction-MOSFET-Vorrichtung nach Konzept 8, wobei die Randabschlussstruktur eine Junction-Abschlusserweiterung umfasst.

    Konzept 12. Super-Junction-MOSFET-Vorrichtung nach Konzept 8, ferner umfassend:
    einen Feldeffekttransistor, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors umfasst.

    Konzept 13. Super-Junction-MOSFET-Vorrichtung nach Konzept 12, wobei der Feldeffekttransistor einen N-artigen Dotierbereich umfasst, der mit einer der Vielzahl von Säulen eines N-artigen Dotierstoffs zusammengefügt wird.

    Konzept 14. Super-Junction-MOSFET-Vorrichtung nach Konzept 12, wobei der Feldeffekttransistor einen Junction-Feldeffekttransistor umfasst.

    Konzept 15. Verfahren, umfassend:
    Erzeugen eines Ladungskompensationsbereichs einer Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, wobei der Ladungskompensationsbereich sich oberhalb eines Substrats befindet und eine Vielzahl von Säulen eines Dotierstoffs erster Art in einem Bereich eines Dotierstoffs zweiter Art umfasst;
    Erzeugen eines Abschlussbereichs, der sich oberhalb des Ladungskompensationsbereichs befindet und eine geringere Konzentration des Dotierstoffs zweiter Art als der Dotierstoffschicht zweiter Art umfasst; und
    Erzeugen einer Randabschlussstruktur, so dass der Abschlussbereich zumindest einen Abschnitt der Randabschlussstruktur umfasst.

    Konzept 16. Verfahren nach Konzept 15, wobei der Dotierstoff erster Art einen P-artigen Dotierstoff umfasst und der Dotierstoff zweiter Art einen N-artigen Dotierstoff umfasst.

    Konzept 17. Verfahren nach Konzept 15, wobei der Dotierstoff erster Art einen N-artigen Dotierstoff umfasst und der Dotierstoff zweiter Art einen P-artigen Dotierstoff umfasst.

    Konzept 18. Verfahren nach Konzept 15, wobei die Randabschlussstruktur aus der Gruppe ausgewählt ist, die aus einem Feldring, einer Feldplatte und einer Junction-Abschlusserweiterung besteht.

    Konzept 19. Verfahren nach Konzept 15, ferner umfassend:
    Erzeugen eines Feldeffekttransistors, derart, dass der Abschlussbereich zumindest einen Abschnitt des Feldeffekttransistors umfasst.

    Konzept 20. Verfahren nach Konzept 19, wobei das Erzeugen des Feldeffekttransistors ferner ein Erzeugen des Feldeffekttransistors umfasst, der einen Bereich des Dotierstoffs erster Art umfasst, der mit einer der Vielzahl von Säulen des Dotierstoffs erster Art zusammengefügt wird.

Claims (20)

  1. Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, umfassend: ein Substrat; einen Ladungskompensationsbereich, der sich oberhalb des Substrats befindet und eine Vielzahl von Säulen eines P-artigen Dotierstoffs in einem N-artigen Dotierbereich umfasst; einen Abschlussbereich, der sich oberhalb des Ladungskompensationsbereich befindet und eine N-artige Dotierschicht umfasst; und eine Randabschlussstruktur, wobei der Abschlussbereich einen Teil der Randabschlussstruktur umfasst.
  2. Super-Junction-MOSFET-Vorrichtung nach Anspruch 1, wobei die Randabschlussstruktur einen Satz von Feldringen und Feldplatten umfasst.
  3. Super-Junction-MOSFET-Vorrichtung nach Anspruch 1, wobei die Randabschlussstruktur einen Satz von Feldplatten umfasst.
  4. Super-Junction-MOSFET-Vorrichtung nach Anspruch 1, wobei die Randabschlussstruktur einen Junction-Abschlusserweiterungsbereich umfasst.
  5. Super-Junction-MOSFET-Vorrichtung nach Anspruch 1, ferner umfassend: einen Feldeffekttransistor, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors umfasst.
  6. Super-Junction-MOSFET-Vorrichtung nach Anspruch 5, wobei der Feldeffekttransistor einen P-artigen Dotierbereich umfasst, der mit einer der Vielzahl von Säulen eines P-artigen Dotierstoffs zusammengefügt ist.
  7. Super-Junction-MOSFET-Vorrichtung nach Anspruch 5, wobei der Feldeffekttransistor einen Junction-Feldeffekttransistor umfasst.
  8. Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, umfassend: ein Substrat; einen Ladungskompensationsbereich, der sich oberhalb des Substrats befindet und eine Vielzahl von Spalten eines N-artigen Dotierstoffs in einem P-artigen Dotierbereich umfasst; einen Abschlussbereich, der sich oberhalb des Ladungskompensationsbereichs befindet und eine P-artige Dotierschicht umfasst; und eine Randabschlussstruktur, wobei der Abschlussbereich einen Abschnitt der Randabschlussstruktur umfasst.
  9. Super-Junction-MOSFET-Vorrichtung nach Anspruch 8, wobei die Randabschlussstruktur einen Satz von Feldringen und Feldplatten umfasst.
  10. Super-Junction-MOSFET-Vorrichtung nach Anspruch 8, wobei die Randabschlussstruktur einen Satz von Feldplatten umfasst.
  11. Super-Junction-MOSFET-Vorrichtung nach Anspruch 8, wobei die Randabschlussstruktur eine Junction-Abschlusserweiterung umfasst.
  12. Super-Junction-MOSFET-Vorrichtung nach Anspruch 8, ferner umfassend: einen Feldeffekttransistor, wobei der Abschlussbereich einen Abschnitt des Feldeffekttransistors umfasst.
  13. Super-Junction-MOSFET-Vorrichtung nach Anspruch 12, wobei der Feldeffekttransistor einen N-artigen Dotierbereich umfasst, der mit einer der Vielzahl von Säulen eines N-artigen Dotierstoffs zusammengefügt wird.
  14. Super-Junction-MOSFET-Vorrichtung nach Anspruch 12, wobei der Feldeffekttransistor einen Junction-Feldeffekttransistor umfasst.
  15. Verfahren, umfassend: Erzeugen eines Ladungskompensationsbereichs einer Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Vorrichtung, wobei der Ladungskompensationsbereich sich oberhalb eines Substrats befindet und eine Vielzahl von Säulen eines Dotierstoffs erster Art in einem Bereich eines Dotierstoffs zweiter Art umfasst; Erzeugen eines Abschlussbereichs, der sich oberhalb des Ladungskompensationsbereichs befindet und eine geringere Konzentration des Dotierstoffs zweiter Art als der Dotierstoffschicht zweiter Art umfasst; und Erzeugen einer Randabschlussstruktur, so dass der Abschlussbereich zumindest einen Abschnitt der Randabschlussstruktur umfasst.
  16. Verfahren nach Anspruch 15, wobei der Dotierstoff erster Art einen P-artigen Dotierstoff umfasst und der Dotierstoff zweiter Art einen N-artigen Dotierstoff umfasst.
  17. Verfahren nach Anspruch 15, wobei der Dotierstoff erster Art einen N-artigen Dotierstoff umfasst und der Dotierstoff zweiter Art einen P-artigen Dotierstoff umfasst.
  18. Verfahren nach Anspruch 15, wobei die Randabschlussstruktur aus der Gruppe ausgewählt ist, die aus einem Feldring, einer Feldplatte und einer Junction-Abschlusserweiterung besteht.
  19. Verfahren nach Anspruch 15, ferner umfassend: Erzeugen eines Feldeffekttransistors, derart, dass der Abschlussbereich zumindest einen Abschnitt des Feldeffekttransistors umfasst.
  20. Verfahren nach Anspruch 19, wobei das Erzeugen des Feldeffekttransistors ferner ein Erzeugen des Feldeffekttransistors umfasst, der einen Bereich des Dotierstoffs erster Art umfasst, der mit einer der Vielzahl von Säulen des Dotierstoffs erster Art zusammengefügt wird.
DE112012005031.2T 2011-12-01 2012-11-30 Super-Junction-Metall-Oxid-Halbleiter-Feldeffekttransistor-Vorrichtung und Verfahren zu dessen Herstellung Active DE112012005031B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/309,444 2011-12-01
US13/309,444 US9431249B2 (en) 2011-12-01 2011-12-01 Edge termination for super junction MOSFET devices
PCT/US2012/067486 WO2013082561A1 (en) 2011-12-01 2012-11-30 Edge termination for super junction mosfet devices

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US (1) US9431249B2 (de)
JP (1) JP2015505155A (de)
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WO (1) WO2013082561A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US20150372132A1 (en) * 2014-06-23 2015-12-24 Vishay-Siliconix Semiconductor device with composite trench and implant columns
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
US9698256B2 (en) 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
US9590092B2 (en) * 2014-11-13 2017-03-07 Ixys Corporation Super junction field effect transistor with internal floating ring
DE102015106979B4 (de) 2015-05-05 2023-01-12 Infineon Technologies Austria Ag Halbleiterwafer und Verfahren zum Herstellen von Halbleitervorrichtungen in einem Halbleiterwafer
US9450045B1 (en) 2015-06-23 2016-09-20 Alpha And Omega Semiconductor Incorporated Method for forming lateral super-junction structure
US9312381B1 (en) 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
KR102404114B1 (ko) * 2015-08-20 2022-05-30 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 장치 및 그 제조 방법
US10541300B2 (en) 2016-05-26 2020-01-21 General Electric Company Semiconductor device and method of making thereof
US10861931B2 (en) 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
US10312710B1 (en) * 2017-01-31 2019-06-04 The United States Of America, As Represented By The Secretary Of The Navy Energy recovery pulse forming network
US10580884B2 (en) * 2017-03-08 2020-03-03 D3 Semiconductor LLC Super junction MOS bipolar transistor having drain gaps
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3490006A1 (de) * 2017-11-24 2019-05-29 Nexperia B.V. Halbleiterbauelement mit randabschlussesstruktur und verfahren zur herstellung
JP7073698B2 (ja) 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
KR102554248B1 (ko) * 2019-02-28 2023-07-11 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
US10957791B2 (en) * 2019-03-08 2021-03-23 Infineon Technologies Americas Corp. Power device with low gate charge and low figure of merit
US11227928B1 (en) * 2020-07-09 2022-01-18 Semiconductor Components Industries, Llc Termination structures for trench-gate field-effect transistors
WO2023154046A1 (en) * 2022-02-10 2023-08-17 Vishay Siliconix Llc Adaptive edge termination by design for efficient and rugged high voltage silicon carbide power device

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4191603A (en) 1978-05-01 1980-03-04 International Business Machines Corporation Making semiconductor structure with improved phosphosilicate glass isolation
DK157272C (da) 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
JPS56115525A (en) 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4680853A (en) 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4593302B1 (en) 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
JPS62536Y2 (de) 1980-09-29 1987-01-08
US4399449A (en) 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4532534A (en) 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
JPS5980823U (ja) 1982-11-20 1984-05-31 ソニー株式会社 テープレコーダの切換操作機構
US4803532A (en) 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
JPS5984474U (ja) 1982-11-30 1984-06-07 ソニー株式会社 音響機器における周波数発生器用の成形体
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
GB2134705B (en) 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS6037498Y2 (ja) 1983-03-11 1985-11-08 株式会社昭空 安全弁装置
US4789882A (en) 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JPS60117613A (ja) 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
JPS60249367A (ja) 1984-05-25 1985-12-10 Hitachi Ltd 絶縁ゲ−ト形トランジスタ
US4620211A (en) 1984-08-13 1986-10-28 General Electric Company Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices
US4631564A (en) 1984-10-23 1986-12-23 Rca Corporation Gate shield structure for power MOS device
JPS639659Y2 (de) 1984-10-30 1988-03-22
US4646117A (en) 1984-12-05 1987-02-24 General Electric Company Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions
JPS61182264A (ja) 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPH0648716B2 (ja) 1985-11-30 1994-06-22 ヤマハ株式会社 集積回路装置の製法
EP0227894A3 (de) 1985-12-19 1988-07-13 SILICONIX Incorporated Vertikaler DMOS-Transistor von hoher Packungsdichte
JPS62176168U (de) 1986-04-28 1987-11-09
EP0256315B1 (de) 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
US5160491A (en) 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US4819052A (en) 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
EP0279403A3 (de) 1987-02-16 1988-12-07 Nec Corporation Vertikaler MOS-Feldeffekttransistor mit hoher Spannungsfestigkeit und hoher Schaltgeschwindigkeit
JPS6489465A (en) 1987-09-30 1989-04-03 Toshiba Corp Double-diffusion type mos field effect transistor
JP2771172B2 (ja) 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
JPH0783118B2 (ja) 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
KR910004318B1 (ko) 1988-06-27 1991-06-25 현대전자산업 주식회사 수직형 d mos 트랜지스터의 셀
US5034346A (en) 1988-08-25 1991-07-23 Micrel Inc. Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance
US5019526A (en) 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
JPH0291976A (ja) 1988-09-29 1990-03-30 Oki Electric Ind Co Ltd 縦型溝型ｍｏｓ　ｆｅｔの製造方法
JPH0294477A (ja) 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JP2689606B2 (ja) 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
JP2597412B2 (ja) * 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
EP0460251B1 (de) 1990-06-05 1998-11-18 Siemens Aktiengesellschaft Herstellverfahren für einen Leistungs-MISFET
US5156993A (en) 1990-08-17 1992-10-20 Industrial Technology Research Institute Fabricating a memory cell with an improved capacitor
JP2751612B2 (ja) 1990-10-01 1998-05-18 株式会社デンソー 縦型パワートランジスタ及びその製造方法
US5171699A (en) 1990-10-03 1992-12-15 Texas Instruments Incorporated Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
US5304831A (en) 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5404040A (en) 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US5268586A (en) 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5316959A (en) 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
US5374569A (en) 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5366932A (en) 1993-04-26 1994-11-22 Harris Corporation Semi-conductor chip packaging method and semi-conductor chip having interdigitated gate runners with gate bonding pads
JP3383377B2 (ja) 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5362665A (en) 1994-02-14 1994-11-08 Industrial Technology Research Institute Method of making vertical DRAM cross point memory cell
JP3273180B2 (ja) 1994-10-11 2002-04-08 未来工業株式会社 配線床における配線引出口の構造
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5937287A (en) 1997-07-22 1999-08-10 Micron Technology, Inc. Fabrication of semiconductor structures by ion implantation
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE19913375B4 (de) 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
US6228700B1 (en) 1999-09-03 2001-05-08 United Microelectronics Corp. Method for manufacturing dynamic random access memory
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
EP1162664A1 (de) * 2000-06-09 2001-12-12 Motorola, Inc. Laterale Halbleiteranordnung mit niedrigem Einschaltwiderstand und Verfahren zu deren Herstellung
TW523816B (en) 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6509233B2 (en) 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US6621122B2 (en) * 2001-07-06 2003-09-16 International Rectifier Corporation Termination structure for superjunction device
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US6489204B1 (en) 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
US7045859B2 (en) 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
WO2003028108A1 (fr) 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
JP2003179223A (ja) 2001-12-12 2003-06-27 Sony Corp トレンチゲート型半導体装置およびその製造方法
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
TW587338B (en) 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7973381B2 (en) 2003-09-08 2011-07-05 International Rectifier Corporation Thick field oxide termination for trench schottky device
US7041560B2 (en) 2003-12-19 2006-05-09 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
JP4731816B2 (ja) 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US6927451B1 (en) 2004-03-26 2005-08-09 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
TWI256676B (en) 2004-03-26 2006-06-11 Siliconix Inc Termination for trench MIS device having implanted drain-drift region
US7045857B2 (en) 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
GB0419867D0 (en) 2004-09-08 2004-10-13 Koninkl Philips Electronics Nv Semiconductor devices and methods of manufacture thereof
JP4414863B2 (ja) 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7453119B2 (en) 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
AT504998A2 (de) 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
JP2006310576A (ja) 2005-04-28 2006-11-09 Renesas Technology Corp 半導体装置およびその製造方法
US20060273390A1 (en) 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Gate contact and runners for high density trench MOSFET
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP2007157799A (ja) 2005-11-30 2007-06-21 Toyota Central Res & Dev Lab Inc 半導体装置
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US7521773B2 (en) 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
US7541660B2 (en) 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
DE102006036347B4 (de) 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
US7476591B2 (en) * 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
WO2008086366A2 (en) 2007-01-09 2008-07-17 Maxpower Semiconductor, Inc. Semiconductor device
JP2008182054A (ja) 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
JP4621708B2 (ja) 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US20090085099A1 (en) 2007-10-02 2009-04-02 Shih Tzung Su Trench mosfet and method of manufacture utilizing three masks
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US8224891B2 (en) 2008-06-12 2012-07-17 The Board Of Regents Of The University Of Oklahoma Electronic game-based learning system
US20090315104A1 (en) 2008-06-20 2009-12-24 Force Mos Technology Co. Ltd. Trench MOSFET with shallow trench structures
US7960786B2 (en) * 2008-07-09 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltages of ultra-high voltage devices by forming tunnels
US8716792B2 (en) * 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8247296B2 (en) 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
JP5985789B2 (ja) 2010-03-15 2016-09-06 富士電機株式会社 超接合半導体装置の製造方法
US8394702B2 (en) 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process
TWI426568B (zh) 2010-03-29 2014-02-11 Sinopower Semiconductor Inc 半導體功率元件與其製作方法
CN101969074B (zh) * 2010-10-28 2012-07-04 电子科技大学 一种高压ldmos器件
JP5530992B2 (ja) 2011-09-16 2014-06-25 株式会社東芝 電力用半導体装置
US10522675B2 (en) 2012-01-25 2019-12-31 Infineon Technologies Ag Integrated circuit including field effect transistor structures with gate and field electrodes and methods for manufacturing and operating an integrated circuit
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115759A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
DE102016115759B4 (de) 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung

Also Published As

Publication number Publication date
WO2013082561A1 (en) 2013-06-06
DE112012005031B4 (de) 2020-10-01
US9431249B2 (en) 2016-08-30
KR20140097350A (ko) 2014-08-06
US20130140633A1 (en) 2013-06-06
KR101709565B1 (ko) 2017-02-23
JP2015505155A (ja) 2015-02-16
CN104011871B (zh) 2017-06-23
CN104011871A (zh) 2014-08-27

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