JP4731816B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、高耐圧半導体装置における耐電圧（以下「耐圧」）の安定性向上および高耐電圧化を図るための技術に関する。
例えば、ハーフブリッジ型のインバータのように、高圧側および低圧側の２つのパワースイッチングデバイス（ＭＯＳＦＥＴやＩＧＢＴ等）を駆動する場合には、高圧側のパワースイッチングデバイスを駆動するハイサイド（高電位島）の駆動回路と、低圧側のパワースイッチングデバイスを駆動するローサイドの駆動回路とを有するパワーデバイス駆動装置が使用される。ハイサイドの回路は、接地電位に対して電位的に浮いた状態で動作するので、そのようなパワーデバイス駆動装置には、駆動信号をハイサイドの駆動回路に伝達するための、いわゆるレベルシフト回路が備えられている。一般的なレベルシフト回路は、駆動信号により駆動されるＭＯＳＦＥＴなどの高耐圧スイッチング素子と、それに直列に接続したレベルシフト抵抗とにより構成される（後述の図２参照）。そして、該レベルシフト抵抗に生じる電圧降下が、ハイサイドの駆動信号として駆動回路へと伝達される。パワーデバイス駆動装置の破損やレベルシフト回路での誤信号の発生を防止するために、当該高耐圧スイッチング素子には安定した高耐圧性が望まれる。
ダイオードなどの高耐圧スイッチング素子の耐電圧の安定性向上および高耐圧化のための技術としては、例えば、半導体基板上に絶縁膜を介して複数のフローティング状態のフィールドプレート（以下、単に「フローティングフィールドプレート」と称する」）を形成して基板表面における電界分布を均一にしたり（例えば特許文献１）、半導体素子構造としてＲＥＳＵＲＦ構造（例えば特許文献２）を用いることによって基板中の空乏化を促進させる手法が知られている。
特開平１０−３４１０１８号公報 米国特許４２９２６４２号公報
遮断状態（ＯＦＦ状態）の高耐圧半導体装置に高電圧が印加されると、当該高耐圧半導体装置はその電圧を保持する。このとき当該装置が形成された半導体基板内に局部的な電界集中（電界のピーク）が生じていると、その部分におけるｐ／ｎ接合部の降伏現象や絶縁膜の破壊が発生しやすくなり、耐圧特性の劣化を招く。例えば、高耐圧半導体装置がＲＥＳＵＲＦ構造を有するｎチャネル型ＭＯＳＦＥＴの場合、半導体基板上部に形成されるｎ-層とその下のｐ-基板との接合深さにおけるドレイン側ｎ層の近傍や、電極およびフィールドプレートの端部の下方における半導体基板表面などには、電界のピークが生じやすい（詳細は後述する）。
また、高耐圧半導体装置の実使用時には、その上面は、オーバーコート絶縁膜や組立て用のエポキシ樹脂により覆われる。例えば遮断状態のＭＯＳＦＥＴのドレイン−ソース間に高電圧が印加され、そのとき内部に電界のピークが発生すると、その影響によりオーバーコート絶縁膜や組立て用エポキシ樹脂が分極してしまう。その分極により生じた電荷は、高電圧の印加が終わった後も、ある時間保持される。そして次にドレイン−ソース間に高電圧が印加されたときに、その電荷の影響により、局所的に（特にシリコン基板表面近傍）空乏層の拡がりが抑制されてしまう。空乏層の拡がりが抑制された箇所では、電界のピークはより高くなる。そのピークがシリコン表面で降伏臨界電界に到達してしまうと、耐圧低下や耐圧変動、場合によっては半導体装置の破壊を引き起こしてしまう。
本発明は以上のような問題を解決するためになされたものであり、半導体装置が形成される基板内の電界集中を緩和することによって、耐電圧の安定性向上および高耐圧化を図ることを目的とする。
本発明の第１の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレート、前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備え、前記第１絶縁膜の厚さをａとし、前記第１フローティングフィールドプレートと前記第２フローティングフィールドプレートとの間の前記厚さの方向である第２方向の距離をｂとし、前記第２フローティングフィールドプレートと前記第３フローティングフィールドプレートとの間の前記第２方向の距離をｃとしたとき、ａ＞ｂ且つａ＞ｃであるものである。
本発明の第２の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートとを備える半導体装置であって、個々の前記第１フローティングフィールドプレートの前記第１方向の幅をｉとし、個々の前記第１フローティングフィールドプレート間の前記第１方向の距離をｊとしたとき、ｉ＝ｊであるものである。
本発明の第３の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートと、前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備える半導体装置であって、前記第１絶縁膜の厚さをａとし、前記第１フローティングフィールドプレートと前記第２フローティングフィールドプレートとの間の前記厚さの方向である第２方向の距離をｂとし、前記第２フローティングフィールドプレートと前記第３フローティングフィールドプレートとの間の前記第２方向の距離をｃとしたとき、ｃ＜ａ、且つ、ｃ＜ｂであるものである。
本発明の第４の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートとを備える半導体装置であって、個々の前記第１フローティングフィールドプレートにおいて前記第２絶縁膜を介して１つの前記第２フローティングフィールドプレートと重なる部分の前記第１方向の幅をｇとし、個々の前記第２フローティングフィールドプレート間の前記第１方向の距離をｈとしたとき、ｇ＞ｈであるものである。
本発明の第５の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第３半導体領域上に形成された電極と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第２フローティングフィールドプレートと、前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備える半導体装置であって、前記電極は、前記第１絶縁膜上に前記第1方向に延びる第１電極部を有するものである。
本発明の第６の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第３半導体領域上に形成された電極と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第２フローティングフィールドプレートと、前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備える半導体装置であって、前記電極は、前記第１絶縁膜上に延びる第１電極部および前記第２絶縁膜上に延びる第２電極部を有し、前記第２電極部における前記第１絶縁膜上方を前記第１方向に延びた部分の長さは、前記第１電極部における前記第１絶縁膜上を前記第１方向に延びた部分の長さよりも長いものである。
本発明の第７の局面としての半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、前記第３半導体領域上に形成された電極と、前記第１半導体領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートとを備える半導体装置であって、前記電極は、前記第１絶縁膜上に延びる第１電極部および前記第２絶縁膜上に延びる第２電極部を有し、前記第１電極部における前記第１絶縁膜上を前記第１方向に延びた部分の長さをｄとしたとき、前記第２電極部における前記第１絶縁膜上方を前記第１方向に延びた部分の長さは、前記長さｄよりもさらに長さｅだけ長く、ｄ＞ｅであるものである。
第１の局面の半導体装置によれば、第１半導体領域上面における電界集中が緩和される。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、デバイスの耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該デバイスは、安定して高耐圧を維持することができる。
第２の局面の半導体装置によれば、個々の第１フローティングフィールドプレートの幅ｉと、個々の第１フローティングフィールドプレート間の距離ｊとが等しいので、第１半導体領域上面における電位分布が均一になり、第１半導体領域上面における電界集中が緩和される。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
第３の局面の半導体装置によれば、第２フローティングフィールドプレートと第３フローティングフィールドプレートとの間の距離ｃが小さいので、第２フローティングフィールドプレートと第３フローティングフィールドプレートとで形成されるコンデンサにおいて高い容量結合効果が得られ、第３絶縁膜の分極化が促進される。それによって、従来空乏相が拡がり難かった各第１フローティングフィールドプレート間の下方の第１半導体領域上部における空乏層が拡がりやすくなり、その部分での電界集中が緩和される。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
第４の局面の半導体装置によれば、個々の第１フローティングフィールドプレートにおいて１つの第２フローティングフィールドプレートと重なる部分の幅ｇが大きいので、第１フローティングフィールドプレートと第２フローティングフィールドプレートとで形成されるコンデンサにおいて高い容量結合効果が得られ、第２絶縁膜の分極化が促進される。それによって、従来空乏相が拡がり難かった各第１フローティングフィールドプレート間の下方の第１半導体領域上部における空乏層が拡がりやすくなり、その部分での電界集中が緩和される。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
第５の局面の半導体装置によれば、第３半導体領域上に形成された電極が、第１絶縁膜上に第１方向に延びる第１電極部を有しているので、第１半導体領域上面における第３半導体領域付近の電界集中が緩和される。装置の降伏臨界電界点は、第３半導体領域付近にあることが多く、その近傍の電界集中が緩和されるので、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
第６の局面の半導体装置によれば、第２電極部における第１絶縁膜上方を第１方向に延びた部分の長さは、第１電極部における第１絶縁膜上を第１方向に延びた部分の長さよりも長いので、第１半導体領域上面における第３半導体領域付近の電界集中が緩和される。装置の降伏臨界電界点は、第３半導体領域付近にあることが多く、その近傍の電界集中が緩和されるので、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
第７の局面の半導体装置によれば、第１電極部における第１絶縁膜上を第１方向に延びた部分の長さをｄとしたとき、第２電極部における第１絶縁膜上方を第１方向に延びた部分の長さは、長さｄよりもさらに長さｅだけ長く、この長さｄと長さｅとの関係はｄ＞ｅであるので、第１半導体領域上面における最も第３半導体領域側の電界ピークは、従来構造のものよりも当該第３半導体領域から遠くになる。その結果、第１半導体領域上面における第３半導体領域付近の電界集中が緩和される。装置の降伏臨界電界点は、第３半導体領域付近にあることが多く、その近傍の電界集中が緩和されるので、当該装置の耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、当該装置は、安定して高耐圧を維持することができる。
＜実施の形態１＞
図１は、本発明が適用可能な半導体装置の一例を説明するための図であり、一般的なパワーデバイスおよびパワーデバイス駆動装置を示す図である。パワースイッチングデバイスであるｎチャネル型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）５１，５２は、主電源である高電圧ＨＶをスイッチングする。ノードＮ３０には負荷が接続されており、ＩＧＢＴ５１，５２のそれぞれには、該負荷による逆起電圧から保護するためのフリーホイールダイオードＤ１、Ｄ２が接続されている。
ＩＧＢＴ５１，５２を駆動するパワーデバイス駆動装置１００は、高圧側ＩＧＢＴ５１を制御する高圧側制御入力ＨＩＮおよび低圧側ＩＧＢＴ５２を制御する低圧側制御入力ＬＩＮに従い動作する。パワーデバイス駆動装置１００はさらに、高圧側ＩＧＢＴ５１を駆動する高圧側駆動部１０１、低圧側ＩＧＢＴ５２を駆動する低圧側駆動部１０２、制御入力処理部１０３を有している。
制御入力処理部１０３は、例えばＩＧＢＴ５１，５２が同時にオン状態になりＩＧＢＴ５１，５２に貫通電流が流れて負荷に電流が流れないというような、好ましくない状態を回避するための信号処理等を行う。高圧側駆動部１０１の高圧側駆動信号出力ＨＯは、ＩＧＢＴ５１の制御端子に接続される。低圧側駆動部１０２の低圧側駆動信号出力ＬＯは、ＩＧＢＴ５２の制御端子に接続される。
低圧側駆動部１０２の電源となる低圧側固定供給電圧ＶＣＣは、低圧側固定供給電源（図示せず）より供給される。高圧側浮遊オフセット電圧ＶＳは、高圧側駆動部１０１の基準電位となる。また、高圧側駆動部１０１に電源となる高圧側浮遊供給絶対電圧ＶＢは、高圧側浮遊電源（図示せず）により供給される。共通接地ＣＯＭ、高圧側浮遊オフセット電圧ＶＳはそれぞれＩＧＢＴ５１，５２のエミッタ端子に接続される。
また、高圧側浮遊供給絶対電圧ＶＢ−高圧側浮遊オフセット電圧ＶＳ間および、共通接地ＣＯＭ−低圧側固定供給電圧ＶＣＣ間には、高圧側駆動部１０１および低圧側駆動部１０２に供給される電源電圧を、ＩＧＢＴ５１，５２の動作に伴う電位変動に追随させるために、コンデンサＣ１、Ｃ２が接続されている。
以上のような構成により、制御入力ＨＩＮ、ＬＩＮに基づくＩＧＢＴ５１，５２の主電源ＨＶのスイッチングを行うパワーデバイスが構成される。
高圧側駆動部１０１は、回路の接地電位に対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するための、いわゆるレベルシフト回路を有する構成となっている。図２は、高耐圧駆動部１０１の主要部の回路図である。この図において、図１に示したものと同様の要素には、同一符号を付してある。高耐圧ＭＯＳＦＥＴ（以下、「ＨＶ−ＭＯＳ」）１１は、高耐圧スイッチング素子である。高圧側駆動信号出力用ＣＭＯＳ１２は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなり、高圧側駆動信号を出力する。レベルシフト抵抗１３は、高圧側駆動信号出力用ＣＭＯＳ１２のゲート電位を設定するためのプルアップ抵抗に相当する役割を果たしている。
ＨＶ−ＭＯＳ１１は、高圧側制御入力ＨＩＮに従ってスイッチングし、高圧側駆動信号出力用ＣＭＯＳ１２のゲート電位を変化させる。それによって高圧側駆動信号出力用ＣＭＯＳ１２は、高圧側浮遊供給絶対電圧ＶＢ−高圧側浮遊オフセット電圧ＶＳ間の電圧をスイッチングして、高圧側駆動信号出力ＨＯに駆動信号を出力し、ＩＧＢＴ５１を駆動させる。
図３は、パワーデバイス駆動装置１００における高電位島に設けられるレイアウトを示す概略平面図である。高圧側駆動信号出力用ＣＭＯＳ１２およびレベルシフト抵抗１３から成る高圧側駆動回路は高電位島と称される領域内に形成されている。高圧側駆動部１０１のレイアウトを示す概略平面図である。同図のアルミ配線は接地電位ＧＮＤにコンタクトされている。図４は、図２に示した高耐圧駆動部１０１の主要部の概略断面図であり、図３のＢ−Ｂ断面に対応している。図４において、図１および図２に示したものと同様の要素には同符号を付してある。
ｐ+分離２０１の底部はシリコン基板（ｐ-基板）のｐ-領域２００に達しており、当該ｐ+分離２０１およびｐ-領域２００の電位は回路上最も低い電位（接地電位ＧＮＤまたは共通接地ＣＯＭ電位）となっている。ＨＶ−ＭＯＳ１１が形成される領域には、それぞれ基板の上面に達するように、第１半導体領域としてのｎ-層１１０、第２半導体領域としてのｐウェル１１１、ｎ-層１１０よりも不純物濃度が高い第３半導体領域としてのｎ領域１１７およびｎ+ドレイン領域１１８が形成される。ｐウェル１１１は、ｎ-層１１０の内部に該ｎ-層１１０に接するように形成されている。ｎ領域１１７は、ｐウェル１１１に対しｎ-層１１０を挟んだ位置に形成されている。即ち、ｎ-層１１０を挟むように、その一側にｐウェル１１１が、他側にｎ領域１１７がそれぞれ配設される。
ｐウェル１１１の内部には、さらにｎ+ソース領域１１２およびｐ+領域１１３が形成され、その上に接続するようにＨＶ−ＭＯＳ１１のソース電極１１４が形成される。ｎ+ソース領域１１２とｎ-層１１０との間のｐウェル１１１上には、ゲート絶縁膜１１５を介してゲート電極１１６が形成される。即ち、ｐウェル１１１はＨＶ−ＭＯＳ１１のチャネル領域として機能する。ＨＶ−ＭＯＳ１１のドレイン電極１１９は、ｎ+ドレイン領域１１８の上に接続するように形成される。
高圧側駆動信号出力用ＣＭＯＳ１２のｐＭＯＳトランジスタが形成されるｎ層１２１内には、ｐ+ドレイン領域１２２、ｎ+領域１２７およびｐ+ソース領域１２６が形成される。ｐ+ドレイン領域１２２の上にはドレイン電極１２３が形成され、ｐ+ソース領域１２６およびｎ+領域１２７の上にはソース電極１２８が形成され、ｐ+ドレイン領域１２２とｐ+ソース領域１２６の間のｎ層１２１上には、ゲート絶縁膜１２４を介してゲート電極１２５が形成される。一方、高圧側駆動信号出力用ＣＭＯＳ１２のｎＭＯＳトランジスタが形成されるｐウェル１３１内には、ｐ+領域１３２、ｎ+ソース領域１３３およびｎ+ドレイン領域１３７が形成される。ｐ+領域１３２およびｎ+ソース領域１３３の上にはソース電極１３４が形成され、ｎ+ドレイン領域１３７の上にはドレイン電極１３８が形成され、ｎ+ソース領域１３３とｎ+ドレイン領域１３７の間のｐウェル１３１上には、ゲート絶縁膜１３５を介してゲート電極１３６が形成される。
そして、ＨＶ−ＭＯＳ１１のドレイン電極１１９は、高圧側駆動信号出力用ＣＭＯＳ１２のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート電極１２５，１３６に接続し、またレベルシフト抵抗１３を介してｐＭＯＳトランジスタのソース電極１２８および高圧側浮遊供給絶対電圧ＶＢに接続する。
図５は、パワーデバイス駆動装置１００における高圧側駆動部１０１の他の（図４とは別の）概略断面図であり、図３のＡ−ＡあるいはＣ−Ｃ断面に対応している。同図において、図４に示したものと同様の要素には同符号を付してある。図５に示す領域１４は、高圧側駆動部１０１に接続される高耐圧ダイオード（図１，図２では不図示）を示している。
高耐圧ダイオード（以下「ＨＶ−ダイオード」）１４は、上記のＨＶ−ＭＯＳ１１に類似した構造を有しており、それぞれ基板の上面に達するように、第１半導体領域としてのｎ-層１４３、第２半導体領域としてのｐ+分離１４４、ｎ-層１４３よりも不純物濃度が高い第３半導体領域としてのｎ層１２１およびｎ+カソード領域１４１から構成される。ｐ+分離１４４はｎ-層１４３の一側に接しており、ｎ層１２１はｎ-層１４３の他側に接している。即ち、ｐ+分離１４４とｎ層１２１とは、ｎ-層１４３を挟むように形成されている。ｐ+分離１４４は、ＨＶ−ダイオード１４のアノードとして機能するので、以下、「ｐ+アノード領域１４４」と称する。ＨＶ−ダイオード１４のカソード電極１４２はｎ+カソード領域１４１の上に接続するように形成され、アノード電極１４５は、ｐ+アノード領域１４４の上に接続するように形成される。ｐ+アノード領域１４４はｐ-領域２００に達している。ｐ+アノード領域１４４上にはアノード電極１４５が形成されており、ｐ-領域２００の電位は回路上最も低い電位（ＧＮＤ又はＣＯＭ電位）となっている。ＨＶ−ダイオード１４は、高圧側浮遊供給絶対電圧ＶＢとＧＮＤ又はＣＯＭとの間の電圧を保持している。
図６は、実施の形態１に係るＨＶ−ＭＯＳの構成を示す図であり、図４におけるＨＶ−ＭＯＳ１１の拡大図である。図４に示したものと同様の要素には同符号を付してある。但し、この図においては、以降の説明の便宜を図るために、図４とは左右を逆にして描いている。
ｎ-層１１０の上には第１絶縁膜ＬＡが形成される。第１絶縁膜ＬＡの上面には、ｎ-層１１０の上方に、複数個の第１フローティングフィールドプレートＦＡ（ＦＡ１〜ＦＡ８）が形成される。さらに、第１フローティングフィールドプレートＦＡの上には、第２絶縁膜ＬＢが形成される。第２絶縁膜ＬＢの上面には、ｎ-層１１０の上方に、複数個の第２フローティングフィールドプレートＦＢ（ＦＢ１〜ＦＢ８）が形成される。
ここで、本明細書においては、第３半導体領域（ここではｎ領域１１７）から第２半導体領域（ここではｎ+ソース領域１１２）へ向かう方向を「第１方向」と称し、第１絶縁膜ＬＡ、第２絶縁膜ＬＢの厚さ方向を「第２方向」と称する（図６の矢印参照）。第１フローティングフィールドプレートＦＡ１〜ＦＡ８は、第１方向に並んで配設されており、第２フローティングフィールドプレートＦＢ１〜ＦＢ８も、同じく第１方向に並んで配設されている。
また、ドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる部位ＤＡを有しており、この部分は通常の（フローティング状態ではない）フィールドプレートとして機能している。以下、当該部位を「第１ドレイン電極部ＤＡ」と称する。一方、ゲート電極１１６は、第１絶縁膜ＬＡ上に延びる部位ＧＡおよび第２絶縁膜ＬＢ上に延びる部位ＧＢを有しており、この部分も通常のフィールドプレートとして機能している。以下、両者をそれぞれ「第１ゲート電極部ＧＡ」および「第２ゲート電極部ＧＢ」と称する。
第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢは、フィールドプレート効果によって、ｎ-層１１０内の空乏層の拡がりを促進させる。個々の第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢは、第２絶縁膜ＬＢを介して互いに容量結合して複数のコンデンサ（キャパシタ）を形成している。また、最ドレイン側の第２フローティングフィールドプレートＦＢ１は、第２絶縁膜ＬＢを介して第１ドレイン電極部ＤＡとの間でコンデンサを形成し、最ゲート側の第１絶縁膜ＬＡ８は、第２絶縁膜ＬＢを介して第２ゲート電極部ＧＢとの間でコンデンサを形成している。これら多数のコンデンサは、ＨＶ−ＭＯＳの遮断時にはドレイン電極１１９−ソース電極１１４間に印加される高電圧を分担して保持し、それによって、各々の第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢの電位が定まる。それによって、フィールドプレート効果により空乏層の拡がりが促進され過ぎるのを抑制している。
例えば、第１フローティングフィールドプレートＦＡが連続した１枚のものであったと仮定すると、空乏層の拡がりが促進され過ぎ、ドレイン近くのシリコン基板表面で電界集中が生じ、ＨＶ−ＭＯＳの高耐圧化が困難となる。そこで本実施の形態では、第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢをそれぞれ複数個、第１方向に並べて配設することで、空乏層の拡がり過ぎを抑制し、ＨＶ−ＭＯＳの高耐圧化を図っている。
また、図６のＨＶ−ＭＯＳには、いわゆるＲＥＳＵＲＦ構造を適用してさらなる高耐圧化を図っている。即ち、ｎ-層１１０とｐ-領域２００（第４半導体領域）との間のｐｎ接合（以下「第１ｐｎ接合」）に、ｎ-層１１０とｐウェル１１１との間のｐｎ接合（以下「第２ｐｎ接合」）の降伏電圧よりも低い逆方向電圧が印加されることによって、ｎ領域１１７とｐウェル１１１との間のｎ-層１１０内で、空乏層が、第１ｐｎ接合から基板の上面にまで拡がる程度に、ｎ-層１１０は不純物濃度が低く、且つ、厚さが薄くなっている。
本実施の形態では、第１絶縁膜ＬＡの厚さをａとし、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の第２方向（第２絶縁膜ＬＢの厚さ方向）の距離をｂとしたとき、ａ＞ｂとなるように、従来の構造よりも第１絶縁膜ＬＡを厚く、第２絶縁膜ＬＢを薄くしている。
図７は、図６のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して当該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの当該ＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。一方、図８は、従来のＨＶ−ＭＯＳ（図６においてａ＜ｂであり、且つ、ドレイン電極１１９と第２フローティングフィールドプレートＦＢ１とが接続しているもの）における、図７と同様の電界分布を示す図である。
図７，図８から分かるように、電界強度が最も高い箇所は、第１ｐｎ接合深さにおけるドレイン近傍の部分である。従って、ＨＶ−ＭＯＳの耐電圧値を決定付ける箇所である降伏臨界電界点はその部分になる。一方、シリコン基板表面では、第１ゲート電極部ＧＡの先端の下方および第１フローティングフィールドプレートＦＡ１〜ＦＡ８それぞれのドレイン側エッジの下方あるいはソース側エッジの下方において、電界ピーク（電界集中）が観察される。
図８のように、従来構造のＨＶ−ＭＯＳでは、シリコン基板表面における電界ピークが比較的大きく、降伏臨界電界点における電界強度との差（マージン）は僅かである。従って、実使用時にＨＶ−ＭＯＳ上に形成されるオーバーコート絶縁膜やエポキシ樹脂の分極の影響によって、シリコン基板表面の電界ピークが降伏臨界電界点の電界強度を越え易く、耐圧低下や耐圧特性の不安定の問題が懸念される。
それに対し、図７に示す本実施の形態では、シリコン基板表面における電界ピークが比較的小さいことが分かる。つまり、電界集中が緩和されていることが分かる。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、シリコン基板表面の電界ピークが降伏臨界電界点の電界強度を越え難くなるので、耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、ＨＶ−ＭＯＳは、安定して高耐圧を維持することができる。
図９は、ａ−ｂとシリコン基板表面の電界ピーク値との関係を示す図である。ａ−ｂの値が大きくなるほど電界ピーク値は、小さくなることが分かる。つまり、厚さａを大きくし、距離ｂを小さくしてａ−ｂの値をより大きくすることにより、降伏臨界電界点の電界強度に対するマージンは大きくなるり、上記の効果を大きくすることができる。
さらに、図１０は、図６のＨＶ−ＭＯＳの遮断状態において、ドレイン電極１１９−ソース電極１１４間に高電圧を印加した場合における当該ＨＶ−ＭＯＳ内の電位分布および電流分布を示す図である。電位分布は等電位線で示しており、その形状は、ソース側からドレイン側に空乏層の拡がりの形に対応している。一方、図１１は、従来のＨＶ−ＭＯＳ（即ち、図６においてａ＜ｂであるもの）における、図１０と同様の電位分布および電流分布を示している。
図１０および図１１における参照番号０〜６は、シリコン基板表面（ｎ-層１１０と第１絶縁膜ＬＡとの界面）における等電位線の間隔を示している。本実施の形態に係るＨＶ−ＭＯＳでは、第１絶縁膜ＬＡの厚さａが大きいため図１０のように等電位線の歪みが第１絶縁膜ＬＡ内で緩和されるので、従来の図１１に比較して間隔０〜６の大きさが均等になっている。このことは、本実施の形態のＨＶ−ＭＯＳでは、従来構造のものよりもシリコン基板表面近傍における空乏層の拡がりが均一であることを示している。空乏層の拡がりが均一になれば電界集中は生じにくくなるので、本実施の形態のＨＶ−ＭＯＳにおいては、シリコン基板表面での電界ピークの大きさは低く抑えられる。このように図１０の電位分布からも、図７を用いて説明した効果が観察できる。
また図１２は、遮断状態のＨＶ−ＭＯＳのソース−ドレイン間に高電圧を印加したときの、第１フローティングフィールドプレートＦＡ、第２フローティングフィールドプレートＦＢ、第１ドレイン電極部ＤＡ、第１ゲート電極部ＧＡ、第２ゲート電極部ＧＢの間に形成される各コンデンサが保持する電位差の、ドレイン−ソース間分布を示している。図１２において、実線のグラフは本実施の形態に係る図６のＨＶ−ＭＯＳにおける分布のグラフであり、点線は従来のＨＶ−ＭＯＳ（図６においてａ＜ｂであり、且つドレイン電極１１９と第２フローティングフィールドプレートＦＢ１とが接続しているもの）における分布のグラフである。従来構造のＨＶ−ＭＯＳでは、ソース側およびドレイン側に近いコンデンサに特に高い電圧が保持される傾向があり、その部分での第２絶縁膜ＬＢの絶縁破壊が懸念されていた。図１２に示すように、本実施の形態のＨＶ−ＭＯＳではその傾向は小さくなり、各コンデンサが保持する電位差のばらつきが小さくなった。つまり、本実施の形態によれば、第２絶縁膜ＬＢの絶縁破壊が生じにくくなるという効果も得られ、それによってもＨＶ−ＭＯＳの高耐圧化に寄与できる。
また、本実施の形態のＨＶ−ＭＯＳでは、従来構造よりも第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の厚さ方向（第２方向）の距離ｂを小さくしているため、各コンデンサの容量値は大きくなる。従って、各コンデンサにおける容量結合効果は高くなるので、第２絶縁膜ＬＢの分極化が促進される。従来構造では、ｎ-層１１０上部の空乏層は、各第１フローティングフィールドプレートＦＡの下方では拡がりやすいものの、各第１フローティングフィールドプレートＦＡの間の下方では拡がり難い傾向にあった。しかし、本実施の形態では、各コンデンサにおける高い容量結合効果によって第２絶縁膜ＬＢが分極化され、その影響により、各第１フローティングフィールドプレートＦＡの間の下方でも空乏層が拡がり易くなるという効果も得られ、それによってもＨＶ−ＭＯＳの高耐圧化に寄与できる。
上で示したように、本発明はＲＥＳＵＲＦ構造を有する半導体装置に適用することが可能である。それにより、従来のＲＥＳＵＲＦ構造よりも更なる高耐圧化を図ることができる。また、ｎ-層１１０を不純物濃度が互いに異なる多層構造にした、いわゆるマルチＲＥＳＵＲＦ構造（例えば、米国特許第４４２２０８９号）に適用することも可能である。
また以上の説明では、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。図１３は、実施の形態１を高耐圧ダイオード（ＨＶ−ダイオード）に適用した例を示す図であり、図５におけるＨＶ−ダイオード１４の拡大図である。図５および図６に示したものと同様の要素には同符号を付してあるので、ここでの詳細な説明は省略する。なお、この図においても、以降の説明の便宜を図るために、図５とは左右を逆にして描いている。
カソード電極１４２は、第１絶縁膜ＬＡ上に延びる部位ＣＡを有しており、この部分は通常のフィールドプレートとして機能する。以下、当該部位を「第１カソード電極部ＣＡ」と称する。アノード電極１４５は、第１絶縁膜ＬＡ上に延びる部位ＡＡおよび第２絶縁膜ＬＢ上に延びる部位ＡＢを有しており、これら部分は通常のフィールドプレートとして機能する。以下、それぞれ「第１アノード電極部ＡＡ」および「第２アノード電極部ＡＢ」と称する。
また、上記したようにＨＶ−ダイオード１４においては、ｎ-層１４３が第１半導体領域、ｐ+アノード領域１４４が第２半導体領域、ｎ層１２１が第３半導体領域として機能するので、この場合の「第１方向」はｎ層１２１からｐ+アノード領域１４４へ向かう方向である（図１３の矢印参照）。
このＨＶ−ダイオード１４にも、いわゆるＲＥＳＵＲＦ構造を適用している。即ち、ｎ-層１４３とｐ-領域２００（第４半導体領域）との間の第１ｐｎ接合に、ｎ-層１４３とｐ+アノード領域１４４の間の第２ｐｎ接合の降伏電圧よりも低い逆方向電圧が印加されることによって、ｎ層１２１とｐ+アノード領域１４４との間のｎ-層１４３内で、空乏層が、第１ｐｎ接合から基板の上面にまで拡がる程度に、ｎ-層１４３は不純物濃度が低く、且つ、厚さが薄くなっている。
図１３のＨＶ−ダイオードでも、第１絶縁膜ＬＡの厚さをａとし、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の第２方向の距離をｂとしたとき、ａ＞ｂとなるように、従来構造よりも第１絶縁膜ＬＡを厚く、第２絶縁膜ＬＢを薄く形成している。ａ＞ｂであるＨＶ−ダイオードでも、シリコン基板表面の電界ピークが低くなって電界集中が緩和され、耐圧低下や耐圧特性の不安定の問題は抑えられるなど、上での説明と同様の効果を得ることができる。
＜実施の形態２＞
図１４は、実施の形態２に係るＨＶ−ＭＯＳの構成を示す図である。実施の形態１において図６に示したＨＶ−ＭＯＳと異なる点は、ドレイン電極１１９が、第２絶縁膜ＬＢ上に延びる部位ＤＢを有していることである。この部位ＤＢは通常の（フローティング状態ではない）フィールドプレートとして機能しており、以下「第２ドレイン電極部ＤＢ」と称する。
図１４に示すように、第２ドレイン電極部ＤＢにおける第１絶縁膜ＬＡ上方を第１方向（ｎ領域１１７からｎ+ソース領域１１２に向かう方向）に延びた部分の長さは、第１ドレイン電極部ＤＡにおける第１絶縁膜ＬＡ上を第１方向に延びた部分の長さよりも長い。つまり、第２ドレイン電極部ＤＢは、第２絶縁膜ＬＢを介して第１ドレイン電極部ＤＡの上方を覆っている。そして、第２ドレイン電極部ＤＢは、その一部が第１フローティングフィールドプレートＦＡ１の一部と第２絶縁膜ＬＢを介して重なっている。即ち、図１４に示しているように、当該第２ドレイン電極部ＤＢは、図６のドレイン電極１１９に第２フローティングフィールドプレートＦＢ１を接続したものであると言うこともできる。
図１５は、図１４のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して当該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの該ＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。
図１５と実施の形態１で示した図７とを比較して分かるように、本実施の形態によれば、シリコン基板表面における、最ドレイン側の第１フローティングフィールドプレートＦＡ１のエッジ部下方の電界ピークが緩和される。その影響により、降伏臨界電界点（ドレイン側のｎ領域１１７の第１ｐｎ接合深さの部分）の近傍の電界強度が低くなるので、ＨＶ−ＭＯＳは高耐圧化される。つまり本実施の形態によれば、実施の形態１よりもさらなる高耐圧化が可能となる。
また図１６は、遮断状態のＨＶ−ＭＯＳのソース−ドレイン間に高電圧を印加したときの、第１フローティングフィールドプレートＦＡ、第２フローティングフィールドプレートＦＢ、第１ドレイン電極部ＤＡ、第１ゲート電極部ＧＡ、第２ゲート電極部ＧＢの間に形成される各コンデンサが保持する電位差の、ドレイン−ソース間分布を示している。図１６において、実線のグラフは本実施の形態に係る図１４のＨＶ−ＭＯＳにおける分布のグラフであり、点線は従来のＨＶ−ＭＯＳ（図１４において、ａ＜ｂのもの）における分布のグラフである。本実施の形態でも、実施の形態１と同様に各コンデンサが保持する電位差のばらつきが小さくなることが分かる。つまり、本実施の形態においても、第２絶縁膜ＬＢの絶縁破壊が生じにくくなり、ＨＶ−ＭＯＳの高耐圧化に寄与できる。
＜実施の形態３＞
図１７は、実施の形態３に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図６および図１４に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態では、個々の第１フローティングフィールドプレートＦＡの幅と、第１フローティングフィールドプレートＦＡ同士の間隔を等しくしている。つまり、個々の第１フローティングフィールドプレートＦＡの第１方向（ｎ領域１１７からｎ+ソース領域１１２に向かう方向）の幅をｉ、個々の第１フローティングフィールドプレート間の第１方向の距離をｊとしたとき、ｉ＝ｊである。また、図１７の例では、厚さａ（第１絶縁膜ＬＡの厚さ）と、距離ｂ（第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢ間における第２方向の距離）との関係は、従来構造と同じａ＜ｂとしている。上記以外の点は、実施の形態２で示した図１４と同様である。
図１８は、図１７のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して当該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときのＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。従来構造のＨＶ−ＭＯＳにおける電界分布を示す図８と比較して分かるように、本実施の形態の図１８では、シリコン基板表面の電界ピークが低くなって電界集中が緩和されていることが分かる。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、シリコン基板表面の電界ピークが降伏臨界電界点の電界強度を越え難くなるので、耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、ＨＶ−ＭＯＳは、安定して高耐圧を維持することができる。
図１９は、図１７のＨＶ−ＭＯＳの遮断状態において、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの当該ＨＶ−ＭＯＳ内部の電位分布および電流分布を示す図である。図１９においても電位分布は等電位線で示しており、参照番号０〜６はシリコン基板表面（ｎ-層１１０と第１絶縁膜ＬＡとの界面）における等電位線の間隔を示している。本実施の形態では、個々の第１フローティングフィールドプレートＦＡの幅と、第１フローティングフィールドプレートＦＡ同士の幅を等しくしているので、従来の図１１に比較して、間隔０〜６が均等になっている。つまり、本実施の形態のＨＶ−ＭＯＳでは、従来構造のものよりもシリコン基板表面近傍における空乏層の拡がりが均一であり、その部分での電界ピークの大きさは低く抑えられる。このように図１９の電位分布からも、上記効果が観察できる。
なお、図１７では、厚さａと距離ｂとの関係をａ＜ｂとしたが、実施の形態１を適用してａ＞ｂとしてもよい。その場合は、実施の形態１で説明した効果も得ることができ、更なる高耐圧化が可能となる。
また本実施の形態でも、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。
＜実施の形態４＞
図２０は、実施の形態４に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図６および図１４に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態に係るＨＶ−ＭＯＳは、図６のＨＶ−ＭＯＳの構成に加え、第２フローティングフィールドプレートＦＢ上に形成された第３絶縁膜ＬＣおよび、その上に形成された複数個の第３フローティングフィールドプレートＦＣ（ＦＣ１〜ＦＣ６）を有している。第３フローティングフィールドプレートＦＣは、ｎ-層１１０の上方に、第１方向（ｎ領域１１７からｎ+ソース領域１１２に向かう方向）に並べて配設されている。そして、第１絶縁膜ＬＡの厚さをａとし、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の第２方向（第１絶縁膜ＬＡ、第２絶縁膜ＬＢ、第３絶縁膜ＬＣの厚さ方向）の距離をｂとし、第２フローティングフィールドプレートＦＢと第３フローティングフィールドプレートＦＣとの間の第２方向の距離をｃとすると、ｃ＜ａ且つｃ＜ｂとなるように、距離ｃを小さくしている（第３絶縁膜ＬＣを薄くしている）。図２０の例では、厚さａと距離ｂとの関係は、従来構造と同じａ＜ｂとしている。
また、ドレイン電極１１９は、第３絶縁膜ＬＣ上に延びる部位ＤＣを有しており、この部分は通常の（フローティング状態ではない）フィールドプレートとして機能している。以下、当該部位を「第３ドレイン電極部ＤＣ」と称する。一方、ソース電極１１４は第３絶縁膜ＬＣ上に延びる部位ＳＣを有しており、この部分も通常のフィールドプレートとして機能している。以下、当該部位を「ソース電極部ＳＣ」と称する。
図２１は、図２０のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡してＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときのＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。従来構造のＨＶ−ＭＯＳにおける電界分布を示す図８と比較して分かるように、図２１ではシリコン基板表面の電界ピークが低くなって電界集中が緩和されていることが分かる。従って、降伏臨界電界点の電界強度に対するマージンが大きくなり、シリコン基板表面の電界ピークが降伏臨界電界点の電界強度を越え難くなるので、耐圧低下や耐圧特性の不安定の問題は抑えられる。その結果、ＨＶ−ＭＯＳは、安定して高耐圧を維持することができる。
図２２は、図２０のＨＶ−ＭＯＳの遮断状態において、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの電位分布および電流分布を示す図である。図２２においても、電位分布は等電位線で示しており、参照番号０〜６は、シリコン基板表面（ｎ-層１１０と第１絶縁膜ＬＡとの界面）における等電位線の間隔を示している。従来の図１１に比較して、シリコン基板表面の等電位線がドレイン側ヘシフトしており、シリコン基板表面で空乏層が拡がり易いことがわかる。これは、シリコン基板表面の電界ピークが低くなることを示している。このように図２２の電位分布からも、上記効果が観察できる。
また、本実施の形態のＨＶ−ＭＯＳでは、上記距離ｃを小さくしているため、第２フローティングフィールドプレートＦＢ、第３フローティングフィールドプレートＦＣ、第３ドレイン電極部ＤＣ、ソース電極部ＳＣにより形成される各コンデンサの容量値は大きくなる。従って、それらのコンデンサにおける容量結合効果は高くなるので、第３絶縁膜ＬＣの分極化が促進される。その影響により、従来空乏層が拡がり難かった各第１フローティングフィールドプレートＦＡの間の下方でも、空乏層が拡がり易くなるという効果も得られ、それによってもＨＶ−ＭＯＳの高耐圧化に寄与できる。
なお、図２０では、厚さａと距離ｂとの関係をａ＜ｂとしたが、実施の形態１を適用して図２３のようにａ＞ｂとしてもよい。その場合は、実施の形態１で説明した効果も得ることができ、更なる高耐圧化が可能となる。
図２４は、図２３のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡してＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときのＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。図２１よりもさらに、シリコン基板表面の電界ピークが低くなって電界集中が緩和されていることが分かる。
また図２５は、図２３のＨＶ−ＭＯＳの遮断状態において、ドレイン電極１１９−ソース電極１１４間に高電圧を印加した場合におけるＨＶ−ＭＯＳ内の電位分布および電流分布を示す図である。電位分布は等電位線で示しており、参照番号０〜６は、シリコン基板表面における等電位線の間隔を示している。図２３のＨＶ−ＭＯＳでは、第１絶縁膜ＬＡの厚さａが大きいため、等電位線の歪みが第１絶縁膜ＬＡ内で緩和されるので、図２２よりも間隔０〜６が均等になっている。そのため、シリコン基板表面での電界ピークの大きさも低く抑えられることが分かる。
このように、実施の形態１を適用することによって、更なる高耐圧化が可能となる。また以上の説明では、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。
＜実施の形態５＞
図２６は、実施の形態５に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図６および図１４に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態では、従来構造よりも第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢの幅を広くしている。即ち、個々の第１フローティングフィールドプレートＦＡにおいて第２絶縁膜ＬＢを介して１つの第２フローティングフィールドプレートＦＢと重なる部分の第１方向の幅をｇとし、個々の第２フローティングフィールドプレートＦＢ間の第１方向の距離をｈとすると、ｇ＞ｈとなるようにしている（図２６参照）。
また、図２６の例では、厚さａ（第１絶縁膜ＬＡの厚さ）と、距離ｂ（第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢ間における第２方向の距離）との関係は、従来構造と同じａ＜ｂとしている。
上記以外の点は、実施の形態２で示した図１４と同様である。
本実施の形態によれば、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとが重なる部分の幅が広いため、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートとで形成される各コンデンサの容量値が、従来構造に比べて大きくなる。従って、各コンデンサにおける容量結合効果は高くなるので、第２絶縁膜ＬＢの分極化が促進される。それにより、各第１フローティングフィールドプレートＦＡの間の下方でも空乏層が拡がり易くなるという効果が得られ、ＨＶ−ＭＯＳの高耐圧化に寄与できる。
また、各コンデンサにおける容量結合効果は高くなることによって、各コンデンサが保持する電位差のソースドレイン間でのばらつきが小さくなり、第２絶縁膜ＬＢの絶縁破壊が生じにくくなるという効果も得られる。
また本実施の形態でも、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。
＜実施の形態６＞
図２７は、実施の形態６に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図２０に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
図２７のＨＶ−ＭＯＳは、図２０の構造から、第１フローティングフィールドプレートＦＡを無くしたものである。第１絶縁膜ＬＡおよび第２絶縁膜ＬＢの厚さをそれぞれａ，ｂとし、第２フローティングフィールドプレートＦＢと第３フローティングフィールドプレートＦＣとの間の第２方向を距離をｃとしたとき、ａ＋ｂ＞ｃとなるようになっている。つまり、図２７の第２フローティングフィールドプレートＦＢおよび第３フローティングフィールドプレートＦＣは、それぞれ実施の形態１（図６）の第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢと同様に機能している。従ってＨＶ−ＭＯＳは、実施の形態１と同様に、安定して高耐圧を維持することができる。
また、ドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有している。当該第１ドレイン電極部ＤＡは、その一部が第２絶縁膜ＬＢを介して第２フローティングフィールドプレートＦＢ１の一部と重なるように、第１絶縁膜ＬＡ上を第１方向に延びている。さらに、第３ドレイン電極部ＤＣにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さは、第１ドレイン電極部ＤＡにおける第１絶縁膜ＬＡ上を第１方向に延びた部分の長さよりも長く、且つ、第２ドレイン電極部ＤＢにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さよりも長い。即ち、第３ドレイン電極部ＤＣは、第１ドレイン電極部ＤＡおよび第２ドレイン電極部ＤＢの上方を覆っている。
図２８は、図２７のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡してＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの当該ＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。実施の形態１と同様に、シリコン基板表面の電界ピークが低くなって電界集中が緩和されていることが分かる。
また、シリコン基板表面における最ドレイン側の電界ピークは、第２フローティングフィールドプレートＦＢ２のドレイン側のエッジ下であり、第２フローティングフィールドプレートＦＢ１のエッジ下にはピークは現れない。これは、通常のフィールドプレートとして機能する第１ドレイン電極部ＤＡが、第２フローティングフィールドプレートＦＢ１の一部と重なる位置まで延びているためである。また、第３ドレイン電極部ＤＣが、第１ドレイン電極部ＤＡおよび第２ドレイン電極部ＤＢの上方を覆うように、第１絶縁膜ＬＡ上方に長く延びているので、シリコン基板表面におけるドレイン電極付近の電界集中はさらに緩和される。従って、降伏臨界電界点（ドレイン側のｎ領域１１７の第１ｐｎ接合深さの部分）の近傍の電界強度が低くなるので、ＨＶ−ＭＯＳの耐電圧値は高くなる。つまり本実施の形態によれば、実施の形態１よりもさらなる高耐圧化が可能となる。
図２９は、本実施の形態に実施の形態２を適用した変形例を示す図である。即ち、図２７の構造と異なる点は、ドレイン電極１１９が、第２絶縁膜ＬＢ上に延びる第２ドレイン電極部ＤＢを有していることである。図２９に示すように、第２ドレイン電極部ＤＢにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さは、第１ドレイン電極部ＤＡにおける第１絶縁膜ＬＡ上を第１方向に延びた部分の長さよりも長い。つまり、第２ドレイン電極部ＤＢは、第２絶縁膜ＬＢを介して第１ドレイン電極部ＤＡの上方を覆っている。図２９に示しているように、当該第２ドレイン電極部ＤＢは、図２７のドレイン電極１１９と第２フローティングフィールドプレートＦＢ１を接続したものであると言うこともできる。
図３０は、図２９のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して当該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの当該ＨＶ−ＭＯＳ内部の電界分布を示す図である。図３０でも図２８と同様に、シリコン基板表面における最ドレイン側の電界ピークは、第２フローティングフィールドプレートＦＢ２のドレイン側のエッジ下であり、第２フローティングフィールドプレートＦＢ１のエッジ下にはピークは現れない。よって、降伏臨界電界点の近傍の電界強度が低くなるので、ＨＶ−ＭＯＳの耐電圧値は高くなる。つまりこの変形例によれば、実施の形態２よりもさらなる高耐圧化が可能となる。
また本実施の形態でも、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。
＜実施の形態７＞
図３１は、実施の形態７に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図６および図１４に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態に係るＨＶ−ＭＯＳにおいて、ドレイン電極１１９は第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡ、第２絶縁膜ＬＢ上に延びる第２ドレイン電極部ＤＢを有している。そして従来の構造よりも、第１ドレイン電極部ＤＡおよび第２ドレイン電極部ＤＢを長く延ばしている。図３１に示しているように、第１ドレイン電極部ＤＡにおける第１絶縁膜ＬＡ上を第１方向に延びた部分の長さをｄとすると、第２ドレイン電極部ＤＢにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さは、長さｄよりもさらに長さｅだけ長い。このとき、ｄ＞ｅとなるように長さｄを充分大きくしている。また図３１の例では、第１絶縁膜ＬＡの厚さａと、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の第２方向の距離ｂとの関係は、従来構造と同じａ＜ｂとしている。図３１に示しているように、当該第１ドレイン電極部ＤＡは、図６のドレイン電極１１９を第１フローティングフィールドプレートＦＡ１に接続したものであり、当該第２ドレイン電極部ＤＢは、図６のドレイン電極１１９に第２フローティングフィールドプレートＦＢ１，ＦＢ２を接続したものであると言うこともできる。
図３２は、図３１のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して当該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときのＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。シリコン基板表面における最ドレイン側の電界ピークは、第１フローティングフィールドプレートＦＡ２のドレイン側のエッジ下である。
例えば、図７等と比較して分かるように、本実施の形態によれば、最ドレイン側の電界ピークが降伏臨界電界点（ドレイン側のｎ領域１１７の第１ｐｎ接合深さの部分）から遠ざかることになる。よって、降伏臨界電界点の近傍の電界強度が低くなり、ＨＶ−ＭＯＳの耐電圧値は高くなる。
なお、図３１では、厚さａと距離ｂとの関係をａ＜ｂとしたが、実施の形態１を適用して図３３のようにａ＞ｂとしてもよい。図３４は、図３３のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡して該ＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときの該ＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。全体的に、図３２よりもシリコン基板表面の電界ピークが低くなって電界集中が緩和されていることが分かる。従って、実施の形態１を適用すれば、更なる高耐圧化が可能となる。
また本発明の適用はＭＯＳＦＥＴに限定されるものではなく、例えばダイオードやＩＧＢＴなどにも広く適用することが可能である。図３５は、本実施の形態を高耐圧ダイオード（ＨＶ−ダイオード）に適用した例を示す図であり、図５におけるＨＶ−ダイオード１４の拡大図である。図５および図１３に示したものと同様の要素には同符号を付してあるので、ここでの詳細な説明は省略する。なお、この図においても、以降の説明の便宜を図るために、図５とは左右を逆にして描いている。図３５のＨＶ−ダイオードは、従来のＨＶ−ダイオード（実施の形態１で示した図１３においてａ＜ｂのもの）の構造に対し、第１カソード電極部ＣＡおよび第２カソード電極部ＣＢを、図３１の第１ドレイン電極部ＤＡおよび第２ドレイン電極部ＤＢと同様に長く延ばしたものである。
図３６は、図３５のＨＶ−ダイオードにおいて、カソード電極１４２−アノード電極１４５間に逆方向電圧を印加したときの、当該ＨＶ−ダイオード内の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ層１２１とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１４３とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。また、この図は、図３のＣ−Ｃ断面（即ち、高電位島のコーナー部）における電界分布を示している。シリコン基板表面における最カソード側の電界ピークは、第１フローティングフィールドプレートＦＡ２のカソード側のエッジ下であり、降伏臨界電界点（カソード側のｎ層１２１の第１ｐｎ接合深さの部分）の近傍の電界強度が低くなる。
一方、図３７は、従来のＨＶ−ダイオード（実施の形態１で示した図１３においてａ＜ｂのもの）における、図３６と同様の電界分布を示す図である。この図も、図３のＣ−Ｃ断面（高電位島のコーナー部）における電界分布を示している。シリコン基板表面における最カソード側の電界ピークは、図３５には無かった第２フローティングフィールドプレートＦＢ１のドレイン側のエッジ下である。
図３６と図３７と比較して分かるように、本実施の形態によれば、最カソード側の電界ピークが降伏臨界電界点から遠ざかることになる。よって、降伏臨界電界点の近傍の電界強度は、図３５のＨＶ−ダイオードの場合よりも高くなる。従って、本実施の形態を適用した図３５のＨＶ−ダイオードの方が、高い耐電圧を得ることができる。
一般に高電位島のコーナー部ではその形状の影響で、特にＨＶ−ダイオードのカソード側（ＨＶ−ＭＯＳの場合はドレイン側）のシリコン基板表面における電界ピークが高くなる傾向にある。例えば図３７でも、シリコン基板表面での最カソード側の電界ピークが、最アノード側の電界ピークよりも大きくなっていることが観察される。そのため従来は、コーナー部に形成されたＨＶ−ダイオードやＨＶ−ＭＯＳにおける降伏臨界電界点の近傍の電界強度が高くなることに起因する耐圧の低下が懸念されていた。本実施の形態によれば、ＨＶ−ダイオードやＨＶ−ＭＯＳの降伏臨界電界点の近傍の電界強度を低く抑えることができるので、コーナー部のＨＶ−ダイオードやＨＶ−ＭＯＳへの適用は特に有効である。
＜実施の形態８＞
実施の形態８では、実施の形態６に実施の形態７を適用した例を示す。図３８は、本実施の形態に係るＨＶ−ＭＯＳの構成を示す図である。この図においては、図６および図２９に示したものと同様の要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態に係るＨＶ−ＭＯＳは、図２９の構造に対して、第１ドレイン電極部ＤＡ、第２ドレイン電極部ＤＢ、第３ドレイン電極部ＤＣのそれぞれを長く延ばしている。図３８に示すように、第１ドレイン電極部ＤＡにおける第１絶縁膜ＬＡ上を第１方向に延びた部分の長さをｄとすると、第２ドレイン電極部ＤＢにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さは、長さｄよりもさらに長さｅだけ長い。そして、第３ドレイン電極部ＤＣにおける第１絶縁膜ＬＡ上方を第１方向に延びた部分の長さは、長さｄ＋ｅよりもさらに長さｆだけ長い。このときｄ＞ｅ且つｄ＞ｆとなるように、長さｄを充分大きくしている。
図３８に示しているように、当該第２ドレイン電極部ＤＢは、図２９のドレイン電極１１９を第２フローティングフィールドプレートＦＢ１，ＦＢ２に接続したものであり、また当該第３ドレイン電極部ＤＣは、図２９のドレイン電極１１９に第３フローティングフィールドプレートＦＣ１を接続したものであると言うこともできる。
図３９は、図３８のＨＶ−ＭＯＳにおいて、ゲート電極１１６−ソース電極１１４間を短絡してＨＶ−ＭＯＳを遮断状態にし、ドレイン電極１１９−ソース電極１１４間に高電圧を印加したときのＨＶ−ＭＯＳ内部の電界分布を示す図である。同図では、シリコン基板表面（Ｓｉ表面）から、ｎ領域１１７とｐ-領域２００との間のｐｎ接合深さにかけての電界分布を示している。特に実線は、シリコン基板表面の電界分布と、ｎ-層１１０とｐ-領域２００との間の第１ｐｎ接合深さの電界分布とを示している。シリコン基板表面における最ドレイン側の電界ピークは、第２フローティングフィールドプレートＦＢ３のドレイン側のエッジ下である。図３０と比較して分かるように、本実施の形態でも実施の形態７と同様に、最ドレイン側の電界ピークが降伏臨界電界点（ドレイン側のｎ領域１１７の第１ｐｎ接合深さの部分）から遠ざかることになる。よって、降伏臨界電界点の近傍の電界強度が低くなり、ＨＶ−ＭＯＳの耐電圧値は高くなる。
上述したように、高電位島のコーナー部では、特にＨＶ−ダイオードのカソード側（ＨＶ−ＭＯＳの場合はドレイン側）のシリコン基板表面における電界ピークが高くなる傾向にあり、それによる耐圧低下が懸念されていた。本実施の形態によれば、ＨＶ−ダイオードやＨＶ−ＭＯＳの降伏臨界電界点の近傍の電界強度を低く抑えることができるので、高電位島のコーナー部のＨＶ−ダイオードへの適用は特に有効である。
＜変形例＞
以上の各実施の形態では、本発明を、ＲＥＳＵＲＦ構造を適用した横型のデバイスに適用したが、本発明は縦型のデバイスに対しても適用可能である。ここでは、縦型のデバイスに上記実施の形態１を適用した変形例を示す。
図４０は、縦型のＨＶ−ＭＯＳのチップ上面図であり、図４１はそのチップ外周部（エッジターミネーション部）のＤ−Ｄ線に沿った拡大断面図である。図４０と図４１とで、同一の要素には同一符号を付してある。また、両図において図６と同様の機能を有する要素にも、それらと同一符号を付してある。
図４０に示すように、縦型のＨＶ−ＭＯＳでは、チップ上面にソース電極１１４およびゲート電極１１６が配設され、裏面側にドレイン電極（不図示）が配設される。チップ上面の外周部には、チャネルストッパ層２１１（図４１参照）が形成され、その上に電極２１２（「チャネルストッパ電極」と称する）。
縦型のＨＶ−ＭＯＳでは、実施の形態１〜８で説明した縦型のＨＶ−ＭＯＳとは異なり第１半導体領域であるｎ-層２１０は、ｎ+基板２２０上に形成される。即ち、ｎ-層２１０の下にはｐ-領域（第４半導体領域）は形成されない。ｎ+基板２１１はＨＶ−ＭＯＳのドレインとして機能し、ドレイン電極２２１がｎ+基板２１１の裏面側に形成される。ｎ-層２１０内には、第２半導体領域としてのｐウェル１１１が形成され、その内部にｐ+領域１１３が形成される。ｐウェル１１１の上方には、第１絶縁膜ＬＡを介してゲート電極１１６が形成され、ｐウェル１１１およびｐ+領域１１３の上部にはソース電極１１４が形成される。そして、ｎ-層２１０のチップ外周部に第３半導体領域としてのチャネルストッパ層２１１が形成され、その上にチャネルストッパ電極２１２が形成される。ｐウェル１１１とチャネルストッパ層２１１は、ｎ−層２１０を挟むように形成されている。
ゲート電極１１６の配線部とチャネルストッパ電極２１２との間のｎ-層２１０の上方には、第１絶縁膜ＬＡを介して複数の第１フローティングフィールドプレートＦＡが形成される。さらに、第１フローティングフィールドプレートＦＡの上には第２絶縁膜ＬＢが形成され、第２絶縁膜ＬＢの上には複数の第２フローティングフィールドプレートＦＢが形成される。図４１に示すように、第１フローティングフィールドプレートＦＡおよび第２フローティングフィールドプレートＦＢはそれぞれ、第３半導体領域（チャネルストッパ層２１１）から第２半導体領域（ｐウェル１１１）に向かう第１方向に並んで配設される（図４０では、第１フローティングフィールドプレートＦＡ、第２フローティングフィールドプレートＦＢを簡略化して描いている）。
本変形例では、実施の形態１と同様に、第１絶縁膜ＬＡの厚さをａ、第１フローティングフィールドプレートＦＡと第２フローティングフィールドプレートＦＢとの間の第２方向（第１絶縁膜ＬＡおよび第２絶縁膜ＬＢの厚さ方向）の距離をｂとしたとき、ａ＞ｂとなるように、従来の構造よりも第１絶縁膜ＬＡを厚く、第２絶縁膜ＬＢを薄くしている。
このように、縦型のＨＶ−ＭＯＳに実施の形態１を適用することによって、当該ＨＶ−ＭＯＳ遮断時における、第１絶縁膜ＬＡとｎ-層２１０との界面における電界集中は緩和される。従って、当該ＨＶ−ＭＯＳはチップ外周部において、安定して高耐圧を維持することができ、縦型のＨＶ−ＭＯＳ高耐圧化を図ることができる。
なお、ここでは本発明を縦型のＨＶ−ＭＯＳに適用した例を示したが、その他、ＩＧＢＴやダイオードなど、縦型パワーデバイス全般に適用可能であり、同様の効果を得ることができる。また、本変形例では、実施の形態１を適用したケースのみを示したが、他の実施の形態を適用してもよいことは言うまでもない。
パワーデバイスおよびパワーデバイス駆動装置を示す図である。 パワーデバイス駆動装置における高圧側駆動部の主要部の回路図である。 パワーデバイス駆動装置における高圧側駆動部のレイアウトを示す概略平面図である。 パワーデバイス駆動装置における高圧側駆動部の主要部の概略断面図である。 パワーデバイス駆動装置における高圧側駆動部の主要部の概略断面図である。 実施の形態１に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態１に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 従来のＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態１の効果を説明するための図である。 実施の形態１に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電位分布および電流分布を示す図である。 従来のＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電位分布および電流分布を示す図である。 実施の形態１の効果を説明するための図である。 実施の形態１に係る発明を高耐圧ダイーオードに適用した例を示す図である。 実施の形態２に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態２に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態２の効果を説明するための図である。 実施の形態３に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態３に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態３に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電位分布および電流分布を示す図である。 実施の形態４に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態４に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態４に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電位分布および電流分布を示す図である。 実施の形態４の変形例を示す図である。 実施の形態４の変形例であるＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態４の変形例であるＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電位分布および電流分布を示す図である。 実施の形態５に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態６に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態６に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態６の変形例を示す図である。 実施の形態６の変形例であるＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態７に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態７に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態７の変形例を示す図である。 実施の形態７の変形例であるＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態７に係る発明を高耐圧ダイーオードに適用した例を示す図である。 実施の形態７に係る高耐圧ダイーオードの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態７に係る高耐圧ダイーオードの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 実施の形態８に係るＨＶ−ＭＯＳの構成を示す図である。 実施の形態８に係るＨＶ−ＭＯＳの遮断状態におけるドレイン−ソース間の電界分布を示す図である。 本発明の実施の形態の変形例を説明するための図である。 本発明の実施の形態の変形例を説明するための図である。
符号の説明
１１０ ｎ-層、１１１ ｐウェル、１１２ ｎ+ソース領域、１１３ ｐ+領域、１１４ ソース電極、１１５ ゲート絶縁膜、１１６ ゲート電極、１１７ ｎ領域、１１８ ｎ+ドレイン領域、１１９ ドレイン電極、１２１ ｎ層、１４１ ｎ+カソード領域、１４２ カソード電極、１４３ ｎ-層、１４４ ｐ+アノード領域、１４５ アノード電極、２００ ｐ-領域、２０１ ｐ+分離、２１２ チャネルストッパ電極、２１１ チャネルストッパ層、２１０ ｎ-層、ＬＡ 第１絶縁膜、ＬＢ 第２絶縁膜、ＬＣ 第３絶縁膜、ＦＡ 第１フローティングフィールドプレート、ＦＢ 第２フローティングフィールドプレート、ＦＣ 第３フローティングフィールドプレート、ＤＡ 第１ドレイン電極部、ＤＢ 第２ドレイン電極部、ＤＣ 第３ドレイン電極部、ＣＡ 第１カソード電極部、ＣＢ 第２カソード電極部。

Claims (9)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
    前記第１半導体領域上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、
    前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートと、
    前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備え、
    前記第１絶縁膜の厚さをａとし、前記第１フローティングフィールドプレートと前記第２フローティングフィールドプレートとの間の前記厚さの方向である第２方向の距離をｂとし、前記第２フローティングフィールドプレートと前記第３フローティングフィールドプレートとの間の前記第２方向の距離をｃとしたとき、
    ａ＞ｂ且つａ＞ｃである
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第３半導体領域上に形成された電極をさらに有し、
    前記電極は、前記第１絶縁膜上に延びる第１電極部および前記第２絶縁膜上に延びる第２電極部を有し、
    前記第２電極部における前記第１絶縁膜上方を前記第１方向に延びた部分の長さは、前記第１電極部における前記第１絶縁膜上を前記第１方向に延びた部分の長さよりも長い
    ことを特徴とする半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記第１電極部における前記第１絶縁膜上を前記第１方向に延びた部分の長さをｄとし、前記第２電極部における前記第１絶縁膜上方を前記第１方向に延びた部分の長さが、前記長さｄよりもさらに長さｅだけ長いとしたとき、
    ｄ＞ｅである
    ことを特徴とする半導体装置。
  4. 第１導電型の第１半導体領域と、
    前記第１半導体領域を挟むように形成された第２導電型の第２半導体領域および前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
    前記第１半導体領域上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１半導体領域上方に、前記第３半導体領域から前記第２半導体領域へ向かう第１方向に並べて配設された複数個の第１フローティングフィールドプレートと、
    前記第１フローティングフィールドプレート上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第２フローティングフィールドプレートと、
    前記第２フローティングフィールドプレート上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成され、前記第１半導体領域上方に、前記第１方向に並べて配設された複数個の第３フローティングフィールドプレートとを備える半導体装置であって、
    前記第１絶縁膜の厚さをａとし、前記第１フローティングフィールドプレートと前記第２フローティングフィールドプレートとの間の前記厚さの方向である第２方向の距離をｂとし、前記第２フローティングフィールドプレートと前記第３フローティングフィールドプレートとの間の前記第２方向の距離をｃとしたとき、
    ｃ＜ａ、且つ、ｃ＜ｂである
    ことを特徴とする半導体装置。
  5. 請求項１から請求項４のいずれかに記載の半導体装置であって、
    前記第２半導体領域は、トランジスタのチャネル領域として機能し、
    前記第３半導体領域は、前記トランジスタのドレインとして機能する
    ことを特徴とする半導体装置。
  6. 請求項１から請求項４のいずれかに記載の半導体装置であって、
    前記第２半導体領域は、ダイオードのアノードとして機能し、
    前記第３半導体領域は、前記ダイオードのカソードとして機能する
    ことを特徴とする半導体装置。
  7. 請求項１から請求項４のいずれかに記載の半導体装置であって、
    前記第３半導体領域は、チップの外周部のチャネルストッパとして機能する
    ことを特徴とする半導体装置。
  8. 請求項１から請求項７のいずれかに記載の半導体装置であって、
    前記第１半導体領域の下側に接する第２導電型の第４半導体領域をさらに有する
    ことを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記第１半導体領域と前記第４半導体領域との間の第１ｐｎ接合に、前記第１半導体領域と前記第２半導体領域との間の第２ｐｎ接合の降伏電圧よりも低い逆方向電圧が印加されることによって、前記第２半導体領域と前記第３半導体領域との間で、空乏層が、前記第１ｐｎ接合から前記第１半導体領域の上面にまで拡がるように、前記第１半導体領域の不純物濃度が低く且つ厚さが薄い
    ことを特徴とする半導体装置。
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