CN1649168A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1649168A
CN1649168A CNA2004100114776A CN200410011477A CN1649168A CN 1649168 A CN1649168 A CN 1649168A CN A2004100114776 A CNA2004100114776 A CN A2004100114776A CN 200410011477 A CN200410011477 A CN 200410011477A CN 1649168 A CN1649168 A CN 1649168A
Authority
CN
China
Prior art keywords
mentioned
dielectric film
semiconductor region
field plate
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100114776A
Other languages
English (en)
Other versions
CN100472803C (zh
Inventor
幡手一成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1649168A publication Critical patent/CN1649168A/zh
Application granted granted Critical
Publication of CN100472803C publication Critical patent/CN100472803C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
    • E03C1/12—Plumbing installations for waste water; Basins or fountains connected thereto; Sinks
    • E03C1/26—Object-catching inserts or similar devices for waste pipes or outlets
    • E03C1/264—Separate sieves or similar object-catching inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C2201/00—Details, devices or methods not otherwise provided for
    • E03C2201/40—Arrangement of water treatment devices in domestic plumbing installations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的课题是缓和半导体器件内的电场集中以谋求高耐压化。在n－层110的一侧形成成为MOSFET的沟道区的p阱111，在另一侧形成n+漏区118。在n－层110的上方经第1绝缘膜LA形成多个第1浮置场板FA。在其上经第2绝缘膜LB形成多个第2浮置场板FB。在将第1绝缘膜LA的厚度定为a、将第1浮置场板FA与第2浮置场板FB之间的第2绝缘膜LB的厚度方向的距离定为b时，a＞b。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及谋求高耐压半导体器件中的耐电压(以下称为「耐压」)的稳定性提高和高耐压化用的技术。
背景技术
例如，在驱动半桥型的逆变器那样的高压侧和低压侧的2个功率开关器件(MOSFET或IGBT)的情况下，使用具有驱动高压侧的功率开关器件的高电压侧(高电位岛)的驱动电路和驱动低压侧的功率开关器件的低电压侧的驱动电路的功率器件驱动装置。由于高电压侧的电路在相对于接地电位其电位为浮置的状态下工作，故在这样的功率器件驱动装置中具备将驱动信号传递给高电压侧的驱动电路用的所谓的电平移动电路。一般的电平移动电路由利用驱动信号驱动的MOSFET等的高耐压开关元件和与其串联连接的电平移动电阻构成(参照后述的图2)。然后，将在该电平移动电阻上产生的电压降作为高电压侧的驱动信号传递给驱动电路。为了防止功率器件驱动装置的破损或电平移动电路中的错误信号的发生，对该高耐压开关元件希望稳定的高耐压性。
作为二极管等的高耐压开关元件的耐压的稳定性提高和高耐压化用的技术，例如已知有在半导体衬底上经绝缘膜形成多个浮置状态的场板(以下，简单称为「浮置场板」)使衬底表面的电场分布变得均匀(例如专利文献1)或通过使用RESURF结构作为半导体元件结构(例如专利文献2)来促进衬底中的耗尽化的方法。
【专利文献1】特开平10-341018号公报
【专利文献2】美国专利4292642号公报
如果对隔断状态(OFF状态)的高耐压半导体器件施加高电压，则该高耐压半导体器件保持该电压。此时，如果在形成了该器件的半导体衬底内产生局部的电场集中(电场的峰值)，则容易发生该部分中的p/n结部的击穿现象或绝缘膜的破坏，导致耐压特性的恶化。例如，在高耐压半导体器件为具有RESURF结构的n沟道型MOSFET的情况下，在半导体衬底上部形成的n-层和其下的p-衬底的结深中的漏侧n层的附近或电极和场板的端部下方的半导体衬底表面等中容易产生电场的峰值(后面叙述其细节)。
此外，在高耐压半导体器件的实际使用时，其上表面被涂敷绝缘膜或组装用的环氧树脂覆盖。例如，如果对隔断状态的MOSFET的漏-源间施加高电压，此时在内部发生电场的峰值，则由于其影响的缘故，涂敷绝缘膜或组装用的环氧树脂发生了极化。因该极化而产生的电荷在高电压的施加结束后也在某个时间内被保持。然后，在其次在漏-源间施加了高电压时，由于该电荷的影响的缘故，局部地(特别是在硅衬底表面附近)抑制了耗尽层的扩展。在耗尽层的扩展被抑制的部位上，电场的峰值变得更高。如果该峰值在硅表面到达了击穿临界电场，则引起了耐压下降或耐压变动，根据情况引起了半导体器件的破坏。
发明内容
本发明是为了解决以上那样的问题而进行的，其目的在于通过缓和形成了半导体器件的衬底内的电场集中来谋求耐压的稳定性提高和高耐压化。
作为本发明的第1方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第2浮置场板，其中，在将上述第1绝缘膜的厚度定为a、将上述第1浮置场板与上述第2浮置场板之间的作为上述厚度方向的第2方向上的距离定为b时，a＞b。
作为本发明的第2方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在将各个上述第1浮置场板的上述第1方向的宽度定为i、将各个上述第1浮置场板间的上述第1方向的距离定为j时，i＝j。
作为本发明的第3方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在上述第2浮置场板上形成的第3绝缘膜；以及在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第3浮置场板，在将上述第1绝缘膜的厚度定为a、将上述第1浮置场板与上述第2浮置场板之间的作为上述厚度方向的第2方向上的距离定为b、将上述第2浮置场板与上述第3浮置场板之间的上述第2方向的距离定为c时，c＜a且c＜b。
作为本发明的第4方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在将各个上述第1浮置场板中经上述第2绝缘膜与1个上述第2浮置场板重叠的部分的上述第1方向的宽度定为g、各个上述第2浮置场板间的上述第1方向的距离定为h时，g＞h。
作为本发明的第5方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第3半导体区上形成的电极；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成的第2绝缘膜；在上述第2绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第2浮置场板；在上述第2浮置场板上形成的第3绝缘膜；以及在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第3浮置场板，上述电极具有在上述第1绝缘膜上并在上述第1方向上延伸的第1电极部。
作为本发明的第6方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第3半导体区上形成的电极；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成的第2绝缘膜；在上述第2绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第2浮置场板；在上述第2浮置场板上形成的第3绝缘膜；以及在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第3浮置场板，其中，上述电极具有在上述第1绝缘膜上延伸的第1电极部和在上述第2绝缘膜上延伸的第2电极部，上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度比上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度长。
作为本发明的第7方面的半导体器件具备：第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，上述电极具有在上述第1绝缘膜上延伸的第1电极部和在上述第2绝缘膜上延伸的第2电极部，在将上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度定为d时，上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度定为比上述长度d多了长度e，d＞e。
按照第1方面的半导体器件，由于第1绝缘膜的厚度a大，故缓和了在第1绝缘膜中等电位线的变形，缓和了第1半导体区上表面的电场集中。此外，由于第1浮置场板FA与第2浮置场板FB之间的距离b小，故在用第1浮置场板和第2浮置场板形成的电容器中可得到高的电容耦合效应，促进第2绝缘膜的极化。由此，以往耗尽相难以扩展的各第1浮置场板间的下方的第1半导体区上部的耗尽层变得容易扩展，缓和了该部分中的电场集中。因而，对于击穿临界电场点的电场强度的容限变大，可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第2方面的半导体器件，由于各个上述第1浮置场板的宽度i与各个第1浮置场板间的距离j相等，故第1半导体区上表面的电位分布变得均匀，缓和了第1半导体区上表面的电场集中。因而，对于击穿临界电场点的电场强度的容限变大，可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第3方面的半导体器件，由于第2浮置场板与第3浮置场板之间的距离c小，故在用第2浮置场板和第3浮置场板形成的电容器中可得到高的电容耦合效应，促进第3绝缘膜的极化。由此，以往耗尽相难以扩展的各第1浮置场板间的下方的第1半导体区上部的耗尽层变得容易扩展，缓和了该部分中的电场集中。因而，对于击穿临界电场点的电场强度的容限变大，可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第4方面的半导体器件，由于各个第1浮置场板中与1个上述第2浮置场板重叠的部分的宽度g大，故在用第2浮置场板和第3浮置场板形成的电容器中可得到高的电容耦合效应，促进第2绝缘膜的极化。由此，以往耗尽相难以扩展的各第1浮置场板间的下方的第1半导体区上部的耗尽层变得容易扩展，缓和了该部分中的电场集中。因而，对于击穿临界电场点的电场强度的容限变大，可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第5方面的半导体器件，由于在第3半导体区上形成的电极具有在第1绝缘膜上并在第1方向上延伸的第1电极部，故缓和了在第1半导体区上表面的第3半导体区附近的电场集中。器件的击穿临界电场点较多地处于第3半导体区附近，由于缓和了该附近的电场集中，故可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第6方面的半导体器件，由于第2电极部中的在第1绝缘膜的上方并在第1方向上延伸的部分的长度比第1电极部中的在第1绝缘膜上并在第1方向上延伸的部分的长度长，故缓和了在第1半导体区上表面的第3半导体区附近的电场集中。器件的击穿临界电场点较多地处于第3半导体区附近，由于缓和了该附近的电场集中，故可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
按照第7方面的半导体器件，由于在将第1电极部中的在第1绝缘膜上并在第1方向上延伸的部分的长度定为d时，第2电极部中的在第1绝缘膜的上方并在第1方向上延伸的部分的长度定为比长度d多了长度e，该长度d与长度e的关系为d＞e，故第1半导体区上表面的最靠近第3半导体区一侧的电场峰值与现有结构相比例该第3半导体区较远。其结果，缓和了在第1半导体区上表面的第3半导体区附近的电场集中。器件的击穿临界电场点较多地处于第3半导体区附近，由于缓和了该附近的电场集中，故可抑制该器件的耐压下降或耐压特性的不稳定的问题。其结果，该器件可稳定地维持高耐压。
附图说明
图1是示出功率器件和功率器件驱动装置的图。
图2是功率器件驱动装置中的高压侧驱动部的主要部分的电路图。
图3是示出功率器件驱动装置中的高压侧驱动部的布局的概略平面图。
图4是功率器件驱动装置中的高压侧驱动部的主要部分的概略剖面图。
图5是功率器件驱动装置中的高压侧驱动部的主要部分的概略剖面图。
图6是示出与实施例1有关的HV-MOS的结构的图。
图7是示出与实施例1有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图8是示出现有的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图9是说明实施例1的效果用的图。
图10是示出与实施例1有关的HV-MOS的隔断状态中的漏-源间的电位分布和电流分布的图。
图11是示出现有的HV-MOS的隔断状态中的漏-源间的电位分布和电流分布的图。
图12是说明实施例1的效果用的图。
图13是示出将与实施例1有关的发明应用于高耐压二极管的例子的图。
图14是示出与实施例2有关的HV-MOS的结构的图。
图15是示出与实施例2有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图16是说明实施例2的效果用的图。
图17是示出与实施例3有关的HV-MOS的结构的图。
图18是示出与实施例3有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图19是示出与实施例3有关的HV-MOS的隔断状态中的漏-源间的电位分布和电流分布的图。
图20是示出与实施例4有关的HV-MOS的结构的图。
图21是示出与实施例4有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图22是示出与实施例4有关的HV-MOS的隔断状态中的漏-源间的电位分布和电流分布的图。
图23是示出实施例4的变形例的图。
图24是示出作为实施例4的变形例的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图25是示出作为实施例4的变形例的HV-MOS的隔断状态中的漏-源间的电位分布和电流分布的图。
图26是示出与实施例5有关的HV-MOS的结构的图。
图27是示出与实施例6有关的HV-MOS的结构的图。
图28是示出与实施例6有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图29是示出实施例6的变形例的图。
图30是示出作为实施例6的变形例的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图31是示出与实施例7有关的HV-MOS的结构的图。
图32是示出与实施例7有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图33是示出实施例7的变形例的图。
图34是示出作为实施例7的变形例的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图35是示出将与实施例7有关的发明应用于高耐压二极管的例子的图。
图36是示出与实施例7有关的高耐压二极管的隔断状态中的漏-源间的电场分布的图。
图37是示出与实施例7有关的高耐压二极管的隔断状态中的漏-源间的电场分布的图。
图38是示出与实施例8有关的HV-MOS的结构的图。
图39是示出与实施例8有关的HV-MOS的隔断状态中的漏-源间的电场分布的图。
图40是说明本发明的实施例的变形例用的图。
图41是说明本发明的实施例的变形例用的图。
具体实施方式
<实施例1>
图1是说明可应用本发明的半导体器件的一例用的图，是示出一般的功率器件和功率器件驱动装置的图。作为功率开关器件的n沟道型IGBT(绝缘栅型双极型晶体管)51、52对作为主电源的高电压HV进行转换。在节点30上连接了负载，IGBT51、52分别连接了保护其免受因该负载引起的反电动势用的续流二极管D1、D2。
驱动IGBT51、52的功率器件驱动装置100按照控制高压侧IGBT51的高压侧控制输入HIN和控制低压侧IGBT52的低压侧控制输入LIN工作。功率器件驱动装置100还具有驱动高压侧IGBT51的高压侧驱动部101、驱动低压侧IGBT52的低压侧驱动部102和控制输入处理部103。
控制输入处理部103进行避免例如IGBT51、52同时成为导通状态在IGBT51、52流过贯通电流而在负载中不流过电流那样的不理想的状态用的信号处理等。高压侧驱动部101的高压侧驱动信号输出HO连接到IGBT51的控制端子上。低压侧驱动部102的低压侧驱动信号输出LO连接到IGBT52的控制端子上。
从低压侧固定供给电源(未图示)供给成为低压侧驱动部102的电源的低压侧固定供给电源VCC。高压侧浮置偏移电压VS成为高压侧驱动部101的基准电位。此外，由高压侧浮置电源(未图示)供给在高压侧驱动部101中成为电源的高压侧浮置供给绝对电压VB。共同接地端COM、高压侧浮置偏移电压VS分别连接到IGBT51、52的发射极端子上。
此外，在高压侧浮置供给绝对电压VB-高压侧浮置偏移电压VS间和共同接地端COM-低压侧固定供给电源VCC之间，为了跟随与IGBT51、52的工作相伴的电位变动而连接了电容器C1、C2。
利用以上那样的结构，构成进行基于控制输入HIN、LIN的IGBT51、52的主电源HV的转换的功率器件。
由于高压侧驱动部101在相对于电路的接地电位其电位为浮置的状态下工作，故成为具有将驱动信号传递给高压侧电路用的所谓的电平移动电路的结构。图2是高压侧驱动部101的主要部分的电路图。在该图中，对与图1示出的同样的要素附以同一符号。高耐压MOSFET(以下称为「HV-MOS」)11是高耐压开关元件。高压侧驱动信号输出用CMOS12由pMOS晶体管和nMOS晶体管构成，输出高压侧驱动信号。电平移动电阻13起到相当于设定高压侧驱动信号输出用CMOS12的栅电位用的上拉电阻的作用。
HV-MOS11按照高压侧控制输入HIN进行转换，使高压侧驱动信号输出用CMOS12的栅电位变化。由此高压侧驱动信号输出用CMOS12转换高压侧浮置供给绝对电压VB-高压侧浮置偏移电压VS间的电压，对高压侧驱动信号输出HO输出驱动信号来驱动IGBT51。
图3是示出功率器件驱动装置100中的高电位岛中设置的布局的概略平面图。在被称为高电位岛的区域内形成了由高压侧驱动信号输出用CMOS12和电平移动电阻13构成的高压侧驱动电路。是示出高压侧驱动部101的布局的概略平面图。该图的铝布线与接地电位GND接触。图4是图2中示出的高压侧驱动部101的主要部分的概略剖面图，与图3的B-B剖面相对应。在图4中，对与图1和图2示出的同样的要素附以同一符号。
p+隔离区201到达了硅衬底(p-衬底)的p-区200，该p+隔离区201和p-区200的电位称为电路上最低的电位(接地电位GND或共同接地COM电位)。在形成HV-MOS11的区域中形成作为第1半导体区的n-层110、作为第2半导体区的p阱111、其杂质浓度比n-层110的杂质浓度高的作为第3半导体区的n区117和n+漏区118，使其分别到达衬底的上表面。将p阱111形成为在n-层110的内部与该n-层110接触。在相对于p阱111夹住n-层110的位置上形成了n区117。即，以夹住n-层110的方式在其一侧配置p阱111，在另一侧配置n区117。
在p阱111的内部还形成了n+源区112和p+区113，以连接到其上的方式形成HV-MOS11的源电极114。在n+源区112和n-层110之间的p阱111上经栅绝缘膜115形成栅电极116。即，p阱111起到HV-MOS11的沟道区的功能。将HV-MOS11的漏电极119形成为连接到n+漏区118上。
在高压侧驱动信号输出用CMOS12的形成pMOS晶体管的n层121内形成p+漏区122、n+区127和p+源区126。在p+漏区122上形成漏电极123，在p+源区126和n+区127上形成源电极128，在p+漏区122与p+源区126之间的n层121上经栅绝缘膜124形成栅电极125。另一方面，在高压侧驱动信号输出用CMOS12的形成nMOS晶体管的p阱131内形成p+区132、n+源区133和n+漏区137。在p+区132和n+源区133上形成源电极134，在n+漏区137上形成漏电极138，在n+源区133与n+漏区137之间的p阱131上经栅绝缘膜135形成栅电极136。
然后，HV-MOS11的漏电极119连接到高压侧驱动信号输出用CMOS12的pMOS晶体管和nMOS晶体管的栅电极125、136上，此外，经电平移动电阻13连接到pMOS晶体管的源电极128和高压侧浮置供给绝对电压VB上。
图5是功率器件驱动装置100中的高压侧驱动部101的另一(与图4不同的)概略剖面图，与图3的A-A或C-C相对应。在该图中，对与图4示出的同样的要素附以同一符号。图5中示出的区域14示出了连接到高压侧驱动部101上的高耐压二极管(在图1、图2中未图示)。
高耐压二极管(以下称为「HV-二极管」)14具有与上述的HV-MOS11类似的结构，由作为第1半导体区的n-层143、作为第2半导体区的p+隔离区144和其杂质浓度比n-层143的杂质浓度高的作为第3半导体区的n层121的n+阴极区141构成，使其分别到达衬底的上表面。p+隔离区144与n-层143的一侧接触，n层121与n-层143的另一侧接触。即，将p+隔离区144和n层121形成为夹住n-层143。由于p+隔离区144起到HV-二极管14的阳极的功能，故以下称为「p+阳极区144」。将HV-二极管14的阴极电极142形成为连接到n+阴极区141上，将阳极电极145形成为连接到p+阳极区144上。p+阳极区144到达p-区200上。在p+阳极区144上形成了阳极电极145，p-区200的电位称为电路上最低的电位(GND或COM电位)。将HV-二极管14保持在高压侧浮置供给绝对电压VB与GND或COM之间的电压。
图6是示出与实施例1有关的HV-MOS的结构的图，是图4中的HV-MOS11的放大图。对与图4示出的同样的要素附以同一符号。但是，在该图中，为了谋求以后的说明的方便，与图4相比使左右相反来描述。
在n-层110上形成第1绝缘膜LA。在第1绝缘膜LA的上表面上并在n-层110的上方形成多个第1浮置场板FA(FA1～FA8)。再者，在第1浮置场板FA上形成第2绝缘膜LB。在第2绝缘膜LB的上表面上并在n-层110的上方形成多个第2浮置场板FB(FB1～FB8)。
在此，在本说明书中将从第3半导体区(在此是n区117)朝向第2半导体区(在此是p阱111)的方向称为「第1方向」，将第1绝缘膜LA、第2绝缘膜LB的厚度方向称为「第2方向」(参照图6的箭头)。第1浮置场板FA1～FA8在第1方向上并排地配置，第2浮置场板FB1～FB8也在相同的第1方向上并排地配置。
此外，漏电极119具有在第1绝缘膜LA上延伸的部位DA，该部分起到通常的(不是浮置状态)场板的功能。以下，将该部位称为「第1漏电极部DA」。另一方面，栅电极116具有在第1绝缘膜LA上延伸的部位GA和在第2绝缘膜LB上延伸的部位GB，该部分也起到通常的场板的功能。以下，将两者分别称为「第1栅电极部GA」和「第2栅电极部GB」。
第1浮置场板FA和第2浮置场板FB利用场板效应促进n-层110内的耗尽层的扩展。各个第1浮置场板FA和第2浮置场板FB经第2绝缘膜LB互相进行电容耦合，形成了多个电容器。此外，最靠近漏侧的第2浮置场板FB1经第2绝缘膜LB与第1漏电极部DA之间形成了电容器，最靠近栅侧的第1绝缘膜LA8经第2绝缘膜LB在与第2栅电极部GB之间形成了电容器。这些多个电容器在HV-MOS的隔断时分担并保持在漏电极119-源电极114之间施加的高电压，由此决定各个第1浮置场板FA和第2浮置场板FB的电位。由此抑制了因场板效应而过度促进耗尽层的扩展的情况。
例如，假定第1浮置场板FA是连续的1片场板，则过度促进耗尽层的扩展，在靠近漏的硅衬底的表面上产生电场集中，HV-MOS的高耐压化变得困难。因此，在本实施例中，通过分别在第1方向上并排地配置多个第1浮置场板FA和第2浮置场板FB，抑制耗尽层的过度扩展，谋求了HV-MOS的高耐压化。
此外，在图6的HV-MOS中，应用所谓的RESURF结构谋求进一步的高耐压化。即，通过对n-层110与p-区200(第4半导体区)之间的pn结(以下称为「第1pn结」)施加比n-层110与p阱111之间的pn结(以下称为「第2pn结」)的击穿电压低的反向电压，使n-层110的杂质浓度降低且厚度减薄到下述的程度，即，在n区117与p阱111之间的n-层110内耗尽层从第1pn结扩展到衬底的上表面的程度。
在本实施例中，在将第1绝缘膜LA的厚度定为a、将第1浮置场板FA与第2浮置场板FB之间的第2方向(第2绝缘膜LB的厚度方向)的距离定为b时，与现有的结构相比，加厚第1绝缘膜LA，减薄第2绝缘膜LB，使得a＞b。
图7是示出在图6的HV-MOS中使栅电极116-源电极114间短路、使该HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的该HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。另一方面，图8是示出现有的HV-MOS(在图6中，a＜b，而且，连接了漏电极119与第2浮置场板FB1)中的与图7同样的电场分布的图。
从图7、图8可知，电场强度最高的部位是第1pn结深度中的漏附近的部分。因而，作为决定HV-MOS的耐压值的部位的击穿临界电场点成为该部分。另一方面，在硅衬底表面上在第1栅电极部GA的前端的下方和在第1浮置场板FA1～FA8各自的漏侧边缘的下方或源侧边缘的下方观察到电场峰值(电场集中)。
如图8中所示，在现有结构的HV-MOS中，硅衬底表面的电场峰值比较大，与击穿临界电场点的电场强度的差(容限)很小。因而，在实际的使用时，由于在HV-MOS上形成的涂敷绝缘膜或环氧树脂的极化的影响的缘故，硅衬底表面的电场峰值容易超过击穿临界电场点的电场强度，可能存在耐压下降或耐压特性的不稳定的问题。
与此不同，可知在图7中示出的本实施例中硅衬底表面的电场峰值比较小。即，可知电场集中被缓和了。因而，对于击穿临界电场点的电场强度的容限增加了，由于硅衬底表面的电场峰值难以超过击穿临界电场点的电场强度，故可抑制耐压下降或耐压特性的不稳定的问题。其结果，HV-MOS可稳定地维持高耐压。
图9是a-b与硅衬底表面的电场峰值的关系。可知a-b的值越大，电场峰值越小。即，通过增加厚度a、减小距离b来进一步增加a-b的值，可增加对于击穿临界电场点的电场强度的容限，可增加上述的效果。
再者，图10是示出在图6的HV-MOS的隔断状态下在漏电极119-源电极114间施加了高电压的情况的该HV-MOS内的电位分布和电流分布的图。电位分布用等电位线来示出，其形状与从源侧到漏侧耗尽层的扩展的形状相对应。另一方面，图11示出了现有的HV-MOS(即，在图6中a＜b)中的与图10同样的电位分布和电流分布。
图10和图11中的参照编号0～6示出了硅衬底表面(n-层110与第1绝缘膜LA的界面)中的等电位线的间隔。在与本实施例有关的HV-MOS中，由于第1绝缘膜LA的厚度a大，故如图10中所示，由于等电位线的变形在第1绝缘膜LA内被缓和，故与现有的图11相比，间隔0～6的大小变得均等。这一点显示了在本实施例的HV-MOS中与现有结构相比硅衬底表面附近的耗尽层的扩展是均匀的。如果耗尽层的扩展变得均匀，则难以产生电场集中，因此，在本实施例的HV-MOS中，可将硅衬底表面的电场峰值的大小抑制得较低。这样，根据图10的电位分布可观察使用图7已说明的效果。
此外，图12示出了在隔断状态的HV-MOS的源-漏间施加了高电压时的第1浮置场板FA、第2浮置场板FB、第1漏电极部DA、第1栅电极部GA、第2栅电极部GB之间形成的各电容器保持的电位差的漏-源间分布。在图12中，实线的曲线图是与本实施例有关的图6的HV-MOS中的分布的曲线图，点线是现有的HV-MOS(在图6中，a＜b，而且连接了漏电极119与第2浮置场板FB1)中的分布的曲线图。在现有结构的HV-MOS中，在接近于源侧和漏侧的电容器中存在保持特别高的电压的趋势，故可能存在该部分中的第2绝缘膜LB的绝缘破坏。如图12中所示，在本实施例的HV-MOS中，该趋势变小，各电容器保持的电位差的离散减小了。即，按照本实施例，可得到难以产生第2绝缘膜LB的绝缘破坏的效果，由此，也可有助于HV-MOS的高耐压化。
此外，在本实施例的HV-MOS中，与现有结构相比，由于减小了第1浮置场板FA与第2浮置场板FB之间的厚度方向(第2方向)的距离b，故增加了各电容器的电容值。因而，由于各电容器中的电容耦合效应提高了，故促进了第2绝缘膜LB的极化。在现有结构中，虽然n-层110上部的耗尽层在各第1浮置场板FA的下方容易扩展，但在各第1浮置场板FA之间的下方存在难以扩展的趋势。但是，在本实施例中，因各电容器中的高的电容耦合效应的缘故，第2绝缘膜LB被极化，由于该影响的缘故，可得到即使在各第1浮置场板FA之间的下方耗尽层也容易扩展的效果，由此，也可有助于HV-MOS的高耐压化。
如以上示出的那样，本发明可应用于具有RESURF结构的半导体器件。由此，与现有的RESURF结构相比，可谋求进一步的高耐压化。此外，也可应用于将n-层110作成了杂质浓度互不相同的多层结构的所谓的多层RESURF结构(例如，美国专利第4422089号)。
此外，在以上的说明中，示出了将本发明应用于MOSFET的例子，但本发明的应用不限于此，例如也可广泛地应用于二极管或IGBT等。图13是示出将实施例1应用于高耐压二极管(HV-二极管)的例子的图，是图5中的HV-二极管14的放大图。由于对与图5和图6中示出的同样的要素附以同一符号，故省略这里的详细的说明。再有，在该图中，为了谋求以后的说明的方便，与图5相比使左右相反来描述。
阴极电极142具有在第1绝缘膜LA上延伸的部位CA，该部分起到通常的场板的功能。以下，将该部位称为「第1阴极电极部CA」。阳极电极145具有在第1绝缘膜LA上延伸的部位AA和在第2绝缘膜LB上延伸的部位AB，这些部分起到通常的场板的功能。以下，分别称为「第1阳极电极部AA」和「第2阳极电极部AB」。
此外，如上所述，在HV-二极管14中，由于n-层143起到第1半导体区的功能，p+阳极区144起到第2半导体区的功能，n层121起到第3半导体区的功能，故该情况的「第1方向」是从n层121朝向p+阳极区144的方向(参照图13的箭头)。
在该HV-二极管14中，也应用了所谓的RESURF结构。即，通过对n-层143与p-区200(第4半导体区)之间的第1pn结施加比n-层143与p+阳极区144之间的第2pn结的击穿电压低的反向电压，使n-层143的杂质浓度降低且厚度减薄到下述的程度，即，在n层121与p+阳极区144之间的n-层143内耗尽层从第1pn结扩展到衬底的上表面的程度。
在图13的HV-二极管中，在将第1绝缘膜LA的厚度定为a、将第1浮置场板FA与第2浮置场板FB之间的第2方向的距离定为b时，与现有的结构相比，也加厚第1绝缘膜LA，减薄第2绝缘膜LB，使得a＞b。在a＞b的HV-二极管中，在下述方面也可得到与上述同样的效果：即，降低了硅衬底表面的电场峰值，缓和了电场集中，可抑制耐压下降或耐压特性的不稳定的问题等。
<实施例2>
图14是示出与实施例2有关的HV-MOS的结构的图。与在实施例1中在图6中示出的HV-MOS的不同点是，漏电极119具有在第2绝缘膜LB上延伸的部位DB。该部位DB起到通常的(不是浮置状态)场板的功能，以下，称为「第2漏电极部DB」。
如图14中所示，在第2漏电极部DB中的在第2绝缘膜LB上方在第1方向上延伸的部分的长度比在第1漏电极部DA中的第1绝缘膜LA上在第1方向上延伸的部分的长度长。第2漏电极部DB经第2绝缘膜LB覆盖了第1漏电极部DA。而且，第2漏电极部DB的一部分经第2绝缘膜LB与第1浮置场板FA1的一部分重叠。即，如图14中所示，也可以说该第2漏电极部DB将第2浮置场板FB1连接到图6的漏电极119上。
图15是示出在图14的HV-MOS中使栅电极116-源电极114间短路、使该HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的该HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。
图15与在实施例1中示出的图7比较可知，按照本实施例，硅衬底表面中的最靠近漏侧的第1浮置场板FA1的边缘部下方的电场峰值被缓和。由于因该影响的缘故击穿临界电场点(漏侧的n区117的第1pn结深度的部分)的附近的电场强度降低了，故实现了HV-MOS的高耐压化。即，按照本实施例，与实施例1相比，可实现进一步的高耐压化。
此外，图16示出了在隔断状态的HV-MOS的源-漏间施加了高电压时的第1浮置场板FA、第2浮置场板FB、第1漏电极部DA、第1栅电极部GA、第2栅电极部GB之间形成的各电容器保持的电位差的漏-源间分布。在图16中，实线的曲线图是与本实施例有关的图14的HV-MOS中的分布的曲线图，点线是现有的HV-MOS(在图14中，a＜b)中的分布的曲线图。可知在本实施例中，也与实施例1同样，各电容器保持的电位差的离散减小了。即，在本实施例中，也难以产生第2绝缘膜LB的绝缘破坏，可有助于HV-MOS的高耐压化。
<实施例3>
图17是示出与实施例3有关的HV-MOS的结构的图。在该图中，由于对与图6和图14中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
在本实施例中，使各个第1浮置场板FA的宽度与第1浮置场板FA相互间的间隔相等。即，在将各个第1浮置场板FA的第1方向(从n区117朝向n+源区112的方向)的宽度定为i、将各个第1浮置场板FA间的第1方向的距离定为j时，i＝j。此外，在图17的例子中，厚度a(第1绝缘膜LA的厚度)与距离b(第1浮置场板FA与第2浮置场板FB之间的第2方向的距离)的关系与现有结构相同，定为a＜b。上述以外的方面与在实施例2中示出的图14是同样的。
图18是示出在图17的HV-MOS中使栅电极116-源电极114间短路、使该HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。与示出现有结构的HV-MOS中的电场分布的图8比较可知，在本实施例的图18中，硅衬底表面中的电场峰值变低、电场集中被缓和了。因而，对于击穿临界电场点的电场强度的容限增加了，由于硅衬底表面的电场峰值难以超过击穿临界电场点的电场强度，故可抑制耐压下降或耐压特性的不稳定的问题。其结果，HV-MOS可稳定地维持高耐压。
图19是示出在图17的HV-MOS的隔断状态下在漏电极119-源电极114间施加了高电压的情况的该HV-MOS内的电位分布和电流分布的图。在图19中，电位分布也用等电位线来示出，参照编号0～6示出了硅衬底表面(n-层110与第1绝缘膜LA的界面)中的等电位线的间隔。在本实施例中，由于使各个第1浮置场板FA的宽度与第1浮置场板FA相互间的宽度相等，故与现有的图11相比，间隔0～6的大小变得均等。即，在本实施例的HV-MOS中与现有结构相比硅衬底表面附近的耗尽层的扩展是均匀的，可将该部分中的电场峰值的大小抑制得较低。这样，根据图19的电位分布可观察上述效果。
再有，在图17中，将厚度a与距离b的关系定为a＜b，但也可应用实施例1，定为a＞b。此时，也可得到在实施例1中已说明的效果，可实现进一步的高耐压化。
此外，在本实施例中，示出了将本发明应用于MOSFET的例子，但本发明的应用不限于此，例如也可广泛地应用于二极管或IGBT等。
<实施例4>
图20是示出与实施例4有关的HV-MOS的结构的图。在该图中，由于对与图6和图14中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
与本实施例有关的HV-MOS除了图6的HV-MOS的结构外，还具有在第2浮置场板FB上形成的第3绝缘膜LC和在其上形成的多个第3浮置场板FC(FC1～FC6)。在n-层110的上方在第1方向(从n区117朝向n+源区112的方向)并排地配置了第3浮置场板FC。而且，如果将第1绝缘膜LA的厚度定为a、将第1浮置场板FA与第2浮置场板FB之间的第2方向(第1绝缘膜LA、第2绝缘膜LB、第3绝缘膜LC的厚度方向)的距离定为b、将第2浮置场板FB与第3浮置场板FC之间的第2方向的距离定为c，则减小了距离c以使c＜a且c＜b(减薄了第3绝缘膜LC)。在图20的例子中，与现有结构相同，定为a＜b。
此外，漏电极119具有在第3绝缘膜LC上延伸的部位DC。该部位DC起到通常的(不是浮置状态)场板的功能，以下，将该部位称为「第3漏电极部DC」。另一方面，源电极114具有在第3绝缘膜LC上延伸的部位SC。该部位SC起到通常的场板的功能，以下，将该部位称为「源电极部SC 」。
图21是示出在图20的HV-MOS中使栅电极116-源电极1 14间短路、使该HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。与示出现有结构的HV-MOS中的电场分布的图8比较可知，在图21中，硅衬底表面中的电场峰值变低、电场集中被缓和了。因而，对于击穿临界电场点的电场强度的容限增加了，由于硅衬底表面的电场峰值难以超过击穿临界电场点的电场强度，故可抑制耐压下降或耐压特性的不稳定的问题。其结果，HV-MOS可稳定地维持高耐压。
图22是示出在图20的HV-MOS的隔断状态下在漏电极119-源电极114间施加了高电压的情况的该HV-MOS内的电位分布和电流分布的图。在图22中，电位分布也用等电位线来示出，参照编号0～6示出了硅衬底表面(n-层110与第1绝缘膜LA的界面)中的等电位线的间隔。与现有的图11相比，硅衬底表面中的等电位线朝向漏侧偏移，可知在硅衬底表面耗尽层容易扩展。这显示了硅衬底表面的电场峰值变低的情况。这样，根据图22的电位分布可观察上述效果。
此外，在本实施例的HV-MOS中，由于减小了上述距离c，故增加了由第2浮置场板FB、第3浮置场板FC、第2漏电极部DB、源电极部SC形成的各电容器的电容值。因而，由于各电容器中的电容耦合效应提高了，故促进了第3绝缘膜LC的极化。由于该影响的缘故，可得到即使在以往耗尽层难以扩展的各第1浮置场板FA之间的下方耗尽层也容易扩展的效果，由此，也可有助于HV-MOS的高耐压化。
再有，在图20中，将厚度a与距离b的关系定为a＜b，但也可应用实施例1，如图23那样，定为a＞b。此时，也可得到在实施例1中已说明的效果，可实现进一步的高耐压化。
图24是示出在图23的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。与图21比较可知，硅衬底表面中的电场峰值变低、电场集中被缓和了。
图25是示出在图23的HV-MOS的隔断状态下在漏电极119-源电极114间施加了高电压的情况的HV-MOS内的电位分布和电流分布的图。电位分布也用等电位线来示出，参照编号0～6示出了硅衬底表面中的等电位线的间隔。在图23的HV-MOS中，由于第1绝缘膜LA的厚度a大，等电位线的变形在第1绝缘膜LA内被缓和，故与图22相比，间隔0～6的大小变得均等。因此，可将硅衬底表面中的电场峰值的大小抑制得较低。
这样，通过应用实施例1，可实现进一步的高耐压化。此外，在以上的说明中，示出了将本发明应用于MOSFET的例子，但本发明的应用不限于此，例如也可广泛地应用于二极管或IGBT等。
<实施例5>
图26是示出与实施例5有关的HV-MOS的结构的图。在该图中，由于对与图6和图14中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
在本实施例中，与现有结构相比，加宽了第1浮置场板FA和第2浮置场板FB的宽度。即，如果将各个第1浮置场板FA中经第2绝缘膜LB与1个第2浮置场板FB重叠的部分的第1方向的宽度定为g、将各个第2浮置场板FB间的第1方向的距离定为h，则g＞h(参照图26)  。
此外，在图26的例子中，厚度a(第1绝缘膜LA的厚度)与距离b(第1浮置场板FA与第2浮置场板FB之间的第2方向的距离)的关系与现有结构相同，定为a＜b。
上述以外的方面与在实施例2中示出的图14是同样的。
按照本实施例，由于第1浮置场板FA与第2浮置场板FB重叠的部分的宽度宽，故用第1浮置场板FA和第2浮置场板FB形成的各电容器的电容值比现有结构的电容值大。因而，由于各电容器中的电容耦合效应提高了，故促进了第2绝缘膜LB的极化。由此，可得到即使在各第1浮置场板FA之间的下方耗尽层也容易扩展的效果，可有助于HV-MOS的高耐压化。
此外，通过提高各电容器中的电容耦合效应，各电容器保持的电位差的源漏间的离散减小了，也可得到难以产生第2绝缘膜LB的绝缘破坏的效果。
此外，在本实施例中，示出了将本发明应用于MOSFET的例子，但本发明的应用不限于此，例如也可广泛地应用于二极管或IGBT等。
<实施例6>
图27是示出与实施例6有关的HV-MOS的结构的图。在该图中，由于对与图20中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
图27的HV-MOS从图20的结构中去掉了第1浮置场板FA。在将第1绝缘膜LA和第2绝缘膜LB的厚度分别定为a、b、将第2浮置场板FB与第3浮置场板FC之间的第2方向的距离定为c时，a+b＞c。即，图27的第2浮置场板FB和第3浮置场板FC分别起到与实施例1(图6)的第1浮置场板FA和第2浮置场板FB同样的功能。因而，HV-MOS与实施例1同样地可稳定地维持高耐压。
此外，漏电极119具有在第1绝缘膜LA上延伸的第1漏电极部DA。该第1漏电极部DA在第1绝缘膜LA上在第1方向上延伸，其一部分经第2绝缘膜LB与第2浮置场板FB1的一部分重叠。再者，第3漏电极部DC中的在第1绝缘膜LA的上方并在第1方向上延伸的长度比第1漏电极部DA中的在第1绝缘膜LA上并在第1方向上延伸的长度长，而且，比第2漏电极部DB中的在第1绝缘膜LA的上方并在第1方向上延伸的长度长。即，第3漏电极部DC覆盖第1漏电极部DA和第2漏电极部DB的上方。
图28是示出在图27的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的该HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。与实施例1同样，可知硅衬底表面中的电场峰值变低、电场集中被缓和了。
此外，硅衬底表面中的最靠近漏侧的电场峰值是在第2浮置场板FB2的漏侧的边缘下，在第2浮置场板FB1的边缘下不出现峰值。这是因为，起到通常的场板的功能的第1漏电极部DA延伸到与第2浮置场板FB1的一部分重叠的位置上。此外，由于第3漏电极部DC在第1绝缘膜LA的上方较长地延伸，以便覆盖第1漏电极部DA和第2漏电极部DB的上方，故进一步缓和了硅衬底表面中的漏电极附近的电场集中。因而，由于击穿临界电场点(漏侧的n区117的第1pn结深度的部分)的附近的电场强度变低，故HV-MOS的耐压值提高了。即，按照本实施例，与实施例1相比，可实现进一步的高耐压化。
图29是示出将实施例2应用于本实施例的变形例的图。即，与图27的的结构的不同点是漏电极具有在第2绝缘膜LB上延伸到的第2漏电极部DB。如图29中所示，第2漏电极部DB中的在第1绝缘膜LA的上方并在第1方向上延伸的部分比第1漏电极部DA中的在第1绝缘膜LA上并在第1方向上延伸的长度长。即，第2漏电极部DB经第2绝缘膜LB覆盖了第1漏电极部DA的上方。如图29中所示，也可以说该第2漏电极部DB连接了图27的漏电极119与第2浮置场板FB1。
图30是示出在图29的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的该HV-MOS内部的电场分布的图。在图30中，也与图28同样，硅衬底表面中的最靠近漏侧的电场峰值是在第2浮置场板FB2的漏侧的边缘下，在第2浮置场板FB1的边缘下不出现峰值。于是，由于击穿临界电场点的附近的电场强度变低，故HV-MOS的耐压值提高了。即，按照本变形例，可实现进一步的高耐压化。
此外，在本实施例中，示出了将本发明应用于MOSFET的例子，但本发明的应用不限于此，例如也可广泛地应用于二极管或IGBT等。
<实施例7>
图27是示出与实施例7有关的HV-MOS的结构的图。在该图中，由于对与图20中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
在与实施例有关的HV-MOS中，此外，漏电极119具有在第1绝缘膜LA上延伸的第1漏电极部DA和在第2绝缘膜LB上延伸的第2漏电极部DB。而且，与现有的结构相比，第1漏电极部DA和第2漏电极部DB延伸得较长。如图31中所示，如果将第1漏电极部DA中的在第1绝缘膜LA上在第1方向上延伸的部分的长度定为d，则第2漏电极部DB中的在第1绝缘膜LA的上方并在第1方向上延伸的部分的长度比长度d多了长度e。此时，使长度d足够大，以便d＞e。此外，在图31的例子中，第1绝缘膜LA的厚度a和第1浮置场板FA与第2浮置场板FB之间的第2方向的距离b的关系与现有结构相同，定为a＜b。如图31中所示，也可以说该第1漏电极部DA将图6的漏电极119连接到第1浮置场板FA1上，该第2漏电极部DB将第2浮置场板FB1、FB2连接到图6的漏电极119上。
图32是示出在图31的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。硅衬底表面的的最靠近漏侧的电场峰值是在第1浮置场板FA2的漏侧的边缘下。
例如，与图7等比较可知，按照本实施例，最靠近漏侧的电场峰值离击穿临界电场点(漏侧的n区117的第1pn结深度的部分)较远。于是，击穿临界电场点的附近的电场强度变低，HV-MOS的耐压值提高了。
再有，在图31中，将厚度a与距离b的关系定为a＜b，但也可应用实施例1，如图33那样，定为a＞b。图34是示出在图33的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。总的来说，与图32相比，可知硅衬底表面中的电场峰值变低、电场集中被缓和了。因而，如果应用实施例1，则可实现进一步的高耐压化。
此外，本发明的应用不限于MOSFET，例如也可广泛地应用于二极管或IGBT等。图35是示出将本实施例应用于高耐压二极管(HV-二极管)的例子的图，是图5中的HV-二极管14的放大图。由于对与图5和图13中示出的同样的要素附以同一符号，故省略这里的详细的说明。再有，即使在该图中，为了谋求以后的说明的方便，也与图5相比使左右相反来描述。图35的HV-二极管相对于现有的HV-二极管(在实施例1中示出的图13中a＜b)的结构来说，与图31的第1漏电极部DA和第2漏电极部DB同样地使第1阴极电极部CA和第2阴极电极部CB延伸得较长。
图36是示出在图35的HV-二极管中在阴极电极142与阳极电极145间施加了反向电压时的该HV-二极管内的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层143与p-区200之间的第1pn结深度的电场分布。此外，该图示出了图3的C-C剖面(即，高电位岛的角部)中的电场分布。硅衬底表面中的最靠近阴极侧的电场峰值是在第1浮置场板FA2的阴极侧的边缘下，击穿临界电场点(阴极侧的n层121的第1pn结深度的部分)的附近的电场强度降低了。
另一方面，图37是示出现有的HV-二极管(在实施例1中示出的图13中a＜b的结构)中的与图36同样的电场分布的图。该图也示出了图3的C-C剖面(即，高电位岛的角部)中的电场分布。硅衬底表面中的最靠近阴极侧的电场峰值是在图35中没有的第2浮置场板FB1的漏侧的边缘下。
比较图36和图37可知，按照本实施例，最靠近阴极侧的电场峰值离击穿临界电场点较远。于是，击穿临界电场点附近的电场强度比图35的HV-二极管的情况高。因而，应用了本实施例的图35的HV-二极管可得到高的耐压。
一般来说，在高电位岛的角部处，因其形状的影响，存在特别是在HV-二极管的阴极侧(在HV-MOS的情况下，是漏侧)的硅衬底表面中的电场峰值变高的趋势。例如，在图37中也观察到硅衬底表面中的最靠近阴极侧的电场峰值比最靠近阳极侧的电场峰值大。因此，以往可能存在因在角部形成的HV-二极管或HV-MOS中的击穿临界电场点附近的电场强度变高引起的耐压的下降的情况。按照本实施例，由于能将HV-二极管或HV-MOS中的击穿临界电场点附近的电场强度抑制得较低，故在应用于角部的HV-二极管或HV-MOS的情况下特别有效。
<实施例8>
在实施例8中，示出将实施例7应用于实施例6的例子。图38是示出与本实施例有关的HV-MOS的结构的图。在该图中，由于对与图6和图29中示出的同样的要素附以同一符号，故省略这些要素的详细的说明。
与本实施例有关的HV-MOS相对于图29的结构来说，分别使第1漏电极部DA、第2漏电极部DB、第3漏电极部DC延伸得较长。如图38中所示，如果将第1漏电极部DA中的在第1绝缘膜LA上并在第1方向上延伸的部分的长度定为d，则第2漏电极部DB中的在第1绝缘膜LA的上方并在第1方向上延伸的部分的长度比长度d多了长度e。而且，第3漏电极部DC中的在第1绝缘膜LA的上方并在第1方向上延伸的部分的长度比长度d+e还多了长度f。此时，使长度d足够大，以便使d＞e且d＞f。
如图38中所示，也可以说该第2漏电极部DB将图29的漏电极119连接到第2浮置场板FB1、FB2上，此外，该第3漏电极部DC将第3浮置场板FC1连接到图29的漏电极119上。
图39是示出在图38的HV-MOS中使栅电极116-源电极114间短路、使HV-MOS成为隔断状态、在漏电极119-源电极114间施加了高电压时的HV-MOS内部的电场分布的图。在该图中，示出了从硅衬底表面(Si表面)起到n区117与p-区200之间的pn结深度的电场分布。特别是实线示出了硅衬底表面的电场分布和n-层110与p-区200之间的第1pn结深度的电场分布。硅衬底表面的的最靠近漏侧的电场峰值是在第2浮置场板FB3的漏侧的边缘下。与图30比较可知，在本实施例中，也与实施例7同样，最靠近漏侧的电场峰值离击穿临界电场点(漏侧的n区117的第1pn结深度的部分)较远。于是，击穿临界电场点的附近的电场强度变低，HV-MOS的耐压值提高了。
如上所述，在高电位岛的角部处，存在特别是在HV-二极管的阴极侧(在HV-MOS的情况下，是漏侧)的硅衬底表面中的电场峰值变高的趋势，可能发生由此产生的耐压下降的情况。按照本实施例，由于可将HV-二极管或HV-MOS的击穿临界电场点附近的电场强度抑制得较低，故在应用于高电位岛的角部的HV-二极管的情况下特别有效。
<变形例>
在以上的各实施例中，将本发明应用于应用了RESURF结构的横向器件，但本发明也可应用于纵向器件。在此示出将上述实施例1应用于纵向器件的变形例。
图40是纵向HV-MOS的芯片俯视图，图41是沿其芯片外周部(边缘端部)的D-D线的放大剖面图。在图40和图41中，对同一要素附以同一符号。此外，在两图中也对具有与图6同样的功能的要素附以与其相同的符号。
如图40中所示，在纵向HV-MOS中，在芯片的上表面上配置源电极114和栅电极116，在背面一侧配置漏电极(未图示)。在芯片的上表面的外周部上形成沟道停止区211(参照图41)，在其上形成电极212(称为「沟道停止区电极」)。
在纵向HV-MOS中，与在实施例1～8中已说明的横向HV-MOS不同，在n+衬底220上形成作为第1半导体区的n-层210。即，在n-层210下不形成p-区(第4半导体区)。n+衬底211起到HV-MOS的漏的功能，在n+衬底211的背面一侧形成漏电极221。在n-层210内形成作为第2半导体区的p阱111，在其内部形成p+区113。在p阱111的上方经第1绝缘膜LA形成的栅电极116，在p阱111和p+区113的上部形成源电极114。而且，在n-层210的芯片外周部上形成作为第3半导体区的沟道停止区211，在其上形成沟道停止区电极212。以夹住n-层210的方式形成p阱111和沟道停止区211。
在栅电极116的布线部与沟道停止区电极212之间的n-层210的上方经第1绝缘膜LA形成多个第1浮置场板FA。再者，在第1浮置场板FA上形成第2绝缘膜LB，在第2绝缘膜LB上形成多个第2浮置场板FB。如图41中所示，从第3半导体区(沟道停止区211)朝向第2半导体区(p阱111)的第1方向上分别并排地配置第1浮置场板FA和第2浮置场板FB(在图40中，简化了第1浮置场板FA、第2浮置场板FB来描述)。
在本变形例中，与实施例1同样，在将第1绝缘膜LA的厚度定为a、将第1浮置场板FA与第2浮置场板FB之间的第2方向(第1绝缘膜LA和第2绝缘膜LB的厚度方向)的距离定为b时，与现有的结构相比，加厚第1绝缘膜LA，减薄第2绝缘膜LB，使得a＞b。
这样，通过将实施例1应用于纵向HV-MOS，缓和了该HV-MOS的隔断时的第1绝缘膜LA与n-层210的界面的电场集中。因而，该HV-MOS可在芯片外周部稳定地维持高耐压，可谋求纵向HV-MOS的高耐压化。
再有，在此示出了将本发明应用于纵向HV-MOS的例子，但除此以外，也可应用于IGBT或二极管等纵向功率器件的全部，可得到同样的效果。此外，在本变形例中，只示出了应用了实施例1的情况，但当然也可应用其它的实施例。

Claims (15)

1.一种半导体器件，具备：
第1导电类型的第1半导体区；
以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；
在上述第1半导体区上形成的第1绝缘膜；
在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第1浮置场板；
在上述第1浮置场板上形成的第2绝缘膜；以及
在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第2浮置场板，其中，
在将上述第1绝缘膜的厚度定为a、将上述第1浮置场板与上述第2浮置场板之间的作为上述厚度方向的第2方向上的距离定为b时，a＞b。
2.如权利要求1中所述的半导体器件，其特征在于：
还具有在上述第3半导体区上形成的电极，
上述电极具有在上述第1绝缘膜上延伸的第1电极部和在上述第2绝缘膜上延伸的第2电极部，
上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度比上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度长。
3.如权利要求1中所述的半导体器件，其特征在于：
还具备：
在上述第2浮置场板上形成的第3绝缘膜；以及
在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第3浮置场板，
在将上述第2浮置场板与上述第3浮置场板之间的上述第2方向的距离定为c时，a＞c。
4.一种半导体器件，具备：
第1导电类型的第1半导体区；
以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；
在上述第3半导体区上形成的电极；
在上述第1半导体区上形成的第1绝缘膜；
在上述第1绝缘膜上形成的第2绝缘膜；
在上述第2绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第2浮置场板；
在上述第2浮置场板上形成的第3绝缘膜；以及
在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第3浮置场板，
其中，上述电极具有在上述第1绝缘膜上沿上述第1方向延伸的第1电极部。
5.如权利要求4中所述的半导体器件，其特征在于：
上述电极还具有在上述第2绝缘膜上延伸的第2电极部和在上述第3绝缘膜上延伸的第3电极部，
上述第3电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度比上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度长，且比上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度长。
6.如权利要求4中所述的半导体器件，其特征在于：
在将上述第1绝缘膜的厚度定为a、将上述第2绝缘膜的厚度定为b、将上述第2浮置场板与上述第3浮置场板之间的作为上述厚度方向的第2方向上的距离定为c时，a+b＞c。
7.一种半导体器件，具备：
第1导电类型的第1半导体区；
以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；
在上述第3半导体区上形成的电极；
在上述第1半导体区上形成的第1绝缘膜；
在上述第1绝缘膜上形成的第2绝缘膜；
在上述第2绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第2浮置场板；
在上述第2浮置场板上形成的第3绝缘膜；以及
在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第3浮置场板，其中，
上述电极具有在上述第1绝缘膜上延伸的第1电极部和在上述第2绝缘膜上延伸的第2电极部，
上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度比上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度长。
8.如权利要求7中所述的半导体器件，其特征在于：
上述电极还具有在上述第3绝缘膜上延伸的第3电极部，
上述第3电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度比上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度更长。
9.如权利要求8中所述的半导体器件，其特征在于：
在将上述第1电极部中在上述第1方向上延伸于上述第1绝缘膜上的部分的长度定为d、上述第2电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度定为比上述长度d多了长度e、上述第3电极部中在上述第1方向上延伸于上述第1绝缘膜上方的部分的长度定为比上述长度d+e还多了长度f时，d＞e且d＞f。
10.如权利要求7中所述的半导体器件，其特征在于：
在将上述第1绝缘膜的厚度定为a、将上述第2绝缘膜的厚度定为b、将上述第2浮置场板与上述第3浮置场板之间的作为上述厚度方向的第2方向上的距离定为c时，a+b＞c。
11.如权利要求1至权利要求10的任一项中所述的半导体器件，其特征在于：
上述第2半导体区起到晶体管的沟道区的功能，
上述第3半导体区起到上述晶体管的漏区的功能。
12.如权利要求1至权利要求10的任一项中所述的半导体器件，其特征在于：
上述第2半导体区起到二极管的阳极的功能，
上述第3半导体区起到上述二极管的阴极的功能。
13.如权利要求1至权利要求10的任一项中所述的半导体器件，其特征在于：
上述第3半导体区起到芯片的外周部的沟道停止区的功能。
14.如权利要求1至权利要求10的任一项中所述的半导体器件，其特征在于：
还具有与上述第1半导体区的下侧接触的第2导电类型的第4半导体区。
15.如权利要求14中所述的半导体器件，其特征在于：
上述第1半导体区的杂质浓度低且厚度薄，以便通过对上述第1半导体区与上述第4半导体区之间的第1pn结施加比上述第1半导体区与上述第2半导体区之间的第2pn结的击穿电压低的反向电压，在上述第2半导体区和上述第3半导体区之间使耗尽层从上述第1pn结扩展到上述半导体衬底的上表面。
CNB2004100114776A 2004-01-26 2004-12-31 半导体器件 Active CN100472803C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004016663A JP4731816B2 (ja) 2004-01-26 2004-01-26 半導体装置
JP016663/2004 2004-01-26

Publications (2)

Publication Number Publication Date
CN1649168A true CN1649168A (zh) 2005-08-03
CN100472803C CN100472803C (zh) 2009-03-25

Family

ID=34792485

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100114776A Active CN100472803C (zh) 2004-01-26 2004-12-31 半导体器件

Country Status (6)

Country Link
US (1) US7122875B2 (zh)
JP (1) JP4731816B2 (zh)
KR (1) KR100639692B1 (zh)
CN (1) CN100472803C (zh)
DE (1) DE102004059620B4 (zh)
TW (1) TWI253177B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414637B (zh) * 2008-12-01 2010-08-25 西安电子科技大学 凹槽绝缘交叠栅异质结场效应晶体管
CN102544002A (zh) * 2010-12-20 2012-07-04 三菱电机株式会社 半导体装置及其制造方法
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
CN104916671A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置
CN104934419A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
CN107680997A (zh) * 2017-10-30 2018-02-09 济南大学 带有可调型场板的横向双扩散金属氧化物半导体场效应管
CN107887432A (zh) * 2017-10-30 2018-04-06 济南大学 一种带有电荷可调型场板的横向绝缘栅双极型晶体管
CN109713032A (zh) * 2018-12-28 2019-05-03 电子科技大学 一种抗辐射半导体器件终端结构
CN113707717A (zh) * 2021-08-31 2021-11-26 电子科技大学 一种具有多浮空场板和集电极pmos结构的功率器件
CN115224113A (zh) * 2022-09-15 2022-10-21 北京芯可鉴科技有限公司 横向超结器件、横向绝缘栅双极晶体管及制造方法
CN118248739A (zh) * 2024-05-28 2024-06-25 北京智芯微电子科技有限公司 横向半导体器件及制造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679111B2 (en) * 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
JP2007318062A (ja) * 2006-04-27 2007-12-06 Matsushita Electric Ind Co Ltd 高耐圧半導体スイッチング素子
JP4935192B2 (ja) * 2006-05-31 2012-05-23 三菱電機株式会社 半導体装置
WO2008101989A1 (de) * 2007-02-22 2008-08-28 Forschungsverbund Berlin E.V. Halbleiterbauelement und verfahren zu dessen herstellung
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20090096039A1 (en) * 2007-10-10 2009-04-16 United Microelectronics Corp. High-voltage device and manufacturing method of top layer in high-voltage device
JP5312889B2 (ja) * 2008-09-29 2013-10-09 ローム株式会社 半導体装置
JP5371358B2 (ja) * 2008-09-29 2013-12-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5487851B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
WO2010067430A1 (ja) 2008-12-10 2010-06-17 トヨタ自動車株式会社 半導体装置
JP5391447B2 (ja) 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5376365B2 (ja) * 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5460279B2 (ja) * 2009-12-11 2014-04-02 株式会社日立製作所 半導体装置およびその製造方法
JP5517688B2 (ja) * 2010-03-24 2014-06-11 三菱電機株式会社 半導体装置
JP5594515B2 (ja) * 2010-03-26 2014-09-24 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
JP5505499B2 (ja) * 2010-06-04 2014-05-28 富士電機株式会社 半導体装置および駆動回路
JP5601072B2 (ja) * 2010-08-03 2014-10-08 サンケン電気株式会社 半導体装置
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
JP5979836B2 (ja) * 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9093432B2 (en) 2011-09-23 2015-07-28 Sanken Electric Co., Ltd. Semiconductor device
JP5435129B2 (ja) 2011-10-26 2014-03-05 トヨタ自動車株式会社 半導体装置
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9385188B2 (en) 2012-01-12 2016-07-05 Toyota Jidosha Kabushiki Kaisha Semiconductor device with termination region having floating electrodes in an insulating layer
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US20130334648A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for High Voltage Diodes
US10192981B2 (en) 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US9245879B2 (en) 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
US10224923B2 (en) * 2012-10-31 2019-03-05 Nxp Usa, Inc. Method and apparatus for driving a power transistor gate
JP6030923B2 (ja) * 2012-11-09 2016-11-24 シャープ株式会社 半導体装置、及びその製造方法
CN102945839B (zh) * 2012-12-06 2015-09-16 电子科技大学 一种部分场板屏蔽的高压互连结构
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
CN103779408B (zh) * 2014-01-20 2016-08-17 西安电子科技大学 基于耗尽型槽栅AlGaN/GaN HEMT器件结构及其制作方法
CN103779407B (zh) * 2014-01-20 2016-05-18 西安电子科技大学 加源场板耗尽型AlGaN/GaN HEMT器件结构及其制作方法
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
WO2016104264A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置
JP6690336B2 (ja) * 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
WO2017203671A1 (ja) * 2016-05-26 2017-11-30 新電元工業株式会社 半導体装置
JP2018157008A (ja) * 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置
US10262938B2 (en) * 2017-08-31 2019-04-16 Vanguard International Semiconductor Corporation Semiconductor structure having conductive layer overlapping field oxide
JP7160167B2 (ja) * 2018-12-28 2022-10-25 三菱電機株式会社 半導体装置
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
JP2022144785A (ja) * 2021-03-19 2022-10-03 株式会社東芝 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1131801A (en) 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
JPS56169368A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
JP3906504B2 (ja) * 1996-11-27 2007-04-18 株式会社デンソー 絶縁分離型半導体装置
JP3958404B2 (ja) 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP3905981B2 (ja) * 1998-06-30 2007-04-18 株式会社東芝 高耐圧半導体装置
JP3850146B2 (ja) 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
JP2001196578A (ja) * 1999-10-29 2001-07-19 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2002353444A (ja) * 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP3654872B2 (ja) 2001-06-04 2005-06-02 松下電器産業株式会社 高耐圧半導体装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414637B (zh) * 2008-12-01 2010-08-25 西安电子科技大学 凹槽绝缘交叠栅异质结场效应晶体管
CN102544002A (zh) * 2010-12-20 2012-07-04 三菱电机株式会社 半导体装置及其制造方法
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
CN102903760B (zh) * 2011-07-26 2015-06-03 三菱电机株式会社 半导体装置
CN104916671A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置
CN104934419A (zh) * 2014-03-20 2015-09-23 瑞萨电子株式会社 半导体器件
WO2017071378A1 (zh) * 2015-10-28 2017-05-04 无锡华润上华半导体有限公司 半导体器件耐压结构
CN107887432A (zh) * 2017-10-30 2018-04-06 济南大学 一种带有电荷可调型场板的横向绝缘栅双极型晶体管
CN107680997A (zh) * 2017-10-30 2018-02-09 济南大学 带有可调型场板的横向双扩散金属氧化物半导体场效应管
CN107887432B (zh) * 2017-10-30 2020-02-14 济南大学 一种带有电荷可调型场板的横向绝缘栅双极型晶体管
CN107680997B (zh) * 2017-10-30 2020-04-14 济南大学 带有可调型场板的横向双扩散金属氧化物半导体场效应管
CN109713032A (zh) * 2018-12-28 2019-05-03 电子科技大学 一种抗辐射半导体器件终端结构
CN109713032B (zh) * 2018-12-28 2020-12-18 电子科技大学 一种抗辐射半导体器件终端结构
CN113707717A (zh) * 2021-08-31 2021-11-26 电子科技大学 一种具有多浮空场板和集电极pmos结构的功率器件
CN113707717B (zh) * 2021-08-31 2023-09-15 电子科技大学 一种具有多浮空场板和集电极pmos结构的功率器件
CN115224113A (zh) * 2022-09-15 2022-10-21 北京芯可鉴科技有限公司 横向超结器件、横向绝缘栅双极晶体管及制造方法
CN118248739A (zh) * 2024-05-28 2024-06-25 北京智芯微电子科技有限公司 横向半导体器件及制造方法

Also Published As

Publication number Publication date
JP2005209983A (ja) 2005-08-04
DE102004059620B4 (de) 2011-07-28
TWI253177B (en) 2006-04-11
KR20050077015A (ko) 2005-07-29
US20050161761A1 (en) 2005-07-28
US7122875B2 (en) 2006-10-17
TW200525761A (en) 2005-08-01
JP4731816B2 (ja) 2011-07-27
CN100472803C (zh) 2009-03-25
KR100639692B1 (ko) 2006-10-31
DE102004059620A1 (de) 2005-08-18

Similar Documents

Publication Publication Date Title
CN1649168A (zh) 半导体器件
CN100336229C (zh) 绝缘栅型双极晶体管及其制造方法以及变流电路
CN1270389C (zh) 薄膜晶体管及其制造方法
CN1290187C (zh) 用于多电源的标准单元及其相关技术
CN1153300C (zh) 半导体装置
CN1245800C (zh) 采用续流二极管的负载驱动电路
CN1297011C (zh) 半导体装置及其制造方法
CN1691351A (zh) 电介质分离型半导体装置
CN1303689C (zh) 半导体器件
CN1897278A (zh) 半导体器件及其制造方法
CN100350625C (zh) 埋入栅型半导体器件
CN1812127A (zh) 纵型栅极半导体装置及其制造方法
CN1227745C (zh) 垂直金属－氧化物－半导体晶体管及其制造方法
CN1705231A (zh) 开关电路及半导体装置
CN1822395A (zh) 半导体器件、驱动电路以及半导体器件的制造方法
CN1236981A (zh) 薄膜晶体管及其制造方法
CN1297580A (zh) 静电保护电路以及使用了该电路的半导体集成电路
CN1301044A (zh) 半导体器件及其制造方法
CN1205554A (zh) 具有槽型结构的半导体器件及其制造方法
CN1757120A (zh) 场效应晶体管
CN1866541A (zh) 场效应晶体管和制造场效应晶体管的方法
CN100352058C (zh) 半导体器件
CN101076882A (zh) 双向场效应晶体管和矩阵转换器
CN1705137A (zh) 半导体装置
CN101043032A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant