JP6690336B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、同一の半導体チップ上に設けた高電位側（ハイサイド側）領域と低電位側（ローサイド側）領域とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を利用した素子分離方式が知られている。
ＨＶＪＴには、レベルアップ回路として機能する高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が配置されることが公知である（例えば、下記特許文献１，２参照。）。これらのレベルシフト回路を介して、高電位領域と低電位領域との間の信号伝達は行われる。
従来のＨＶＩＣの構成について説明する。図２３〜２６は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。図２３，２４はそれぞれ下記特許文献１の図１，８であり、図２６は下記特許文献２の図６である。図２３に示す従来の半導体装置は、同一のｐ-型半導体基板２０１上に高電位側領域２１１および低電位側領域２１２を備え、これらの領域間をＨＶＪＴ２１３で電気的に分離した構成を有する。高電位側領域２１１は、ｐ-型半導体基板２０１に設けられたｎ型領域２０２である。低電位側領域２１２は、ｐ-型半導体基板２０１の、ｎ-型領域２０３よりも外側（チップ外側）の部分である。
ＨＶＪＴ２１３は、ｎ型領域２０２の周囲を囲むｎ-型領域２０３である。ｎ型領域２０２およびｎ-型領域２０３には、低電位側領域２１２からＨＶＪＴ２１３および高電位側領域２１１を通って低電位側領域２１２に戻る略Ｕ字状の平面レイアウトにｐ-型半導体基板２０１の一部分（以下、ｐ-型分離領域とする）２０４が介在する。ｐ-型分離領域２０４により、ｎ型領域２０２とｎ-型領域２０３との連続した部分の一部分２０２ａ，２０３ａと他の部分とが電気的に分離される。ｐ-型分離領域２０４により囲まれた部分２０２ａ，２０３ａに、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。符号２１７は、ＨＶＪＴ２１３のレベルシフタ２１４以外の領域の寄生ダイオードである（図２４〜２６においても同様）。
図２４に示す従来の半導体装置では、ｎ型領域２０２の内部に略矩形枠状の平面レイアウトに配置したｐ-型分離領域２０５により、ｎ型領域２０２の外側の部分（以下、周縁部とする）２０２ｂと、ｎ型領域２０２の内側の部分（以下、中央部とする）とが分離される。ｎ-型領域２０３の一部をドリフト領域とする、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。図２４に示す従来の半導体装置の高電位側領域２１１、低電位側領域２１２およびＨＶＪＴ２１３の配置は、図２３に示す従来の半導体装置と同様である（図２５，２６においても同様）。
図２５に示す従来の半導体装置では、ｎ型領域２０２の内部に略Ｃ字状の平面レイアウトに配置したｐ-型分離領域２０６により、矩形状の平面レイアウトに配置したｎ型領域２０２の周縁部の３辺に沿った部分２０２ｃと、ｎ型領域２０２の中央部とが分離される。ｐ-型分離領域２０６を挟んで高電位側領域２１１と対向するｎ-型領域２０３の一部をドリフト領域とする、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。
ｎ型領域２０２の周縁部の、ｐ-型分離領域２０６により分離されていない１辺に沿った部分２０２ｄは、高電位側領域２１１の最高電位に固定される。このｎ型領域２０２の周縁部の、高電位側領域２１１の最高電位に固定された部分２０２ｄと、レベルシフタ２１４を構成するｎチャネル型ＭＯＳＦＥＴのドレイン領域（不図示）との間の拡散領域の抵抗をレベルシフト抵抗として用いている。符号２０８は、寄生ダイオード２１７を構成するｐ-型領域である。
図２６に示す従来の半導体装置では、ＨＶＪＴ２１３の一部をトレンチ２０７で分離し（例えば２箇所）、トレンチ２０７で囲まれた各領域にそれぞれレベルシフタ２１４（２１４ａ，２１４ｂ）として用いるｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴが配置されている。符号２１５，２１６は配線である。
このようにＨＶＪＴ２１３の一部をレベルシフタ２１４として用いる構成では、ｐ-型分離領域２０４〜２０６またはトレンチ２０７により、高電位側領域２１１の内部回路を配置する領域と、ＨＶＪＴ２１３のレベルシフタ２１４と、が電気的に分離される。これにより、ＨＶＪＴ２１３上を通って低電位側領域２１２から高電位側領域２１１に跨る高電位配線を必要としないため、信頼性が高い。また、ＨＶＪＴ２１３以外の領域にレベルシフタ２１４を配置する構成に比べて、レベルシフタ２１４の占有面積分だけチップサイズを縮小（シュリンク）可能である。
また、高耐圧ダイオードや高耐圧ＭＯＳＦＥＴなどは、高耐圧を安定して確保するために、耐圧構造として層間絶縁膜上に延在するように配置されたフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）を備えていることが多い。また、フィールドプレートとして、層間絶縁膜の内部に高電位側領域から低電位側領域に至るように高電位側領域の周囲を囲む渦巻き状の平面レイアウトに配置した薄膜抵抗層で構成された抵抗性フィールドプレート（ＲＦＰ：Ｒｅｓｉｓｔｉｖｅ Ｆｉｅｌｄ Ｐｌａｔｅ）などが公知である（下記特許文献３〜６参照。）。
特開平９−２８３７１６号公報 特開２００５−１２３５１２号公報 特開２０００−０２２１７５号公報 特開２００３−００８００９号公報 特表２００３−５３３８８６号公報 特許第５７４８３５３号公報
しかしながら、上述した図２３〜２６に示す従来の半導体装置では、ＨＶＪＴ２１３のレベルシフタ２１４以外の領域の寄生ダイオード２１７とレベルシフタ２１４とでドリフト長を決める因子である所定領域間の長さを等しくしており、オフ耐圧も等しい。ドリフト長を決める因子である所定領域間の長さとは、寄生ダイオード２１７では、カソードコンタクト領域（高電位のｎ+型領域：不図示）とアノードコンタクト領域（低電位のｐ+型領域：不図示）との間の、ドリフト電流が流れる方向（高電位側領域２１１側から低電位側領域２１２側へ向かう方向）の長さ（幅）である。レベルシフタ２１４では、ドレイン領域（不図示）とソース領域（不図示）との間の、ドリフト電流が流れる方向の長さである。
このように寄生ダイオード２１７とレベルシフタ２１４とでオフ耐圧が等しいことで、次の問題が生じる。オフ時にＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などのサージが入力され、レベルシフタ２１４と寄生ダイオード２１７とが同時にアバランシェ降伏した場合、レベルシフタ２１４と寄生ダイオード２１７とでほぼ均一に電流（以下、アバランシェ電流とする）が急増する。ｎチャネル型ＭＯＳＦＥＴなどで構成されるレベルシフタ２１４ではアバランシェ電流により寄生動作が誘発される（寄生ｎｐｎトランジスタがオン状態になる）ため、寄生ダイオード２１７に比べて破壊されやすい。
この問題を解決する方法として、レベルシフト抵抗を高くすることでレベルシフタ２１４に流れるアバランシェ電流を制限し、ＨＶＪＴ２１３のレベルシフタ２１４以外の領域の寄生ダイオード２１７とレベルシフタ２１４とのオフ時の破壊耐量のアンバランスを解消することが挙げられる。レベルアップ用のレベルシフタ２１４の場合には、レベルシフタ２１４のドレイン（不図示）とハイサイド電源（ハイサイド回路部の最高電位が印加される電源）との間にレベルシフト抵抗が配置される。
また、レベルシフタ２１４のオフ時の破壊耐量を向上させる別の方法として、レベルシフタ２１４のゲート幅を広げるなどによりレベルシフタ２１４のサイズを大きくし、レベルシフタ２１４単体のサージ耐量を向上させることが挙げられる。しかしながら、この場合、レベルシフタ２１４の寄生容量（出力容量Ｃｏｓｓ）が大きくなり、ｄＶ／ｄｔノイズ（ノイズによりソース・ドレイン間にかかる時間当たりの電圧変化）によりレベルシフタ２１４内の電位変動量が変わることで、ｄＶ／ｄｔノイズ耐量に悪影響が及ぶ。また、レベルシフタ２１４のデバイスサイズが大きくなることで、レベルシフタ２１４のチップ占有面積が大きくなる、スイッチング時の自己発熱量が大きくなるなどの問題がある。
また、ＨＶＩＣのハイサイド電源端子から接地電位との間にＥＳＤサージが入力された場合、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）モデルでは、数千Ｖ程度のサージが過渡的に入力される。レベルシフタは、ハイサイド回路部とローサイド回路部との間に配置され、ハイサイド電源電位を最高電位とし、接地電位を最低電位として動作する。このため、ＨＶＩＣのハイサイド電源から接地電位との間にＨＶＩＣの耐圧を超えるサージが印加された場合、ＨＶＪＴよりも破壊耐量の低いレベルシフタ部でＨＶＩＣが破壊してしまう虞がある。
この発明は、上述した従来技術による問題点を解消するため、同一の半導体チップ上にＨＶＪＴおよびレベルシフタを備えたＨＶＩＣにおいて、チップ面積の増大を抑制するとともに、サージ耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域が設けられている。前記第２半導体領域と接し、前記第１半導体領域を囲み当該第１半導体領域と離して第１導電型の第３半導体領域が設けられている。前記第３半導体領域の内部に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域と対向して前記第１半導体領域または前記第２半導体領域の内部に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域が選択的に設けられている。前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して第２導電型の第６半導体領域が選択的に設けられている。前記第６半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して、第１導電型の第７半導体領域が選択的に設けられている。層間絶縁膜は、前記第２半導体領域を覆う。第１電極は、前記第５半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する。第２電極は、前記第６半導体領域もしくは前記第７半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する。第３電極は、前記第３半導体領域および前記第４半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在して前記第１電極および前記第２電極と対向する。前記層間絶縁膜上において、前記第３電極の、深さ方向に前記第４半導体領域と対向する第１部分と前記第１電極との間隔は、前記第２電極と前記第３電極との間隔よりも広い。
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜上において、前記第１部分と前記第１電極との間隔は、前記第３電極の前記第１部分以外の第２部分と前記第１電極との間隔以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３電極の第２部分と対向する前記第１電極の第３部分は、前記層間絶縁膜上を前記第３電極の第１部分と対向する前記第１電極の第４部分よりも前記第３電極側に張り出していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第７半導体領域もしくは前記第６半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在し、前記第２電極と離して設けられた第４電極をさらに備える。前記層間絶縁膜上において、前記第３電極の前記第１部分と前記第１電極との間隔は、前記第３電極の前記第２部分と前記第４電極との間隔よりも広いことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域が設けられている。前記第２半導体領域と接し、かつ前記第１半導体領域を囲み当該第１半導体領域と離して第１導電型の第３半導体領域が設けられている。前記第３半導体領域の内部に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域と対向して前記第１半導体領域または前記第２半導体領域の内部に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域が選択的に設けられている。前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して第２導電型の第６半導体領域が選択的に設けられている。前記第６半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して、第１導電型の第７半導体領域が選択的に設けられている。層間絶縁膜は、前記第２半導体領域を覆う。第１電極は、前記第５半導体領域に電気的に接続する。第２電極は、前記第６半導体領域もしくは前記第７半導体領域に電気的に接続する。第３電極は、前記第３半導体領域および前記第４半導体領域に電気的に接続する。第４電極は、前記第２電極と前記第３電極との間の前記層間絶縁膜の内部に設けられている。前記第４電極の両端はそれぞれ前記第２電極および前記第３電極に接続されている。前記第４電極は、前記第４半導体領域と対向する部分で他の部分よりも幅が狭い。
また、この発明にかかる半導体装置は、上述した発明において、前記第４電極は、両端をそれぞれ前記第２電極および前記第３電極に接続され、前記第１半導体領域側から前記第３半導体領域側に至るように前記第１半導体領域の周囲を囲む渦巻き状のレイアウトに配置された抵抗体で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４電極は、前記第１半導体領域の周囲を囲む環状のレイアウトに、かつ互いに離して配置された複数の導電体層で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４電極は、ポリシリコンで構成されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極および前記第２電極は、互いに離して、前記第１半導体領域の周囲を囲む環状をなす平面レイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３電極は、前記第１電極および前記第２電極と離して、前記第１電極および前記第２電極よりも外側に、前記第１半導体領域の周囲を囲むレイアウトに配置されていることを特徴とする。
上述した発明によれば、ＨＶＪＴ（第２，３半導体領域間のｐｎ接合）に配置したレベルシフタのドリフト領域（第２半導体領域）にかかる電界を、ＨＶＪＴのレベルシフタ以外の部分よりも緩和させることができる。このため、レベルシフタのオフ耐圧をＨＶＪＴのレベルシフタ以外の部分の寄生ダイオードのオフ耐圧よりも高くすることができる。これにより、アバランシェ電流による寄生ｎｐｎトランジスタ動作をトリガとして破壊に至るレベルシフタにアバランシェ電流が流れ込むことを抑制することができ、レベルシフタがアバランシェ破壊する前にＨＶＪＴのレベルシフタ以外の領域でサージ電流を支配的に流すことができる。また、上述した発明によれば、第１〜３電極の寸法を構成することでＨＶＪＴのレベルシフタ以外の領域の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランス（オフ耐圧差）を調整することができるため、チップ面積が増大しない。
本発明にかかる半導体装置によれば、同一の半導体チップ上にＨＶＪＴおよびレベルシフタを備えたＨＶＩＣにおいて、チップ面積の増大を抑制するとともに、サージ耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。 図５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図５の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図５の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図９の切断線Ｇ−Ｇ’における断面構造を示す断面図である。 図９の切断線Ｈ−Ｈ’における断面構造を示す断面図である。 図９の切断線Ｉ−Ｉ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図１３の切断線Ｊ−Ｊ’における断面構造を示す断面図である。 図１３の切断線Ｋ−Ｋ’における断面構造を示す断面図である。 図１３の切断線Ｍ−Ｍ’における断面構造を示す断面図である。 実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。 実施の形態６にかかる半導体装置の平面レイアウトを示す平面図である。 実施の形態７にかかる半導体装置の平面レイアウトを示す平面図である。 実施の形態７にかかる半導体装置の平面レイアウトを示す平面図である。 一般的な高耐圧集積回路装置の接続構成の一例を示す回路図である。 レベルアップ回路の構成を示す回路図である。 従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置として、高耐圧集積回路装置（ＨＶＩＣ）の構成について説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板１００のおもて面側から見た各部の平面形状および配置構成である。図１には、半導体基板（半導体チップ）１００をおもて面側からみた状態を示す（図５，９においても同様）。例えば、電力変換用ブリッジ回路の一相分（不図示）を構成する直列接続された２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）のうちの高電位側（ハイサイド側）のＩＧＢＴ（以下、上アームのＩＧＢＴとする）を駆動するＨＶＩＣを例に説明する。
図１に示す実施の形態１にかかる半導体装置は、同一の半導体基板１００上に高電位側領域１０１および低電位側領域１０２を備え、これらの領域をＨＶＪＴ１０３で電気的に分離したＨＶＩＣである。高電位側領域１０１は、略矩形状の平面レイアウトに配置したｎ型拡散領域（第１半導体領域）１ａで構成される。ｎ型拡散領域１ａは、ハイサイド回路部（不図示）の最高電位（ハイサイド電源電位）Ｈ−ＶＤＤに電気的に接続されている。ｎ型拡散領域１ａには、ハイサイド回路形成領域１ｂが配置されている。ハイサイド回路形成領域１ｂには、ハイサイド回路部の各電極パッドが配置されている。
また、ハイサイド回路形成領域１ｂには、ハイサイド回路部や、後述するレベルアップ回路のｎチャネル型ＭＯＳＦＥＴ（以下、ｎｃｈＭＯＳＦＥＴとする）１０４を除く構成部などが配置されている。ハイサイド回路部は、例えば、ハイサイド電源電位Ｈ−ＶＤＤを電源電位とし、電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位ＶＳを基準電位として動作する例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である（図２２の符号１４６参照）。レベルアップ回路のｎｃｈＭＯＳＦＥＴ１０４を除く構成部とは、例えばレベルアップ回路のレベルシフト抵抗である。
低電位側領域１０２は、ｐ型の半導体基板１００の、ＨＶＪＴ１０３よりも外側の部分（以下、ｐ型基板領域とする）２で構成される。ｐ型基板領域２は、ＨＶＩＣの最低電位である例えば接地電位ＧＮＤに固定されている。ｐ型基板領域２には、例えばバックゲートとなるｎ型拡散領域（不図示）が選択的に設けられ、このｎ型拡散領域にローサイド回路部（不図示）などが配置される。ローサイド回路部は、ハイサイド電源電位Ｈ−ＶＤＤよりも低い電源電位（ローサイド電源電位）ＶＣＣを電源電位とし、ＨＶＩＣの最低電位を基準電位として動作するＣＭＯＳ回路である。
ｎ型拡散領域１ａとｐ型基板領域２との間には、耐圧領域であるｎ-型拡散領域（第２半導体領域）３が配置されている。ｎ-型拡散領域３は、例えば、ｎ型拡散領域１ａの周囲を囲む略矩形枠状（環状）の平面レイアウトに配置されている。また、ｎ-型拡散領域３は、接地電位ＧＮＤと電気的に接続される第１ｐ型分離領域４によりｎ型拡散領域１ａの一部と電気的に分離されている。図１には、第１ｐ型分離領域４を太線で示す（図５，９，１３，１７〜２０においても同様）。ｎ-型拡散領域３は、ｎ型拡散領域１ａとの間に第１ｐ型分離領域４が存在しない部分（後述する第２ＨＶＪＴ部２２）でｎ型拡散領域１ａに接している。また、ｎ-型拡散領域３は、接地電位ＧＮＤと電気的に接続される第２ｐ型分離領域（第３半導体領域）５によりｐ型基板領域２と電気的に分離されている。
ｎ-型拡散領域３の高電位側には、ｎ型拡散領域１ａとの間に第１ｐ型分離領域４が存在する部分（後述する第１ＨＶＪＴ部２１）に、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域（第５半導体領域）６が配置されている。第１ｐ型分離領域４がｎ型拡散領域１ａの内部に配置されている場合、ｎ+型ドレイン領域６は、ｎ型拡散領域１ａの、第１ｐ型分離領域４よりも外側の部分に配置されていてもよい。
また、ｎ-型拡散領域３の高電位側には、ｎ型拡散領域１ａとの間に第１ｐ型分離領域４が存在しない部分（後述する第２ＨＶＪＴ部２２）に、ハイサイド電源電位Ｈ−ＶＤＤのｎ+型ピックアップ領域（第６半導体領域）７が配置されている。図１には、第１，２ＨＶＪＴ部２１，２２間の境界を破線で示す（図５，９においても同様）。ｎ+型ピックアップ領域７は、ｎ型拡散領域１ａに配置されていてもよい。ｎ+型ピックアップ領域７は、後述するＨＶＪＴ１０３の寄生ダイオード１２５のカソードコンタクト領域として機能する。
第１ｐ型分離領域４は、例えば、ｎ型拡散領域１ａとｎ-型拡散領域３との間に、ハイサイド回路形成領域１ｂの周囲を囲む例えば略Ｕ字状または略Ｃ字状の平面レイアウトに配置されている。第１ｐ型分離領域４は、第２ｐ型分離領域５と離して配置されていればよく、ｎ型拡散領域１ａに配置されていてもよいし、ｎ-型拡散領域３に配置されていてもよい。第１ｐ型分離領域４をｎ型拡散領域１ａに配置する場合、第１ｐ型分離領域４の内側にハイサイド回路形成領域１ｂが配置される。
第２ｐ型分離領域５は、例えば、ｎ-型拡散領域３に接し、かつｎ-型拡散領域３の周囲を囲む平面レイアウトに配置されている。第２ｐ型分離領域５は、ｎ-型拡散領域３の周縁部内部に配置されてもよい。第２ｐ型分離領域５には、接地電位の電極パッド（以下、ＧＮＤパッドとする）が配置されている。第２ｐ型分離領域５には、ｎ-型拡散領域３と離して、ｎ-型拡散領域３の周囲を囲む略矩形枠状の平面レイアウトにｐ+型コンタクト領域８が配置されている。ｐ+型コンタクト領域８は、後述するＨＶＪＴ１０３の寄生ダイオード１２５のアノードコンタクト領域として機能する。
このように、ｎ-型拡散領域３、第１，２ｐ型分離領域４，５およびｐ+型コンタクト領域８は、ハイサイド回路形成領域１ｂの周囲を囲む同心円状（略矩形枠状）の平面レイアウトに配置されている。第２ｐ型分離領域５とｎ-型拡散領域３との間のｐｎ接合で寄生ダイオード１２５（後述する図３参照）が形成される。この寄生ダイオード１２５でＨＶＪＴ１０３が構成される。高電位側領域１０１と低電位側領域１０２との間にＨＶＪＴ１０３を設けることで、高電位側領域１０１と低電位側領域１０２とを高耐圧で電気的に分離することができる。
ＨＶＪＴ１０３の高電位側には、第１，２ＦＰ（第１，２電極）３１，３２が互いに離して配置されている。第１ＦＰ３１は、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域６に接する。第１ＦＰ３１とｎ+型ドレイン領域６とのコンタクト（電気的接触部）３４は、例えば、ｎ+型ドレイン領域６とほぼ同じ大きさ（面積および形状）の略直線状の平面レイアウトに配置されている。第２ＦＰ３２は、ｎ+型ピックアップ領域７に接する。第２ＦＰ３２とｎ+型ピックアップ領域７とのコンタクト３５は、例えば、ｎ+型ピックアップ領域７とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。また、第２ＦＰ３２は、ハイサイド電源電位の電極パッド（以下、Ｈ−ＶＤＤパッドとする）に接続されている。第１，２ＦＰ３１，３２は、層間絶縁膜（不図示）上を低電位側に延在し、ＨＶＪＴ１０３の表面電位分布を均一化する機能を有する。
ＨＶＪＴ１０３の低電位側には、第１，２ＦＰ３１，３２と離して、第３ＦＰ（第３電極）３３が配置されている。第３ＦＰ３３は、ｐ+型コンタクト領域８に接する。第３ＦＰ３３とｐ+型コンタクト領域８とのコンタクト３６は、略直線状の平面レイアウトに配置されている。第３ＦＰ３３とｐ+型コンタクト領域８とのコンタクト３６は、複数配置されていてもよい。また、第３ＦＰ３３は、後述するｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域（第４半導体領域）９に接する。第３ＦＰ３３とｎ+型ソース領域９とのコンタクト３７は、例えば、ｎ+型ソース領域９とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。また、第３ＦＰ３３は、ＧＮＤパッドに接続され、接地電位ＧＮＤに固定されている。
第３ＦＰ３３は、層間絶縁膜上を高電位側に延在し、ＨＶＪＴ１０３の表面電位分布を均一化する機能を有する。第２，３ＦＰ３２，３３は、それぞれＨＶＪＴ１０３の寄生ダイオード１２５のカソード電極およびアノード電極として機能する。図１において、第１〜３ＦＰ３１〜３３は太線枠で囲んだハッチング部分である（図５，９においても同様）。また、図１には、第３ＦＰ３３のコンタクト３６を３箇所（第３ＦＰ３３のｎ+型ソース領域９付近、ｎ-型拡散領域３を挟んで第２ＦＰ３２のｎ+型ピックアップ領域７に対向する部分）に配置した場合を示す（図５，９においても同様）。第１〜３ＦＰ３１〜３３の平面レイアウトの詳細な説明は後述する。
第１ＨＶＪＴ部２１は、ｎ型拡散領域１ａとｎ-型拡散領域３との間に第１ｐ型分離領域４が存在し、ｎ型拡散領域１ａとｎ-型拡散領域３とが電気的に分離された部分である。すなわち、第１ＨＶＪＴ部２１は、略矩形枠状のｎ-型拡散領域３の略３辺に相当する略Ｕ字状または略Ｃ字状の部分である。第１ＨＶＪＴ部２１には、レベルアップ回路のｎｃｈＭＯＳＦＥＴ１０４が配置される。図１には、第１ＨＶＪＴ部２１に１つのｎｃｈＭＯＳＦＥＴ１０４を配置した場合を示すが、ｎｃｈＭＯＳＦＥＴ１０４を複数配置する場合、第２ＨＶＪＴ部２２からの距離が均等となる位置に各ｎｃｈＭＯＳＦＥＴ１０４が配置されることが好ましい。
ｎｃｈＭＯＳＦＥＴ１０４は、上述したｎ-型拡散領域３、第２ｐ型分離領域５、ｐ+型コンタクト領域８および第１，３ＦＰ３１，３３を、それぞれドリフト領域、ベース領域、ベースコンタクト領域、ドレイン電極およびソース電極とする。ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９は、ｎ+型ドレイン領域６と対向して第２ｐ型分離領域５に配置され、ｐ+型コンタクト領域８に接する。また、ｎ+型ソース領域９は、上述したようにコンタクト３７を介して第３ＦＰ３３に接する。ｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１は、第２ｐ型分離領域５の、ｎ+型ソース領域９とｎ-型拡散領域３とに挟まれた部分に配置されている。
第２ＨＶＪＴ部２２は、ｎ-型拡散領域３の第１ＨＶＪＴ部２１以外の部分であり、ｎ型拡散領域１ａとｎ-型拡散領域３との間に第１ｐ型分離領域４が存在しないことで、ｎ型拡散領域１ａとｎ-型拡散領域３とが電気的に接続された部分である。具体的には、第２ＨＶＪＴ部２２は、略矩形枠状のｎ-型拡散領域３の残りの１辺に相当する略直線状の部分である。第２ＨＶＪＴ部２２と、第１ＨＶＪＴ部２１との境界を縦破線で示す。このように、ＨＶＪＴ１０３には、寄生ダイオード１２５と一体的にｎｃｈＭＯＳＦＥＴ１０４が配置される。
第１〜３ＦＰ３１〜３３の平面レイアウトについて説明する。第１ＦＰ３１は、第１ＨＶＪＴ部２１に配置されている。第１ＦＰ３１は、第１ＨＶＪＴ部２１の、少なくともｎｃｈＭＯＳＦＥＴ１０４を配置した部分（以下、ＭＯＳ領域とする）２１ａに配置されている。第１ＦＰ３１は、層間絶縁膜１４上を周方向（高電位側領域１０１の周囲を囲む方向）に、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分（ｎｃｈＭＯＳＦＥＴ１０４を配置していない部分）に延在していてもよい。具体的には、第１ＦＰ３１は、例えば、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａを含むように、ｎ-型拡散領域３の１辺に沿った略直線状の平面レイアウトに配置されている。
第２ＦＰ３２は、第２ＨＶＪＴ部２２に配置されている。第２ＦＰ３２は、層間絶縁膜１４上を第２ＨＶＪＴ部２２から、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分に延在していてもよい。具体的には、第２ＦＰ３２は、例えば、ｎ-型拡散領域３の残りの３辺に沿って略Ｕ字状または略Ｃ字状の平面レイアウトに配置されている。すなわち、第１ＦＰ３１および第２ＦＰ３２は、互いに離して、第１ｐ型分離領域４よりも外側に、高電位側領域１０１の周囲を囲む１つの略矩形枠状をなす平面レイアウトに配置されている。第３ＦＰ３３は、例えば、層間絶縁膜１４を挟んで深さの方向にｐ+型コンタクト領域８に対向する位置に、ｐ+型コンタクト領域８に沿った略矩形枠状の平面レイアウトに配置されている。
層間絶縁膜１４上において、第３ＦＰ３３の、深さ方向にｎ+型ソース領域９と対向する部分（以下、第１部分とする：破線矩形で囲む部分）３３ａと、第１ＦＰ３１の、第１部分と対向する部分（以下、第４部分とする：破線矩形で囲む部分）３１ａと、の間隔ｘ１は、第２，３ＦＰ３２，３３間の間隔ｘ２よりも広い（ｘ１＞ｘ２）。また、層間絶縁膜１４上において、第１ＦＰ３１の第４部分３１ａと第３ＦＰ３３の第１部分３３ａとの間隔ｘ１は、第３ＦＰ３３の第１部分３３ａ以外の部分（以下、第２部分とする）３３ｂと、第１ＦＰ３１の第４部分３１ａ以外の部分（以下、第３部分とする）３１ｂと、の間隔ｘ３よりも広い（ｘ１＞ｘ３）。図示していないが、これらの間隔ｘ１，ｘ３は同じでもよい（ｘ１＝ｘ３）。すなわち、ｎｃｈＭＯＳＦＥＴ１０４の低電位側ＦＰから高電位側ＦＰまでの距離（間隔ｘ１）は、ＨＶＪＴ１０３の寄生ダイオード１２５のうちｎｃｈＭＯＳＦＥＴ１０４以外の領域の寄生ダイオード１０５の低電位側ＦＰから高電位側ＦＰまでの距離（間隔ｘ２）よりも広い。第３ＦＰ３３の第１部分３３ａは、第３ＦＰ３３の、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａの部分である。第３ＦＰ３３の第１部分３３ａ以外の部分とは、第３ＦＰ３３の、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分である。
層間絶縁膜１４上において第３ＦＰ３３の第１部分３３ａと第１ＦＰ３１の第４部分３１ａとの間隔ｘ１を相対的に広くするには、例えば、第１ＦＰ３１の第３部分３１ｂを第４部分３１ａよりも低電位側（チップ外側）に張り出した平面形状とすることで、第３ＦＰ３３の第２部分３３ｂと第１ＦＰ３１の第３部分３１ｂとの間隔ｘ３を狭くすればよい。すなわち、第１ＦＰ３１の第３部分３１ｂの周方向と直交する方向（張り出し方向に平行な方向）の幅ｗ１ｂは、第１ＦＰ３１の第４部分３１ａの周方向と直交する方向の幅ｗ１ａよりも広い（ｗ１ａ＜ｗ１ｂ）。第１ＦＰ３１の第３部分３１ｂは、低電位側に向かうほど周方向の幅ｗ１ｃを狭くした略台形状の平面形状で層間絶縁膜１４上に延在していてもよい。第３ＦＰ３３の第２部分３３ｂを高電位側に張り出すことで、第１ＦＰ３１の第３部分３１ｂと第３ＦＰ３３の第２部分３３ｂとの間隔ｘ３を狭くしてもよい。これらの間隔ｘ１〜ｘ３は、オフ時にアバランシェ電流が流れたときに破壊に至らない程度にｎｃｈＭＯＳＦＥＴ１０４の破壊耐量を確保可能な寸法で設定される。
このように層間絶縁膜１４上においてｎｃｈＭＯＳＦＥＴ１０４のＦＰ間の間隔ｘ１を相対的に広げることで、ｎｃｈＭＯＳＦＥＴ１０４のドリフト領域（第１ＨＶＪＴ部２１のＭＯＳ領域２１ａのｎ-型拡散領域３）の表面電界を緩和することができる。これにより、オフ時にｎｃｈＭＯＳＦＥＴ１０４でアバランシェ降伏が起きる印加電圧（オフ耐圧）を相対的に高くすることができる。すなわち、Ｈ−ＶＤＤパッドに高電圧がかかったときに、ＨＶＪＴ１０３の寄生ダイオード１０５のＦＰ（第１ＦＰ３１の第３部分３１ｂ、第２ＦＰ３２、第３ＦＰ３３の第２部分３３ｂ）の相対的に張り出した部分に電界が集中する。このため、ｎｃｈＭＯＳＦＥＴ１０４よりも先にＨＶＪＴ１０３の寄生ダイオード１０５でアバランシェ降伏が起きる。したがって、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間の間隔（以下、高濃度領域間隔とする）Ｌ１と、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間の間隔（以下、高濃度領域間隔とする）Ｌ２が同じであっても、ｎｃｈＭＯＳＦＥＴ１０４のオフ耐圧がＨＶＪＴ１０３の寄生ダイオード１０５のオフ耐圧よりも高くなる。
ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間隔Ｌ１とは、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９とｎ+型ドレイン領域６との間隔（径方向の幅）である。径方向は、ドリフト電流が流れる方向（すなわち高電位側領域１０１側から低電位側領域１０２側へ向かう方向）と一致する。ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間隔Ｌ１はｎｃｈＭＯＳＦＥＴ１０４のドリフト長を決める因子の１つである。ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間隔Ｌ２とは、ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域（ｎ+型ピックアップ領域７）とアノードコンタクト領域（ｐ+型コンタクト領域８）との間隔である。ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間隔Ｌ２はＨＶＪＴ１０３の寄生ダイオード１０５のドリフト長を決める因子の１つである。
第２ＦＰ３２の周方向と直交する方向の幅ｗ２は、層間絶縁膜１４上において例えば第２ＦＰ３２の全周にわたって一様であってもよい。第３ＦＰ３３の周方向と直交する方向の幅ｗ３は、層間絶縁膜１４上において例えば第３ＦＰ３３の全周にわたって一様であってもよい。層間絶縁膜１４上におけるＦＰ間の間隔が上述したようにｘ１＞ｘ２を満たしていればよく、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分において層間絶縁膜１４上における低電位側ＦＰから高電位側ＦＰまでの距離（間隔ｘ２，ｘ３）が周方向にわたって等しくてもよい（ｘ１＞ｘ２、かつｘ２＝ｘ３）。
次に、ＨＶＪＴ１０３の断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。具体的には、図２には、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａの断面構造を示す。図３には、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分の断面構造を示す。図４には、第２ＨＶＪＴ部２２の断面構造を示す。すなわち、図２にはｎｃｈＭＯＳＦＥＴ１０４の断面構造を示し、図３，４にはＨＶＪＴ１０３の寄生ダイオード１０５の断面構造を示す。
図２〜４に示すように、ｐ型の半導体基板１００のおもて面の表面層には、ｎ型拡散領域１ａ、ｐ型基板領域２（図１参照）、ｎ-型拡散領域３および第１，２ｐ型分離領域４，５がそれぞれ選択的に設けられている。ｐ型の半導体基板１００のおもて面は、第１〜３ＦＰ３１〜３３とのコンタクト３４〜３７となる部分を除いて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）膜１２および層間絶縁膜１４で覆われている。低電位側領域１０２であるｐ型基板領域２は、ｎ-型拡散領域３よりも外側に配置されている。ｐ型基板領域２の深さは、例えば、ｎ-型拡散領域３の深さ以上である。
ｎ-型拡散領域３は、高電位側領域１０１であるｎ型拡散領域１ａよりも外側に配置されている。ｎ-型拡散領域３の深さは、例えばｎ型拡散領域１ａの深さと同じであってもよい。ｎ-型拡散領域３と基板裏面側のｐ型領域１０とでシングルリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵｒｆａｃｅ Ｆｉｅｌｄ）構造が構成されている。基板裏面側のｐ型領域１０とは、ｐ型の半導体基板１００の、ｎ型拡散領域１ａおよびｎ-型拡散領域３よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。
ｎ-型拡散領域３またはｎ型拡散領域１ａの、基板おもて面側の表面層には、高電位側に、互いに離して、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域６（図２）とｎ+型ピックアップ領域７とがそれぞれ選択的に設けられている（図４）。ｎ+型ドレイン領域６は第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに設けられ、ｎ+型ピックアップ領域７は第２ＨＶＪＴ部２２に設けられている。ｎ-型拡散領域３の、基板おもて面側の表面層に、ダブルリサーフ構造をなすｐ型拡散領域（不図示）が設けられていてもよい。この場合、ｎ+型ドレイン領域６およびｎ+型ピックアップ領域７は、ダブルリサーフ構造をなすｐ型拡散領域と離して、当該ｐ型拡散領域よりも高電位側に配置される。
第１ｐ型分離領域４は、第１ＨＶＪＴ部２１において、例えばｎ型拡散領域１ａとｎ-型拡散領域３との間に設けられている。第１ｐ型分離領域４の深さは、基板裏面側のｐ型領域１０に達する深さで設けられている。第１ｐ型分離領域４の深さは、例えばｎ-型拡散領域３の深さと同じであってもよい。また、第１ｐ型分離領域４は、基板裏面側のｐ型領域１０から基板おもて面に露出するようにスリット状に残るｐ型の半導体基板１００の一部であってもよい。基板おもて面に露出とは、ＬＯＣＯＳ膜１２に接するように配置されていることである。
第２ｐ型分離領域５は、ｎ-型拡散領域３よりも外側に配置されている。第２ｐ型分離領域５の深さは、基板裏面側のｐ型領域１０に達する深さで設けられている。第２ｐ型分離領域５の深さは、例えばｎ-型拡散領域３の深さよりも浅くてもよい。第２ｐ型分離領域５の内部には、第１ＨＶＪＴ部２１から第２ＨＶＪＴ部２２にわたって、ｐ+型コンタクト領域８が選択的に設けられている（図３，４）。また、第２ｐ型分離領域５の内部には、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９が選択的に設けられている（図２）。
図２に示すように、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａには、プレーナゲート型の横型のｎｃｈＭＯＳＦＥＴ１０４が設けられている。また、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａには、ｎ-型拡散領域３、第２ｐ型分離領域５およびｎ+型ソース領域９からなる寄生ｎｐｎトランジスタ１０６が生じる。上述したｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９およびｎ+型ドレイン領域６は、ｎ-型拡散領域３を挟んで対向する。第２ｐ型分離領域５の、ｎ-型拡散領域３とｎ+型ソース領域９とに挟まれた部分の表面には、ゲート絶縁膜１３を介してｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１が設けられている。ゲート電極１１は、ｎ+型ドレイン領域６との間においてｎ-型拡散領域３を覆うＬＯＣＯＳ膜１２上に延在していてもよい。
第１ＦＰ３１の第４部分３１ａは、コンタクト３４を介してｎ+型ドレイン領域６に接する。第１ＦＰ３１の第４部分３１ａは、層間絶縁膜１４上を低電位側に延在している。第３ＦＰ３３の第１部分３３ａは、コンタクト３７を介してｎ+型ソース領域９に接し、かつ層間絶縁膜１４によりｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１と電気的に絶縁されている。第３ＦＰ３３の第１部分３３ａは、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａにおいてｐ+型コンタクト領域８に接していてもよい。また、第３ＦＰ３３の第１部分３３ａは、層間絶縁膜１４上を高電位側に延在している。第３ＦＰ３３の第１部分３３ａは、ゲート電極１１よりも高電位側に延在していてもよい。
図３に示すように、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分には、ｎ+型ソース領域９およびｎ+型ドレイン領域６が設けられておらず、第２ｐ型分離領域５をアノード領域とし、ｎ-型拡散領域３をカソード領域とする寄生ダイオード１０５が形成されている。層間絶縁膜１４上には、ＭＯＳ領域２１ａから周方向（図面奥行き方向）に第１ＦＰ３１が延在する。この第１ＦＰ３１の、ＭＯＳ領域２１ａから延在する部分が第１ＦＰ３１の第３部分３１ｂである。第３ＦＰ３３の第２部分３３ｂは、ＭＯＳ領域２１ａから周方向に延在する。
第３ＦＰ３３は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の第２部分３３ｂにおいてｐ+型コンタクト領域８のみに接し、ｐ+型コンタクト領域８を介して第２ｐ型分離領域５と電気的に接続する。第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分における第１，３ＦＰ３１，３３間の間隔ｘ３は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａにおける第１，３ＦＰ３１，３３間の間隔ｘ１よりも狭い。第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分における第１，３ＦＰ３１，３３間の間隔ｘ３が相対的に狭くなるように、第１ＦＰ３１の第３部分３１ｂが低電位側に張り出している、または、第３ＦＰ３３の第２部分３３ｂが部分的に高電位側に張り出している、もしくはその両方であってもよい。
図４に示すように、第２ＨＶＪＴ部２２には、上述したｎ+型ピックアップ領域７が設けられている。第２ｐ型分離領域５をアノード領域とし、ｎ-型拡散領域３をカソード領域とする寄生ダイオード１０５が形成されている。第２ＦＰ３２は、コンタクト３５を介してｎ+型ピックアップ領域７に接続されている。第２ＦＰ３２は、層間絶縁膜１４上を低電位側に延在している。第３ＦＰ３３は、第１ＨＶＪＴ部２１から延在し、ｐ+型コンタクト領域８のみに接し、ｐ+型コンタクト領域８を介して第２ｐ型分離領域５と電気的に接続する。
層間絶縁膜１４上において、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分および第２ＨＶＪＴ部２２における第２，３ＦＰ３２，３３間の間隔ｘ２は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａにおける第１，３ＦＰ３１，３３間の間隔ｘ１よりも狭い。具体的には、層間絶縁膜１４上において第１ＨＶＪＴ部２１のＭＯＳ領域２１ａ以外の部分および第２ＨＶＪＴ部２２における第２，３ＦＰ３２，３３間の間隔ｘ２が相対的に狭くなるように、第２ＦＰ３２が低電位側に張り出している、または第３ＦＰ３３の第２部分３３ｂが部分的に高電位側に張り出している、もしくは、その両方であってもよい。第１ＨＶＪＴ部２１の、第２ＦＰ３２が延在する部分の断面構造は、図３の符号３１ｂを符号３２に代えた断面構造と同様である。
以上、説明したように、実施の形態１によれば、レベルシフタ（例えばｎｃｈＭＯＳＦＥＴ）のＦＰ間の間隔を、ＨＶＪＴのレベルシフタ以外の領域の寄生ダイオードのＦＰ間の間隔よりも広くすることで、レベルシフタのドリフト領域にかかる電界を緩和させることができ、レベルシフタのオフ耐圧をＨＶＪＴのレベルシフタ以外の領域の寄生ダイオードのオフ耐圧よりも高くすることができる。このため、オフ時にＨ−ＶＤＤパッドにＥＳＤなどのサージが入力された際に、アバランシェ電流は、主に、寄生ｎｐｎトランジスタ動作の生じない部分（第１ＨＶＪＴ部のＭＯＳ領域以外の部分、第２ＨＶＪＴ部）を経由してＧＮＤパッドに流れる。すなわち、アバランシェ電流による寄生ｎｐｎトランジスタ動作をトリガとして破壊に至るレベルシフタにアバランシェ電流が流れ込むことを抑制することができる。これにより、レベルシフタがアバランシェ降伏することを抑制することができるため、半導体装置全体のサージ耐量を向上させることができる。この効果は、特にＨＢＭモデルのメモリに有用である。
また、実施の形態１によれば、従来構造のようにレベルシフト抵抗を高くしてアバランシェ電流を制限したり、レベルシフタのデバイスサイズを大きくする場合に比べて、信号伝達などの電気的特性への悪影響が小さい。また、ＦＰの寸法（張り出し幅）を調整することでＨＶＪＴのレベルシフタ以外の領域の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランス（オフ耐圧差）を調整することができるため、チップ面積が増大しない。したがって、同一の半導体チップ上にＨＶＪＴおよびレベルシフタを備えたＨＶＩＣにおいて、チップ面積の増大を最小限に抑制するとともに、サージ耐量を向上させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図５は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。図６は、図５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図７は、図５の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図８は、図５の切断線Ｆ−Ｆ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１，２ＦＰ３１，３２と第３ＦＰ３３との間に抵抗性フィールドプレート（第４電極）４０を備える点である。
具体的には、抵抗性フィールドプレート４０は、ｎ-型拡散領域３を覆う層間絶縁膜１４の内部に設けられ、層間絶縁膜１４により第１〜３ＦＰ３１〜３３およびｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１と電気的に絶縁されている。抵抗性フィールドプレート４０は、例えば、ｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１よりも内側に配置されている。抵抗性フィールドプレート４０は、例えば、高電位側領域１０１側（内周側）から低電位側領域１０２側（外周側）に至るように高電位側領域１０１の周囲を囲む渦巻き状の平面レイアウトに配置したポリシリコン（ｐｏｌｙ−Ｓｉ）などの抵抗性の材料からなる薄膜抵抗層である。
抵抗性フィールドプレート４０は、図示省略する部分で、高電位側端部を第２ＦＰ３２に接続され、低電位側端部を第３ＦＰ３３に接続されている。抵抗性フィールドプレート４０の最も内周側の渦巻き線は、第１，２ＦＰ３１，３２と深さ方向に対向するように配置されていてもよい。抵抗性フィールドプレート４０の最も外周側の渦巻き線は、第３ＦＰ３３と深さ方向に対向するように配置されていてもよい。抵抗性フィールドプレート４０は、第１〜３ＦＰ３１〜３３と同様に、ＨＶＪＴ１０３の表面電位分布を均一化する機能を有する。第１，２ＦＰ３１，３２と第３ＦＰ３３との間隔は例えば周方向に等しくてもよい。
また、抵抗性フィールドプレート４０は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分４１の渦巻き線の幅ｗ１１を他の部分４２の渦巻き線の幅ｗ１２よりも狭くしている（ｗ１１＜ｗ１２）。これにより、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分４１における耐圧構造の表面電界が緩和されるため、ＨＶＪＴ１０３よりも相対的に耐圧を高くすることができる。第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分４１とは、ｎ+型ドレイン領域６とｎ+型ソース領域９との間に位置する部分である。他の部分４２よりも渦巻き線の幅ｗ１１を狭くする領域（第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分４１の範囲）は、少なくとも、ｎ+型ソース領域９のドリフト電流が流れる方向で対向する領域に位置するように配置する。図５には、抵抗性フィールドプレート４０の、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分４１を他の部分４２よりも細線で示す。抵抗性フィールドプレート４０の渦巻き線の幅ｗ１１，ｗ１２を調整することで、実施の形態１と同様に、ＨＶＪＴ１０３の寄生ダイオード１０５とレベルシフタとのオフ時の破壊耐量のバランスを調整することができる。
以上、説明したように、実施の形態２によれば、抵抗性フィールドプレートを用いて実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構成について説明する。図９は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図１０は、図９の切断線Ｇ−Ｇ’における断面構造を示す断面図である。図１１は、図９の切断線Ｈ−Ｈ’における断面構造を示す断面図である。図１２は、図９の切断線Ｉ−Ｉ’における断面構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１，２ＦＰ３１，３２と第３ＦＰ３３との間に容量結合性フィールドプレート（第４電極）５０を備える点である。
具体的には、容量結合性フィールドプレート５０は、ｎ-型拡散領域３を覆う層間絶縁膜１４の内部に設けられ、層間絶縁膜１４により第１〜３ＦＰ３１〜３３およびｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１と電気的に絶縁されている。容量結合性フィールドプレート５０は、例えば、ｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１よりも内側に配置されている。容量結合性フィールドプレート５０は、例えば、高電位側領域１０１の周囲を囲む同心円状の平面レイアウトに、かつ互いに離して配置された複数の導電体層で構成される。これら導電体層は例えばポリシリコンなど導電性材料で形成され、隣り合う導電体層同士は層間絶縁膜１４を挟んで容量結合されている。
容量結合性フィールドプレート５０の最も内周側の導電体層は図示省略する部分で第２ＦＰ３２に接続され、最も外側の導電体層は図示省略する部分で第３ＦＰ３３に接続されている。容量結合性フィールドプレート５０の最も内周側の導電体層は、第１，２ＦＰ３１，３２と深さ方向に対向するように配置されていてもよい。容量結合性フィールドプレート５０の最も外周側の導電体層は、第３ＦＰ３３と深さ方向に対向するように配置されていてもよい。容量結合性フィールドプレート５０は、第１〜３ＦＰ３１〜３３と同様に、ＨＶＪＴ１０３の表面電位分布を均一化する機能を有する。第１，２ＦＰ３１，３２と第３ＦＰ３３との間隔は例えば周方向に等しくてもよい。
また、容量結合性フィールドプレート５０は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１の導電体層の幅ｗ２１を他の部分５２の導電体層の幅ｗ２２よりも狭くしている（ｗ２１＜ｗ２２）。これにより、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１における耐圧構造の表面電界が緩和されるため、ＨＶＪＴ１０３よりも相対的に耐圧を高くすることができる。容量結合性フィールドプレート５０は、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１で電気容量が相対的に低くなっている。第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１とは、ｎ+型ドレイン領域６とｎ+型ソース領域９との間に位置する部分である。他の部分５２よりも導電体層の幅ｗ２１を狭くする領域（第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１の範囲）は、少なくとも、ｎ+型ソース領域９のドリフト電流が流れる方向で対向する領域に位置するように配置する。図９には、容量結合性フィールドプレート５０の、第１ＨＶＪＴ部２１のＭＯＳ領域２１ａに位置する部分５１を他の部分５２よりも細線で示す。容量結合性フィールドプレート５０の導電体層の幅ｗ２１，ｗ２２により、実施の形態１と同様に、ＨＶＪＴ１０３の寄生ダイオード１０５とレベルシフタとのオフ時の破壊耐量のバランスを調整することができる。
以上、説明したように、実施の形態３によれば、容量結合性フィールドプレートを用いて実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構成について説明する。図１３は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図１４は、図１３の切断線Ｊ−Ｊ’における断面構造を示す断面図である。図１５は、図１３の切断線Ｋ−Ｋ’における断面構造を示す断面図である。図１６は、図１３の切断線Ｍ−Ｍ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＨＶＪＴ１０３の寄生ダイオード１２５のカソード電極を兼ねる第２ＦＰ３２が電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位ＶＳの電極パッド（以下、ＶＳパッドとする）に接続されている点である。
図１３に示すように、第１〜３ＦＰ３１〜３３は、実施の形態１と同様の平面レイアウトに配置されている。このため、ＶＳパッドに接続する第２ＦＰ３２と、Ｈ−ＶＤＤパッドに接続するｎ+型ピックアップ領域７と、が深さ方向に対向する。そこで、実施の形態４においては、Ｈ−ＶＤＤパッドとｎ+型ピックアップ領域７とを電気的に接続するために、第１〜３ＦＰ３１〜３３の下層に層間絶縁膜を介して電極１５１〜１５５を配置した多層（ここでは２層）配線の電極構造が構成されている。図１３には、コンタクト電極１５２〜１５５および層間絶縁膜を図示省略する。実施の形態４にかかる半導体装置の電極構造以外の構成は、実施の形態１（図１参照）と同様である。
具体的には、第１ＦＰ３１は、図示省略する下層のコンタクト電極を介してｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域６に電気的に接続されている。第１ＦＰ３１とコンタクト電極とのコンタクト１６１は、例えば、ｎ+型ドレイン領域６とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。第２ＦＰ３２は、ＶＳパッドに接続されている。また、第２ＦＰ３２は、例えばＶＳパッドから延在する部分で、図示省略するコンタクト電極を介してｐ+型領域１７２に電気的に接続されている。ｐ+型領域１７２は、例えば、ハイサイド回路形成領域１ｂに配置されたハイサイド回路部を構成するＣＭＯＳ回路のｎｃｈＭＯＳＦＥＴ（図２２の符号１３４参照）のｐ+型コンタクト領域である。
第２ＦＰ３２とコンタクト電極とのコンタクト１６２は、例えば、ｐ+型領域１７２とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。第２ＦＰ３２とｎ+型ピックアップ領域７との間には、Ｈ−ＶＤＤパッドと接続された電極（以下、Ｈ−ＶＤＤ電極とする）１５１が配置されている。第２ＦＰ３２とＨ−ＶＤＤ電極１５１とは層間絶縁膜により電気的に絶縁されている。Ｈ−ＶＤＤ電極１５１は、ｎ+型ピックアップ領域７に接する。Ｈ−ＶＤＤ電極１５１とｎ+型ピックアップ領域７とのコンタクト１５６は、例えば、ｎ+型ピックアップ領域７とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。
第３ＦＰ３３は、図示省略する下層のコンタクト電極を介してｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９に電気的に接続されている。第３ＦＰ３３と、ｎ+型ソース領域９に接続されたコンタクト電極と、のコンタクト１６３は、例えば、ｎ+型ソース領域９とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。また、第３ＦＰ３３は、図示省略する下層のコンタクト電極を介してｐ+型コンタクト領域８に電気的に接続されている。第３ＦＰ３３と、ｐ+型コンタクト領域８に接続されたコンタクト電極と、のコンタクト１６４は、例えば、ｐ+型コンタクト領域８とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。
ＨＶＪＴ１０３の断面構造について説明する。図１４〜１６に示すように、実施の形態１と同様に、ｐ型の半導体基板１００のおもて面側に、ｎ型拡散領域１ａ、ｐ型基板領域２（図１３参照）、ｎ-型拡散領域３、第１，２ｐ型分離領域４，５、ＬＯＣＯＳ膜１２および層間絶縁膜１４が設けられている。層間絶縁膜１４上には、実施の形態１と同様に、第１〜３ＦＰ３１〜３３が延在している。層間絶縁膜１４上における第１ＦＰ３１の第３，４部分３１ｂ，３１ａ、第２ＦＰ３２、第３ＦＰ３３の第１，２部分３３ａ，３３ｂの配置は、実施の形態１と同様である。すなわち、層間絶縁膜１４上における低電位側ＦＰから高電位側ＦＰまでの距離ｘ１〜ｘ３は、実施の形態１と同様の条件に設定される。
図１４に示すように、第１ＦＰ３１の第４部分３１ａは、コンタクト１６１を介して下層のコンタクト電極１５４に接する。コンタクト電極１５４は、コンタクト１５９を介してｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域６に接する。第３ＦＰ３３の第１部分３３ａは、コンタクト１６３を介して下層のコンタクト電極１５５に接する。コンタクト電極１５５は、コンタクト１６０を介してｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域９に接する。第３ＦＰ３３およびコンタクト電極１５５は、層間絶縁膜１４によりｎｃｈＭＯＳＦＥＴ１０４のゲート電極１１と電気的に絶縁されている。ｎｃｈＭＯＳＦＥＴ１０４の構成は、実施の形態１と同様である。
図１５，１６に示すように、第３ＦＰ３３の第２部分３３ｂは、コンタクト１６４を介して下層のコンタクト電極１５３に接する。コンタクト電極１５３は、コンタクト１５８を介してｐ+型コンタクト領域８のみに接し、ｐ+型コンタクト領域８を介して第２ｐ型分離領域５と電気的に接続されている。図１６に示すように、第２ＦＰ３２は、コンタクト１６２を介して下層のコンタクト電極１５２に接する。コンタクト電極１５２は、ハイサイド回路部を構成するＣＭＯＳ回路のｎｃｈＭＯＳＦＥＴ（図２２の符号１３４参照）のソース電位（すなわちＶＳパッドの電位）に固定されている。コンタクト電極１５２は、コンタクト１５７を介してｐ+型領域１７２に接する。
ｐ+型領域１７２は、ｐ型領域１７１の、基板おもて面側の表面層に選択的に設けられている。ｐ型領域１７１は、ハイサイド回路形成領域１ｂにおいて、ｎ型拡散領域１ａの、基板おもて面側の表面層に選択的に設けられている。ｐ型領域１７１は、例えば、ハイサイド回路部を構成するＣＭＯＳ回路のｎｃｈＭＯＳＦＥＴ（図２２の符号１３４参照）のｐ型ベース領域である。ハイサイド回路部を構成するＣＭＯＳ回路の、ｎｃｈＭＯＳＦＥＴのｐ型領域１７１およびｐ+型領域１７２以外の構成は図示省略する。Ｈ−ＶＤＤ電極１５１は、コンタクト１５６を介してｎ+型ピックアップ領域７に接する。Ｈ−ＶＤＤ電極１５１は、層間絶縁膜１４を介して深さ方向に第２ＦＰ３２と対向する。
実施の形態４を実施の形態２，３に適用し、抵抗性フィールドプレートの渦巻き線の幅や、容量結合性フィールドプレートの導電体層の幅で、ＨＶＪＴ１０３の寄生ダイオード１０５とレベルシフタとのオフ時の破壊耐量のバランスを調整してもよい。一例として、実施の形態４を実施の形態２に適用した構成について後述する実施の形態６で説明する。
以上、説明したように、実施の形態４によれば、ＨＶＪＴの寄生ダイオードのカソード電極を兼ねる第２ＦＰをＶＳパッドに接続した場合においても、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構成について説明する。図１７は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＨＶＪＴ１０３の寄生ダイオード１２５のカソード電極を兼ねる第２ＦＰ３２の一部（以下、第２部分ＦＰ部とする）１８２を分離してＶＳパッドと接続した点である。実施の形態５にかかる半導体装置の第２ＦＰ３２の接続先以外の構成は、実施の形態１（図１参照）と同様である。
具体的には、第２ＦＰ３２は、実施の形態１と同様の平面レイアウトに配置されている。第２ＦＰ３２は、２つに分離されており、Ｈ−ＶＤＤパッドと接続した第１部分ＦＰ部１８１と、ＶＳパッドと接続した第２部分ＦＰ部１８２と、で構成される。第１部分ＦＰ部１８１は、層間絶縁膜（不図示）を挟んで深さの方向にｎ+型ピックアップ領域７と対向する位置に、例えば、ｎ-型拡散領域３の１辺に沿った略直線状の平面レイアウトに配置されている。第１部分ＦＰ部１８１は、ｎ+型ピックアップ領域７に接する。第１部分ＦＰ部１８１とｎ+型ピックアップ領域７とのコンタクト１８３は、例えば、ｎ+型ピックアップ領域７とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。
第２部分ＦＰ部１８２は、例えば、ｎ-型拡散領域３の残りの２辺（第１ＦＰ３１および第１部分ＦＰ部１８１をそれぞれ配置した各１辺以外の２辺）に沿って略Ｌ字状の平面レイアウトに配置されている。すなわち、ＨＶＪＴ１０３の高電位側に３つのＦＰ（第１ＦＰ３１および第１，２部分ＦＰ部１８１，１８２）が互いに離して配置されている。第１ＦＰ３１および第１，２部分ＦＰ部１８１，１８２は、互いに離して、第１ｐ型分離領域４よりも外側に、高電位側領域１０１の周囲を囲む１つの略矩形枠状をなす平面レイアウトに配置されている。第２部分ＦＰ部１８２は、例えばＶＳパッドから延在する部分でｐ+型領域１７２に接する。
第２部分ＦＰ部１８２とｐ+型領域１７２とのコンタクト１６２は、例えば、ｐ+型領域１７２とほぼ同じ大きさの略直線状の平面レイアウトに配置されている。ｐ+型領域１７２は、例えば、ハイサイド回路形成領域１ｂに配置されたハイサイド回路部を構成するＣＭＯＳ回路のｎｃｈＭＯＳＦＥＴ（図２２の符号１３４参照）のｐ+型コンタクト領域である。層間絶縁膜上における第１，２部分ＦＰ部１８１，１８２と第３ＦＰ３３との間隔ｘ２，ｘ４は、ｎｃｈＭＯＳＦＥＴ１０４の低電位側ＦＰから高電位側ＦＰまでの距離（間隔ｘ１）よりも狭ければよく（ｘ１＞ｘ２、ｘ１＞ｘ４）、それぞれ異なる寸法に設定されてもよい。第１，２部分ＦＰ部１８１，１８２の周方向と直交する方向の幅ｗ２，ｗ４は、異なっていてもよい。
実施の形態５を実施の形態２，３に適用し、抵抗性フィールドプレートの渦巻き線の幅や、容量結合性フィールドプレートの導電体層の幅で、ＨＶＪＴ１０３の寄生ダイオード１０５とレベルシフタとのオフ時の破壊耐量のバランスを調整してもよい。一例として、実施の形態５を実施の形態２に適用した構成について後述する実施の形態７で説明する。
以上、説明したように、実施の形態５によれば、ＨＶＪＴの寄生ダイオードのカソード電極を兼ねる第２ＦＰを２つに分離してそれぞれＨ−ＶＤＤパッドとＶＳパッドとに接続した場合においても、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構成について説明する。図１８は、実施の形態６にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態６にかかる半導体装置は、実施の形態４を実施の形態２に適用したＨＶＩＣである。すなわち、実施の形態２と同様に第１，２ＦＰ３１，３２と第３ＦＰ３３との間に配置した抵抗性フィールドプレート４０で、ＨＶＪＴ１０３の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランスが調整される。抵抗性フィールドプレート４０の高電位側端部は、第２ＦＰ３２に接続して電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位ＶＳとしてもよいし、Ｈ−ＶＤＤ電極１５１に接続してハイサイド電源電位Ｈ−ＶＤＤとしてもよい。Ｈ−ＶＤＤパッドとｎ+型ピックアップ領域７とを電気的に接続するために、実施の形態４と同様に、第１〜３ＦＰ３１〜３３の下層に層間絶縁膜を介して電極を配置した多層（例えば２層）配線の電極構造が構成される。すなわち、Ｈ−ＶＤＤ電極１５１は、第２ＦＰ３２下層に配置される。
以上、説明したように、実施の形態６によれば、抵抗性フィールドプレートを用いて実施の形態４と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構成について説明する。図１９，２０は、実施の形態７にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態７にかかる半導体装置は、実施の形態５を実施の形態２に適用したＨＶＩＣである。すなわち、実施の形態２と同様に、第１ＦＰ３１および第１，２部分ＦＰ部１８１，１８２（第２ＦＰ３２）と第３ＦＰ３３との間に配置した抵抗性フィールドプレート４０で、ＨＶＪＴ１０３の寄生ダイオードとレベルシフタとのオフ時の破壊耐量のバランスが調整される。抵抗性フィールドプレート４０の高電位側端部は、第１部分ＦＰ部１８１に接続してハイサイド電源電位Ｈ−ＶＤＤとしてもよいし（図１９）、第２部分ＦＰ部１８２に接続して電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位ＶＳとしてもよい（図２０）。
以上、説明したように、実施の形態７によれば、抵抗性フィールドプレートを用いて実施の形態５と同様の効果を得ることができる。
（実施の形態８）
次に、実施の形態８において、本発明にかかる半導体装置の回路構成の一例について説明する。図２１は、一般的な高耐圧集積回路装置の接続構成の一例を示す回路図である。図２１には、２つのスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）を直列に接続したハーフブリッジ回路を備えた電力変換装置を示す。図２１に示す電力変換装置は、ＨＶＩＣ１２０、低電圧電源（第１，２低電圧電源）１１２，１１３、ＩＧＢＴ１１４，１１５、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）１１６，１１７、Ｌ負荷（誘導負荷）１１８およびコンデンサ１１９を備える。
図２１に示す電力変換装置は、ハーフブリッジ回路の上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４とを交互にオンさせることで出力端子であるＶＳ端子１１１から高電位または低電位を交互に出力し、Ｌ負荷１１８に交流電力を供給している（流している）。すなわち、ＨＶＩＣ１２０は、ハーフブリッジ回路の上アームであるＩＧＢＴ１１５と下アームであるＩＧＢＴ１１４とを相補にオン・オフさせる駆動素子である。ＨＶＩＣ１２０は、実施の形態１〜３にかかる半導体装置に相当する。
ＶＳ端子１１１から高電位を出力する場合、ＨＶＩＣ１２０によって、上アームのＩＧＢＴ１１５がオンし、かつ下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４，１１５を動作させる。一方、ＶＳ端子１１１から低電位を出力する場合、ＨＶＩＣ１２０によって、上アームのＩＧＢＴ１１５がオフし、かつ下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４，１１５を動作させる。
動作期間中、ＨＶＩＣ１２０は、Ｌ−ＯＵＴから下アームのＩＧＢＴ１１４を駆動する接地電位ＧＮＤを基準とするゲート信号を出力する。また、ＨＶＩＣ１２０は、Ｈ−ＯＵＴから上アームのＩＧＢＴ１１５を駆動するＶＳ端子１１１の電位（上アームのＩＧＢＴ１１５のエミッタ電位ＶＳ）を基準とするゲート信号を出力する。ＨＶＩＣ１２０は、ＩＧＢＴ１１５を駆動するゲート信号を出力するために、レベルシフト機能（レベルシフタを備えることができる。
レベルアップ回路は、Ｈ−ＩＮから入力されたロジックレベルの入力信号をレベルアップしてＩＧＢＴ１１５を駆動するゲート信号を生成する。Ｈ−ＩＮには、レベルアップ回路のローサイド側（前段）の周辺回路であるＣＭＯＳ回路（ローサイド回路部：不図示）のゲートが接続されている。Ｈ−ＩＮは、レベルアップ回路の前段のローサイド回路部に伝達する入力信号の入力を受ける入力端子である。
Ｈ−ＯＵＴには、レベルアップ回路のハイサイド側（後段）の周辺回路であるＣＭＯＳ回路（ハイサイド回路部：不図示）の出力端子が接続されている。Ｈ−ＯＵＴは、ＨＶＩＣ１２０の後段に配置された上アームのＩＧＢＴ１１５のゲートに接続されている。Ｈ−ＯＵＴは、ＩＧＢＴ１１５にゲート信号を供給する出力端子である。Ｌ−ＩＮは、ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路に伝達される入力信号の入力を受ける入力端子である。ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路は、Ｌ−ＩＮから入力されたロジックレベルの入力信号に基づいてＩＧＢＴ１１４を駆動するゲート信号を生成する。
Ｌ−ＯＵＴには、ＩＧＢＴ１１４にゲート信号を供給するＣＭＯＳ回路の出力端子が接続されている。Ｌ−ＯＵＴは、ＨＶＩＣ１２０の後段に配置された下アームのＩＧＢＴ１１４のゲートに接続されている。Ｌ−ＯＵＴは、ＩＧＢＴ１１４にゲート信号を供給する出力端子である。
Ｈ−ＶＤＤは、ＶＳの電位を基準とする低電圧電源１１３の高電位側に接続する端子である。Ｌ−ＶＤＤは、ＧＮＤの電位を基準とする低電圧電源１１２の高電位側に接続する端子である。ＶＳは、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位からＧＮＤの電位まで変動する中間電位（浮遊電位）の端子であり、ＶＳ端子１１１と同電位である。Ｇ
ＮＤはＧＮＤ端子である。低電圧電源１１２は、ＨＶＩＣ１２０のＬ−ＶＤＤとＧＮＤとの間に接続されたローサイド電源である。低電圧電源１１３は、ＨＶＩＣ１２０のＨ−ＶＤＤとＶＳとの間に接続されたハイサイド電源である。また、低電圧電源１１３は、ブートストラップ回路方式の場合、Ｌ−ＶＤＤとＨ−ＶＤＤとの間に接続される外付けのブートストラップダイオード（不図示）によって充電される外部コンデンサ（不図示）から構成される。
ＩＧＢＴ１１４のエミッタは高電圧電源の低電位側であるＧＮＤに接続され、コレクタはＩＧＢＴ１１５のエミッタに接続されている。ＩＧＢＴ１１５のコレクタは高電圧電源の高電位側Ｖｓｓに接続されている。また、ＩＧＢＴ１１４，１１５には、それぞれ逆並列にＦＷＤ１１６，１１７が接続されている。ＩＧＢＴ１１４のコレクタとＩＧＢＴ１１５のエミッタとの接続点（すなわちハーフブリッジ回路の出力端子）はＶＳ端子１１１に接続されている。ＶＳ端子１１１には、ＨＶＩＣ１２０のＶＳおよびＬ負荷１１８が接続されている。Ｌ負荷１１８は、ハーフブリッジ回路（ＩＧＢＴ１１４，１１５）を組み合わせて構成されたブリッジ回路を利用して動作する例えばモータや照明などの交流抵抗（リアクタンス）である。コンデンサ１１９は、Ｌ−ＶＤＤとＧＮＤとの間に接続されている。
次に、レベルシフタの回路構成について説明する。図２２は、レベルアップ回路の構成を示す回路図である。図２２には、レベルシフタの周辺回路として、レベルシフタへ入力信号を伝達するＣＭＯＳ回路と、レベルシフタの出力信号を後段に伝達するＣＭＯＳ回路とを示す。図２２に示すＨ−ＩＮ、Ｈ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶＳおよびＧＮＤは、それぞれ、図２１に示すＨ−ＩＮ、Ｈ−ＯＵＴ、Ｈ−ＶＤＤ、Ｌ−ＶＤＤ、ＶＳおよびＧＮＤと対応する。
図２２に示すレベルアップ回路１４０は、ｎｃｈＭＯＳＦＥＴ１０４、レベルシフト抵抗１４２およびダイオード１４３を備える。レベルアップ回路１４０は、ハーフブリッジ回路の上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。ｎｃｈＭＯＳＦＥＴ１０４の構成は、実施の形態１〜３と同様である。ｎｃｈＭＯＳＦＥＴ１０４のドレインはレベルシフト抵抗１４２の一端に接続され、ソースは接地されている。ｎｃｈＭＯＳＦＥＴ１０４には、ｎｃｈＭＯＳＦＥＴ１０４に逆並列に接続されたボディーダイオード１４１が内蔵されている。ｎｃｈＭＯＳＦＥＴ１０４とレベルシフト抵抗１４２との接続点は、レベルアップ回路１４０の出力部１４４である。
レベルシフト抵抗１４２の他端は、Ｈ−ＶＤＤに接続されている。レベルシフト抵抗１４２に並列にダイオード１４３が接続されている。ダイオード１４３は、Ｈ−ＶＤＤの電位（ハイサイド電源電位）がＧＮＤの電位（接地電位）よりも大幅に低電位になったとき（過大な負のサージ電圧（以下、負サージ電圧とする）が印加されたとき）に発生する熱により、レベルシフト抵抗１４２が発熱して破壊に至ることを防止する機能を有する。また、ダイオード１４３は、ｎｃｈＭＯＳＦＥＴ１０４のオン動作時にＨ−ＶＤＤに過電圧が印加された場合に、後述するハイサイド回路部１４６のＣＭＯＳ回路のゲートに過大な電圧が印加されることを防止する機能を有する。ダイオード１４３には、通常はツェナーダイオードが多用される。
レベルアップ回路１４０の周辺回路として、レベルアップ回路１４０の前段にローサイド回路部１４５が配置され、後段にハイサイド回路部１４６が配置されている。ローサイド回路部１４５およびハイサイド回路部１４６は、ともに、ｐｃｈＭＯＳＦＥＴ（ＰＭＯＳ）とｎｃｈＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備える。ローサイド回路部１４５のＣＭＯＳ回路のゲートは、Ｈ−ＩＮに接続され、ＨＶＩＣ１２０から伝達される入力信号の入力を受ける。ローサイド回路部１４５のＣＭＯＳ回路のｐｃｈＭＯＳＦＥＴ１３１のソースはＬ−ＶＤＤに接続され、ｎｃｈＭＯＳＦＥＴ１３２のソースは接地されている。なお、ローサイド回路部１４５およびハイサイド回路部１４６はＣＭＯＳ回路以外の伝達回路を備えていてもよい。
ローサイド回路部１４５のＣＭＯＳ回路を構成するｐｃｈＭＯＳＦＥＴ１３１とｎｃｈＭＯＳＦＥＴ１３２との接続点（出力端子）は、ｎｃｈＭＯＳＦＥＴ１０４のゲートに接続され、レベルアップ回路１４０へ入力信号を伝達する。ハイサイド回路部１４６のＣＭＯＳ回路のゲートは、レベルアップ回路１４０の出力部１４４に接続され、レベルアップ回路１４０から伝達される入力信号の入力を受ける。ハイサイド回路部１４６のＣＭＯＳ回路のｐｃｈＭＯＳＦＥＴ１３３のソースはＨ−ＶＤＤに接続され、ｎｃｈＭＯＳＦＥＴ１３４のソースはＶＳに接続されている。ハイサイド回路部１４６のＣＭＯＳ回路を構成するｐｃｈＭＯＳＦＥＴ１３３とｎｃｈＭＯＳＦＥＴ１３４との接続点は、Ｈ−ＯＵＴに接続され、ＨＶＩＣへ入力信号を伝達する。
このようなレベルアップ回路１４０では、Ｈ−ＩＮからの入力信号がローサイド回路部１４５のＣＭＯＳ回路のゲートに入力されると、その信号はローサイド回路部１４５のＣＭＯＳ回路を経由してレベルアップ回路１４０のｎｃｈＭＯＳＦＥＴ１０４のゲートに入力される。この入力信号の入力を受けてｎｃｈＭＯＳＦＥＴ１０４がオン・オフし、レベルアップ回路１４０の出力部１４４から出力信号が出力され、ハイサイド回路部１４６のＣＭＯＳ回路のゲートに入力される。この入力信号の入力を受けてハイサイド回路部１４６のＣＭＯＳ回路がオン・オフし、ハイサイド回路部１４６のＣＭＯＳ回路の出力信号（レベルアップ回路１４０によりレベルアップされた信号）がＨ−ＯＵＴから出力される。この出力信号は、ＶＳ端子１１１（図２１参照）の電位を基準とした信号に変換され、上アームのＩＧＢＴ１１５のゲートに入力される。この入力信号の入力を受けてハーフブリッジ回路の上アームのＩＧＢＴ１１５がオン・オフする。
以上、説明したように、実施の形態８によれば、実施の形態１〜７を適用可能である。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｐ型分離領域により高電位側領域とＨＶＪＴとを完全に電気的に分離してもよいし（第２ＨＶＪＴ部を設けない構成）、高電位側領域とＨＶＪＴとの間にｐ型分離領域を設けなくてもよい（第１ＨＶＪＴ部を設けない構成）。また、上述した高電位側領域、低電位側領域およびＨＶＪＴを備えた１つの構成部を、同一の半導体チップに複数配置してもよい。また、ＨＶＪＴの寄生ダイオードのカソードコンタクト領域を兼ねるｎ+型ピックアップ領域を第１ＨＶＪＴ部に配置してもよい。また、抵抗性フィールドプレートおよび容量結合性フィールドプレートは、ＨＶＪＴに配置されていればよく、第１〜３ＦＰを覆う層間絶縁膜の内部に配置されていてもよい。
上述した実施の形態１〜３において、素子分離方式は種々変更可能である。例えば、ｐ型分離領域に代えて、絶縁層を充填したトレンチを配置して、高電位側領域とＨＶＪＴ、および、ＨＶＪＴと低電位側領域とを電気的に分離してもよい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置に使用される高耐圧集積回路装置に有用である。
１ａ ｎ型拡散領域
１ｂ ハイサイド回路形成領域
２ ｐ型基板領域
３ ｎ-型拡散領域
４，５ ｐ型分離領域
６ ｎ+型ドレイン領域
７ ｎ+型ピックアップ領域
８ ｐ+型コンタクト領域
９ ｎ+型ソース領域
１０，１７１ ｐ型領域
１１ ゲート電極
１２ ＬＯＣＯＳ膜
１３ ゲート絶縁膜
１４ 層間絶縁膜
２１ 第１ＨＶＪＴ部
２１ａ 第１ＨＶＪＴ部のＭＯＳ領域
２２ 第２ＨＶＪＴ部
３１ 第１ＦＰ
３１ａ 第１ＦＰの、深さ方向にｎ+型ドレイン領域と対向する部分（第４部分）
３１ｂ 第１ＦＰの、深さ方向にｎ+型ドレイン領域と対向していない部分（第３部分）
３２ 第２ＦＰ
３３ 第３ＦＰ
３３ａ 第３ＦＰの、深さ方向にｎ+型ソース領域と対向する部分（第１部分）
３３ｂ 第３ＦＰの、深さ方向にｎ+型ソース領域と対向していない部分（第２部分）
３４〜３７，１５６〜１６４，１８３ コンタクト
４０ 抵抗性フィールドプレート
４１ 抵抗性フィールドプレートのＭＯＳ領域の部分
４２ 抵抗性フィールドプレートのＭＯＳ領域以外の部分
５０ 容量結合性フィールドプレート
５１ 容量結合性フィールドプレートＭＯＳ領域の部分
５２ 容量結合性フィールドプレートのＭＯＳ領域以外の部分
１００ 半導体基板
１０１ 高電位側領域
１０２ 低電位側領域
１０４ レベルアップ回路のｎｃｈＭＯＳＦＥＴ
１０５，１２５ ＨＶＪＴの寄生ダイオード
１０６ 寄生ｎｐｎトランジスタ
１１１ ＶＳ端子
１１２，１１３ 低電圧電源
１１８ Ｌ負荷
１１９ コンデンサ
１３１，１３３ ｐｃｈＭＯＳＦＥＴ
１３２，１３４ ｎｃｈＭＯＳＦＥＴ
１４０ レベルアップ回路
１４１ ボディーダイオード
１４２ レベルシフト抵抗
１４３ ダイオード
１４４ レベルアップ回路の出力部
１４５ ローサイド回路部
１４６ ハイサイド回路部
１５１ Ｈ−ＶＤＤ電極
１５２〜１５５ コンタクト電極
１７２ ｐ+型領域
１８１ 第１部分ＦＰ部
１８２ 第２部分ＦＰ部
ＧＮＤ 接地電位
Ｈ−ＶＤＤ ハイサイド電源電位
Ｌ１ 高濃度領域間隔
Ｌ２ 高濃度領域間隔
ＶＳ 電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位
Ｖｓｓ 高電位側
ｗ１１， ｗ１２ 抵抗性フィールドプレートの渦巻き線の幅
ｗ１ａ 第１ＦＰの第４部分の周方向と直交する方向の幅
ｗ１ｂ 第１ＦＰの第３部分の周方向と直交する方向の幅
ｗ１ｃ 第１ＦＰの第３部分の周方向の幅
ｗ２，ｗ４ 第２ＦＰの周方向と直交する方向の幅
ｗ２１，ｗ２２ 第１ＨＶＪＴ部２１を構成する導電体層の幅
ｗ３ 第３ＦＰの周方向と直交する方向の幅
ｘ１ 第１ＦＰの第４部分と第３ＦＰとの間隔
ｘ２ 第２，３ＦＰ間の間隔
ｘ３ 第１ＦＰの第３部分と第３ＦＰとの間隔
ｘ４ 第２部分ＦＰ部と第３ＦＰとの間隔

Claims (9)

  1. 半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域と、
    前記第２半導体領域と接し、前記第１半導体領域を囲み該第１半導体領域と離して設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた第２導電型の第４半導体領域と、
    前記第４半導体領域と対向して前記第１半導体領域または前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた第１導電型の第７半導体領域と、
    前記第２半導体領域を覆う層間絶縁膜と、
    前記第５半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第１電極と、
    前記第６半導体領域もしくは前記第７半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第２電極と、
    前記第３半導体領域および前記第４半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在して前記第１電極および前記第２電極と対向する第３電極と、
    を備え、
    前記層間絶縁膜上において、
    前記第３電極の、深さ方向に前記第４半導体領域と対向する第１部分と前記第１電極との間隔は、前記第２電極と前記第３電極との間隔よりも広く、
    かつ、前記第１部分と前記第１電極との間隔は、前記第３電極の前記第１部分以外の第２部分と前記第１電極との間隔以上であることを特徴とする半導体装置。
  2. 前記第３電極の前記第２部分と対向する前記第１電極の第３部分は、前記層間絶縁膜上を前記第３電極の前記第１部分と対向する前記第１電極の第４部分よりも前記第３電極側に張り出していることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域と、
    前記第２半導体領域と接し、前記第１半導体領域を囲み該第１半導体領域と離して設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた第２導電型の第４半導体領域と、
    前記第４半導体領域と対向して前記第１半導体領域または前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた第１導電型の第７半導体領域と、
    前記第２半導体領域を覆う層間絶縁膜と、
    前記第５半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第１電極と、
    前記第６半導体領域もしくは前記第７半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在する第２電極と、
    前記第３半導体領域および前記第４半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在して前記第１電極および前記第２電極と対向する第３電極と、
    を備え、
    前記層間絶縁膜上において、前記第３電極の、深さ方向に前記第４半導体領域と対向する第１部分と前記第１電極との間隔は、前記第２電極と前記第３電極との間隔よりも広く、
    前記第７半導体領域もしくは前記第６半導体領域に電気的に接続し、かつ前記層間絶縁膜上に延在し、前記第２電極と離して設けられた第４電極をさらに備え、
    前記層間絶縁膜上において、前記第３電極の前記第１部分と前記第１電極との間隔は、前記第３電極の前記第１部分以外の第２部分と前記第４電極との間隔よりも広いことを特徴とする半導体装置。
  4. 半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域と、
    前記第２半導体領域と接し、前記第１半導体領域を囲み当該第１半導体領域と離して設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた第２導電型の第４半導体領域と、
    前記第４半導体領域と対向して前記第１半導体領域または前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    前記第１半導体領域または前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた第１導電型の第７半導体領域と、
    前記第２半導体領域を覆う層間絶縁膜と、
    前記第５半導体領域に電気的に接続する第１電極と、
    前記第６半導体領域もしくは前記第７半導体領域に電気的に接続する第２電極と、
    前記第３半導体領域および前記第４半導体領域に電気的に接続する第３電極と、
    前記第２電極と前記第３電極との間の前記層間絶縁膜の内部に設けられた第４電極と、
    を備え、
    前記第４電極は、前記第４半導体領域と対向する部分で他の部分よりも幅が狭いことを特徴とする半導体装置。
  5. 前記第４電極は、両端をそれぞれ前記第２電極および前記第３電極に接続され、前記第１半導体領域側から前記第３半導体領域側に至るように前記第１半導体領域の周囲を囲む渦巻き状のレイアウトに配置された抵抗体で構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第４電極は、前記第１半導体領域の周囲を囲む環状のレイアウトに、かつ互いに離して配置された複数の導電体層で構成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記第４電極は、ポリシリコンで構成されることを特徴とする請求項４〜６のいずれか一つに記載の半導体装置。
  8. 前記第１電極および前記第２電極は、互いに離して、前記第１半導体領域の周囲を囲む環状をなすレイアウトに配置されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第３電極は、前記第１電極および前記第２電極と離して、前記第１電極および前記第２電極よりも外側に、前記第１半導体領域の周囲を囲むレイアウトに配置されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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