JP6996247B2 - 半導体集積回路装置 - Google Patents
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Description
実施の形態1にかかる半導体集積回路装置の構造について説明する。図1は、実施の形態1にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図2は、図1の切断線A-A’における断面構造を示す断面図である。図3は、図1の切断線B-B’における断面構造を示す断面図である。図4は、図1の切断線C-C’における断面構造を示す断面図である。図1のH-VDDパッド、H-OUTパッド、VsパッドおよびGNDパッドは、それぞれ、図19のH-VDD端子、H-OUT端子、Vs端子およびGND端子と同電位の電極パッドである。
次に、実施の形態2にかかる半導体集積回路装置(HVIC)の構造について説明する。図7は、実施の形態2にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態2にかかるHVICが図1に示す実施の形態1にかかるHVICと異なる点は、p-型分離領域31’をn-型ウエル領域24’に配置した点である。
次に、実施の形態3にかかる半導体集積回路装置(HVIC)の構造について説明する。図8は、実施の形態3にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図9は、実施の形態3にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
次に、実施の形態4にかかる半導体集積回路装置(HVIC)の構造について説明する。図10は、実施の形態4にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図11は、実施の形態4にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。実施の形態4にかかるHVICは、実施の形態2に実施の形態3を適用したHVICである。
次に、実施の形態5にかかる半導体集積回路装置(HVIC)の構造について説明する。図12は、実施の形態5にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図13は、実施の形態5にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。実施の形態5にかかるHVICは、低電位側のp-型分離領域62,63の平面形状が図10に示す実施の形態4にかかるHVICと異なる。
次に、実施の形態6にかかる半導体集積回路装置(HVIC)の構造について説明する。図14は、実施の形態6にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図15は、図14の切断線D-D’における断面構造を示す断面図である。実施の形態6にかかるHVICが図1に示す実施の形態1にかかるHVICと異なる点は、次の2点である。
次に、実施の形態7にかかる半導体集積回路装置(HVIC)の構造について説明する。図16は、実施の形態7にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図17は、図16の切断線E-E’における断面構造を示す断面図である。実施の形態7にかかるHVICは、実施の形態2に実施の形態6を適用したHVICである。すなわち、実施の形態7にかかるHVICが図1に示す実施の形態2にかかるHVICと異なる点は、次の2点である。
次に、実施の形態8にかかる半導体集積回路装置(HVIC)の構造について説明する。図18は、実施の形態8にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態8にかかるHVICが実施の形態7にかかるHVICと異なる点は、半導体基板のおもて面側から見て2つ以上の第2p-型分離領域54’(追加部)をストライプ状のレイアウトに配置した点である。すべての第2p-型分離領域54’はn-型ウエル領域24に配置され、かつ高電位側のフィールドプレート38,47の直下に配置される。
2 低電位側回路領域
3 高耐圧接合終端領域(HVJT)
4 高電位領域
5 中間電位領域
20 p-型の半導体基板
21 p-型基板裏面側領域
22 n-型ウエル領域(GND基準の低電位回路側領域)
23,23’ n型ウエル領域(Vs基準の高電位側回路領域)
23s1~23s4 n型ウエル領域(Vs基準の高電位側回路領域)の4辺
24,24’ n-型ウエル領域(耐圧領域)
25 p型グランド領域(共通電位領域)
26 フィールド酸化膜
27 層間絶縁膜
28 保護膜
31,31’,51,52,53,53’ 高電位側のp-型分離領域(第1p-型分離領域)
31a,31a’,51a,52a,53a,53a’ 高電位側のp-型分離領域のU字状部
31b,31b' 高電位側のp-型分離領域のT字状部
31c,31c',51c,52c 高電位側のp-型分離領域のL字状部
32 n+型ピックアップコンタクト領域
33 H-VDDピックアップ電極
34 p+型ピックアップコンタクト領域
35 GNDピックアップ電極
36,37,44 コンタクト
38,45,47 高電位側のフィールドプレート
39 低電位側のフィールドプレート
41(41a,41b) n+型ドレイン領域
42(42a,42b) ドレイン電極
43(43a,43b) ゲート電極
46 Vsピックアップ電極
51d,52d 高電位側のp-型分離領域の部分U字状部
54 高電位側のp-型分離領域(第2p-型分離領域)
61,61’,62,63 低電位側のp-型分離領域
62a、62b 低電位側のp-型分離領域の直線部
201 Vs端子
202,203 低電圧電源
204,205 IGBT(ハーフブリッジ回路)
206,207 還流ダイオード(FWD)
208 L負荷
209 異常検出信号
210 レベルアップ回路
211 HVNMOS
212 レベルシフト抵抗
213 ダイオード
214 レベルアップ回路の出力点
220 ローサイド回路部
221 ローサイド回路部のCMOS回路のnチャネルMOSFET
222 ローサイド回路部のCMOS回路のpチャネルMOSFET
230 ハイサイド駆動回路
231 ハイサイド駆動回路のCMOS回路のnチャネルMOSFET
232 ハイサイド駆動回路のCMOS回路のpチャネルMOSFET
233 ハイサイド駆動回路のCMOS回路を構成するpチャネルMOSFETとnチャネルMOSFETとの接続点
Claims (13)
- 第1導電型半導体層の一方の面の表面層に設けられた第1の第2導電型ウエル領域と、
前記第1の第2導電型ウエル領域内に形成された回路領域と、
前記第1導電型半導体層の一方の面の表面層に、前記第1の第2導電型ウエル領域に接して設けられ、前記第1の第2導電型ウエル領域の周囲を囲む、前記第1の第2導電型ウエル領域よりも不純物濃度の低い第2の第2導電型ウエル領域と、
前記第1導電型半導体層の一方の面の表面層に、前記第2の第2導電型ウエル領域と接して設けられ、前記第2の第2導電型ウエル領域の周囲を囲む第1導電型ウエル領域と、
前記第1導電型ウエル領域よりも所定距離内側に、前記第1導電型ウエル領域と離して設けられ、一部が開口したレイアウトで前記回路領域と前記第1導電型ウエル領域の間の一部に介在し、前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域の表面から前記第1導電型半導体層にまで達する深さで設けられた第1導電型の第1分離領域と、
前記第1の第2導電型ウエル領域に設けられた、前記第1の第2導電型ウエル領域よりも不純物濃度の高い第2導電型高濃度領域と、
前記第2導電型高濃度領域に接する第1電極と、
前記第1電極の、前記第1の第2導電型ウエル領域の外周よりも外側に延在した部分である第1フィールドプレートと、
前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域の、前記第1分離領域よりも所定距離外側に設けられた第2導電型領域をドレイン領域とし、前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域、もしくは前記第1の第2導電型ウエル領域および前記第2の第2導電型ウエル領域をドリフト領域とし、前記第1導電型ウエル領域をベース領域とする絶縁ゲート型半導体素子と、
を備え、
前記第1分離領域は、
前記ドレイン領域の内側以外の個所において前記第1の第2導電型ウエル領域の外周よりも外側へ突出する突出部、
または、当該第1分離領域よりも外側に、当該第1分離領域と離して設けられた追加部、を有し、
前記突出部は、層間絶縁膜を挟んで前記第1フィールドプレートに覆われており、前記第1フィールドプレートの外周よりも内側で、かつ前記第1フィールドプレートの外周の近くに位置し、
前記追加部は、層間絶縁膜を挟んで前記第1フィールドプレートに覆われており、前記第1フィールドプレートの外周よりも内側で、かつ前記第1フィールドプレートの外周の近くに位置することを特徴とする半導体集積回路装置。 - 前記突出部は、前記第2導電型領域と前記第2導電型高濃度領域との間に設けられ、
前記追加部は、前記第2導電型領域と前記第2導電型高濃度領域との間に設けられていることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記絶縁ゲート型半導体素子は互いに離して2つ配置され、
前記突出部は、2つの前記絶縁ゲート型半導体素子の前記第2導電型領域の間に設けられ、
前記追加部は、2つの前記絶縁ゲート型半導体素子の前記第2導電型領域の間に設けられていることを特徴とする請求項1または2に記載の半導体集積回路装置。 - 前記第2の第2導電型ウエル領域に設けられ、内側の前記第1分離領域と対向する第2分離領域と、
前記第1導電型ウエル領域に設けられた、前記第1導電型ウエル領域よりも不純物濃度の高い第1導電型高濃度領域と、
前記第1導電型高濃度領域に接する第2電極と、
前記第2電極の、前記第1導電型ウエル領域の内周よりも内側に延在した部分である第2フィールドプレートと、
をさらに備え、
前記第2分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第2フィールドプレートに覆われており、前記第2フィールドプレートの内周よりも内側で、かつ前記第2フィールドプレートの内周の近くに位置することを特徴とする請求項1に記載の半導体集積回路装置。 - 前記突出部は、
前記第1分離領域と直交するように当該第1分離領域に連結されてT字状をなし、かつ当該第1分離領域との連結箇所から前記第1の第2導電型ウエル領域の外周よりも外側へ突出するT字状部、
または、前記第1分離領域の一部を当該第1分離領域の残りの部分と直交するように折り曲げてL字状をなし、かつ当該折り曲げた箇所から前記第1の第2導電型ウエル領域の外周よりも外側へ突出するL字状部、
または、前記T字状部および前記L字状部の両方、
を有することを特徴とする請求項1~4のいずれか一つに記載の半導体集積回路装置。 - 前記突出部は、
前記第1分離領域と鈍角または鋭角をなすように傾斜して当該第1分離領域に連結され、当該第1分離領域との連結箇所から前記第1の第2導電型ウエル領域の外周よりも外側へ突出する第1傾斜部、
または、前記第1分離領域の一部を当該第1分離領域の残りの部分と鈍角または鋭角をなして傾斜するように折り曲げて、当該折り曲げた箇所から前記第1の第2導電型ウエル領域の外周よりも外側へ突出する第2傾斜部、
または、前記第1傾斜部および前記第2傾斜部の両方、
を有することを特徴とする請求項1~4のいずれか一つに記載の半導体集積回路装置。 - 前記突出部は、前記第1の第2導電型ウエル領域の外周よりも外側へ直線状に突出するか、または円弧状に突出することを特徴とする請求項1~6のいずれか一つに記載の半導体集積回路装置。
- 前記追加部は、前記第1分離領域に平行に延びる直線状であることを特徴とする請求項1~4のいずれか一つに記載の半導体集積回路装置。
- 前記追加部と前記第1分離領域とを連結する連結部をさらに備えることを特徴とする請求項1に記載の半導体集積回路装置。
- 第1導電型半導体層の一方の面の表面層に設けられた第1の第2導電型ウエル領域と、
前記第1の第2導電型ウエル領域内に形成された回路領域と、
前記第1導電型半導体層の一方の面の表面層に、前記第1の第2導電型ウエル領域に接して設けられ、前記第1の第2導電型ウエル領域の周囲を囲む、前記第1の第2導電型ウエル領域よりも不純物濃度の低い第2の第2導電型ウエル領域と、
前記第1導電型半導体層の一方の面の表面層に、前記第2の第2導電型ウエル領域と接して設けられ、前記第2の第2導電型ウエル領域の周囲を囲む第1導電型ウエル領域と、
前記第1導電型ウエル領域よりも所定距離内側に、前記第1導電型ウエル領域と離して設けられ、一部が開口したレイアウトで前記回路領域と前記第1導電型ウエル領域の間の一部に介在し、前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域の表面から前記第1導電型半導体層にまで達する深さで設けられた第1導電型の第1分離領域と、
前記第1の第2導電型ウエル領域に設けられた、前記第1の第2導電型ウエル領域よりも不純物濃度の高い第2導電型高濃度領域と、
前記第2導電型高濃度領域に接する第1電極と、
前記第2の第2導電型ウエル領域に設けられ、内側の前記第1分離領域と対向する第2分離領域と、
前記第1導電型ウエル領域に設けられた、前記第1導電型ウエル領域よりも不純物濃度の高い第1導電型高濃度領域と、
前記第1導電型高濃度領域に接する第2電極と、
前記第1電極の、前記第1の第2導電型ウエル領域の外周よりも外側に延在した部分である第1フィールドプレートと、
前記第2電極の、前記第1導電型ウエル領域の内周よりも内側に延在した部分である第2フィールドプレートと、
前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域の、前記第1分離領域よりも所定距離外側に設けられた第2導電型領域をドレイン領域とし、前記第1の第2導電型ウエル領域または前記第2の第2導電型ウエル領域、もしくは前記第1の第2導電型ウエル領域および前記第2の第2導電型ウエル領域をドリフト領域とし、前記第1導電型ウエル領域をベース領域とする絶縁ゲート型半導体素子と、
を備え、
前記第2分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第2フィールドプレートに覆われており、前記第2フィールドプレートの内周よりも内側で、かつ前記第2フィールドプレートの内周の近くに位置することを特徴とする半導体集積回路装置。 - 前記第2分離領域は、前記第2導電型領域と前記第2導電型高濃度領域との間に設けられていることを特徴とする請求項4または10に記載の半導体集積回路装置。
- 前記絶縁ゲート型半導体素子は互いに離して2つ配置され、
前記第2分離領域は、2つの前記絶縁ゲート型半導体素子の前記第2導電型領域の間に設けられていることを特徴とする請求項4、10、11のいずれか一つに記載の半導体集積回路装置。 - 前記第1導電型半導体層の一方の面の表面層に、前記第1導電型ウエル領域を挟んで前記第1の第2導電型ウエル領域と反対側に設けられた第3の第2導電型ウエル領域と、
前記第3の第2導電型ウエル領域に設けられた第1回路部と、
前記第1の第2導電型ウエル領域に設けられた第2回路部と、
前記第2の第2導電型ウエル領域および前記第1導電型ウエル領域に設けられ、前記第1回路部と前記第2回路部との間に接続され、前記第1回路部から入力された信号の電圧レベルを変換して前記第2回路部に出力する第3回路部と、
をさらに備え、
前記第3回路部は、
前記絶縁ゲート型半導体素子と、
前記第2導電型領域から前記第2導電型高濃度領域までの寄生抵抗からなる抵抗体と、を有し、
前記第2回路部は、前記第2導電型領域と前記抵抗体との接続点から出力された信号に基づいて、直列に接続された2つのトランジスタの高電位側の前記トランジスタのゲート信号を出力することを特徴とする請求項4、10、11、12のいずれか一つに記載の半導体集積回路装置。
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